CN210724750U - 纳米级cmos工艺下高线性度单位增益电压缓冲器 - Google Patents
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Abstract
本实用新型公开了一种纳米级CMOS工艺下高线性度单位增益电压缓冲器，包括运算跨导放大器和源极跟随器；输入电压为下限时，第八NMOS管N8能够充分工作在饱和区，因而能够保证足够的环路增益；输入电压迫近电源电压时，第七PMOS管P7进入线性区，第七PMOS管P7的栅极电压急剧下降，但是只要没有下降到迫使第九NMOS管N9进入线性区，第六PMOS管P6的源极电压(即本实用新型的输出电压)就能够正常跟随栅极电压(即OTA的输出电压)的变化，进而就能够保证足够的环路增益；本实用新型的优点在于，能够在较宽输入电压范围内维持较高且恒定的环路增益，保障了较低的电压缓冲误差和非线性失真。
Description
技术领域
本实用新型属于模拟集成电路设计领域，尤其是涉及一种纳米级CMOS工艺下高线性度单位增益电压缓冲器。
背景技术
常用的单位增益电压缓冲器如图1所示，运算跨导放大器(OTA)的同相输入端作为电压输入端，OTA的反相端与输出端连接在一起作为电压输出端。由于OTA的电压增益(A)非常高，输出电压与输入电压的关系是：
缓冲输出的相对误差等于1/(1+A)，因此，OTA的增益越高，单位增益电压缓冲器的误差就越小，即输出电压跟随输入电压的效果越好。
从端口阻抗的角度看，图1所示单位增益电压缓冲器的输入阻抗等于OTA的输入阻抗，在CMOS工艺下非常高；其输出阻抗等于OTA自身输出阻抗除以(1+A)，是非常低的值。因此，这种单位增益电压缓冲器的性能好坏取决于OTA的电压增益(A)的高低。
如图2所示，引入负反馈之后的二次项系数和三次项系数分别是：
在单位增益电压缓冲器里，a1≈A，f＝1，环路增益即为OTA的电压增益(A)。因此，A越高，单位增益电压缓冲器的非线性失真越小。
现有技术中SoC趋势使得在纳米级CMOS工艺下实现模拟电路成为必然，纳米级CMOS工艺的电源电压只有1.2V，甚至更低，这使得单位增益电压缓冲器的正常工作存在一些困难。对于图1所示的单位增益电压缓冲器，如果OTA的输入级采用PMOS差分对，那么输入共模电压须设置为靠近地的电平，此时输出级的NMOS管在电压摆幅较大时会迫近线性区，导致环路增益下降，因此，增益误差和非线性失真都会恶化。反之，如果OTA的输入级采用NMOS差分对，那么输入共模电压需设置为靠近电源的电平，此时输出级的PMOS管在电压摆幅较大时会迫近线性区，导致环路增益下降，因此，增益误差和非线性失真也都会恶化。
发明内容
本实用新型目的是：提供一种纳米级CMOS工艺下高线性度单位增益电压缓冲器，能够在较宽输入电压范围内维持较高且恒定的环路增益，保障了较低的电压缓冲误差和非线性失真。
本实用新型的技术方案是：一种纳米级CMOS工艺下高线性度单位增益电压缓冲器，包括运算跨导放大器和源极跟随器；
所述运算跨导放大器采用折叠共源共栅输入型运算跨导放大器，其包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、电阻R、电容C和电压源VDD；所述源极跟随器包括第九NMOS管N9、第十NMOS管N10、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8；
同时所述第一NMOS管N1的栅极连接到电压输入端，所述第一NMOS管N1的源极分别连接到第二NMOS管N2的源极、第三NMOS管N3的漏极，所述第一NMOS管N1的漏极分别连接到第二PMOS管P2的源极、第四PMOS管P4的漏极；所述第二NMOS管N2的漏极连接到第一PMOS管P1的源极、第三PMOS管P3的漏极；所述第四NMOS管N4的源极连接到第六NMOS管N6的漏极，所述第四NMOS管N4的漏极分别连接到第六NMOS管N6的栅极、第七NMOS管N7的栅极、第一PMOS管P1的漏极；所述第五NMOS管N5的源极连接到第七NMOS管N7的漏极，所述第五NMOS管N5的漏极分别连接到第八NMOS管N8的栅极、第二PMOS管P2的漏极、电阻R的一端，所述电阻R的另一端接电容C的一端，所述电容C的另一端接所述第八NMOS管N8的漏极、第五PMOS管P5的漏极以及第六PMOS管P6的栅极；所述第九NMOS管N9的源极分别连接到第十NMOS管N10的漏极、第六PMOS管P6的漏极，所述第九NMOS管N9的漏极分别连接到第七PMOS管P7的栅极、第八PMOS管P8的漏极；
所述第三PMOS管P3的栅极、所述第四PMOS管P4的栅极、所述第五PMOS管P5的栅极、所述第八PMOS管P8的栅极连接第一偏置电压Vbias1，所述第一PMOS管P1的栅极、所述第二PMOS管P2的栅极连接第二偏置电压Vbias2，所述第四NMOS管N4的栅极、第五NMOS管N5的栅极、所述第九NMOS管N9的栅极连接第三偏置电压Vbias3，所述第三NMOS管N3的栅极、所述第十NMOS管N10的栅极连接第四偏置电压Vbias4；所述第二NMOS管N2的栅极、所述第六PMOS管P6的源极、所述第七PMOS管P7的漏极连接到电压输出端。
作为优选的技术方案，所述第三PMOS管P3的源极、所述第四PMOS管P4的源极、所述第五PMOS管P5的源极、所述第七PMOS管P7的源极、所述第八PMOS管P8的源极均连接到电压源VDD。
作为优选的技术方案，所述第三NMOS管N3的源极、所述第六NMOS管N6的源极、所述第七NMOS管N7的源极、所述第八NMOS管N8的源极、所述第十NMOS管N10的源极均接地。
本实用新型的优点是：
1.本实用新型的纳米级CMOS工艺下高线性度单位增益电压缓冲器能够在较宽输入电压范围内维持较高且恒定的环路增益，保障了较低的电压缓冲误差和非线性失真；
2.本实用新型的纳米级CMOS工艺下高线性度单位增益电压缓冲器，由于负载只是源极跟随器的输入端(即P6栅极)的寄生电容，因此运算跨导放大器的频率补偿更容易实现。
附图说明
下面结合附图及实施例对本实用新型作进一步描述：
图1为现有技术基于OTA实现的单位增益电压缓冲器的常用电路结构示意图；
图2为负反馈技术抑制非线性的原理示意图；
图3为本实用新型纳米级CMOS工艺下高线性度单位增益电压缓冲器的结构示意图；
图4为本实用新型在1kHz处的环路增益与输入共模电压之间关系的仿真曲线(图中虚线)，以及与同一工艺下传统结构的仿真曲线(图中实线)的对比图；
图5为本实用新型和传统结构在100kHz处的电压增益与输入共模电压之间的关系的仿真曲线对比图；
图6为本实用新型和传统结构在缓冲100kHz正弦电压信号时的总谐波失真(THD)与输入功率之间关系的仿真曲线对比图。
具体实施方式
实施例：参照图3所示，一种纳米级CMOS工艺下高线性度单位增益电压缓冲器，包括运算跨导放大器和源极跟随器；所述运算跨导放大器采用折叠共源共栅输入型运算跨导放大器，其包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、电阻R、电容C和电压源VDD；所述源极跟随器包括第九NMOS管N9、第十NMOS管N10、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8。
同时所述第一NMOS管N1的栅极连接到电压输入端，所述第一NMOS管N1的源极分别连接到第二NMOS管N2的源极、第三NMOS管N3的漏极，所述第一NMOS管N1的漏极分别连接到第二PMOS管P2的源极、第四PMOS管P4的漏极；所述第二NMOS管N2的漏极连接到第一PMOS管P1的源极、第三PMOS管P3的漏极；所述第四NMOS管N4的源极连接到第六NMOS管N6的漏极，所述第四NMOS管N4的漏极分别连接到第六NMOS管N6的栅极、第七NMOS管N7的栅极、第一PMOS管P1的漏极；所述第五NMOS管N5的源极连接到第七NMOS管N7的漏极，所述第五NMOS管N5的漏极分别连接到第八NMOS管N8的栅极、第二PMOS管P2的漏极、电阻R的一端，所述电阻R的另一端接电容C的一端，所述电容C的另一端接所述第八NMOS管N8的漏极、第五PMOS管P5的漏极以及第六PMOS管P6的栅极；所述第九NMOS管N9的源极分别连接到第十NMOS管N10的漏极、第六PMOS管P6的漏极，所述第九NMOS管N9的漏极分别连接到第七PMOS管P7的栅极、第八PMOS管P8的漏极；所述第三PMOS管P3的栅极、所述第四PMOS管P4的栅极、所述第五PMOS管P5的栅极、所述第八PMOS管P8的栅极连接第一偏置电压Vbias1，所述第一PMOS管P1的栅极、所述第二PMOS管P2的栅极连接第二偏置电压Vbias2，所述第四NMOS管N4的栅极、第五NMOS管N5的栅极、所述第九NMOS管N9的栅极连接第三偏置电压Vbias3，所述第三NMOS管N3的栅极、所述第十NMOS管N10的栅极连接第四偏置电压Vbias4；所述第二NMOS管N2的栅极、所述第六PMOS管P6的源极、所述第七PMOS管P7的漏极连接到电压输出端。
其中第三PMOS管P3的源极、所述第四PMOS管P4的源极、所述第五PMOS管P5的源极、所述第七PMOS管P7的源极、所述第八PMOS管P8的源极均连接到电压源VDD。
其中第三NMOS管N3的源极、所述第六NMOS管N6的源极、所述第七NMOS管N7的源极、所述第八NMOS管N8的源极、所述第十NMOS管N10的源极均接地。
其中所述第六PMOS管P6的宽长比取较大值，并且其衬底与其源极连接以尽量减小阈值电压；所述第七PMOS管P7的宽长比尽量取较大值，第七PMOS管P7的沟道长度取较小值。
本实施例在40nm CMOS工艺和1.2V电压下建立，因为输入为NMOS管差分对，共模电平选为0.95V以保证：当输入电压幅度达到0.25V(输入电压上限是电源电压)时，输入电压下限(0.7V)不会迫使第三NMOS管N3进入线性区。第六PMOS管P6取较大的宽长比以使之工作在亚阈值区，因此VGSP6约等于0.4V，因而OTA的输出端(亦即第六PMOS管P6的栅极、第五PMOS管P5的漏极和第八NMOS管N8的漏极)的静态电压约等于0.55V。
本实用新型的工作原理为：输入电压为下限时，第八NMOS管N8的VDS约为0.3V，能够充分工作在饱和区，因而能够保证足够的环路增益；输入电压迫近电源电压时，第七PMOS管P7进入线性区，第七PMOS管P7的栅极电压急剧下降，但是只要没有下降到迫使第九NMOS管N9进入线性区，第六PMOS管P6的源极电压(即本实用新型的输出电压)就能够正常跟随其栅极电压(即OTA的输出电压)的变化，进而就能够保证足够的环路增益。通过偏置电路可以使得第十NMOS管N10的漏极偏置电压等于漏源饱和压降(Vdsat)，那么只要第七PMOS管P7的栅极电压只要没有下降到低于2Vdsat，源极跟随器就能够正常工作，足够的环路增益就能得到保障，进而获得较低的增益误差和非线性失真。
本实用新型与基于运算跨导放大器(OTA)的传统结构单位增益电压缓冲器(图1所示结构)均在40nm CMOS工艺和1.2V电源电压下搭建电路并进行了仿真。从图4中可以看到，本实用新型在较宽输入电压范围内能够维持较高且较为恒定的环路增益，这意味着对电压缓冲误差和非线性足够的抑制。从图5中可以看到，本实用新型可以在更宽的范围内维持平坦的电压增益，缓冲误差(即增益与0dB的差值)较为恒定。从图6可以看到，本实用新型的THD比传统结构大约低2个数量级。
上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。
Claims (3)
1.一种纳米级CMOS工艺下高线性度单位增益电压缓冲器，其特征在于，包括运算跨导放大器和源极跟随器；
所述运算跨导放大器采用折叠共源共栅输入型运算跨导放大器，其包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、电阻R、电容C和电压源VDD；所述源极跟随器包括第九NMOS管N9、第十NMOS管N10、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8；
同时所述第一NMOS管N1的栅极连接到电压输入端，所述第一NMOS管N1的源极分别连接到第二NMOS管N2的源极、第三NMOS管N3的漏极，所述第一NMOS管N1的漏极分别连接到第二PMOS管P2的源极、第四PMOS管P4的漏极；所述第二NMOS管N2的漏极连接到第一PMOS管P1的源极、第三PMOS管P3的漏极；所述第四NMOS管N4的源极连接到第六NMOS管N6的漏极，所述第四NMOS管N4的漏极分别连接到第六NMOS管N6的栅极、第七NMOS管N7的栅极、第一PMOS管P1的漏极；所述第五NMOS管N5的源极连接到第七NMOS管N7的漏极，所述第五NMOS管N5的漏极分别连接到第八NMOS管N8的栅极、第二PMOS管P2的漏极、电阻R的一端，所述电阻R的另一端接电容C的一端，所述电容C的另一端接所述第八NMOS管N8的漏极、第五PMOS管P5的漏极以及第六PMOS管P6的栅极；所述第九NMOS管N9的源极分别连接到第十NMOS管N10的漏极、第六PMOS管P6的漏极，所述第九NMOS管N9的漏极分别连接到第七PMOS管P7的栅极、第八PMOS管P8的漏极；
所述第三PMOS管P3的栅极、所述第四PMOS管P4的栅极、所述第五PMOS管P5的栅极、所述第八PMOS管P8的栅极连接第一偏置电压Vbias 1，所述第一PMOS管P1的栅极、所述第二PMOS管P2的栅极连接第二偏置电压Vbias2，所述第四NMOS管N4的栅极、第五NMOS管N5的栅极、所述第九NMOS管N9的栅极连接第三偏置电压Vbias3，所述第三NMOS管N3的栅极、所述第十NMOS管N10的栅极连接第四偏置电压Vbias4；所述第二NMOS管N2的栅极、所述第六PMOS管P6的源极、所述第七PMOS管P7的漏极连接到电压输出端。
2.根据权利要求1所述的纳米级CMOS工艺下高线性度单位增益电压缓冲器，其特征在于，所述第三PMOS管P3的源极、所述第四PMOS管P4的源极、所述第五PMOS管P5的源极、所述第七PMOS管P7的源极、所述第八PMOS管P8的源极均连接到电压源VDD。
3.根据权利要求1所述的纳米级CMOS工艺下高线性度单位增益电压缓冲器，其特征在于，所述第三NMOS管N3的源极、所述第六NMOS管N6的源极、所述第七NMOS管N7的源极、所述第八NMOS管N8的源极、所述第十NMOS管N10的源极均接地。
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| CN110798203A (zh) * | 2019-12-02 | 2020-02-14 | 苏州大学 | 纳米级cmos工艺下高线性度单位增益电压缓冲器 |
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