CN102931972B - Cmos输入缓冲器 - Google Patents

Cmos输入缓冲器 Download PDF

Info

Publication number
CN102931972B
CN102931972B CN201210455598.4A CN201210455598A CN102931972B CN 102931972 B CN102931972 B CN 102931972B CN 201210455598 A CN201210455598 A CN 201210455598A CN 102931972 B CN102931972 B CN 102931972B
Authority
CN
China
Prior art keywords
nmos tube
circuit
cmos
connects
linearity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210455598.4A
Other languages
English (en)
Other versions
CN102931972A (zh
Inventor
陈玺
胡刚毅
徐学良
黄兴发
李梁
沈晓峰
徐鸣远
张磊
王妍
叶荣科
王友华
黄旭
李皎雪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 24 Research Institute
Original Assignee
CETC 24 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 24 Research Institute filed Critical CETC 24 Research Institute
Priority to CN201210455598.4A priority Critical patent/CN102931972B/zh
Priority to US14/355,580 priority patent/US9337834B2/en
Priority to PCT/CN2012/084832 priority patent/WO2014075314A1/zh
Publication of CN102931972A publication Critical patent/CN102931972A/zh
Application granted granted Critical
Publication of CN102931972B publication Critical patent/CN102931972B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

本发明涉及一种高线性CMOS输入缓冲器电路，它包括CMOS输入跟随电路、跟随管线性度提高电路、电流源负载和负载阻抗线性度提高电路。本发明通过跟随管线性度提高电路，用于检查输入信号的变化趋势，将其作用于跟随管，抵消输入信号变化带来的跟随管自身跨导值和输出阻抗的非线性变化，提高CMOS输入缓冲器的线性度。本发明采用的器件完全可以标准CMOS工艺提供，实现简单成本低，且在高频时具有同样良好的线性度，适用于需要高线性输入缓冲器的CMOS模拟IC和数模混合IC领域。

Description

CMOS输入缓冲器
技术领域
发明涉及一种CMOS输入缓冲器电路，特别涉及一种基于线性度补偿技术的CMOS输入缓冲器电路。应用领域是需要高线性输入缓冲器的CMOS模拟IC和数模混合IC领域。
背景技术
高线性CMOS输入缓冲器电路对于CMOS模拟IC和数模混合IC设计具有非常重要的意义。作为输入信号与信号处理电路的接口单元，输入缓冲器的线性度将直接限制系统级的精度指标。
传统的输入缓冲器电路多采用BJT器件，以射极跟随结构搭建。而随着现代CMOS工艺的发展和大规模应用，使用CMOS器件，以源极跟随结构搭建的CMOS输入缓冲器电路开始取代传统BJT结构，如图1所示。虽然CMOS工艺比双极性工艺有许多的优势，但是CMOS器件相对于BJT器件来说，输入跨导和输出阻抗更低，最主要是寄生更严重，器件参数非线性变化显著。因此，CMOS输入缓冲器的线性度相比传统结构要低。原有的一些BJT输入缓冲器电路线性提高技术不适合CMOS工艺，在CMOS输入缓冲器电路中为了提高其线性度，通常采用的解决方式是增大尾电流管的电流值来提高输入跨导，但这种做法不仅加大了电路的版图面积，且极大增加了系统功耗。
基于以上所述，需要一种能够适用于CMOS输入缓冲器电路的线性度提高技术，来满足当前CMOS模拟IC和数模混合IC的设计需要。
发明内容
有鉴于此，本发明所要解决的技术问题是提供一种适用于CMOS输入缓冲器电路的线性度提高技术，来克服CMOS器件参数低且非线性变化显著的问题。
本发明的目的是这样实现的：
本发明提供的CMOS输入缓冲器，包括CMOS输入跟随电路、跟随管线性度提高电路、电流源负载和负载阻抗线性度提高电路；
所述CMOS输入跟随电路，用于跟随输入信号变化，输出跟随输入信号的输出信号；
所述跟随管线性度提高电路，用于获取输入信号的变化趋势，并将输入信号反馈作用于CMOS输入跟随电路；
所述电流源负载，用于提供所述CMOS输入跟随电路正常工作的偏置电流；
所述负载阻抗线性度提高电路连接于CMOS输入跟随电路和电流源负载之间，用于增强电流源负载阻抗的绝对值，减小绝对值相对变化幅度，提高CMOS输入缓冲器负载阻抗的线性度。
进一步，所述CMOS输入跟随电路包括第M0号NMOS管，所述第M0号NMOS管的栅极作为CMOS输入跟随电路的输入端，所述第M0号NMOS管的源极作为CMOS输入跟随电路的输出端，所述跟随管线性度提高电路连接于第M0号NMOS管的栅极和第M0号NMOS管的漏极之间，所述负载阻抗线性度提高电路一端与第M0号NMOS管的源极连接，所述负载阻抗线性度提高电路另一端与电流源负载连接。
进一步，所述跟随管线性度提高电路包括电容和第M1号NMOS管，所述电容的一端连接第M0号NMOS管的栅极，所述电容C1的另一端连接第M1号NMOS管的栅极，所述第M1号NMOS管的漏极连接电源电压，第M1号NMOS管的源极连接第M0号NMOS管的漏极。
进一步，所述跟随管线性度提高电路包括第M4号PMOS管和第M1号NMOS管，所述第M4号PMOS管的栅极连接第M0号NMOS管的漏极，第M4号PMOS管的源极连接第M0号NMOS管的源极，第M1号NMOS管的栅极连接偏置电压，所述第M4号PMOS管的漏极连接电源电压。
进一步，所述电流源负载包括第M3号NMOS管，所述第M3号NMOS管的栅极连接偏压，所述第M3号NMOS管的源极连接电源地，所述第M3号NMOS管的漏极与负载阻抗线性度提高电路连接。
进一步，所述负载阻抗线性度提高电路包括第M2号NMOS管和运放，所述第M2号NMOS管的漏极连接第M0号NMOS管的源极，第M2号NMOS管的源极连接第M3号NMOS管的漏极，所述运放的输入端连接第M3号NMOS管的漏极，所述运放的输出端连接第M2号NMOS管的栅极。
进一步，所述负载阻抗线性度提高电路包括第M2号NMOS管和第M4号NMOS管，所述第M2号NMOS管的源极与第M4号NMOS管的漏极连接，第M4号NMOS管的源极与第M3号NMOS管的漏极连接，所述第M2号NMOS管的栅极连接偏压，所述第M4号NMOS管的栅极连接偏压。
进一步，所述NMOS管均由PMOS管代替。
进一步，所述PMOS管由NMOS管代替。
本发明的优点在于：本发明的高线性CMOS输入缓冲器电路，与传统的输入缓冲器电路相比，它具有以下特点：
1．本发明采用的元器件均可以由标准CMOS工艺提供，相对于双极或BiCMOS工艺，应用范围广，实现简单且成本低。
2. 本发明的CMOS输入缓冲器电路线性度提高显著，且与传统结构采取的一些线性提高技术相比，线性度随输入信号频率的增加下降缓慢，高频特性更好。
3．本发明的线性提高电路结构简单，增加的元器件少，相比于传统结构的线性度提高技术，不仅电路版图改动小，功耗至少节约50%-70%。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：
图1是传统结构的CMOS输入缓冲器电路；
图2是本发明的高线性CMOS输入缓冲器电路的实施例1电路图；
图3是本发明的高线性CMOS输入缓冲器电路的实施例2电路图；
图4是本发明的高线性CMOS输入缓冲器电路的实施例3电路图；
图5是本发明的高线性CMOS输入缓冲器电路的实施例4电路图。
图中，CMOS输入跟随电路-1、跟随管线性度提高电路-2、电流源负载-3、负载阻抗线性度提高电路-4。
具体实施方式
以下将结合附图，对本发明的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本发明，而不是为了限制本发明的保护范围。
实施例1
如图2所示：本发明提供的CMOS输入缓冲器，包括CMOS输入跟随电路1、跟随管线性度提高电路2、电流源负载3和负载阻抗线性度提高电路4；
所述CMOS输入跟随电路1，用于跟随输入信号变化，输出跟随输入信号的输出信号；所述CMOS输入跟随电路包括第M0号NMOS管，所述第M0号NMOS管的栅极作为CMOS输入跟随电路的输入端，所述第M0号NMOS管的源极作为CMOS输入跟随电路的输出端，所述跟随管线性度提高电路2连接于第M0号NMOS管的栅极和第M0号NMOS管的漏极之间，所述负载阻抗线性度提高电路4一端与第M0号NMOS管的源极连接，所述负载阻抗线性度提高电路4另一端与电流源负载3连接。
所述第M0号NMOS管（跟随管）线性度提高电路，用于获取输入信号的变化趋势，并将输入信号反馈作用于CMOS输入跟随电路；抵消输入信号变化带来的跟随管自身跨导值和输出阻抗的非线性变化，提高CMOS输入缓冲器的线性度。所述跟随管线性度提高电路包括电容和第M1号NMOS管，所述电容的一端连接第M0号NMOS管的栅极，所述电容C1的另一端连接第M1号NMOS管的栅极，所述第M1号NMOS管的漏极连接电源电压，第M1号NMOS管的源极连接第M0号NMOS管的漏极。
本实施例中的跟随管线性度提高电路还可以采用以下方式，所述跟随管线性度提高电路包括第M4号PMOS管和第M1号NMOS管，所述第M4号PMOS管的栅极连接第M0号NMOS管的漏极，第M4号PMOS管的源极连接第M0号NMOS管的源极，第M1号NMOS管的栅极连接偏置电压，所述第M4号PMOS管的漏极连接电源电压。
所述电流源负载，用于提供所述CMOS输入跟随电路正常工作的偏置电流；所述电流源负载包括第M3号NMOS管，所述第M3号NMOS管的栅极连接偏压，所述第M3号NMOS管的源极连接电源地，所述第M3号NMOS管的漏极与负载阻抗线性度提高电路连接。
所述负载阻抗线性度提高电路连接于CMOS输入跟随电路和电流源负载之间，用于增强电流源负载阻抗的绝对值，减小其相对变化幅度，提高CMOS输入缓冲器负载阻抗的线性度。所述负载阻抗线性度提高电路包括第M2号NMOS管和运放，所述第M2号NMOS管的漏极连接第M0号NMOS管的源极，第M2号NMOS管的源极连接第M3号NMOS管的漏极，所述运放的输入端连接第M3号NMOS管的漏极，所述运放的输出端连接第M2号NMOS管的栅极。
所述负载阻抗线性度提高电路还可以采用以下方式，所述负载阻抗线性度提高电路包括第M2号NMOS管和第M4号NMOS管，所述第M2号NMOS管的源极与第M4号NMOS管的漏极连接，第M4号NMOS管的源极与第M3号NMOS管的漏极连接，所述第M2号NMOS管的栅极连接偏压，所述第M4号NMOS管的栅极连接偏压。
本实施例中的NMOS管均由PMOS管代替也可以实现，第M4号PMOS管相应的变为NMOS管，变化后的电路连接方式按照相应的电路连接方式进行连接。
下面详细描述本发明提供的高线性CMOS输入缓冲器电路的原理和具体实施方式：
以下实施例中的第M0号NMOS管、第M1号NMOS管、第M2号NMOS管、第M3号NMOS管、第M4号NMOS管、也可以分别采用如下标记来说明：NMOS管M0、NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4；运放采用运算放大器A1来表示，电容采用电容C1来表示。
本发明具体实施的一种总体结构如图2所示，它的组成包含一个运算放大器A1、四个MOS管M0~M3、一个电容C1。图2中的具体连接关系与本说明书的发明内容部分相同，它的工作原理如下：
传统结构的输入缓冲器电路，其小信号增益Ａｖ表达式为： 
                                                          (1)
其中，gm为第M0号NMOS管（跟随管）跨导，ro1、ro2分别为第M0号NMOS管（跟随管）与尾电流的输出电阻。
从（1）式可以看出，输入缓冲器电路的增益与输入跟随管的跨导gm、输出电阻ro1和尾电流的输出电阻ro2相关。当输出跟随输入信号变化时，输出端的电压持续变化，造成输入跟随管和尾电流管的漏源电压变化，在现代亚微米工艺中，跨导gm或输出电阻ro1随MOS管漏源电压VDS变化显著，通常达到百分之十的非线性。
本发明中，NMOS管M0（输入跟随管MO）的线性度提高电路由跟随电容C1与跟随管M1组成，主要解决NMOS管M0的漏源电压VDS变化引起的非线性问题。当输入信号在输入节点a变化时，NMOS管M0源极的输出信号随M0栅极的输入信号变化。因为跟随电容C1一端连接输入信号端，因此输入信号变化时，电容C1的另一端跟随输入而变化，进一步引起跟随管M1的源极跟随其栅极电压变化。因为跟随管M1的源极连接跟随管NMOS管M0的漏极，所以跟随管NMOS管M0的漏极与源极和输入信号的变化同方向。并且，因为电容自身的良好高频特性，即使输入信号的速度快，跟随管M1的栅极电压也几乎与输入信号的变化同步，保证了跟随管NMOS管M0的漏极和源极电压都是仅经过一个MOS管自身的跟随变化。输入信号频率对线性度的制约，仅受限于现代工艺中MOS管自身的匹配度，即跟随管NMOS管M0的VDS电压，基本能够保持恒定。
本发明中，负载阻抗线性度提高电路由NMOS管M2和运算放大器A1组成，主要解决尾电流负载NMOS管M3阻抗随输出变化表现出来的非线性变化问题。使用负载阻抗线性度提高电路后，尾电流的输出阻抗增大。高输出阻抗的意义体现在“屏蔽”输入器件，使得其不受输出节点c电压变化的影响。
因此，使用本发明的CMOS输入缓冲器电路，具有高线性度，且高频特性好。 
实施例2
本实施例与实施例1的区别仅在于：
图3是本发明的高线性CMOS输入缓冲器电路的实施例2电路图，如图所示，本实施例与实施例1的区别在于：实施例１中的MOS管，即NMOS管M0、NMOS管M1、NMOS管M2、NMOS管M3为PMOS，负载管因为是PMOS管，阻抗略有下降，但是PMOS管的衬底可以单独接电位，因此输入跟随管的线性度更高。
实施例3
本实施例与实施例1的区别仅在于：
图4是本发明的高线性CMOS输入缓冲器电路的实施例3电路图，如图所示，本实施例与实施例1的区别在于：去除了运放A1，增加了NMOS管M4，NMOS管M4的漏极连接NMOS管M2的源极，NMOS管M4的源极连接NMOS管M3的漏极，NMOS管M2和NMOS管M4的栅极连接偏置电压。因为减少了运放Ａ１单元，电路功耗进一步降低，但是增加的MOS管M4减少了输出摆幅。 
实施例3
本实施例与实施例1的区别仅在于：
图5是本发明的高线性CMOS输入缓冲器电路的实施例4电路图，如图所示，本实施例与实施例1的区别在于：去除了电容C1，增加了PMOS管M4，PMOS管M4的栅极连接NMOS管M0的漏极，PMOS管M4的源极连接NMOS管M0的源极，NMOS管M1的栅极连接偏置电压。减少了电容单元，即减少了输入驱动能力的要求，但使用PMOS管M4跟随输入信号的变化，对输入跟随管NMOS管M0进行补偿，在高频时候，会因为补偿信号进过了两个MOS管，即NMOS管M0、PMOS管M4，而正常的输出信号，仅经过一个MOS管即NMOS管M0,出现时间匹配问题，产生谐波。
以上所述仅为本发明的优选实施例，并不用于限制本发明，显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (7)

1.CMOS输入缓冲器，其特征在于：包括CMOS输入跟随电路、跟随管线性度提高电路、电流源负载和负载阻抗线性度提高电路；
所述CMOS输入跟随电路，用于跟随输入信号变化，输出跟随输入信号的输出信号；
所述跟随管线性度提高电路，用于获取输入信号的变化趋势，并将输入信号反馈作用于CMOS输入跟随电路；
所述电流源负载，用于提供所述CMOS输入跟随电路正常工作的偏置电流；
所述负载阻抗线性度提高电路连接于CMOS输入跟随电路和电流源负载之间，用于增强电流源负载阻抗的绝对值，减小绝对值相对变化幅度，提高CMOS输入缓冲器负载阻抗的线性度；
所述跟随管线性度提高电路包括第M4号PMOS管和第M1号NMOS管，所述第M4号PMOS管的栅极连接第M0号NMOS管的漏极，第M4号PMOS管的源极连接第M0号NMOS管的源极，第M1号NMOS管的栅极连接偏置电压，所述第M4号PMOS管的漏极连接电源电压。
2.根据权利要求1所述的CMOS输入缓冲器电路，其特征在于：所述CMOS输入跟随电路包括第M0号NMOS管，所述第M0号NMOS管的栅极作为CMOS输入跟随电路的输入端，所述第M0号NMOS管的源极作为CMOS输入跟随电路的输出端，所述跟随管线性度提高电路连接于第M0号NMOS管的栅极和第M0号NMOS管的漏极之间，所述负载阻抗线性度提高电路一端与第M0号NMOS管的源极连接，所述负载阻抗线性度提高电路另一端与电流源负载连接。
3.根据权利要求1所述的CMOS输入缓冲器电路，其特征在于：所述跟随管线性度提高电路包括电容C1和第M1号NMOS管，所述电容C1的一端连接第M0号NMOS管的栅极，所述电容C1的另一端连接第M1号NMOS管的栅极，所述第M1号NMOS管的漏极连接电源电压，第M1号NMOS管的源极连接第M0号NMOS管的漏极。
4.根据权利要求1所述的CMOS输入缓冲器电路，其特征在于：所述电流源负载包括第M3号NMOS管，所述第M3号NMOS管的栅极连接偏压，所述第M3号NMOS管的源极连接电源地，所述第M3号NMOS管的漏极与负载阻抗线性度提高电路连接。
5.根据权利要求1所述的CMOS输入缓冲器电路，其特征在于：所述负载阻抗线性度提高电路包括第M2号NMOS管和运放，所述第M2号NMOS管的漏极连接第M0号NMOS管的源极，第M2号NMOS管的源极连接第M3号NMOS管的漏极，所述运放的输入端连接第M3号NMOS管的漏极，所述运放的输出端连接第M2号NMOS管的栅极。
6.根据权利要求1所述的CMOS输入缓冲器电路，其特征在于：所述负载阻抗线性度提高电路包括第M2号NMOS管和第M4号NMOS管，所述第M2号NMOS管的源极与第M4号NMOS管的漏极连接，第M4号NMOS管的源极与第M3号NMOS管的漏极连接，所述第M2号NMOS管的栅极连接偏压，所述第M4号NMOS管的栅极连接偏压。
7.根据权利要求4所述的CMOS输入缓冲器电路，其特征在于：所述NMOS管由PMOS管代替，所述PMOS管由NMOS管代替。
CN201210455598.4A 2012-11-14 2012-11-14 Cmos输入缓冲器 Active CN102931972B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201210455598.4A CN102931972B (zh) 2012-11-14 2012-11-14 Cmos输入缓冲器
US14/355,580 US9337834B2 (en) 2012-11-14 2012-11-19 CMOS input buffer circuit
PCT/CN2012/084832 WO2014075314A1 (zh) 2012-11-14 2012-11-19 Cmos输入缓冲器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210455598.4A CN102931972B (zh) 2012-11-14 2012-11-14 Cmos输入缓冲器

Publications (2)

Publication Number Publication Date
CN102931972A CN102931972A (zh) 2013-02-13
CN102931972B true CN102931972B (zh) 2014-12-24

Family

ID=47646701

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210455598.4A Active CN102931972B (zh) 2012-11-14 2012-11-14 Cmos输入缓冲器

Country Status (3)

Country Link
US (1) US9337834B2 (zh)
CN (1) CN102931972B (zh)
WO (1) WO2014075314A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231579B2 (en) * 2013-11-07 2016-01-05 Silicon Laboratories Inc. Highly linear buffer
US9425797B2 (en) * 2014-04-25 2016-08-23 Analog Devices, Inc. High performance reconfigurable voltage buffers
CN104135273A (zh) * 2014-07-28 2014-11-05 中国电子科技集团公司第二十四研究所 线性度大于96dB的BiCMOS缓冲器
CN105720927B (zh) * 2016-01-21 2018-03-27 中国电子科技集团公司第二十四研究所 一种频率补偿的跨导放大器
CN106788393B (zh) * 2017-03-15 2023-04-28 浙江集速合芯科技有限公司 一种增强电压缓冲器线性度的电路
CN107204772B (zh) * 2017-06-20 2023-08-01 成都锐成芯微科技股份有限公司 高线性度高速信号缓冲电路
CN109194330B (zh) * 2018-08-27 2020-08-11 中国电子科技集团公司第二十四研究所 缓冲电路及缓冲器
CN109932619B (zh) * 2019-04-15 2022-02-22 长园科技集团股份有限公司 配电网电子式传感器二次信号采集器
CN110798204A (zh) * 2019-12-03 2020-02-14 苏州大学 一种缓冲近电源电压的cmos缓冲器
CN111294047A (zh) * 2020-03-11 2020-06-16 电子科技大学 一种高速高线性度的输入缓冲器
CN111756366B (zh) * 2020-06-22 2024-03-08 复旦大学 应用于高速adc前端的cmos输入信号缓冲器
US11128291B1 (en) 2020-09-30 2021-09-21 Chengdu Huawei Electronic Technology Co., Ltd. High linearity and low voltage input buffer circuit
CN112260690B (zh) * 2020-10-16 2023-01-20 中国电子科技集团公司第二十四研究所 高线性度输入缓冲器及无采保结构的流水线模数转换器
CN112260681B (zh) * 2020-10-26 2022-04-15 成都华微电子科技股份有限公司 高频高线性输入缓冲器和高频高线性输入缓冲器差分电路
CN113300708B (zh) * 2021-04-09 2023-03-21 西安电子科技大学 一种应用于超高速模数转换器的宽带输入信号缓冲器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763021A (en) * 1987-07-06 1988-08-09 Unisys Corporation CMOS input buffer receiver circuit with ultra stable switchpoint
DE102005050624A1 (de) * 2005-10-21 2007-05-03 Infineon Technologies Ag CMOS-Pufferschaltung und Verwendung derselben
KR100816368B1 (ko) * 2001-07-26 2008-03-24 (주) 텔트론 선형성 개선 씨모스 인버터

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4698526A (en) * 1985-10-17 1987-10-06 Inmos Corporation Source follower CMOS input buffer
US5668483A (en) * 1995-06-21 1997-09-16 Micron Quantum Devices, Inc. CMOS buffer having stable threshold voltage
US6469562B1 (en) * 2000-06-26 2002-10-22 Jun-Ren Shih Source follower with Vgs compensation
JP2007208004A (ja) * 2006-02-01 2007-08-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置及び電子装置
US8581634B2 (en) * 2010-02-24 2013-11-12 Texas Instruments Incorporated Source follower input buffer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763021A (en) * 1987-07-06 1988-08-09 Unisys Corporation CMOS input buffer receiver circuit with ultra stable switchpoint
KR100816368B1 (ko) * 2001-07-26 2008-03-24 (주) 텔트론 선형성 개선 씨모스 인버터
DE102005050624A1 (de) * 2005-10-21 2007-05-03 Infineon Technologies Ag CMOS-Pufferschaltung und Verwendung derselben

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
《适用于中国超宽带标准的0.18 μm-CMOS单边带混频器设计》;张永虎等;《电子器件》;20100630;第33卷(第3期);第282页第2栏第2段，图3（b） *

Also Published As

Publication number Publication date
US20150102848A1 (en) 2015-04-16
CN102931972A (zh) 2013-02-13
US9337834B2 (en) 2016-05-10
WO2014075314A1 (zh) 2014-05-22

Similar Documents

Publication Publication Date Title
CN102931972B (zh) Cmos输入缓冲器
CN102045035B (zh) 一种低功耗宽带高增益高摆率单级运算跨导放大器
CN100452647C (zh) 一种小输出电阻、大输出幅度的电压跟随器
CN106788434B (zh) 一种源极跟随器缓冲电路
CN105141265A (zh) 一种增益提升的运算跨导放大器
CN103780212A (zh) 一种运算放大器、电平转换电路以及可编程增益放大器
CN104216455B (zh) 用于4g通信芯片的低功耗基准电压源电路
US11394389B2 (en) Buffer circuit and buffer
CN104767496A (zh) 一种提高运算放大器电源抑制比的频率补偿电路
CN106027030B (zh) 一种高速高线性全差分跟随器
CN106774572B (zh) 米勒补偿电路及电子电路
CN105183061B (zh) 一种电压缓冲器电路
CN109510612A (zh) 基于wilson电流源的低功耗低延迟电流比较器及电路模块
CN109194314A (zh) 一种低延迟低功耗的电流比较器
CN110798203A (zh) 纳米级cmos工艺下高线性度单位增益电压缓冲器
CN104796102A (zh) 一种流水线adc中宽带电流型运算放大器
CN204928758U (zh) 一种增益提升的运算跨导放大器
CN102075152A (zh) 线性源跟随器
CN104702268B (zh) 电压缓冲电路及具有其的驱动负载随时序切换的电路
Grasso et al. High-performance CMOS pseudo-differential amplifier
CN210724750U (zh) 纳米级cmos工艺下高线性度单位增益电压缓冲器
Parzhuber et al. An adaptive biasing one-stage CMOS operational amplifier for driving high capacitive loads
CN105867504B (zh) 一种高电源抑制比基准电压源
CN106301379B (zh) 一种输出光滑的dac单元电路
CN103684299A (zh) 一种衬底驱动低电压低功耗运算放大器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant