JP2007208004A - 半導体集積回路装置及び電子装置 - Google Patents

半導体集積回路装置及び電子装置 Download PDF

Info

Publication number
JP2007208004A
JP2007208004A JP2006025124A JP2006025124A JP2007208004A JP 2007208004 A JP2007208004 A JP 2007208004A JP 2006025124 A JP2006025124 A JP 2006025124A JP 2006025124 A JP2006025124 A JP 2006025124A JP 2007208004 A JP2007208004 A JP 2007208004A
Authority
JP
Japan
Prior art keywords
power supply
transistor
supply line
power control
logic circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006025124A
Other languages
English (en)
Inventor
Minoru Ito
稔 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2006025124A priority Critical patent/JP2007208004A/ja
Priority to KR1020070004698A priority patent/KR20070079297A/ko
Priority to US11/627,654 priority patent/US7598802B2/en
Priority to TW096103687A priority patent/TW200739878A/zh
Priority to CNA2007100079691A priority patent/CN101013889A/zh
Publication of JP2007208004A publication Critical patent/JP2007208004A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J43/00—Implements for preparing or holding food, not provided for in other groups of this subclass
    • A47J43/24—Devices for washing vegetables or the like
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • A—HUMAN NECESSITIES
    • A23—FOODS OR FOODSTUFFS; TREATMENT THEREOF, NOT COVERED BY OTHER CLASSES
    • A23N—MACHINES OR APPARATUS FOR TREATING HARVESTED FRUIT, VEGETABLES OR FLOWER BULBS IN BULK, NOT OTHERWISE PROVIDED FOR; PEELING VEGETABLES OR FRUIT IN BULK; APPARATUS FOR PREPARING ANIMAL FEEDING- STUFFS
    • A23N12/00—Machines for cleaning, blanching, drying or roasting fruits or vegetables, e.g. coffee, cocoa, nuts
    • A23N12/02—Machines for cleaning, blanching, drying or roasting fruits or vegetables, e.g. coffee, cocoa, nuts for washing or blanching
    • A23N12/023—Machines for cleaning, blanching, drying or roasting fruits or vegetables, e.g. coffee, cocoa, nuts for washing or blanching for washing potatoes, apples or similarly shaped vegetables or fruit
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J36/00—Parts, details or accessories of cooking-vessels
    • A47J36/06—Lids or covers for cooking-vessels
    • A47J36/10—Lid-locking devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Food Science & Technology (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Mechanical Engineering (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Polymers & Plastics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】カットオフ時のリーク電流及びオン抵抗共に、実用上十分に小さい電力制御用ＭＯＳトランジスタにより構成される電力制御機能を有する半導体集積回路装置及び電子装置を提供すること。
【解決手段】半導体集積回路装置３００は、ＣＭＯＳ論理回路１１０と、ＣＭＯＳ論理回路１１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、第２の疑似電源線ＶＳＳ１と低電位側電源線ＶＳＳ間に接続された電力制御用ＮｃｈＭＯＳトランジスタＮＴ２により構成され、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の基板とゲートを電気的に接続する。ゲートと基板は、例えば、ディプレッション型のＮｃｈＭＯＳトランジスタによるソースフォロワを利用した電流リミッタ３３０を介して接続してもよい。
【選択図】図３

Description

本発明は、動作時の電力制御用トランジスタの電流供給能力の向上と待機時のリーク電流の低減を図る電力制御機能を有する半導体集積回路装置及び電子装置に関する。
従来、半導体集積回路の低消費電力化を実現する方法として、ＭＴ−ＣＭＯＳ回路（Multi Threshold-CMOS回路）を用いる方法が知られている。
図２３に従来のＭＴ−ＣＭＯＳ回路の回路構成を示す。従来のＭＴ−ＣＭＯＳ回路は、ＣＭＯＳ論理回路と、ＣＭＯＳ論理回路の電源端に接続された疑似電源線と高電位側電源線（ＶＤＤ）間に接続された電力制御用ＰｃｈＭＯＳトランジスタ及びＣＭＯＳ論理回路の電源端に接続された別の疑似電源線と低電位側電源線（ＶＳＳ）間に接続された電力制御用ＮｃｈＭＯＳトランジスタの両方又は片方のＭＯＳトランジスタにより構成されている。
さらに、ＣＭＯＳ論理回路において、高速動作を行うためＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタの閾値電圧の絶対値は小さく設定されている。しかし、低閾値電圧のＭＯＳトランジスタは、待機状態ではリーク電流が多くなるという問題が発生する。そのため、電力制御用ＰｃｈＭＯＳトランジスタ又はＮｃｈＭＯＳトランジスタの閾値電圧の絶対値を高く設定して、待機時のリーク電流を低減させる方法が開示されている（特許文献１及び特許文献２参照）。
また、図２３に示した電力制御用ＰｃｈＭＯＳトランジスタ又はＮｃｈＭＯＳトランジスタのオン抵抗を下げるため、図２４に示すように、高閾値電圧ＰｃｈＭＯＳトランジスタにＶＳＳよりも低いゲート電圧を印加する方法が開示されている。同様に、高閾値電圧ＮｃｈＭＯＳトランジスタにＶＤＤよりも高いゲート電圧を印加することによっても、オン抵抗を下げることができる（特許文献３及び特許文献４参照）。
さらに、図２５に示すように、高閾値電圧ＰｃｈＭＯＳトランジスタの代わりに、内部論理回路と同じ閾値電圧、すなわち低閾値電圧を持つ電力制御用ＰｃｈＭＯＳトランジスタを用い、且つゲートにＶＤＤより高い電圧を印加する。すなわち、ゲート・ソース間に正の電圧を印加することにより、リーク電流を低減する方法が開示されている。（特許文献３及び特許文献４参照）。
図２６では、図２５に加え、ゲートにＶＳＳより低い電圧を印加することにより、オン抵抗をさらに小さくしている（特許文献３参照）。
また最近では、図２７に示すように、電力制御用ＭＯＳトランジスタのゲートとドレイン間に、過大な電圧が印加されないようにする技術が開示されている（特許文献４参照）。
特開平６−２９８３４号公報 特開平５−２１０９７６号公報 特開平８−３２１７６３号公報 特開平１０−２７０９９３号公報
しかしながら、このような従来の半導体集積回路装置にあっては、以下のような課題が存在する。
特許文献１及び特許文献２に記載の装置では、高閾値電圧の電力制御用ＭＯＳトランジスタを使用しているため、電力制御用ＭＯＳトランジスタのオン抵抗を低く設定することが難しい。例えば、ＭＯＳトランジスタのチャネル幅を大きくすると、オン抵抗は下がるが、トランジスタサイズが大きくなり、集積回路のチップサイズが大きくなってしまう。
図２４に示すように、ゲート・ソース間に電源電圧を超える電圧を印加する方法や、図２５に示すように、内部回路と同じ閾値電圧を持つ電力制御用ＭＯＳトランジスタを用いる方法や、それらを組み合わせることにより、オン抵抗を下げることが提案されているが、集積回路規模がますます増大するにつれ、さらに電力制御用ＭＯＳトランジスタのオン抵抗を下げることが強く要望されている。
また、図２７に示すゲート・ドレイン間に印加される電圧を抑制する回路は、電力制御用ＭＯＳトランジスタを２個直列に接続するため、オン抵抗が電力制御用ＭＯＳトランジスタ１個の場合に比べ約２倍になるという問題が発生する。
すなわち、電力制御用ＭＯＳトランジスタのカットオフ時のリーク電流を低く抑えたまま、いかにオン抵抗を下げられるかいうことが大きな課題である。
本発明は、かかる点に鑑みてなされたものであり、カットオフ時のリーク電流及びオン抵抗共に、実用上十分に小さい電力制御用ＭＯＳトランジスタにより構成される電力制御機能を有する半導体集積回路装置及び電子装置を提供することを目的とする。
本発明の半導体集積回路装置は、複数のＮｃｈＭＩＳトランジスタと複数のＰｃｈＭＩＳトランジスタからなる論理回路と、前記論理回路の高電位側電源端子部に接続された第１の疑似電源線と、前記論理回路の低電位側電源端子部に接続された第２の疑似電源線と、前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値より小さい閾値電圧を有するか、もしくはディプレッション型の第１のＮｃｈＭＩＳトランジスタとを備え、前記第１のＮｃｈＭＩＳトランジスタのドレインに前記第２の疑似電源線を接続するとともに、ソースに低電位側電源線を接続し、ゲートにはローレベルが前記低電位側電源線の電位より低い電圧を、ハイレベルが前記低電位側電源線の電位より高い電圧を印加する構成を採る。
本発明の半導体集積回路装置は、複数のＮｃｈＭＩＳトランジスタと複数のＰｃｈＭＩＳトランジスタからなる論理回路と、前記論理回路の高電位側電源端子部に接続された第１の疑似電源線と、前記論理回路の低電位側電源端子部に接続された第２の疑似電源線と、第１のＮｃｈＭＩＳトランジスタとを備え、前記第１のＮｃｈＭＩＳトランジスタのドレインに前記第２の疑似電源線を接続するとともに、ソースに前記低電位側電源線を接続し、ゲートと基板を電気的に接続する構成を採る。
本発明の半導体集積回路装置は、複数のＮｃｈＭＩＳトランジスタと複数のＰｃｈＭＩＳトランジスタからなる論理回路と、前記論理回路の高電位側電源端子部に接続された第１の疑似電源線と、前記論理回路の低電位側電源端子部に接続された第２の疑似電源線と、前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値より小さい閾値電圧を有するか、もしくはディプレッション型の第１のＰｃｈＭＩＳトランジスタとを備え、前記第２のＰｃｈＭＩＳトランジスタのドレインに前記第１の疑似電源線を接続するとともに、ソースに前記高電位側電源線を接続し、ゲートにはハイレベルが前記高電位側電源線の電位より高い電圧を、ローレベルが前記高電位側電源線の電位より低い電圧を印加する構成を採る。
本発明の半導体集積回路装置は、複数のＮｃｈＭＩＳトランジスタと複数のＰｃｈＭＩＳトランジスタからなる論理回路と、前記論理回路の高電位側電源端子部に接続された第１の疑似電源線と、前記論理回路の低電位側電源端子部に接続された第２の疑似電源線と、第１のＰｃｈＭＩＳトランジスタとを備え、前記第１のＰｃｈＭＩＳトランジスタのドレインに前記第１の疑似電源線を接続するとともに、ソースに前記高電位側電源線を接続し、ゲートと基板を電気的に接続することを特徴とする構成を採る。
本発明の電子装置は、電源装置と、前記電源装置の電力制御機能を有する半導体集積回路装置とを備える電子装置であって、前記半導体集積回路装置は、上記のいずれかに記載の半導体集積回路装置により構成される。
本発明によれば、電力制御用ＭＯＳトランジスタのカットオフ時のリーク電流を低く抑えたまま、オン抵抗を従来より大幅に下げることができるので、論理回路への電流供給の安定のみならず、電力制御用ＭＯＳトランジスタのサイズの低減が実現でき、結果的に半導体集積回路及び電子装置の低消費電力化と半導体集積回路のチップサイズの低減を実現することができる。
以下、ＭＩＳ（Metal Insulated Semiconductor）トランジスタの代表例であるＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いた本発明の実施の形態について図面を参照して詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。本実施の形態は、ＣＭＯＳ論理回路、電力制御用ＮｃｈＭＯＳトランジスタ及びレベル変換回路を備える半導体集積回路装置に適用した例である。
図１において、半導体集積回路装置１００は、ＣＭＯＳ論理回路１１０と、ＣＭＯＳ論理回路１１０の高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路１１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、第２の疑似電源線ＶＳＳ１と低電位側電源線ＶＳＳ間に接続された電力制御用ＮｃｈＭＯＳトランジスタＮＴ１（第１のＮｃｈＭＩＳトランジスタ）と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲートに印加する信号電圧レベルを変換するレベル変換回路１２０とを備えて構成される。
ＣＭＯＳ論理回路１１０は、第１の閾値電圧を有する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２と、第２の閾値電圧を有する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２とから構成される。ＣＭＯＳ論理回路１１０は、機能的には、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路などの組み合わせによって構成され、第１及び第２の閾値電圧は、動作周波数と電源電圧に応じて最適な値に設定される。一般的には、低電源電圧で高速動作させるには、第１及び第２の閾値電圧の絶対値は、小さな値に設定される。
ＣＭＯＳ論理回路１１０の高電位側電源端子部は、第１の疑似電源線ＶＤＤ１に接続され、低電位側電源端子部は第２の疑似電源線ＶＳＳ１に接続される。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ１の閾値電圧の絶対値は、ＣＭＯＳ論理回路１１０を構成する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２の第１の閾値電圧の絶対値より小さいか、もしくはディプレッション型（depletion type）に設定される。すなわち、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１は第３の閾値電圧を有する第１のＮｃｈＭＩＳトランジスタとなる。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ１は、ドレインが第２の疑似電源線ＶＳＳ１に接続され、ソース及び基板が低電位側電源線ＶＳＳに接続される。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲートには、ローレベルとして低電位側電源線ＶＳＳの電位より低い電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位と同じかそれより高い電圧を印加する。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲートに印加するハイレベルは、そのＮｃｈＭＯＳトランジスタＮＴ１の閾値電圧とオン抵抗の設定値により決まり、必ずしも高電位側電源線ＶＤＤの電位と同じかそれより高い電圧とは限らず、高電位側電源線ＶＤＤの電位より低い電圧の場合もあり得る。
レベル変換回路１２０は、制御入力信号ＣＴＲを受けて、信号電圧レベルを変換し、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲートに印加するハイレベルとローレベルの信号を出力する。
以下、上述のように構成された半導体集積回路装置１００の動作について説明する。
実施の形態１に係る半導体集積回路装置１００は、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１の閾値電圧の絶対値を、ＣＭＯＳ論理回路１１０のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２の第１の閾値電圧の絶対値より小さいか、もしくはディプレッション型にし、ゲート電圧のローレベルを低電位側電源線ＶＳＳの電位より低い電圧、ハイレベルが高電位側電源線ＶＤＤ以上の電圧を印加する。
例えば、ＣＭＯＳ論理回路１１０を、閾値電圧が０．２ＶのＮｃｈＭＯＳトランジスタと閾値電圧が−０．２ＶのＰｃｈＭＯＳトランジスタで構成する。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１の閾値電圧を−０．１Ｖ（すなわちディプレッション型）とする。また、低電位側電源線ＶＳＳを０Ｖとし、高電位側電源線ＶＤＤをＣＭＯＳ論理回路１１０の最低動作電圧である０．５Ｖとする。そして、レベル変換回路１２０を介して電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲートに印加される電圧を、ローレベルを０Ｖではなく負の電圧、例えば、−０．５Ｖとし、ハイレベルを高電位側電源線ＶＤＤと同じ電圧である０．５Ｖとする。
ここで、待機時における電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のリーク電流を考えると、たとえ電力制御用ＮｃｈＭＯＳトランジスタＮＴ１がディプレッション型のＮｃｈＭＯＳトランジスタであっても、ゲート・ソース間に印加される電圧が−０．５Ｖと十分大きな負の電圧であるため、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１を、リーク電流を抑えたカットオフ状態にすることができる。
次に、動作時の電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のオン抵抗について従来例と比較する。
従来例として、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１の閾値電圧を０．２Ｖとし、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１に印加するゲート電圧のハイレベルを０．５Ｖ、ローレベルを−０．２Ｖとする。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のオン抵抗は、（ＶＧＳ−ＶＴ）に反比例するので、以下の式（１）に示す関係が成り立つ。ここで、ＶＧＳはゲート・ソース電圧、ＶＴは閾値電圧である。
実施の形態１のＭＯＳ Ｔｒのオン抵抗／従来例のＭＯＳ Ｔｒのオン抵抗
＝（０．５−０．２）／（０．５−（−０．１））
＝０．５ …（１）
すなわち、実施の形態１の電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のオン抵抗は、従来例の電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のオン抵抗の半分になり、動作時におけるＣＭＯＳ論理回路１１０への電流供給能力を増加させることができる。換言すれば、従来と同程度のオン抵抗でよければ、電力制御用ＭＯＳトランジスタＮＴ１の面積を約半分に縮小することができる。
以上説明したように、本実施の形態によれば、半導体集積回路装置１００は、ＣＭＯＳ論理回路１１０と、ＣＭＯＳ論理回路１１０の高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路１１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、第２の疑似電源線ＶＳＳ１と低電位側電源線ＶＳＳ間に接続された電力制御用ＮｃｈＭＯＳトランジスタＮＴ１と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲートに印加する信号電圧レベルを変換するレベル変換回路１２０とを備え、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１の閾値電圧の絶対値を、ＣＭＯＳ論理回路１１０のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２の閾値電圧の絶対値より小さいか、もしくはディプレッション型にし、ゲート電圧のローレベルを低電位側電源線ＶＳＳの電位より低い電圧、ハイレベルが高電位側電源線ＶＤＤ以上の電圧を印加するので、リーク電流を抑えながらオン抵抗を下げることができる。
このように、電力制御用ＭＯＳトランジスタのカットオフ時のリーク電流を低く抑えたまま、オン抵抗を従来より大幅に下げることができるので、ＣＭＯＳ論理回路１１０への電流供給の安定のみならず、電力制御用ＭＯＳトランジスタＮＴ１のサイズの低減が実現でき、結果的に半導体集積回路１００の低消費電力化とチップサイズの低減を実現することができる。これにより、半導体集積回路の低消費電力化と小チップ化の両方を同時に実現することができる。
（実施の形態２）
実施の形態２は、電力制御用ＰｃｈＭＯＳトランジスタを用いた半導体集積回路装置に適用する例である。
図２は、本発明の実施の形態２に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。本実施の形態は、ＣＭＯＳ論理回路、電力制御用ＰｃｈＭＯＳトランジスタ及びレベル変換回路を備える半導体集積回路装置に適用した例である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図２において、半導体集積回路装置２００は、ＣＭＯＳ論理回路１１０と、ＣＭＯＳ論理回路１１０の高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路１１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、高電位側電源線ＶＤＤと第１の疑似電源線ＶＤＤ１間に接続された電力制御用ＰｃｈＭＯＳトランジスタＰＴ１（第１のＰｃｈＭＩＳトランジスタ）と、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲートに印加する信号電圧レベルを変換するレベル変換回路２２０とを備えて構成される。
ＣＭＯＳ論理回路１１０は、実施の形態１と同様、第１の閾値電圧を有する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２と、第２の閾値電圧を有する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２とから構成される。
ＣＭＯＳ論理回路１１０の高電位側電源端子部は、第１の疑似電源線ＶＤＤ１に接続され、低電位側電源端子部は第２の疑似電源線ＶＳＳ１に接続される。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ１の閾値電圧の絶対値は、ＣＭＯＳ論理回路１１０を構成する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２の第２の閾値電圧の絶対値より小さいか、もしくはディプレッション型に設定される。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ１は、ドレインが第１の疑似電源線ＶＤＤ１に接続され、ソース及び基板が高電位側電源線ＶＤＤに接続される。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲートには、ハイレベルとして高電位側電源線ＶＤＤの電位より高い電圧を印加し、ローレベルとして低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加する。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲートに印加するローレベルは、そのＰｃｈＭＯＳトランジスタの閾値電圧とオン抵抗の設定値により決まり、必ずしも低電位側電源線ＶＳＳの電位と同じかそれより低い電圧とは限らず、低電位側電源線ＶＳＳの電位より高い電圧の場合もあり得る。
レベル変換回路２２０は、制御入力信号ＣＴＲを受けて、信号電圧レベルを変換し、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲートに印加するハイレベルとローレベルの信号を出力する。
以下、上述のように構成された半導体集積回路装置２００の動作について説明する。
実施の形態２に係る半導体集積回路装置２００は、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１の閾値電圧の絶対値を、ＣＭＯＳ論理回路１１０のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２の第２の閾値電圧の絶対値より小さいか、もしくはディプレッション型にし、ゲート電圧のハイレベルを高電位側電源線ＶＤＤの電位より高い電圧、ローレベルが低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加する。
例えば、ＣＭＯＳ論理回路１１０を、閾値電圧が０．２ＶのＮｃｈＭＯＳトランジスタと閾値電圧が−０．２ＶのＰｃｈＭＯＳトランジスタで構成する。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１の閾値電圧を０．１Ｖ（ディプレッション型）とする。また、低電位側電源線ＶＳＳを０Ｖとし、ＶＤＤをＣＭＯＳ論理回路の最低動作電圧である０．５Ｖとする。そして、レベル変換回路２２０を介して電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲートに印加される電圧を、ハイレベルを高電位側電源線ＶＤＤより高い電圧、例えば、１．０Ｖとし、ローレベルを低電位側電源線ＶＳＳと同じ電圧である０Ｖとする。
待機時における電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のリーク電流は、実施の形態１と同様、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲート・ソース間に０．５Ｖと十分大きな正の電圧が印加されるため、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１は、リーク電流を抑えたカットオフ状態になる。
また、動作時の電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のオン抵抗は、従来例として、ＰＴ１の閾値電圧を−０．２Ｖとし、ＰＴ１に印加するゲート電圧のハイレベルを０．７Ｖ、ローレベルを０Ｖとした場合、実施の形態１と同様、従来例の電力制御用ＰｃｈＭＯＳトランジスタのオン抵抗の半分になる。したがって、動作時におけるＣＭＯＳ論理回路１１０への電流供給能力を増加させることができる。換言すれば、従来と同程度のオン抵抗でよければ、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１の面積を約半分に縮小することができる。
以上説明したように、本実施の形態によれば、半導体集積回路装置２００は、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１の閾値電圧の絶対値を、ＣＭＯＳ論理回路１１０のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２の第２の閾値電圧の絶対値より小さいか、もしくはディプレッション型にし、ゲート電圧のハイレベルを高電位側電源線ＶＤＤの電位より高い電圧、ローレベルが低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加するので、実施の形態１と同様に、リーク電流を抑えながらオン抵抗を下げることができる。これにより、半導体集積回路の低消費電力化と小チップ化の両方を同時に実現することができる。
なお、前記実施の形態１はＮｃｈ側の半導体集積回路装置であり、本実施の形態は、いわゆる逆構造のＰｃｈ側の半導体集積回路装置である。電力制御用ＭＯＳトランジスタをＮｃｈ側に入れる実施の形態１の構成の方がオン抵抗をより低くできるので有利とされる。しかし、場合によっては本実施の形態のようにＰｃｈ側に入れることも構造上必要な場合も多い。以下の説明では、Ｎｃｈ側とＰｃｈ側のそれぞれについて電力制御機能を有する半導体集積回路装置について説明する。
（実施の形態３）
実施の形態３は、ゲートと基板を電気的に接続した電力制御用ＮｃｈＭＯＳトランジスタＮＴ２を用いた半導体集積回路装置に適用する例である。
図３は、本発明の実施の形態３に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。本実施の形態は、ＣＭＯＳ論理回路、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２及びレベル変換回路を備える半導体集積回路装置に適用した例である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図３において、半導体集積回路装置３００は、ＣＭＯＳ論理回路１１０と、ＣＭＯＳ論理回路１１０の高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路１１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、第２の疑似電源線ＶＳＳ１と低電位側電源線ＶＳＳ間に接続された電力制御用ＮｃｈＭＯＳトランジスタＮＴ２（第１のＮｃｈＭＩＳトランジスタ）と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のゲートに印加する信号電圧レベルを変換するレベル変換回路３２０と、ディプレッション型のＮｃｈＭＯＳトランジスタＮＴ２１，ＮＴ２２によるソースフォロワを利用した電流リミッタ３３０とを備えて構成される。
ＣＭＯＳ論理回路１１０は、実施の形態１と同様、第１の閾値電圧を有する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２と、第２の閾値電圧を有する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２とから構成される。
ＣＭＯＳ論理回路１１０の高電位側電源端子部は、第１の疑似電源線ＶＤＤ１に接続され、低電位側電源端子部は第２の疑似電源線ＶＳＳ１に接続される。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ２は、ドレインが第２の疑似電源線ＶＳＳ１に接続され、ソースが低電位側電源線ＶＳＳに接続され、基板とゲートを電気的に接続した構成をとる。ゲートと基板は、例えば、ディプレッション型のＮｃｈＭＯＳトランジスタによるソースフォロワを利用した電流リミッタ３３０を介して接続してもよい。図１の電力制御用ＮｃｈＭＯＳトランジスタＮＴ１とは、基板とゲートを電気的に接続した点が異なる。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の閾値電圧の絶対値は、ＣＭＯＳ論理回路１１０を構成する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２の第１の閾値電圧の絶対値より大きくてもよいし、それ以下か、もしくはディプレッション型であっても良い。さらに、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の閾値電圧の絶対値が、第１の閾値電圧の絶対値より十分大きな場合、ゲートにはローレベルとして、低電位側電源線ＶＳＳの電位と同じ電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位と同じかそれより高い電圧を印加する。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の閾値電圧の絶対値が、第１の閾値電圧の絶対値とほぼ同じか小さい場合、もしくはディプレッション型の場合、ゲートにはローレベルとして低電位側電源線ＶＳＳの電位より低い電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位と同じかそれより高い電圧を印加する。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のゲートに印加するハイレベルは、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の閾値電圧とオン抵抗の設定値により決まり、必ずしもＶＤＤの電位と同じかそれより高い電圧とは限らず、ＶＤＤの電位より低い電圧の場合もあり得る。
レベル変換回路３２０は、制御入力信号ＣＴＲを受けて、信号電圧レベルを変換し、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のゲートに印加するハイレベルとローレベルの信号を出力する。
以下、上述のように構成された半導体集積回路装置３００の動作について説明する。
実施の形態３に係る半導体集積回路装置３００は、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の閾値電圧の絶対値が、ＣＭＯＳ論理回路１１０のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２の第１の閾値電圧の絶対値とほぼ同じか小さい場合、もしくはディプレッション型の場合、ゲートにはローレベルとして低電位側電源線ＶＳＳの電位より低い電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位以上の電圧を印加する。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の閾値電圧の絶対値が、第１の閾値電圧の絶対値より十分大きな場合、ゲートにはローレベルとして、低電位側電源線ＶＳＳの電位と同じ電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位と同じかそれより高い電圧を印加する。以上に加えて、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のゲートと基板は、例えば、電流リミッタ３３０を介して電気的に接続される。
例えば、ＣＭＯＳ論理回路１１０を、閾値電圧が０．２ＶのＮｃｈＭＯＳトランジスタと閾値電圧が−０．２ＶのＰｃｈＭＯＳトランジスタで構成したとする。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の閾値電圧を−０．１Ｖ（ディプレッション型）とする。また、低電位側電源線ＶＳＳを０Ｖとし、高電位側電源線ＶＤＤをＣＭＯＳ論理回路１１０の最低動作電圧である０．５Ｖとする。そして、レベル変換回路３２０を介して電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のゲートに印加される電圧を、ローレベルを０Ｖではなく負の電圧、例えば、−０．４Ｖとし、ハイレベルを高電位側電源線ＶＤＤと同じ電圧である０．５Ｖとする。
ここで、待機時における電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のリーク電流を考えると、たとえ電力制御用ＮｃｈＭＯＳトランジスタＮＴ２がディプレッション型のＮｃｈＭＯＳトランジスタであっても、ゲート・ソース間及び基板・ソース間に印加される電圧が−０．４Ｖと十分大きな負の電圧であるため、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２を、リーク電流を抑えたカットオフ状態にすることができる。すなわち、基板に−０．４Ｖのバックバイアスを印加することにより、閾値電圧が約０．１Ｖ変動し、０Ｖになったとすると、ゲートに−０．４Ｖを印加することにより、実施の形態１の電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲートに−０．５Ｖを印加した時と同じ動作条件になる。
次に、動作時の電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のオン抵抗について実施の形態１と比較する。
本実施の形態では、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２において、ゲートと基板が電気的に接続されているため、ゲート・ソース間に０．５Ｖを印加すると、基板・ソース間にも０．５Ｖが印加される。したがって、ＮｃｈＭＯＳトランジスタＮＴ２にフォワードバイアスが印加されることになり、ＮｃｈＭＯＳトランジスタＮＴ２の閾値電圧はさらに低くなり、電流が流れやすくなる。
すなわち、０．５Ｖのフォワードバイアスに対して、０．１Ｖの閾値電圧の変動があるとすれば、実施の形態３のＮｃｈＭＯＳトランジスタＮＴ２のオン抵抗は、実施の形態１のＮｃｈＭＯＳトランジスタＮＴ１のオン抵抗に比べ、約１５％小さな値になる。
上記バックバイアス印加によるオン抵抗の低減効果に加え、ゲートと基板を接続したことによる構造上の特徴として、更に以下の効果をもたらす。
図４は、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の等価回路を示す図である。
図４に示すように、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のゲートと基板が電気的に接続されているため、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の構造をデバイスの深さ方向に見た場合、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２に並列に、寄生のＢＪＴ（Bipolar Junction Transistor）が追加された構造になる。基板電圧が、例えば、約０．６Ｖ以上になると寄生のＢＪＴによるオン抵抗が効果を発揮しだし、上述したオン抵抗の低減効果に加え、ＢＪＴによるオン抵抗が加わって電力制御用トランジスタＮＴ２のトータルのオン抵抗はさらに低くなる。
例えば、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２に印加するゲート電圧のハイレベルを高電位側電源線ＶＤＤより高い電圧である１．０Ｖとした場合、ＢＪＴのオン抵抗がＮｃｈＭＯＳトランジスタのオン抵抗の２倍になるとすると、本実施の形態のＮｃｈＭＯＳトランジスタＮＴ２とＢＪＴのトータルのオン抵抗は、ゲート電圧を１．０Ｖとした時の実施の形態１のＮｃｈＭＯＳトランジスタＮＴ１のオン抵抗の約６０％以下となり、動作時におけるＣＭＯＳ論理回路１１０への電流供給能力をより一層増加させることができる。
さらに、従来と同程度のオン抵抗でよければ、電力制御用ＭＯＳトランジスタＮＴ２の面積を約６０％以下に縮小することができる。
（実施の形態４）
実施の形態４は、ゲートと基板を電気的に接続した電力制御用ＰｃｈＭＯＳトランジスタＰＴ２を用いた半導体集積回路装置に適用する例である。
図５は、本発明の実施の形態４に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。本実施の形態は、ＣＭＯＳ論理回路、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２及びレベル変換回路を備える半導体集積回路装置に適用した例である。図２と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図５において、半導体集積回路装置４００は、ＣＭＯＳ論理回路１１０と、ＣＭＯＳ論理回路１１０の高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路１１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、高電位側電源線ＶＤＤと第１の疑似電源線ＶＤＤ１間に接続された電力制御用ＰｃｈＭＯＳトランジスタＰＴ２（第１のＰｃｈＭＩＳトランジスタ）と、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲートに印加する信号電圧レベルを変換するレベル変換回路４２０と、ディプレッション型のＰｃｈＭＯＳトランジスタＰＴ２１，ＰＴ２２によるソースフォロワを利用した電流リミッタ４３０とを備えて構成される。
ＣＭＯＳ論理回路１１０は、実施の形態１と同様、第１の閾値電圧を有する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２と、第２の閾値電圧を有する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２とから構成される。
ＣＭＯＳ論理回路１１０の高電位側電源端子部は、第１の疑似電源線ＶＤＤ１に接続され、低電位側電源端子部は第２の疑似電源線ＶＳＳ１に接続される。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ２は、ドレインが第１の疑似電源線ＶＤＤ１に接続され、ソースが高電位側電源線ＶＤＤに接続され、基板とゲートを電気的に接続した構成をとる。ゲートと基板は、例えば、ディプレッション型のＰｃｈＭＯＳトランジスタによるソースフォロワを利用した電流リミッタ４３０を介して接続してもよい。図２の電力制御用ＰｃｈＭＯＳトランジスタＰＴ１とは、基板とゲートを電気的に接続した点が異なる。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ２の閾値電圧の絶対値は、ＣＭＯＳ論理回路１１０を構成する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２の第２の閾値電圧の絶対値より大きくてもよいし、それ以下か、もしくはディプレッション型であっても良い。さらに、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２の閾値電圧の絶対値が、第２の閾値電圧の絶対値より十分大きな場合、ゲートにはハイレベルとして、高電位側電源線ＶＤＤの電位と同じ電圧を印加し、ローレベルとして低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加する。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２の閾値電圧の絶対値が、第２の閾値電圧の絶対値とほぼ同じか小さい場合、もしくはディプレッション型の場合、ゲートにはハイレベルとしてＶＤＤの電位より高い電圧を印加し、ローレベルとして低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加する。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲートに印加するローレベルは、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２の閾値電圧とオン抵抗の設定値により決まり、必ずしも低電位側電源線ＶＳＳの電位と同じかそれより低い電圧とは限らず、低電位側電源線ＶＳＳの電位より高い電圧の場合もあり得る。
レベル変換回路４２０は、制御入力信号ＣＴＲを受けて、信号電圧レベルを変換し、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲートに印加するハイレベルとローレベルの信号を出力する。
以下、上述のように構成された半導体集積回路装置４００の動作について説明する。
実施の形態４に係る半導体集積回路装置４００は、実施の形態３の場合と同様に、電力制御用ＰｃｈＭＯＳトランジスタにおいて、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲートと基板が、電流リミッタ４３０を介して電気的に接続されている。
具体的には、ＣＭＯＳ論理回路１１０を、閾値電圧が０．２ＶのＮｃｈＭＯＳトランジスタと閾値電圧が−０．２ＶのＰｃｈＭＯＳトランジスタで構成したとする。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２の閾値電圧を０．１Ｖ（ディプレッション型）とする。また、低電位側電源線ＶＳＳを０Ｖとし、高電位側電源線ＶＤＤをＣＭＯＳ論理回路１１０の最低動作電圧である０．５Ｖとする。そして、レベル変換回路４２０を介して電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲートに印加される電圧を、ハイレベルを高電位側電源線ＶＤＤより高い電圧、例えば、０．９Ｖとし、ローレベルを低電位側電源線ＶＳＳと同じ電圧である０Ｖとする。
待機時における電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のリーク電流は、実施の形態３と同様、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲート・ソース間及び基板・ソース間に印加される電圧がＶＤＤより０．４Ｖと十分大きな正の電圧であるため、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２を、リーク電流を抑えたカットオフ状態にすることができる。
また、動作時の電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のオン抵抗は、実施の形態３と同様、ＰｃｈＭＯＳトランジスタＰＴ２にフォワードバイアスが印加されることにより、ＰｃｈＭＯＳトランジスタＰＴ２の閾値電圧はさらに高くなり、電流が流れやすくなるため、０．５Ｖのフォワードバイアスに対して、０．１Ｖの閾値電圧の変動があるとすれば、実施の形態２のＰｃｈＭＯＳトランジスタＰＴ１のオン抵抗に比べ、約１５％小さな値になる。
さらに、実施の形態３で説明したように、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２に並列に、寄生のＢＪＴ（Bipolar Junction Transistor）が追加された構造になるため、実施の形態３と同様、実施の形態４においても、例えば、ＰＴ２に印加するゲート電圧のローレベルをＶＳＳより低い電圧である−０．５Ｖとした場合、ＢＪＴのオン抵抗がＰｃｈＭＯＳトランジスタのオン抵抗の２倍になるとすると、ＰｃｈＭＯＳトランジスタＰＴ２とＢＪＴのトータルのオン抵抗は、ゲート電圧を−０．５Ｖとした時の実施の形態２のＰｃｈＭＯＳトランジスタＰＴ１のオン抵抗の約６０％以下となり、動作時におけるＣＭＯＳ論理回路への電流供給能力を増加させることができる。
さらに、従来と同程度のオン抵抗でよければ、電力制御用ＭＯＳトランジスタＰＴ１の面積を約６０％以下に縮小することができる。
（実施の形態５）
実施の形態５は、実施の形態１の電力制御用ＰｃｈＭＯＳトランジスタＮＴ１と、実施の形態２の電力制御用ＰｃｈＭＯＳトランジスタＰＴ１とを用いる例である。
図６は、本発明の実施の形態５に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。本実施の形態は、ＣＭＯＳ論理回路、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１及びレベル変換回路を備える半導体集積回路装置に適用した例である。図１及び図２と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図６において、半導体集積回路装置５００は、ＣＭＯＳ論理回路５１０と、ＣＭＯＳ論理回路５１０の高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路５１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、第２の疑似電源線ＶＳＳ１と低電位側電源線ＶＳＳ間に接続された電力制御用ＮｃｈＭＯＳトランジスタＮＴ１と、高電位側電源線ＶＤＤと第１の疑似電源線ＶＤＤ１間に接続された電力制御用ＰｃｈＭＯＳトランジスタＰＴ１と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲート及び電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲートに印加する信号電圧レベルを変換するレベル変換回路５２０とを備えて構成される。
ＣＭＯＳ論理回路５１０は、実施の形態１と同様、第１の閾値電圧を有する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３，ＮＴ１４と第２の閾値電圧を有する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２，ＰＴ１３，ＰＴ１４によって構成される。ＣＭＯＳ論理回路５１０は、初期状態の時に論理回路出力がローレベル出力になるＣＭＯＳ論理回路５１０Ａと、初期状態の時に論理回路出力がハイレベルになるＣＭＯＳ論理回路５１０Ｂとに２分割される構成をとる。
ＣＭＯＳ論理回路５１０Ａの高電位側電源端子部は第１の疑似電源線ＶＤＤ１に接続され、ＣＭＯＳ論理回路５１０Ａの低電位側電源端子部は低電位側電源線ＶＳＳに接続される。また、ＣＭＯＳ論理回路５１０Ｂの高電位側電源端子部は高電位側電源線ＶＤＤに接続され、ＣＭＯＳ論理回路５１０Ｂの低電位側電源端子部は第２の疑似電源線ＶＳＳ１に接続される。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ１は、ドレインが第２の疑似電源線ＶＳＳ１に接続され、ソース及び基板が低電位側電源線ＶＳＳに接続される。電力制御用ＮｃｈＭＯＳトランジスタＮＴ１の閾値電圧の絶対値は、ＣＭＯＳ論理回路５１０を構成する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３，ＮＴ１４の第１の閾値電圧の絶対値より小さいか、もしくはディプレッション型に設定される。さらに、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲートには、ローレベルとして低電位側電源線ＶＳＳの電位より低い電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位と同じかそれより高い電圧を印加する。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ１は、ドレインが第１の疑似電源線ＶＤＤ１に接続され、ソース及び基板が高電位側電源線ＶＤＤに接続される。電力制御用ＰｃｈＭＯＳトランジスタＰＴ１の閾値電圧の絶対値は、ＣＭＯＳ論理回路５１０を構成する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２，ＰＴ１３，ＰＴ１４の第２の閾値電圧の絶対値より小さいか、もしくはディプレッション型に設定される。さらに、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲートには、ハイレベルとして高電位側電源線ＶＤＤの電位より高い電圧を印加し、ローレベルとして低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加する。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲートに印加するハイレベルは、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１の閾値電圧とオン抵抗の設定値により決まり、高電位側電源線ＶＤＤの電位より低い電圧の場合もあり得る。同様に、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲートに印加するローレベルは、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１の閾値電圧とオン抵抗の設定値により決まり、低電位側電源線ＶＳＳの電位より高い電圧の場合もあり得る。
レベル変換回路５２０は、制御入力信号ＣＴＲを受けて、信号電圧レベルを変換し、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１及び電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲートに印加するハイレベルとローレベルの信号を出力する。
以下、上述のように構成された半導体集積回路装置５００の動作について説明する。
例えば、ＣＭＯＳ論理回路５１０を、閾値電圧が０．２ＶのＮｃｈＭＯＳトランジスタと閾値電圧が−０．２ＶのＰｃｈＭＯＳトランジスタで構成したとする。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１の閾値電圧を−０．１Ｖ（ディプレッション型）とし、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１の閾値電圧を０．１Ｖ（ディプレッション型）とする。また、低電位側電源線ＶＳＳを０Ｖとし、高電位側電源線ＶＤＤを１．０Ｖとする。そして、レベル変換回路を介して電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲートに印加される電圧を、ローレベルを−０．５Ｖとし、ハイレベルを高電位側電源線ＶＤＤと同じ電圧である１．０Ｖとし、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲートに印加される電圧を、ハイレベルを１．５Ｖとし、ローレベルを低電位側電源線ＶＳＳと同じ電圧である０Ｖとする。
ここで、待機時における電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のリーク電流を考えると、たとえ電力制御用ＮｃｈＭＯＳトランジスタＮＴ１がディプレッション型のＮｃｈＭＯＳトランジスタであっても、ゲート・ソース間に印加される電圧が−０．５Ｖと十分大きな負の電圧であるため、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１を、リーク電流を抑えたカットオフ状態にすることができる。
さらに、待機時においては、ソースが第２の疑似電源線ＶＳＳ１に接続されたＣＭＯＳ論理回路５１０ＢのＮｃｈＭＯＳトランジスタＮＴ１２のゲート電圧はＶＳＳ電位となるため、ソース電位がＶＳＳ電位より高くなると、ゲート・ソース間に負の電圧が印加されることになり、第２の疑似電源線ＶＳＳ１すなわち電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のドレイン電位は約０．２Ｖで安定する。したがって、前記実施の形態１において、ＶＤＤとＮＴ１のゲートのハイレベルを１．０Ｖとした場合は、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲート・ドレイン間に１．５Ｖの電圧が印加されるが、本実施の形態の電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲート・ドレイン間に印加される電圧は約０．７Ｖと低く抑えられ、ＣＭＯＳ論理回路５１０を構成するＭＯＳトランジスタと同じゲート・ドレイン耐圧を有するトランジスタで構成することができる。
以上説明したように、待機時において第２の疑似電源線ＶＳＳ１が高電位側電源線ＶＤＤの電位まで上昇せず、約０．２Ｖで安定し、第１の疑似電源線ＶＤＤ１が低電位側電源線ＶＳＳの電位まで下降せず、約０．８Ｖで安定するため、この耐圧抑制効果に加えて、動作時に切り替わった時にＣＭＯＳ論理回路５１０の内部ロジックの状態を素早く安定させることができる効果も期待できる。
また同様に、待機時における電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のリーク電流を考えると、ゲート・ソース間に印加される電圧が０．５Ｖと十分大きな正の電圧であるため、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１を、リーク電流を抑えたカットオフ状態にすることができる。さらに、待機時においては、ソースが第１の疑似電源線ＶＤＤ１に接続されたＣＭＯＳ論理回路５１０ＡのＰｃｈＭＯＳトランジスタＰＴ１４のゲート電圧はＶＤＤ電位となるため、ソース電位がＶＤＤ電位より低くなると、ゲート・ソース間に正の電圧が印加されることになり、第１の疑似電源線ＶＤＤ１すなわち電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のドレイン電位は約０．８Ｖで安定する。したがって、前記実施の形態２において、高電位側電源線ＶＤＤを１．０Ｖとし、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲートのハイレベルを１．５Ｖとした場合は、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲート・ドレイン間に１．５Ｖの電圧が印加されるが、本実施の形態の電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲート・ドレイン間に印加される電圧は約０．７Ｖと低く抑えられ、ＣＭＯＳ論理回路５１０を構成するＭＯＳトランジスタと同じゲート・ドレイン耐圧を有するトランジスタで構成することができる。
また、動作時の電力制御用ＮｃｈＭＯＳトランジスタＮＴ１及び電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のオン抵抗については、実施の形態１及び実施の形態２と同様に、従来例に比べ約７０％になり、動作時におけるＣＭＯＳ論理回路５１０への電流供給能力を増加させることができる。さらに、従来と同程度のオン抵抗でよければ、電力制御用ＭＯＳトランジスタＮＴ１及びＰＴ１の面積を約７０％に縮小することができる。
（実施の形態６）
実施の形態６は、実施の形態３、実施の形態４及び実施の形態５を組合わせた半導体集積回路装置に適用する例である。
図７は、本発明の実施の形態６に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。本実施の形態は、ＣＭＯＳ論理回路、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２及びレベル変換回路を備える半導体集積回路装置に適用した例である。図３、図５及び図６と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図７おいて、半導体集積回路装置６００は、ＣＭＯＳ論理回路５１０と、ＣＭＯＳ論理回路５１０の高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路５１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、第２の疑似電源線ＶＳＳ１と低電位側電源線ＶＳＳ間に接続された電力制御用ＮｃｈＭＯＳトランジスタＮＴ２と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のゲートと基板間に設置された電流リミッタ３３０と、高電位側電源線ＶＤＤと第１の疑似電源線ＶＤＤ１間に接続された電力制御用ＰｃｈＭＯＳトランジスタＰＴ２と、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲートと基板間に設置された電流リミッタ４３０と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のゲート及び電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲートに印加する信号電圧レベルを変換するレベル変換回路６２０とを備えて構成される。
ＣＭＯＳ論理回路５１０は、実施の形態１と同様、第１の閾値電圧を有する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３，ＮＴ１４と第２の閾値電圧を有する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２，ＰＴ１３，ＰＴ１４によって構成される。ＣＭＯＳ論理回路５１０は、初期状態の時に論理回路出力がローレベル出力になるＣＭＯＳ論理回路５１０Ａと、初期状態の時に論理回路出力がハイレベルになるＣＭＯＳ論理回路５１０Ｂとに２分割される構成をとる。
ＣＭＯＳ論理回路５１０Ａの高電位側電源端子部は第１の疑似電源線ＶＤＤ１に接続され、低電位側電源端子部は低電位側電源線ＶＳＳに接続される。また、ＣＭＯＳ論理回路５１０Ｂの高電位側電源端子部は高電位側電源線ＶＤＤに接続され、低電位側電源端子部は第２の疑似電源線ＶＳＳ１に接続される。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ２は、ドレインが第２の疑似電源線ＶＳＳ１に接続され、ソースが低電位側電源線ＶＳＳに接続され、基板とゲートを電気的に接続した構成をとる。ゲートと基板は、電流リミッタ３３０を介して接続してもよい。電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の閾値電圧の絶対値は、ＣＭＯＳ論理回路５１０を構成する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３，ＮＴ１４の第１の閾値電圧の絶対値より大きくてもよいし、それ以下か、もしくはディプレッション型であっても良い。さらに、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の閾値電圧の絶対値が、第１の閾値電圧の絶対値より十分大きな場合、ゲートにはローレベルとして、低電位側電源線ＶＳＳの電位と同じ電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位と同じかそれより高い電圧を印加する。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の閾値電圧の絶対値が、第１の閾値電圧の絶対値とほぼ同じか小さい場合、もしくはディプレッション型の場合、ゲートにはローレベルとして低電位側電源線ＶＳＳの電位より低い電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位と同じかそれより高い電圧を印加する。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ２は、ドレインが第１の疑似電源線ＶＤＤ１に接続され、ソースが高電位側電源線ＶＤＤに接続され、基板とゲートを電気的に接続した構成をとる。ゲートと基板は、電流リミッタを介して接続してもよい。電力制御用ＰｃｈＭＯＳトランジスタＰＴ２の閾値電圧の絶対値は、ＣＭＯＳ論理回路５１０を構成する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２，ＰＴ１３，ＰＴ１４の第２の閾値電圧の絶対値より大きくてもよいし、それ以下か、もしくはディプレッション型であっても良い。さらに、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２の閾値電圧の絶対値が、第２の閾値電圧の絶対値より十分大きな場合、ゲートにはハイレベルとして、高電位側電源線ＶＤＤの電位と同じ電圧を印加し、ローレベルとして低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加する。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２の閾値電圧の絶対値が、第２の閾値電圧の絶対値とほぼ同じか小さい場合、もしくはディプレッション型の場合、ゲートにはハイレベルとして高電位側電源線ＶＤＤの電位より高い電圧を印加し、ローレベルとして低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加する。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のゲートに印加するハイレベルは、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の閾値電圧とオン抵抗の設定値により決まり、高電位側電源線ＶＤＤの電位より低い電圧の場合もあり得る。同様に、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲートに印加するローレベルは、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２の閾値電圧とオン抵抗の設定値により決まり、低電位側電源線ＶＳＳの電位より高い電圧の場合もあり得る。
レベル変換回路６２０は、制御入力信号ＣＴＲを受けて、信号電圧レベルを変換し、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２及び電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲートに印加するハイレベルとローレベルの信号を出力する。
以下、上述のように構成された半導体集積回路装置６００の動作について説明する。
例えば、ＣＭＯＳ論理回路５１０を、閾値電圧が０．２ＶのＮｃｈＭＯＳトランジスタと閾値電圧が−０．２ＶのＰｃｈＭＯＳトランジスタで構成したとする。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２の閾値電圧を−０．１Ｖ（ディプレッション型）とし、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２の閾値電圧を０．１Ｖ（ディプレッション型）とする。また、低電位側電源線ＶＳＳを０Ｖとし、高電位側電源線ＶＤＤを１．０Ｖとする。そして、レベル変換回路を介して電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のゲートに印加される電圧を、ローレベルを−０．４Ｖとし、ハイレベルを高電位側電源線ＶＤＤと同じ電圧である１．０Ｖとし、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲートに印加される電圧を、ハイレベルを１．４Ｖとし、ローレベルを低電位側電源線ＶＳＳと同じ電圧である０Ｖとする。
ここで、待機時における電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のリーク電流を考えると、たとえ電力制御用ＮｃｈＭＯＳトランジスタＮＴ２がディプレッション型のＮｃｈＭＯＳトランジスタであっても、ゲート・ソース間及び基板・ソース間に印加される電圧が−０．４Ｖと十分大きな負の電圧であるため、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２を、リーク電流を抑えたカットオフ状態にすることができる。
さらに、待機時においては、ソースが第２の疑似電源線ＶＳＳ１に接続されたＣＭＯＳ論理回路５１０ＢのＮｃｈＭＯＳトランジスタのゲート電圧はＶＳＳ電位となるため、ソース電位がＶＳＳ電位より高くなると、ゲート・ソース間に負の電圧が印加されることになり、第２の疑似電源線ＶＳＳ１すなわち電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のドレイン電位は約０．２Ｖで安定する。したがって、実施の形態１において、高電位側電源線ＶＤＤと電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲートのハイレベルを１．０Ｖとした場合は、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲート・ドレイン間に１．５Ｖの電圧が印加されるが、本実施の形態の電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のゲート・ドレイン間に印加される電圧は約０．６Ｖと低く抑えられ、ＣＭＯＳ論理回路５１０を構成するＭＯＳトランジスタと同じゲート・ドレイン耐圧を有するトランジスタで構成することができる。
また同様に、待機時における電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のリーク電流を考えると、ゲート・ソース間及び基板・ソース間に印加される電圧が０．４Ｖと十分大きな正の電圧であるため、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２を、リーク電流を抑えたカットオフ状態にすることができる。さらに、待機時においては、ソースが第１の疑似電源線ＶＤＤ１に接続されたＣＭＯＳ論理回路５１０ＡのＰｃｈＭＯＳトランジスタのゲート電圧は高電位側電源線ＶＤＤ電位となるため、ソース電位が高電位側電源線ＶＤＤ電位より低くなると、ゲート・ソース間に正の電圧が印加されることになり、第１の疑似電源線ＶＤＤ１すなわち電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のドレイン電位は約０．８Ｖで安定する。したがって、実施の形態２において、高電位側電源線ＶＤＤを１．０Ｖとし、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲートのハイレベルを１．５Ｖとした場合は、電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲート・ドレイン間に１．５Ｖの電圧が印加されるが、本実施の形態の電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のゲート・ドレイン間に印加される電圧は約０．６Ｖと低く抑えられ、ＣＭＯＳ論理回路５１０を構成するＭＯＳトランジスタと同じゲート・ドレイン耐圧を有するトランジスタで構成することができる。
以上説明したように、待機時において第２の疑似電源線ＶＳＳ１が高電位側電源線ＶＤＤの電位まで上昇せず、約０．２Ｖで安定し、第１の疑似電源線ＶＤＤ１が低電位側電源線ＶＳＳの電位まで下降せず、約０．８Ｖで安定するため、この耐圧抑制効果に加えて、動作時に切り替わった時にＣＭＯＳ論理回路５１０の内部ロジックの状態を素早く安定させることができる効果も期待できる。
また、動作時の電力制御用ＮｃｈＭＯＳトランジスタＮＴ２及び電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のオン抵抗については、実施の形態３及び実施の形態４と同様に、実施の形態５の電力制御用ＮｃｈＭＯＳトランジスタＮＴ１と電力制御用ＰｃｈＭＯＳトランジスタＰＴ１のオン抵抗の約６０％以下になり、動作時におけるＣＭＯＳ論理回路５１０への電流供給能力を増加させることができる。さらに、従来と同程度のオン抵抗でよければ、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２及び電力制御用ＰｃｈＭＯＳトランジスタＰＴ２の面積を約６０％以下に縮小することができる。
（実施の形態７）
実施の形態７は、ゲートと基板を電気的に接続した電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４が直列に接続された半導体集積回路装置に適用する例である。すなわち、Ｎｃｈ側のＭＯＳトランジスタの閾値電圧を低くしてゲート電圧をマイナスにしていくと、ゲートとドレインの電圧がどんどん高くなる。ＮｃｈＭＯＳトランジスタに必要な耐圧を持たせておかないとトランジスタの信頼性向上が図れない。電力制御用ＮｃｈＭＯＳトランジスタのオン抵抗を下げつつ、耐圧を抑制した例が本実施の形態である。
図８は、本発明の実施の形態７に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。本実施の形態７は、ＣＭＯＳ論理回路、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４及びレベル変換回路を備える半導体集積回路装置に適用した例である。図３と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図８において、半導体集積回路装置７００は、ＣＭＯＳ論理回路１１０と、ＣＭＯＳ論理回路１１０の高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路１１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、第２の疑似電源線ＶＳＳ１と低電位側電源線ＶＳＳ間に直列に接続された電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４のゲートに印加する信号電圧レベルを変換するレベル変換回路７２０と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３のゲートと基板間に設置され、ディプレッション型のＮｃｈＭＯＳトランジスタＮＴ３１，ＮＴ３２によるソースフォロワを利用した電流リミッタ７３０と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ４のゲートと基板間に設置され、ディプレッション型のＮｃｈＭＯＳトランジスタＮＴ４１，ＮＴ４２によるソースフォロワを利用した電流リミッタ７４０とを備えて構成される。
ＣＭＯＳ論理回路１１０は、実施の形態１と同様、第１の閾値電圧を有する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２と第２の閾値電圧を有する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２によって構成される。ＣＭＯＳ論理回路１１０の高電位側電源端子部は第１の疑似電源線ＶＤＤ１に接続され、ＣＭＯＳ論理回路１１０の低電位側電源端子部は第２の疑似電源線ＶＳＳ１に接続される。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ３は、ドレインが電力制御用ＮｃｈＭＯＳトランジスタＮＴ４のソースに接続され、ソースが低電位側電源線ＶＳＳに接続され、基板とゲートを電気的に接続する。電力制御用ＮｃｈＭＯＳトランジスタＮＴ４は、ドレインが第２の疑似電源線ＶＳＳ１に接続され、基板とゲートを電気的に接続した構成をとる。上記電力制御用ＮｃｈＭＯＳトランジスタＮＴ３と電力制御用ＮｃｈＭＯＳトランジスタＮＴ４それぞれのゲートと基板は、例えば、ディプレッション型のＮｃｈＭＯＳトランジスタによるソースフォロワを利用した電流リミッタ７３０，７４０を介して接続してもよい。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４の閾値電圧の絶対値は、ＣＭＯＳ論理回路１１０を構成する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２の第１の閾値電圧の絶対値以下か、もしくはディプレッション型に設定される。さらに、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３のゲートにはローレベルとして低電位側電源線ＶＳＳの電位より低い電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位と同じかそれより高い電圧を印加する。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ４のゲートにはローレベルとして低電位側電源線ＶＳＳの電位と同じ電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位と同じかそれより高い電圧を印加する。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４のゲートに印加するハイレベルは、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４の閾値電圧とオン抵抗の設定値により決まり、必ずしも高電位側電源線ＶＤＤの電位と同じかそれより高い電圧とは限らず、高電位側電源線ＶＤＤの電位より低い電圧の場合もあり得る。
レベル変換回路７２０は、制御入力信号ＣＴＲを受けて、信号電圧レベルを変換し、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４のゲートに印加するハイレベルとローレベルの信号を出力する。
以下、上述のように構成された半導体集積回路装置７００の動作について説明する。
例えば、ＣＭＯＳ論理回路１１０を、閾値電圧が０．２ＶのＮｃｈＭＯＳトランジスタと閾値電圧が−０．２ＶのＰｃｈＭＯＳトランジスタで構成したとする。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４の閾値電圧を−０．１Ｖ（ディプレッション型）とする。また、低電位側電源線ＶＳＳを０Ｖとし、高電位側電源線ＶＤＤを１．０Ｖとする。そして、レベル変換回路７２０を介して電力制御用ＮｃｈＭＯＳトランジスタＮＴ３のゲートに印加される電圧を、ローレベルを−０．４Ｖとし、ハイレベルを高電位側電源線ＶＤＤと同じ電圧である１．０Ｖとする。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ４のゲートに印加される電圧を、ローレベルを０Ｖとし、ハイレベルを１．０Ｖとする。
ここで、待機時における電力制御用ＮｃｈＭＯＳトランジスタのリーク電流を考えると、たとえ電力制御用ＮｃｈＭＯＳトランジスタＮＴ３がディプレッション型のＮｃｈＭＯＳトランジスタであっても、ゲート・ソース間及び基板・ソース間に印加される電圧が−０．４Ｖと十分大きな負の電圧であるため、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３を、リーク電流を抑えたカットオフ状態にすることができる。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ４のゲート及び基板に印加されるローレベルが０Ｖであるため、ＮＴ４のソース電位、すなわち電力制御用ＮｃｈＭＯＳトランジスタＮＴ３のドレイン電位は約０．４Ｖで安定する。したがって、実施の形態３のように、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のみで構成した場合は、ＮＴ２のゲート・ドレイン間に１．４Ｖの電圧が印加されるが、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３とＮＴ４の両方のＮｃｈＭＯＳトランジスタで構成した場合は、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３とＮＴ４のゲート・ドレイン間に印加される電圧は１．０Ｖ以下と低く抑えられ、ＣＭＯＳ論理回路を構成するＭＯＳトランジスタと同じゲート・ドレイン耐圧を有するトランジスタで構成することができる。
次に、動作時の電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４のオン抵抗について従来例と比較する。従来例では、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３とＮＴ４の基板は低電位側電源線ＶＳＳに接続されているが、本実施の形態では、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４のゲートと基板がそれぞれ接続されているため、ゲート・ソース間に１．０Ｖを印加すると、基板・ソース間には約０．７Ｖが印加される。したがって、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４にフォワードバイアスが印加されることになり、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４の閾値電圧はさらに低くなり、電流が流れやすくなる。
図９は、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４の等価回路を示す図である。
図９に示すように、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４に並列に、寄生のＢＪＴが追加された構造になるため、寄生のＢＪＴによるオン抵抗の効果により、電力制御用トランジスタのトータルのオン抵抗はさらに低くなる。
例えば、電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４のゲートに１．０Ｖを印加した場合、ＢＪＴのオン抵抗が電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４のオン抵抗の２倍になるとすると、本実施の形態の電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４とＢＪＴのトータルのオン抵抗は、ゲート電圧を１．０Ｖとした時の従来例の電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４のトータルのオン抵抗の約６０％以下となり、動作時におけるＣＭＯＳ論理回路１１０への電流供給能力を増加させることができる。
さらに、従来と同程度のオン抵抗でよければ、電力制御用ＭＯＳトランジスタＮＴ３，ＮＴ４の面積を約６０％以下に縮小することができる。
（実施の形態８）
実施の形態８は、ゲートと基板を電気的に接続した電力制御用ＰｃｈＭＯＳトランジスタＰＴ３，ＰＴ４が直列に接続された半導体集積回路装置に適用する例である。
図１０は、本発明の実施の形態８に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。本実施の形態８は、ＣＭＯＳ論理回路、電力制御用ＰｃｈＭＯＳトランジスタＰＴ３，ＰＴ４及びレベル変換回路を備える半導体集積回路装置に適用した例である。図４と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図１０において、半導体集積回路装置８００は、ＣＭＯＳ論理回路１１０と、ＣＭＯＳ論理回路１１０の高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路１１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、高電位側電源線ＶＤＤと第１の疑似電源線ＶＤＤ１間に直列に接続された電力制御用ＰｃｈＭＯＳトランジスタＰＴ３，ＰＴ４と、電力制御用ＰｃｈＭＯＳトランジスタＰＴ３，ＰＴ４のゲートに印加する信号電圧レベルを変換するレベル変換回路８２０と、電力制御用ＰｃｈＭＯＳトランジスタＰＴ３のゲートと基板間に設置され、ディプレッション型のＰｃｈＭＯＳトランジスタＰＴ３１，ＰＴ３２によるソースフォロワを利用した電流リミッタ８３０と、電力制御用ＰｃｈＭＯＳトランジスタＰＴ４のゲートと基板間に設置され、ディプレッション型のＰｃｈＭＯＳトランジスタＰＴ４１，ＰＴ４２によるソースフォロワを利用した電流リミッタ８４０とを備えて構成される。
ＣＭＯＳ論理回路１１０は、実施の形態１と同様、第１の閾値電圧を有する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２と第２の閾値電圧を有する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２によって構成される。ＣＭＯＳ論理回路１１０の高電位側電源端子部は第１の疑似電源線ＶＤＤ１に接続され、ＣＭＯＳ論理回路１１０の低電位側電源端子部は第２の疑似電源線ＶＳＳ１に接続される。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ３は、ドレインが電力制御用ＰｃｈＭＯＳトランジスタＰＴ４のソースに接続され、ソースが高電位側電源線ＶＤＤに接続され、基板とゲートを電気的に接続する。電力制御用ＰｃｈＭＯＳトランジスタＰＴ４は、ドレインが第１の疑似電源線ＶＤＤ１に接続され、基板とゲートを電気的に接続した構成をとる。上記電力制御用ＰｃｈＭＯＳトランジスタＰＴ３とＰＴ４それぞれのゲートと基板は、例えば、ディプレッション型のＰｃｈＭＯＳトランジスタによるソースフォロワを利用した電流リミッタ８３０，８４０を介して接続してもよい。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ３，ＰＴ４の閾値電圧の絶対値は、ＣＭＯＳ論理回路１１０を構成する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２の第２の閾値電圧の絶対値以下か、もしくはディプレッション型に設定される。さらに、電力制御用ＰｃｈＭＯＳトランジスタＰＴ３のゲートにはハイレベルとして高電位側電源線ＶＤＤの電位より高い電圧を印加し、ローレベルとして低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加し、電力制御用ＰｃｈＭＯＳトランジスタＰＴ４のゲートにはハイレベルとして高電位側電源線ＶＤＤの電位と同じ電圧を印加し、ローレベルとして低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加する。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ３，ＰＴ４のゲートに印加するローレベルは、電力制御用ＰｃｈＭＯＳトランジスタＰＴ３，ＰＴ４の閾値電圧とオン抵抗の設定値により決まり、必ずしも低電位側電源線ＶＳＳの電位と同じかそれより低い電圧とは限らず、低電位側電源線ＶＳＳの電位より高い電圧の場合もあり得る。
レベル変換回路８２０は、制御入力信号ＣＴＲを受けて、信号電圧レベルを変換し、電力制御用ＰｃｈＭＯＳトランジスタＰＴ３，ＰＴ４のゲートに印加するハイレベルとローレベルの信号を出力する。
以下、上述のように構成された半導体集積回路装置８００の動作について説明する。
例えば、ＣＭＯＳ論理回路１１０を、閾値電圧が０．２ＶのＮｃｈＭＯＳトランジスタと閾値電圧が−０．２ＶのＰｃｈＭＯＳトランジスタで構成したとする。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ３，ＰＴ４の閾値電圧を０．１Ｖ（ディプレッション型）とする。また、低電位側電源線ＶＳＳを０Ｖとし、高電位側電源線ＶＤＤを１．０Ｖとする。そして、レベル変換回路８２０を介して電力制御用ＰｃｈＭＯＳトランジスタＰＴ３のゲートに印加される電圧を、ハイレベルを１．４Ｖとし、ローレベルを低電位側電源線ＶＳＳと同じ電圧である０Ｖとする。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ４のゲートに印加される電圧を、ハイレベルを１．０Ｖとし、ローレベルを０Ｖとする。
ここで、待機時における電力制御用ＰｃｈＭＯＳトランジスタのリーク電流は、実施の形態７と同様、電力制御用ＰｃｈＭＯＳトランジスタＰＴ３のゲート・ソース間及び基板・ソース間に印加される電圧が高電位側電源線ＶＤＤより０．４Ｖと十分大きな正の電圧であるため、電力制御用ＰｃｈＭＯＳトランジスタＰＴ３を、リーク電流を抑えたカットオフ状態にすることができる。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ４のゲート及び基板に印加されるハイレベルが１．０Ｖであるため、電力制御用ＰｃｈＭＯＳトランジスタＰＴ４のソース電位、すなわち電力制御用ＰｃｈＭＯＳトランジスタＰＴ３のドレイン電位は約０．６Ｖで安定する。したがって、実施の形態４のように、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のみで構成した場合は、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲート・ドレイン間に１．４Ｖの電圧が印加されるが、ＰＴ３とＰＴ４の両方のＰｃｈＭＯＳトランジスタで構成した場合は、電力制御用ＰｃｈＭＯＳトランジスタＰＴ３とＰＴ４のゲート・ドレイン間に印加される電圧が１．０Ｖ以下と低く抑えられることになる。
また、動作時の電力制御用ＰｃｈＭＯＳトランジスタＰＴ３，ＰＴ４のオン抵抗は、実施の形態７と同様、電力制御用ＰｃｈＭＯＳトランジスタＰＴ３，ＰＴ４にフォワードバイアスが印加されることになり、電力制御用ＰｃｈＭＯＳトランジスタの閾値電圧はさらに高くなり、電流が流れやすくなる。
さらに、実施の形態７と同様に、電力制御用ＰｃｈＭＯＳトランジスタＰＴ３，ＰＴ４に並列に、寄生のＢＪＴが追加された構造になるため、寄生のＢＪＴによるオン抵抗の効果により、電力制御用トランジスタのトータルのオン抵抗は約６０％以下になり、動作時におけるＣＭＯＳ論理回路１１０への電流供給能力を増加させることができる。
さらにまた、従来と同程度のオン抵抗でよければ、電力制御用ＭＯＳトランジスタの面積を約６０％以下に縮小することができる。
（実施の形態９）
実施の形態９は、ゲートと基板を電気的に接続した電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６が直列に接続され、電流リミッタを一つとした半導体集積回路装置に適用する例である。
図１１は、本発明の実施の形態９に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。本実施の形態は、ＣＭＯＳ論理回路、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６及びレベル変換回路を備える半導体集積回路装置に適用した例である。図８と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図１１において、半導体集積回路装置９００は、ＣＭＯＳ論理回路１１０と、ＣＭＯＳ論理回路１１０の高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路１１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、第２の疑似電源線ＶＳＳ１と低電位側電源線ＶＳＳ間に直列に接続された電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６のゲートに印加する信号電圧レベルを変換するレベル変換回路９２０と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５及び電力制御用ＮｃｈＭＯＳトランジスタＮＴ６のゲートと基板間に設置され、高電位側電源線ＶＤＤをゲートに印加したＮｃｈＭＯＳトランジスタＮＴ５１と低電位側電源線ＶＳＳをゲートに印加したＰｃｈＭＯＳトランジスタＰＴ５１のソース同士、ドレイン同士を接続したアナログスイッチを利用した電流リミッタ９５０とを備えて構成される。
ＣＭＯＳ論理回路１１０は、実施の形態１と同様、第１の閾値電圧を有する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２と第２の閾値電圧を有する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２によって構成される。ＣＭＯＳ論理回路１１０の高電位側電源端子部は第１の疑似電源線ＶＤＤ１に接続され、ＣＭＯＳ論理回路１１０の低電位側電源端子部は第２の疑似電源線ＶＳＳ１に接続される。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ５は、ドレインが電力制御用ＮｃｈＭＯＳトランジスタＮＴ６のソースに接続され、ソースが低電位側電源線ＶＳＳに接続される。電力制御用ＮｃｈＭＯＳトランジスタＮＴ６は、ドレインが第２の疑似電源線ＶＳＳ１に接続され、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５の基板と電力制御用ＮｃｈＭＯＳトランジスタＮＴ６の基板を電力制御用ＮｃｈＭＯＳトランジスタＮＴ６のゲートに接続した構成をとる。ゲートと基板は、例えば、高電位側電源線ＶＤＤをゲートに印加したＮｃｈＭＯＳトランジスタＮＴ５１と低電位側電源線ＶＳＳをゲートに印加したＰｃｈＭＯＳトランジスタＰＴ５１のソース同士、ドレイン同士を接続したアナログスイッチを利用した電流リミッタを介して接続してもよい。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６の閾値電圧の絶対値は、ＣＭＯＳ論理回路１１０を構成する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２の第１の閾値電圧の絶対値以下か、もしくはディプレッション型に設定される。電力制御用ＮｃｈＭＯＳトランジスタＮＴ５のゲートにはローレベルとして低電位側電源線ＶＳＳの電位より低い電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位と同じかそれより高い電圧を印加し、電力制御用ＮｃｈＭＯＳトランジスタＮＴ６のゲートにはローレベルとして低電位側電源線ＶＳＳの電位と同じ電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位と同じかそれより高い電圧を印加する。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６のゲートに印加するハイレベルは、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６の閾値電圧とオン抵抗の設定値により決まり、必ずしも高電位側電源線ＶＤＤの電位と同じかそれより高い電圧とは限らず、高電位側電源線ＶＤＤの電位より低い電圧の場合もあり得る。
レベル変換回路９２０は、制御入力信号ＣＴＲを受けて、信号電圧レベルを変換し、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６のゲートに印加するハイレベルとローレベルの信号を出力する。
以下、上述のように構成された半導体集積回路装置９００の動作について説明する。
例えば、ＣＭＯＳ論理回路１１０を、閾値電圧が０．２ＶのＮｃｈＭＯＳトランジスタと閾値電圧が−０．２ＶのＰｃｈＭＯＳトランジスタで構成したとする。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６の閾値電圧を−０．１Ｖ（ディプレッション型）とする。また、低電位側電源線ＶＳＳを０Ｖとし、高電位側電源線ＶＤＤを１．０Ｖとする。そして、レベル変換回路９２０を介して電力制御用ＮｃｈＭＯＳトランジスタＮＴ５のゲートに印加される電圧を、ローレベルを−０．５Ｖとし、ハイレベルを高電位側電源線ＶＤＤと同じ電圧である１．０Ｖとする。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ６のゲートに印加される電圧を、ローレベルを０Ｖとし、ハイレベルを１．０Ｖとする。
ここで、待機時における電力制御用ＮｃｈＭＯＳトランジスタのリーク電流を考えると、たとえ電力制御用ＮｃｈＭＯＳトランジスタＮＴ５がディプレッション型のＮｃｈＭＯＳトランジスタであっても、ゲート・ソース間に印加される電圧が−０．５Ｖと十分大きな負の電圧であるため、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５を、リーク電流を抑えたカットオフ状態にすることができる。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ６のゲート及び基板に印加されるローレベルが０Ｖであるため、電力制御用ＮｃｈＭＯＳトランジスタＮＴ６のソース電位、すなわち電力制御用ＮｃｈＭＯＳトランジスタＮＴ５のドレイン電位は約０．４Ｖで安定する。したがって、実施の形態３のように、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のみで構成した場合は、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のゲート・ドレイン間に１．４Ｖの電圧が印加されるが、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５とＮＴ６の両方のＮｃｈＭＯＳトランジスタで構成した場合は、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５とＮＴ６のゲート・ドレイン間に印加される電圧が１．０Ｖ以下と低く抑えられ、ＣＭＯＳ論理回路１１０を構成するＭＯＳトランジスタと同じゲート・ドレイン耐圧を有するトランジスタで構成することができる。
また、動作時の電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６のオン抵抗について従来例と比較する。従来例では、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５とＮＴ６の基板は低電位側電源線ＶＳＳに接続されているが、本実施の形態では、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６の基板が電力制御用ＮｃｈＭＯＳトランジスタＮＴ６のゲートに接続されているため、ゲート・ソース間に１．０Ｖを印加すると、基板・ソース間には約０．７Ｖが印加される。したがって、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６にフォワードバイアスが印加されることになり、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６の閾値電圧はさらに低くなり、電流が流れやすくなる。
図１２は、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６の等価回路を示す図である。
図１２に示すように、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６に並列に、寄生のＢＪＴが追加され、且つ電力制御用ＮｃｈＭＯＳトランジスタＮＴ５のソースとＮＴ６のドレイン間にも寄生のＢＪＴが追加された構造になる。すなわち寄生のＢＪＴが３つできる。このため、寄生のＢＪＴによるオン抵抗の相乗効果により、電力制御用トランジスタのトータルのオン抵抗はさらに低くなる。電力制御用ＮｃｈＭＯＳトランジスタＮＴ５のソースと電力制御用ＮｃｈＭＯＳトランジスタＮＴ６のドレイン間の寄生ＢＪＴのエミッタ・コレクタ間のベース長を短くすることにより、増幅率を大きくすると大きな効果が得られる。
例えば、電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６に印加するゲート電圧のハイレベルを高電位側電源線ＶＤＤと同じ電圧である１．０Ｖとした場合、ＢＪＴのオン抵抗がＮｃｈＭＯＳトランジスタのオン抵抗の２倍になるとすると、本実施の形態の電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６とＢＪＴのトータルのオン抵抗は、ゲート電圧を１．０Ｖとした時の従来例の電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６のトータルのオン抵抗の約半分以下となり、動作時におけるＣＭＯＳ論理回路１１０への電流供給能力を増加させることができる。
さらに、従来と同程度のオン抵抗でよければ、電力制御用ＭＯＳトランジスタの面積を約半分以下に縮小することができる。
（実施の形態１０）
実施の形態１０は、ゲートと基板を電気的に接続した電力制御用ＰｃｈＭＯＳトランジスタＰＴ５，ＰＴ６が直列に接続され、電流リミッタを一つとした半導体集積回路装置に適用する例である。
図１３は、本発明の実施の形態１０に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。本実施の形態は、ＣＭＯＳ論理回路、電力制御用ＰｃｈＭＯＳトランジスタＰＴ５，ＰＴ６及びレベル変換回路を備える半導体集積回路装置に適用した例である。図１０と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図１３において、半導体集積回路装置１０００は、ＣＭＯＳ論理回路１１０と、ＣＭＯＳ論理回路１１０の高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路１１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、高電位側電源線ＶＤＤと第１の疑似電源線ＶＤＤ１間に直列に接続された電力制御用ＰｃｈＭＯＳトランジスタＰＴ５，ＰＴ６と、電力制御用ＰｃｈＭＯＳトランジスタＰＴ５，ＰＴ６のゲートに印加する信号電圧レベルを変換するレベル変換回路１０２０と、電力制御用ＰｃｈＭＯＳトランジスタＰＴ５及び電力制御用ＰｃｈＭＯＳトランジスタＰＴ６のゲートと基板間に設置され、高電位側電源線ＶＤＤをゲートに印加したＮｃｈＭＯＳトランジスタＮＴ５２と低電位側電源線ＶＳＳをゲートに印加したＰｃｈＭＯＳトランジスタＰＴ５２のソース同士、ドレイン同士を接続したアナログスイッチを利用した電流リミッタ１０５０とを備えて構成される。
ＣＭＯＳ論理回路１１０は、実施の形態１と同様、第１の閾値電圧を有する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２と第２の閾値電圧を有する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２によって構成される。ＣＭＯＳ論理回路１１０の高電位側電源端子部は第１の疑似電源線ＶＤＤ１に接続され、ＣＭＯＳ論理回路１１０の低電位側電源端子部は第２の疑似電源線ＶＳＳ１に接続される。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ５は、ドレインが電力制御用ＰｃｈＭＯＳトランジスタＰＴ６のソースに接続され、ソースが高電位側電源線ＶＤＤに接続される。電力制御用ＰｃｈＭＯＳトランジスタＰＴ６は、ドレインが第１の疑似電源線ＶＤＤ１に接続され、電力制御用ＰｃｈＭＯＳトランジスタＰＴ５の基板と電力制御用ＰｃｈＭＯＳトランジスタＰＴ６の基板をＰＴ６のゲートに接続した構成をとる。ゲートと基板は、例えば、高電位側電源線ＶＤＤをゲートに印加したＮｃｈＭＯＳトランジスタと低電位側電源線ＶＳＳをゲートに印加したＰｃｈＭＯＳトランジスタのソース同士、ドレイン同士を接続したアナログスイッチを利用した電流リミッタを介して接続してもよい。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ５，ＰＴ６の閾値電圧の絶対値は、ＣＭＯＳ論理回路１１０を構成する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２の第２の閾値電圧の絶対値以下か、もしくはディプレッション型に設定される。ＰＴ５のゲートにはハイレベルとして高電位側電源線ＶＤＤの電位より高い電圧を印加し、ローレベルとして低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加し、ＰＴ６のゲートにはハイレベルとして高電位側電源線ＶＤＤの電位と同じ電圧を印加し、ローレベルとして低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加する。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ５，ＰＴ６のゲートに印加するローレベルは、電力制御用ＰｃｈＭＯＳトランジスタＰＴ５，ＰＴ６の閾値電圧とオン抵抗の設定値により決まり、必ずしも低電位側電源線ＶＳＳの電位と同じかそれより低い電圧とは限らず、低電位側電源線ＶＳＳの電位より高い電圧の場合もあり得る。
レベル変換回路１０２０は、制御入力信号ＣＴＲを受けて、信号電圧レベルを変換し、電力制御用ＰｃｈＭＯＳトランジスタＰＴ５，ＰＴ６のゲートに印加するハイレベルとローレベルの信号を出力する。
以下、上述のように構成された半導体集積回路装置１０００の動作について説明する。
例えば、ＣＭＯＳ論理回路１１０を、閾値電圧が０．２ＶのＮｃｈＭＯＳトランジスタと閾値電圧が−０．２ＶのＰｃｈＭＯＳトランジスタで構成したとする。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ５，ＰＴ６の閾値電圧を０．１Ｖ（ディプレッション型）とする。また、低電位側電源線ＶＳＳを０Ｖとし、高電位側電源線ＶＤＤを１．０Ｖとする。そして、レベル変換回路１０２０を介して電力制御用ＰｃｈＭＯＳトランジスタＰＴ５のゲートに印加される電圧を、ハイレベルを１．５Ｖとし、ローレベルを低電位側電源線ＶＳＳと同じ電圧である０Ｖとする。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ６のゲートに印加される電圧を、ハイレベルを１．０Ｖとし、ローレベルを０Ｖとする。
ここで、待機時における電力制御用ＰｃｈＭＯＳトランジスタのリーク電流は、実施の形態９と同様、電力制御用ＰｃｈＭＯＳトランジスタＰＴ５のゲート・ソース間に印加される電圧が高電位側電源線ＶＤＤより０．５Ｖと十分大きな正の電圧であるため、電力制御用ＰｃｈＭＯＳトランジスタＰＴ５を、リーク電流を抑えたカットオフ状態にすることができる。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ６のゲート及び基板に印加されるハイレベルが１．０Ｖであるため、電力制御用ＰｃｈＭＯＳトランジスタＰＴ６のソース電位、すなわち電力制御用ＰｃｈＭＯＳトランジスタＰＴ５のドレイン電位は約０．６Ｖで安定する。したがって、実施の形態４のように、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のみで構成した場合は、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲート・ドレイン間に１．４Ｖの電圧が印加されるが、電力制御用ＰｃｈＭＯＳトランジスタＰＴ５とＰＴ６の両方のＰｃｈＭＯＳトランジスタで構成した場合は、電力制御用ＰｃｈＭＯＳトランジスタＰＴ５とＰＴ６のゲート・ドレイン間に印加される電圧が１．０Ｖ以下と低く抑えられることになる。
また、動作時の電力制御用ＰｃｈＭＯＳトランジスタＰＴ５，ＰＴ６のオン抵抗は、実施の形態９と同様、電力制御用ＰｃｈＭＯＳトランジスタＰＴ５，ＰＴ６にフォワードバイアスが印加されることになり、ＰｃｈＭＯＳトランジスタの閾値電圧はさらに高くなり、電流が流れやすくなる。
さらに、実施の形態９と同様、電力制御用ＰｃｈＭＯＳトランジスタＰＴ５，ＰＴ６に並列に、寄生のＢＪＴが追加され、且つ電力制御用ＰｃｈＭＯＳトランジスタＰＴ５のソースと電力制御用ＰｃｈＭＯＳトランジスタＰＴ６のドレイン間にも寄生のＢＪＴが追加された構造になるため、寄生のＢＪＴによるオン抵抗の効果により、電力制御用トランジスタのトータルのオン抵抗は約半分以下に低くなり、動作時におけるＣＭＯＳ論理回路１１０への電流供給能力を増加させることができる。
さらに、従来と同程度のオン抵抗でよければ、電力制御用ＭＯＳトランジスタの面積を約半分以下に縮小することができる。
（実施の形態１１）
実施の形態１１は、ゲートと基板を電気的に接続した電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８が直列に接続され、電流リミッタを一つとした半導体集積回路装置に適用する例である。また、電流リミッタを構成するＭＯＳトランジスタのゲートは低電位側電源線ＶＳＳに固定する。
図１４は、本発明の実施の形態１１に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。本実施の形態は、ＣＭＯＳ論理回路、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８及びレベル変換回路を備える半導体集積回路装置に適用した例である。図１１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図１４において、半導体集積回路装置１１００は、ＣＭＯＳ論理回路１１０と、ＣＭＯＳ論理回路１１０の高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路１１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、第２の疑似電源線ＶＳＳ１と低電位側電源線ＶＳＳ間に直列に接続された電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８のゲートに印加する信号電圧レベルを変換するレベル変換回路１１２０と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７及び電力制御用ＮｃｈＭＯＳトランジスタＮＴ８のゲートと基板間に設置され、低電位側電源線ＶＳＳをゲートに印加したＮｃｈＭＯＳトランジスタＮＴ５１とＰｃｈＭＯＳトランジスタＰＴ５１のソース同士、ドレイン同士を接続したアナログスイッチを利用した電流リミッタ９５０とを備えて構成される。
本実施の形態は、実施の形態９と電流リミッタ９５０への電源線の接続が異なる。すなわち、図１１の半導体集積回路装置９００の電流リミッタ９５０は、電流リミッタ９５０を構成するＮｃｈＭＯＳトランジスタＮＴ５１のゲートに高電位側電源線ＶＤＤを接続し、ＰｃｈＭＯＳトランジスタＰＴ５１のゲートに低電位側電源線ＶＳＳを接続していたが、本実施の形態の半導体集積回路装置１１００の電流リミッタ９５０は、ＮｃｈＭＯＳトランジスタＮＴ５１のゲートとＰｃｈＭＯＳトランジスタＰＴ５１のゲートを何れも低電位側電源線ＶＳＳに接続する。
ＣＭＯＳ論理回路１１０は、実施の形態１と同様、第１の閾値電圧を有する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２と第２の閾値電圧を有する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２によって構成される。ＣＭＯＳ論理回路１１０の高電位側電源端子部は第１の疑似電源線ＶＤＤ１に接続され、ＣＭＯＳ論理回路１１０の低電位側電源端子部は第２の疑似電源線ＶＳＳ１に接続される。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ７は、ドレインが電力制御用ＮｃｈＭＯＳトランジスタＮＴ８のソースに接続され、ソースが低電位側電源線ＶＳＳに接続される。電力制御用ＮｃｈＭＯＳトランジスタＮＴ８は、ドレインが第２の疑似電源線ＶＳＳ１に接続され、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７の基板と電力制御用ＮｃｈＭＯＳトランジスタＮＴ８の基板をＮＴ７のゲートに接続した構成をとる。ゲートと基板は、例えば、低電位側電源線ＶＳＳをゲートに印加したＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタのソース同士、ドレイン同士を接続したアナログスイッチを利用した電流リミッタ９５０を介して接続してもよい。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８の閾値電圧の絶対値は、ＣＭＯＳ論理回路１１０を構成する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２の第１の閾値電圧の絶対値以下か、もしくはディプレッション型に設定される。電力制御用ＮｃｈＭＯＳトランジスタＮＴ７のゲートにはローレベルとしてＶＳＳの電位より低い電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位と同じかそれより高い電圧を印加し、電力制御用ＮｃｈＭＯＳトランジスタＮＴ８のゲートにはローレベルとして低電位側電源線ＶＳＳの電位と同じ電圧を印加し、ハイレベルとして高電位側電源線ＶＤＤの電位と同じかそれより高い電圧を印加する。
電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８のゲートに印加するハイレベルは、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８の閾値電圧とオン抵抗の設定値により決まり、必ずしも高電位側電源線ＶＤＤの電位と同じかそれより高い電圧とは限らず、高電位側電源線ＶＤＤの電位より低い電圧の場合もあり得る。
レベル変換回路１１２０は、制御入力信号ＣＴＲを受けて、信号電圧レベルを変換し、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８のゲートに印加するハイレベルとローレベルの信号を出力する。
以下、上述のように構成された半導体集積回路装置１１００の動作について説明する。
例えば、ＣＭＯＳ論理回路１１００を、閾値電圧が０．２ＶのＮｃｈＭＯＳトランジスタと閾値電圧が−０．２ＶのＰｃｈＭＯＳトランジスタで構成したとする。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８の閾値電圧を−０．１Ｖ（ディプレッション型）とする。また、低電位側電源線ＶＳＳを０Ｖとし、高電位側電源線ＶＤＤを１．０Ｖとする。そして、レベル変換回路１１２０を介して電力制御用ＮｃｈＭＯＳトランジスタＮＴ７のゲートに印加される電圧を、ローレベルを−０．４Ｖとし、ハイレベルを高電位側電源線ＶＤＤと同じ電圧である１．０Ｖとする。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ８のゲートに印加される電圧を、ローレベルを０Ｖとし、ハイレベルを１．０Ｖとする。
ここで、待機時における電力制御用ＮｃｈＭＯＳトランジスタのリーク電流を考えると、たとえ電力制御用ＮｃｈＭＯＳトランジスタＮＴ７がディプレッション型のＮｃｈＭＯＳトランジスタであっても、ゲート・ソース間及び基板・ソース間に印加される電圧が−０．４Ｖと十分大きな負の電圧であるため、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７を、リーク電流を抑えたカットオフ状態にすることができる。また、電力制御用ＮｃｈＭＯＳトランジスタＮＴ８のゲート及び基板に印加されるローレベルが０Ｖであるため、電力制御用ＮｃｈＭＯＳトランジスタＮＴ８のソース電位、すなわち電力制御用ＮｃｈＭＯＳトランジスタＮＴ７のドレイン電位は約０．３Ｖで安定する。したがって、実施の形態３のように、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のみで構成した場合は、電力制御用ＮｃｈＭＯＳトランジスタＮＴ２のゲート・ドレイン間に１．４Ｖの電圧が印加されるが、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７とＮＴ８の両方のＮｃｈＭＯＳトランジスタで構成した場合は、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７とＮＴ８のゲート・ドレイン間に印加される電圧が１．０Ｖ以下と低く抑えられ、ＣＭＯＳ論理回路１１０を構成するＭＯＳトランジスタと同じゲート・ドレイン耐圧を有するトランジスタで構成することができる。
次に、動作時の電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８のオン抵抗について従来例と比較する。従来例では、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７とＮＴ８の基板は低電位側電源線ＶＳＳに接続されているが、本実施の形態では、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８の基板が電力制御用ＮｃｈＭＯＳトランジスタＮＴ７のゲートに接続されているため、ゲート・ソース間に１．０Ｖを印加すると、基板・ソース間には約０．７Ｖが印加される。したがって、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８にフォワードバイアスが印加されることになり、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８の閾値電圧はさらに低くなり、電流が流れやすくなる。
図１５は、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８の等価回路を示す図である。
図１５に示すように、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８に並列に、寄生のＢＪＴが追加され、且つ電力制御用ＮｃｈＭＯＳトランジスタＮＴ７のソースとＮＴ８のドレイン間にも寄生のＢＪＴが追加された構造になる。すなわち寄生のＢＪＴが３つできる。このため、寄生のＢＪＴによるオン抵抗の相乗効果により、電力制御用トランジスタのトータルのオン抵抗はさらに低くなる。電力制御用ＮｃｈＭＯＳトランジスタＮＴ７のソースと電力制御用ＮｃｈＭＯＳトランジスタＮＴ８のドレイン間の寄生ＢＪＴのエミッタ・コレクタ間のベース長を短くすることにより、増幅率を大きくすると大きな効果が得られる。
例えば、電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８に印加するゲート電圧のハイレベルを高電位側電源線ＶＤＤと同じ電圧である１．０Ｖとした場合、ＢＪＴのオン抵抗がＮｃｈＭＯＳトランジスタのオン抵抗の２倍になるとすると、本実施の形態の電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８とＢＪＴのトータルのオン抵抗は、ゲート電圧を１．０Ｖとした時の従来例の電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８のトータルのオン抵抗の約半分以下となり、動作時におけるＣＭＯＳ論理回路１１０への電流供給能力を増加させることができる。
さらに、従来と同程度のオン抵抗でよければ、電力制御用ＭＯＳトランジスタの面積を約半分以下に縮小することができる。
本実施の形態では、アナログスイッチを構成する電流リミッタ９５０のＮｃｈＭＯＳトランジスタＮＴ５１とＰｃｈＭＯＳトランジスタＰＴ５１のゲートを低電位側電源線ＶＳＳすなわちローレベルに固定している。これは、ＮｃｈＭＯＳトランジスタＮＴ５１のゲートに高耐圧を掛けないようにするためである。
（実施の形態１２）
実施の形態１２は、ゲートと基板を電気的に接続した電力制御用ＰｃｈＭＯＳトランジスタＰＴ７，ＰＴ８が直列に接続され、電流リミッタを一つとした半導体集積回路装置に適用する例である。また、電流リミッタを構成するＭＯＳトランジスタのゲートは高電位側電源線ＶＤＤに固定する。
図１６は、本発明の実施の形態１２に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。本実施の形態は、ＣＭＯＳ論理回路、電力制御用ＰｃｈＭＯＳトランジスタＰＴ７，ＰＴ８及びレベル変換回路を備える半導体集積回路装置に適用した例である。図１３と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図１６において、半導体集積回路装置１２００は、ＣＭＯＳ論理回路１１０と、ＣＭＯＳ論理回路１１０の高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路１１０の低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、高電位側電源線ＶＤＤと第１の疑似電源線ＶＤＤ１間に直列に接続された電力制御用ＰｃｈＭＯＳトランジスタＰＴ７，ＰＴ８と、電力制御用ＰｃｈＭＯＳトランジスタＰＴ７，ＰＴ８のゲートに印加する信号電圧レベルを変換するレベル変換回路１２２０と、電力制御用ＰｃｈＭＯＳトランジスタＰＴ７及び電力制御用ＰｃｈＭＯＳトランジスタＰＴ８のゲートと基板間に設置され、高電位側電源線ＶＤＤをゲートに印加したＮｃｈＭＯＳトランジスタＮＴ５２とＰｃｈＭＯＳトランジスタＰＴ５２のソース同士、ドレイン同士を接続したアナログスイッチを利用した電流リミッタ１０５０とを備えて構成される。
ＣＭＯＳ論理回路１１０は、実施の形態１と同様、第１の閾値電圧を有する複数のＮｃｈＭＯＳトランジスタＮＴ１１，ＮＴ１２と第２の閾値電圧を有する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２によって構成される。ＣＭＯＳ論理回路１１０の高電位側電源端子部は第１の疑似電源線ＶＤＤ１に接続され、ＣＭＯＳ論理回路１１０の低電位側電源端子部は第２の疑似電源線ＶＳＳ１に接続される。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ７は、ドレインが電力制御用ＰｃｈＭＯＳトランジスタＰＴ８のソースに接続され、ソースが高電位側電源線ＶＤＤに接続される。電力制御用ＰｃｈＭＯＳトランジスタＰＴ８は、ドレインが第１の疑似電源線ＶＤＤ１に接続され、電力制御用ＰｃｈＭＯＳトランジスタＰＴ７の基板と電力制御用ＰｃｈＭＯＳトランジスタＰＴ８の基板をＰＴ７のゲートを接続した構成をとる。ゲートと基板は、例えば、高電位側電源線ＶＤＤをゲートに印加したＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタのソース同士、ドレイン同士を接続したアナログスイッチを利用した電流リミッタ１０５０を介して接続してもよい。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ７，ＰＴ８の閾値電圧の絶対値は、ＣＭＯＳ論理回路１１０を構成する複数のＰｃｈＭＯＳトランジスタＰＴ１１，ＰＴ１２の第２の閾値電圧の絶対値以下か、もしくはディプレッション型に設定される。電力制御用ＰｃｈＭＯＳトランジスタＰＴ７のゲートにはハイレベルとして高電位側電源線ＶＤＤの電位より高い電圧を印加し、ローレベルとして低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加し、電力制御用ＰｃｈＭＯＳトランジスタＰＴ８のゲートにはハイレベルとして高電位側電源線ＶＤＤの電位と同じ電圧を印加し、ローレベルとして低電位側電源線ＶＳＳの電位と同じかそれより低い電圧を印加する。
電力制御用ＰｃｈＭＯＳトランジスタＰＴ７，ＰＴ８のゲートに印加するローレベルは、電力制御用ＰｃｈＭＯＳトランジスタＰＴ７，ＰＴ８の閾値電圧とオン抵抗の設定値により決まり、必ずしも低電位側電源線ＶＳＳの電位と同じかそれより低い電圧とは限らず、低電位側電源線ＶＳＳの電位より高い電圧の場合もあり得る。
レベル変換回路１２２０は、制御入力信号ＣＴＲを受けて、信号電圧レベルを変換し、電力制御用ＰｃｈＭＯＳトランジスタＰＴ７，ＰＴ８のゲートに印加するハイレベルとローレベルの信号を出力する。
以下、上述のように構成された半導体集積回路装置１２００の動作について説明する。
ＣＭＯＳ論理回路１１０を、閾値電圧が０．２ＶのＮｃｈＭＯＳトランジスタと閾値電圧が−０．２ＶのＰｃｈＭＯＳトランジスタで構成したとする。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ７，ＰＴ８の閾値電圧を０．１Ｖ（ディプレッション型）とする。また、低電位側電源線ＶＳＳを０Ｖとし、高電位側電源線ＶＤＤを１．０Ｖとする。そして、レベル変換回路を介して電力制御用ＰｃｈＭＯＳトランジスタＰＴ７のゲートに印加される電圧を、ハイレベルを１．４Ｖとし、ローレベルを低電位側電源線ＶＳＳと同じ電圧である０Ｖとする。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ８のゲートに印加される電圧を、ハイレベルを１．０Ｖとし、ローレベルを０Ｖとする。
ここで、待機時における電力制御用ＰｃｈＭＯＳトランジスタのリーク電流は、実施の形態１１と同様、電力制御用ＰｃｈＭＯＳトランジスタＰＴ７のゲート・ソース間及び基板・ソース間に印加される電圧が高電位側電源線ＶＤＤより０．４Ｖと十分大きな正の電圧であるため、電力制御用ＰｃｈＭＯＳトランジスタＰＴ７を、リーク電流を抑えたカットオフ状態にすることができる。また、電力制御用ＰｃｈＭＯＳトランジスタＰＴ８のゲート及び基板に印加されるハイレベルが１．０Ｖであるため、電力制御用ＰｃｈＭＯＳトランジスタＰＴ８のソース電位、すなわち電力制御用ＰｃｈＭＯＳトランジスタＰＴ７のドレイン電位は約０．７Ｖで安定する。したがって、実施の形態４のように、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のみで構成した場合は、電力制御用ＰｃｈＭＯＳトランジスタＰＴ２のゲート・ドレイン間に１．４Ｖの電圧が印加されるが、電力制御用ＰｃｈＭＯＳトランジスタＰＴ７とＰＴ８の両方のＰｃｈＭＯＳトランジスタで構成した場合は、電力制御用ＰｃｈＭＯＳトランジスタＰＴ７とＰＴ８のゲート・ドレイン間に印加される電圧が１．０Ｖ以下と低く抑えられることになる。
また、動作時の電力制御用ＰｃｈＭＯＳトランジスタＰＴ７，ＰＴ８のオン抵抗は、実施の形態１１と同様、電力制御用ＰｃｈＭＯＳトランジスタＰＴ７，ＰＴ８にフォワードバイアスが印加されることになり、電力制御用ＰｃｈＭＯＳトランジスタの閾値電圧はさらに高くなり、電流が流れやすくなる。
さらに、実施の形態１１と同様に、電力制御用ＰｃｈＭＯＳトランジスタＰＴ７，ＰＴ８に並列に、寄生のＢＪＴが追加され、且つ電力制御用ＰｃｈＭＯＳトランジスタＰＴ７のソースとＰＴ８のドレイン間にも寄生のＢＪＴが追加された構造になるため、寄生のＢＪＴによるオン抵抗の効果により、電力制御用トランジスタのトータルのオン抵抗は約半分以下に低くなり、動作時におけるＣＭＯＳ論理回路への電流供給能力を増加させることができる。
さらに、従来と同程度のオン抵抗でよければ、電力制御用ＭＯＳトランジスタの面積を約半分以下に縮小することができる。
上述した各実施の形態は、ＣＭＯＳ論理回路全体に対して電力制御用ＭＯＳトランジスタを適用した例であった。しかし、ＣＭＯＳ論理回路の内部ロジックのうち必要なロジック又はトランジスタだけに、上記各電力制御用ＭＯＳトランジスタを適用することも可能である。以下この例について実施の形態１３乃至１７により説明する。
（実施の形態１３）
実施の形態１３は、論理回路のうち、クリティカルパス部分の回路のみに、実施の形態１で説明した電力制御用ＮｃｈＭＯＳトランジスタＮＴ１を接続したものである。
図１７は、本発明の実施の形態１３に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図１７において、半導体集積回路装置１３００は、ＣＭＯＳ論理回路１３１０と、ＣＭＯＳ論理回路１３１０のうち、クリティカルパス部分の回路１３１１〜１３１３（ハッチング部参照）のみの高電位側電源端子部に接続された第１の疑似電源線ＶＤＤ１と、ＣＭＯＳ論理回路１３１０のうち、クリティカルパス部分の回路１３１１〜１３１３のみの低電位側電源端子部に接続された第２の疑似電源線ＶＳＳ１と、第２の疑似電源線ＶＳＳ１と低電位側電源線ＶＳＳ間に接続された電力制御用ＮｃｈＭＯＳトランジスタＮＴ１と、電力制御用ＮｃｈＭＯＳトランジスタＮＴ１のゲートに印加する信号電圧レベルを変換するレベル変換回路１２０とを備えて構成される。また、ＣＭＯＳ論理回路１３１０には、ラッチ回路１３５０〜１３５２が接続され、信号の入出力タイミングが調整される。
ＣＭＯＳ論理回路１３１０は、クリティカルパス部分の回路１３１１〜１３１３（ハッチング部参照）と、クリティカルパスが問題とならない回路１３２１，１３２２を有する。これらの回路は、機能的には、ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路などである。
ＣＭＯＳ論理回路１３１０の中で、タイミングの厳しいクリティカルパス部分の回路１３１１〜１３１３を構成しているＭＯＳトランジスタの閾値電圧の絶対値は、クリティカルパスでない部分の回路１３２１，１３２２を構成しているＭＯＳトランジスタの閾値電圧の絶対値より小さい値に設定される。
本実施の形態によれば、待機時に、電源リーク電流を発生するクリティカルパス部分の回路１３１１〜１３１３の電源リーク電流を遮断することができる。電力制御用ＮｃｈＭＯＳトランジスタＮＴ１の待機時におけるリーク電流や動作時のオン抵抗に関しては、実施の形態１と同じであるので、省略する。クリティカルパス部分の回路１３１１〜１３１３のみ電源遮断する場合は、回路負荷が軽くなるため、電源制御用ＮｃｈＭＯＳトランジスタＮＴ１のオン抵抗をやや高めにしてもＣＭＯＳ論理回路１３１０が誤動作することはない。したがって、電源制御用ＮｃｈＭＯＳトランジスタＮＴ１の面積も小さく設定できる利点がある。また、論理回路ブロック全体で電源制御する場合と、論理回路ブロックの中で閾値電圧を小さくして高速動作させたい（ただしリーク電流は増える傾向にある）回路だけ電源制御する場合との２つの方法が適応的に採用されるが、本実施の形態ではその後者の場合に適用することができる。
同様に、ＣＭＯＳ論理回路１３１０のうち、クリティカルパス部分の回路１３１１〜１３１３のみに、図２の実施の形態２で説明した電力制御用ＰｃｈＭＯＳトランジスタＰＴ１を接続することも可能であり、同様の効果を得ることができる。
なお、ＣＭＯＳ論理回路１３１０のうち、クリティカルパス部分の回路１３１１〜１３１３のみに電源制御用ＮｃｈＭＯＳトランジスタＮＴ１を接続する場合について説明したが、クリティカルパス部分の回路のみに適用することには限定されず、どのような回路又はトランジスタに接続する／接続しないは任意である。これは、以下の実施の形態１４乃至２１についても同様である。
（実施の形態１４）
実施の形態１４は、上記実施の形態１３の場合と同様に、論理回路のうち、クリティカルパス部分の回路１３１１〜１３１３のみに、実施の形態３で説明した電力制御用ＮｃｈＭＯＳトランジスタＮＴ２を接続したものである。
図１８は、本発明の実施の形態１４に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。図１及び図１８と同一構成部分には同一符号を付して重複箇所の説明を省略する。
半導体集積回路装置１４００のＣＭＯＳ論理回路１３１０の中で、タイミングの厳しいクリティカルパス部分の回路１３１１〜１３１３を構成しているＭＯＳトランジスタの閾値電圧の絶対値は、クリティカルパスでない部分の回路１３２１，１３２２を構成しているＭＯＳトランジスタの閾値電圧の絶対値より小さい値に設定される。
本実施の形態によれば、待機時に、電源リーク電流を発生するクリティカルパス部分の回路の電源リーク電流を遮断することができる。電力制御用ＮｃｈＭＯＳトランジスタＮＮＴ２の待機時におけるリーク電流や動作時のオン抵抗に関しては、実施の形態３と同じであるので、省略する。クリティカルパス部分の回路１３１１〜１３１３のみ電源遮断する場合は、回路負荷が軽くなるため、電源制御用ＮｃｈＭＯＳトランジスタＮＴ２のオン抵抗をやや高めにしてもＣＭＯＳ論理回路１３１０が誤動作することはない。したがって、電源制御用ＮｃｈＭＯＳトランジスタＮＴ２の面積も小さく設定できる利点がある。また、論理回路ブロックの中で閾値電圧を小さくして高速動作させたい回路だけ電源制御する場合に適用して好適である。
同様に、ＣＭＯＳ論理回路１３１０のうち、クリティカルパス部分の回路１３１１〜１３１３のみに、実施の形態４で説明した電力制御用ＰｃｈＭＯＳトランジスタＰＴ２を接続することも可能である。
（実施の形態１５）
実施の形態１５は、論理回路のうち、クリティカルパス部分の回路１３１１〜１３１３のみに、実施の形態７で説明した電力制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４を接続したものである。
図１９は、本発明の実施の形態１５に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。図８及び図１８と同一構成部分には同一符号を付して重複箇所の説明を省略する。
半導体集積回路装置１５００のＣＭＯＳ論理回路１３１０の中で、タイミングの厳しいクリティカルパス部分の回路１３１１〜１３１３を構成しているＭＯＳトランジスタの閾値電圧の絶対値は、クリティカルパスでない部分の回路１３２１，１３２２を構成しているＭＯＳトランジスタの閾値電圧の絶対値より小さい値に設定される。
本実施の形態によれば、待機時に、電源リーク電流を発生するクリティカルパス部分の回路１３１１〜１３１３の電源リーク電流を遮断することができる。電源制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４の待機時におけるリーク電流や動作時のオン抵抗に関しては、実施の形態７と同じであるので、省略する。クリティカルパス部分の回路１３１１〜１３１３のみ電源遮断する場合は、回路負荷が軽くなるため、電源制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４のオン抵抗をやや高めにしてもＣＭＯＳ論理回路１３１０が誤動作することはない。したがって、電源制御用ＮｃｈＭＯＳトランジスタＮＴ３，ＮＴ４の面積も小さく設定できる利点がある。
同様に、ＣＭＯＳ論理回路１３１０のうち、クリティカルパス部分の回路１３１１〜１３１３のみに、実施の形態８で説明した電力制御用ＰｃｈＭＯＳトランジスタＰＴ３，ＰＴ４を接続することも可能である。
（実施の形態１６）
実施の形態１６は、論理回路のうち、クリティカルパス部分の回路１３１１〜１３１３のみに、実施の形態９で説明した電力制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６を接続したものである。
図２０は、本発明の実施の形態１６に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。図１１及び図１８と同一構成部分には同一符号を付して重複箇所の説明を省略する。
半導体集積回路装置１６００のＣＭＯＳ論理回路１３１０の中で、タイミングの厳しいクリティカルパス部分の回路を構成しているＭＯＳトランジスタの閾値電圧の絶対値は、クリティカルパスでない部分の回路を構成しているＭＯＳトランジスタの閾値電圧の絶対値より小さい値に設定される。
本実施の形態によれば、待機時に、電源リーク電流を発生するクリティカルパス部分の回路１３１１〜１３１３の電源リーク電流を遮断することができる。ＮＴ５，ＮＴ６の待機時におけるリーク電流や動作時のオン抵抗に関しては、実施の形態９と同じであるので、省略する。クリティカルパス部分の回路１３１１〜１３１３のみ電源遮断する場合は、回路負荷が軽くなるため、電源制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６のオン抵抗をやや高めにしてもＣＭＯＳ論理回路１３１０が誤動作することはない。したがって、電源制御用ＮｃｈＭＯＳトランジスタＮＴ５，ＮＴ６の面積も小さく設定できる利点がある。
同様に、ＣＭＯＳ論理回路１３１０のうち、クリティカルパス部分の回路１３１１〜１３１３のみに、実施の形態１０で説明した電力制御用ＰｃｈＭＯＳトランジスタＰＴ５，ＰＴ６を接続することも可能である。
（実施の形態１７）
実施の形態１７は、論理回路の内、クリティカルパス部分の回路１３１１〜１３１３のみに、実施の形態１１で説明した電力制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８を接続したものである。
図２１は、本発明の実施の形態１７に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図である。図１４及び図１８と同一構成部分には同一符号を付して重複箇所の説明を省略する。
半導体集積回路装置１７００のＣＭＯＳ論理回路１３１０の中で、タイミングの厳しいクリティカルパス部分の回路１３１１〜１３１３を構成しているＭＯＳトランジスタの閾値電圧の絶対値は、クリティカルパスでない部分の回路１３２１，１３２２を構成しているＭＯＳトランジスタの閾値電圧の絶対値より小さい値に設定される。
実施の形態１５は、待機時に、電源リーク電流を発生するクリティカルパス部分の回路１３１１〜１３１３の電源リーク電流を遮断することができる。ＮＴ７，ＮＴ８の待機時におけるリーク電流や動作時のオン抵抗に関しては、実施の形態１１と同じであるので、省略する。クリティカルパス部分の回路１３１１〜１３１３のみ電源遮断する場合は、回路負荷が軽くなるため、電源制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８のオン抵抗をやや高めにしてもＣＭＯＳ論理回路１３１０が誤動作することはない。したがって、電源制御用ＮｃｈＭＯＳトランジスタＮＴ７，ＮＴ８の面積も小さく設定できる利点がある。
同様に、ＣＭＯＳ論理回路のうち、クリティカルパス部分の回路１３１１〜１３１３のみに、実施の形態１２で説明した電力制御用ＰｃｈＭＯＳトランジスタＰＴ７，ＰＴ８を接続することも可能である。
また、実施の形態１から実施の形態１７までのＣＭＯＳ論理回路を構成するＰｃｈＭＯＳトランジスタの基板を共通にして、ＶＢＰ１１とし、同様にＮｃｈＭＯＳトランジスタの基板を共通にして、ＶＢＮ１１とする。そして、通常動作時、すなわち、電力制御用ＭＯＳトランジスタがオンしている時、ＣＭＯＳ論理回路の基板電圧を制御して、ＭＯＳトランジスタの閾値電圧の調整を行うことにより、消費電力を低減することができる。また、ＬＳＩの出荷検査の１項目であるＣＭＯＳ論理回路のＩＤＤＱ（静止電源電流）テストを行う時、ＣＭＯＳ論理回路の基板電圧を制御することによりＭＯＳトランジスタの閾値電圧を高くする。その結果、ＣＭＯＳ論理回路本来の電源リーク電流が低くなり、製造上で発生した欠陥不良によるリーク電流を精度良く測定することができる。
（実施の形態１８）
図２２は、本発明の実施の形態１８に係る電力制御機能を有する電子装置の構成を示すブロック図である。
図２２において、電子装置２０００は、電源装置２０１０と、電力制御機能を有する半導体集積回路装置２０２０とを備えて構成される。
電力制御機能を有する半導体集積回路装置２０２０には、上記各実施の形態１乃至１７で詳述した電力制御機能を有する半導体集積回路装置１００〜１７００のいずれかを適用することができる。
電源装置２０１０は、電池やＡＣ−ＤＣ変換器などの電力供給源２０１１と、電力供給源２０１１が発生する電源電圧を入力する電源入力端子２０１２，２０１３と、電源電圧をオン・オフする電源スイッチ２０１４と、電力供給源２０１１の電源電圧を電力制御機能を有する半導体集積回路装置２０２０が必要とする電圧に変換又は発生させて電圧を供給する電圧制御装置２０１５とから構成されている。
電力供給源として電池を用いた電子装置２０００は、使用時間の長いポータブル機器として非常に有効である。また、電力供給源として、ＡＣ−ＤＣ変換器を用いた電子装置でも、省電力化の効果が十分期待できる。
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。
また、本実施の形態では半導体集積回路装置という名称を用いたが、これは説明の便宜上であり、閾値電圧制御回路装置、半導体集積回路、論理回路等であってもよいことは勿論である。
さらに、上記半導体集積回路装置を構成する各回路部、例えばレベル変換回路等の種類、数及び接続方法などは前述した実施の形態に限られない。
上記各実施の形態は、基板が電気的に分離された複数の回路ブロック毎に、行うこともできる。
さらに、通常のシリコン基板上に構成されたＭＯＳトランジスタだけでなく、ＳＯＩ（Silicon On Insulator）構造のＭＯＳトランジスタによって構成された半導体集積回路に対しても、実施することができる。
例えば、通常のシリコン基板上に構成されたＭＯＳトランジスタだけでなく、電源制御用ＮｃｈＭＯＳトランジスタＮＴ２〜ＮＴ８及び電源制御用ＰｃｈＭＯＳトランジスタＰＴ２からＰＴ８をＳＯＩ構造のシリコン基板上に形成すると、ラッチアップを起こさないという利点がある。さらに、全てのＭＯＳトランジスタがＳＯＩ構造のシリコン基板上に形成された半導体集積回路に対して、実施することも可能である。
本発明に係るトランジスタの閾値電圧を制御する半導体集積回路装置及び電子装置は、カットオフ時のリーク電流を抑えながら、オン抵抗を従来より大幅に下げることが可能な電力制御用ＭＯＳトランジスタを用いて、電力制御を行うことができるため、論理回路への電流供給の安定化とチップサイズの低減が実現できる。したがって、半導体集積回路及び電子装置の低消費電力化と半導体集積回路の小チップ化の両方を同時に実現する手段として非常に有効である。
本発明の実施の形態１に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 本発明の実施の形態２に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 本発明の実施の形態３に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 上記実施の形態３に係る電力制御用ＮｃｈＭＯＳトランジスタの等価回路を示す図 本発明の実施の形態４に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 本発明の実施の形態５に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 本発明の実施の形態６に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 本発明の実施の形態７に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 上記実施の形態７に係る電力制御用ＮｃｈＭＯＳトランジスタの等価回路を示す図 本発明の実施の形態８に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 本発明の実施の形態９に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 上記実施の形態９に係る電力制御用ＮｃｈＭＯＳトランジスタの等価回路を示す図 本発明の実施の形態１０に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 本発明の実施の形態１１に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 上記実施の形態１１に係る電力制御用ＮｃｈＭＯＳトランジスタの等価回路を示す図 本発明の実施の形態１２に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 本発明の実施の形態１３に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 本発明の実施の形態１４に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 本発明の実施の形態１５に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 本発明の実施の形態１６に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 本発明の実施の形態１７に係る電力制御機能を有する半導体集積回路装置の構成を示す回路図 本発明の実施の形態１８に係る電力制御機能を有する電子装置の構成を示すブロック図 従来の電力制御機能を有する半導体集積回路装置の構成を示す図 従来の電力制御機能を有する半導体集積回路装置の構成を示す図 従来の電力制御機能を有する半導体集積回路装置の構成を示す図 従来の電力制御機能を有する半導体集積回路装置の構成を示す図 従来の電力制御機能を有する半導体集積回路装置の構成を示す図
符号の説明
１００，２００，３００，４００，５００，６００，７００，８００，９００，１０００，１１００，１２００，１３００，１４００，１５００，１６００，１７００，２０２０ 半導体集積回路装置
１１０，５１０，１３１０ ＣＭＯＳ論理回路
１２０，２２０，３２０，４２０，５２０，６２０，７２０，８２０，９２０，１０２０，１１２０，１２２０ レベル変換回路
３３０，４３０，７３０，７４０，８３０，８４０，９５０，１０５０ 電流リミッタ
１３１１〜１３１３ クリティカルパス部分の回路
１３２１，１３２２ クリティカルパスでない回路
２０００ 電子装置
２０１０ 電源装置
２０１１ 電力供給源
２０１２，２０１３ 電源入力端子
２０１４ 電源スイッチ
２０１５ 電圧制御装置
ＮＴ１〜ＮＴ８ 電源制御用ＮｃｈＭＯＳトランジスタ
ＰＴ１〜ＰＴ８ 電源制御用ＰｃｈＭＯＳトランジスタ
ＶＤＤ１ 第１の疑似電源線
ＶＳＳ１ 第２の疑似電源線

Claims (27)

  1. 複数のＮｃｈＭＩＳトランジスタと複数のＰｃｈＭＩＳトランジスタからなる論理回路と、
    前記論理回路の高電位側電源端子部に接続された第１の疑似電源線と、
    前記論理回路の低電位側電源端子部に接続された第２の疑似電源線と、
    前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値より小さい閾値電圧を有するか、もしくはディプレッション型の第１のＮｃｈＭＩＳトランジスタとを備え、
    前記第１のＮｃｈＭＩＳトランジスタのドレインに前記第２の疑似電源線を接続するとともに、ソースに低電位側電源線を接続し、ゲートにはローレベルが前記低電位側電源線の電位より低い電圧を、ハイレベルが前記低電位側電源線の電位より高い電圧を印加することを特徴とする半導体集積回路装置。
  2. 複数のＮｃｈＭＩＳトランジスタと複数のＰｃｈＭＩＳトランジスタからなる論理回路と、
    前記論理回路の高電位側電源端子部に接続された第１の疑似電源線と、
    前記論理回路の低電位側電源端子部に接続された第２の疑似電源線と、
    第１のＮｃｈＭＩＳトランジスタとを備え、
    前記第１のＮｃｈＭＩＳトランジスタのドレインに前記第２の疑似電源線を接続するとともに、ソースに低電位側電源線を接続し、ゲートと基板を電気的に接続することを特徴とする半導体集積回路装置。
  3. 前記第１のＮｃｈＭＩＳトランジスタの閾値電圧の絶対値が、前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値より大きく、かつ、前記第１のＮｃｈＭＩＳトランジスタのゲートに印加する信号のハイレベルが前記高電位側電源線の電位以上、ローレベルが前記低電位側電源線の電位と同じであることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
  4. 前記第１のＮｃｈＭＩＳトランジスタの閾値電圧の絶対値が、前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値以下か、もしくはディプレッション型であり、かつ、前記第１のＮｃｈＭＩＳトランジスタのゲートに印加する信号のハイレベルが前記低電位側電源線の電位より高く、ローレベルが前記低電位側電源線の電位より低いことを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
  5. 前記第１のＮｃｈＭＩＳトランジスタのゲートに、ハイレベルとして高電位側電源線の電位以上の電圧の信号を印加することを特徴とする請求項１乃至請求項４のいずれかに記載の半導体集積回路装置。
  6. さらに、前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値以下の閾値電圧を有するか、もしくはディプレッション型の第２のＮｃｈＭＩＳトランジスタを備え、
    前記第１のＮｃｈＭＩＳトランジスタのドレインと前記第２の疑似電源線間に、前記第２のＮｃｈＭＩＳトランジスタを接続し、前記第２のＮｃｈＭＩＳトランジスタのゲートと基板を電気的に接続することを特徴とする請求項１乃至請求項５のいずれかに記載の半導体集積回路装置。
  7. さらに、前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値以下の閾値電圧を有するか、もしくはディプレッション型の第２のＮｃｈＭＩＳトランジスタを備え、
    前記第１のＮｃｈＭＩＳトランジスタのドレインに前記第２のＮｃｈＭＩＳトランジスタのソースを接続するとともに、ソースに前記低電位側電源線を接続し、
    前記第２のＮｃｈＭＩＳトランジスタのドレインに前記第２の疑似電源線を接続し、
    前記第１のＮｃｈＭＩＳトランジスタの基板と前記第２のＮｃｈＭＩＳトランジスタの基板を前記第２のＮｃｈＭＩＳトランジスタのゲートに接続することを特徴とする請求項１乃至請求項６のいずれかに記載の半導体集積回路装置。
  8. さらに、前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値以下の閾値電圧を有するか、もしくはディプレッション型の第２のＮｃｈＭＩＳトランジスタを備え、
    前記第１のＮｃｈＭＩＳトランジスタのドレインに前記第２のＮｃｈＭＩＳトランジスタのソースを接続するとともに、ソースに前記低電位側電源線を接続し、
    前記第２のＮｃｈＭＩＳトランジスタのドレインに前記第２の疑似電源線を接続し、
    前記第１のＮｃｈＭＩＳトランジスタの基板と前記第２のＮｃｈＭＩＳトランジスタの基板を前記第１のＮｃｈＭＩＳトランジスタのゲートに接続することを特徴とする請求項１乃至請求項７のいずれかに記載の半導体集積回路装置。
  9. 前記第１の疑似電源線が高電位側電源線に接続されることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
  10. 複数のＮｃｈＭＩＳトランジスタと複数のＰｃｈＭＩＳトランジスタからなる論理回路と、
    前記論理回路の高電位側電源端子部に接続された第１の疑似電源線と、
    前記論理回路の低電位側電源端子部に接続された第２の疑似電源線と、
    前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値より小さい閾値電圧を有するか、もしくはディプレッション型の第１のＰｃｈＭＩＳトランジスタとを備え、
    前記第２のＰｃｈＭＩＳトランジスタのドレインに前記第１の疑似電源線を接続するとともに、ソースに高電位側電源線を接続し、ゲートにはハイレベルが前記高電位側電源線の電位より高い電圧を、ローレベルが前記高電位側電源線の電位より低い電圧を印加することを特徴とする半導体集積回路装置。
  11. 複数のＮｃｈＭＩＳトランジスタと複数のＰｃｈＭＩＳトランジスタからなる論理回路と、
    前記論理回路の高電位側電源端子部に接続された第１の疑似電源線と、
    前記論理回路の低電位側電源端子部に接続された第２の疑似電源線と、
    第１のＰｃｈＭＩＳトランジスタとを備え、
    前記第１のＰｃｈＭＩＳトランジスタのドレインに前記第１の疑似電源線を接続するとともに、ソースに高電位側電源線を接続し、ゲートと基板を電気的に接続することを特徴とする請求項１０記載の半導体集積回路装置。
  12. 前記第１のＰｃｈＭＩＳトランジスタの閾値電圧の絶対値が、前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値より大きく、かつ、前記第１のＰｃｈＭＩＳトランジスタのゲートに印加する信号のローレベルが前記低電位側電源線の電位以下、ハイレベルが前記高電位側電源線の電位と同じであることを特徴とする請求項１０又は請求項１１に記載の半導体集積回路装置。
  13. 前記第１のＰｃｈＭＩＳトランジスタの閾値電圧の絶対値が、前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値以下か、もしくはディプレッション型であり、かつ、前記第１のＰｃｈＭＩＳトランジスタのゲートに印加する信号のハイレベルが前記高電位側電源線の電位より高く、ローレベルが前記高電位側電源線の電位より低いことを特徴とする請求項１０又は請求項１１に記載の半導体集積回路装置。
  14. 前記第１のＰｃｈＭＩＳトランジスタのゲートに、ローレベルとして低電位側電源線の電位以下の電圧の信号を印加することを特徴とする請求項１０乃至請求項１３のいずれかに記載の半導体集積回路装置。
  15. さらに、前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値以下の閾値電圧を有するか、もしくはディプレッション型の第２のＰｃｈＭＩＳトランジスタとを備え、
    前記第１のＮｃｈＭＩＳトランジスタのドレインと前記第１の疑似電源線間に、前記第２のＰｃｈＭＩＳトランジスタを接続し、前記第２のＰｃｈＭＩＳトランジスタのゲートと基板を電気的に接続することを特徴とする請求項１０乃至請求項１４のいずれかに記載の半導体集積回路装置。
  16. さらに、前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値以下の閾値電圧を有するか、もしくはディプレッション型の第２のＰｃｈＭＩＳトランジスタを備え、
    前記第１のＰｃｈＭＩＳトランジスタのドレインに前記第２のＰｃｈＭＩＳトランジスタのソースを接続するとともに、ソースに前記高電位側電源線を接続し、
    前記第２のＰｃｈＭＩＳトランジスタのドレインに前記第１の疑似電源線を接続し、
    前記第１のＰｃｈＭＩＳトランジスタの基板と前記第２のＰｃｈＭＩＳトランジスタの基板を前記第２のＰｃｈＭＩＳトランジスタのゲートに接続することを特徴とする請求項１０乃至請求項１５のいずれかに記載の半導体集積回路装置。
  17. さらに、前記論理回路のＭＩＳトランジスタの閾値電圧の絶対値以下の閾値電圧を有するか、もしくはディプレッション型の第２のＰｃｈＭＩＳトランジスタを備え、
    前記第１のＰｃｈＭＩＳトランジスタのドレインに前記第２のＰｃｈＭＩＳトランジスタのソースを接続するとともに、ソースに前記高電位側電源線を接続し、
    前記第２のＰｃｈＭＩＳトランジスタのドレインに前記第１の疑似電源線を接続し、
    前記第１のＰｃｈＭＩＳトランジスタの基板と前記第２のＰｃｈＭＩＳトランジスタの基板を前記第１のＰｃｈＭＩＳトランジスタのゲートに接続することを特徴とする請求項１０乃至請求項１６のいずれかに記載の半導体集積回路装置。
  18. 前記第２の疑似電源線が低電位側電源線に接続されることを特徴とする請求項１０又は請求項１１に記載の半導体集積回路装置。
  19. 前記論理回路は、初期状態の時に出力がローレベルとなる第１の論理回路と、初期状態の時に出力がハイレベルとなる第２の論理回路とを備え、
    前記第１の論理回路の高電位側電源端子部を前記第１の疑似電源線に接続し、前記第１の論理回路の低電位側電源端子部を低電位側電源線に接続するとともに、
    前記第２の論理回路の高電位側電源端子部を前記高電位側電源線に接続し、前記第２の論理回路の低電位側電源端子部を前記第２の疑似電源線に接続することを特徴とする請求項１乃至請求項１８のいずれかに記載の半導体集積回路装置。
  20. 前記論理回路は、クリティカルパスのゲート回路は第１の閾値電圧を有するＮｃｈＭＩＳトランジスタ及び第２の閾値電圧を有するＰｃｈＭＩＳトランジスタにより構成され、
    クリティカルパスでないゲート回路は前記第１の閾値電圧の絶対値より高い閾値電圧の絶対値を有するＮｃｈＭＩＳトランジスタ及び前記第２の閾値電圧の絶対値より高い閾値電圧の絶対値を有するＰｃｈＭＩＳトランジスタにより構成され、
    前記クリティカルパスのゲート回路の高電位側電源端子部を前記第１の疑似電源線に接続し、前記クリティカルパスのゲート回路の低電位側電源端子部を前記第２の疑似電源線に接続することを特徴とする請求項１乃至請求項１９のいずれかに記載の半導体集積回路装置。
  21. 前記論理回路は、ＰｃｈＭＩＳトランジスタの基板、及び／又はＮｃｈＭＩＳトランジスタの基板に接続され、
    前記第１又は第２のＮｃｈＭＩＳトランジスタ又は前記第１又は第２のＰｃｈＭＩＳトランジスタのいずれかのＭＩＳトランジスタが導通状態において、前記論理回路のＰｃｈＭＩＳトランジスタ、ＮｃｈＭＩＳトランジスタの閾値電圧を高く、又は低くする電圧を供給可能な基板端子を有することを特徴とする請求項１乃至請求項２０のいずれかに記載の半導体集積回路装置。
  22. 前記第１又は第２のＮｃｈＭＩＳトランジスタ又は前記第１又は第２のＰｃｈＭＩＳトランジスタのいずれかのＭＩＳトランジスタのゲートと基板間に電流リミッタを接続することを特徴とする請求項１乃至請求項２１のいずれかに記載の半導体集積回路装置。
  23. 前記電流リミッタは、双方向のソースフォロワにより構成されることを特徴とする請求項２２記載の半導体集積回路装置。
  24. 前記電流リミッタは、アナログスイッチにより構成されることを特徴とする請求項２２記載の半導体集積回路装置。
  25. 前記第１のＮｃｈＭＩＳトランジスタ又は前記第１のＰｃｈＭＩＳトランジスタが、ＳＯＩ(Silicon on Insulator)構造のシリコン基板上に形成されていることを特徴とする請求項１乃至請求項２４いずれかに記載の半導体集積回路装置。
  26. 全ての前記ＭＩＳトランジスタが、ＳＯＩ構造のシリコン基板上に形成されていることを特徴とする請求項１乃至請求項２５いずれかに記載の半導体集積回路装置。
  27. 電源装置と、前記電源装置の電力制御機能を有する半導体集積回路装置とを備える電子装置であって、
    前記半導体集積回路装置は、請求項１乃至請求項２６のいずれかに記載の半導体集積回路装置により構成されることを特徴とする電子装置。
JP2006025124A 2006-02-01 2006-02-01 半導体集積回路装置及び電子装置 Pending JP2007208004A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2006025124A JP2007208004A (ja) 2006-02-01 2006-02-01 半導体集積回路装置及び電子装置
KR1020070004698A KR20070079297A (ko) 2006-02-01 2007-01-16 반도체 집적 회로 장치 및 전자 장치
US11/627,654 US7598802B2 (en) 2006-02-01 2007-01-26 Semiconductor integrated circuit apparatus and electronic apparatus
TW096103687A TW200739878A (en) 2006-02-01 2007-02-01 Semiconductor integrated circuit apparatus and electronic apparatus
CNA2007100079691A CN101013889A (zh) 2006-02-01 2007-02-01 半导体集成电路装置及电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006025124A JP2007208004A (ja) 2006-02-01 2006-02-01 半導体集積回路装置及び電子装置

Publications (1)

Publication Number Publication Date
JP2007208004A true JP2007208004A (ja) 2007-08-16

Family

ID=38321463

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006025124A Pending JP2007208004A (ja) 2006-02-01 2006-02-01 半導体集積回路装置及び電子装置

Country Status (5)

Country Link
US (1) US7598802B2 (ja)
JP (1) JP2007208004A (ja)
KR (1) KR20070079297A (ja)
CN (1) CN101013889A (ja)
TW (1) TW200739878A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080878A (ja) * 2011-10-05 2013-05-02 Fujitsu Semiconductor Ltd 半導体装置
WO2021070835A1 (ja) * 2019-10-09 2021-04-15 Ｊｆｅスチール株式会社 抵抗スポット溶接方法および溶接部材の製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006237564A (ja) * 2005-01-31 2006-09-07 Renesas Technology Corp 半導体装置及びその製造方法並びに半導体集積回路
JP2006237388A (ja) * 2005-02-25 2006-09-07 Matsushita Electric Ind Co Ltd 半導体集積回路及び半導体集積回路の制御方法及び信号伝送回路
JP4191214B2 (ja) * 2006-08-01 2008-12-03 エルピーダメモリ株式会社 半導体装置
JP2008091406A (ja) * 2006-09-29 2008-04-17 Matsushita Electric Ind Co Ltd 半導体集積回路のレイアウト方法
US8294510B2 (en) * 2006-12-26 2012-10-23 Renesas Electronics Corporation CMOS circuit and semiconductor device with multiple operation mode biasing
JP2008192841A (ja) * 2007-02-05 2008-08-21 Matsushita Electric Ind Co Ltd 半導体集積回路
JP5635728B2 (ja) * 2008-09-12 2014-12-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置、及びテスト方法
JP2010171508A (ja) * 2009-01-20 2010-08-05 Renesas Technology Corp 半導体集積回路装置
JP5575405B2 (ja) * 2009-01-22 2014-08-20 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
FR2964794A1 (fr) * 2010-09-14 2012-03-16 St Microelectronics Sa Circuit de polarisation dynamique du substrat d'un transistor
US20130339768A1 (en) * 2012-06-13 2013-12-19 Chiu-Ming LEE Ip power controller
CN102931972B (zh) 2012-11-14 2014-12-24 中国电子科技集团公司第二十四研究所 Cmos输入缓冲器
US9300293B2 (en) * 2013-05-14 2016-03-29 Advanced Micro Devices, Inc. Fault detection for a distributed signal line
US9496871B1 (en) 2014-08-18 2016-11-15 Xilinx, Inc. Programmable power reduction technique using transistor threshold drops
KR20180127776A (ko) * 2017-05-22 2018-11-30 에스케이하이닉스 주식회사 전원 게이팅 회로를 포함하는 반도체 장치 및 이의 리페어 방법
KR20180135628A (ko) * 2017-06-13 2018-12-21 에스케이하이닉스 주식회사 전원 게이팅 회로를 포함하는 반도체 장치
CN109802663A (zh) * 2019-01-09 2019-05-24 帝奥微电子有限公司 具有负电压处理能力以及恒定导通阻抗的模拟开关
JP7350644B2 (ja) * 2019-12-04 2023-09-26 キオクシア株式会社 出力回路
CN116027842B (zh) * 2023-03-24 2023-06-23 长鑫存储技术有限公司 功率控制电路、存储器及电子设备

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3112047B2 (ja) 1991-11-08 2000-11-27 株式会社日立製作所 半導体集積回路
KR100254134B1 (ko) 1991-11-08 2000-04-15 나시모토 류우조오 대기시 전류저감회로를 가진 반도체 집적회로
US5486774A (en) 1991-11-26 1996-01-23 Nippon Telegraph And Telephone Corporation CMOS logic circuits having low and high-threshold voltage transistors
JP2631335B2 (ja) 1991-11-26 1997-07-16 日本電信電話株式会社 論理回路
US5821769A (en) * 1995-04-21 1998-10-13 Nippon Telegraph And Telephone Corporation Low voltage CMOS logic circuit with threshold voltage control
JP3314185B2 (ja) 1995-05-26 2002-08-12 日本電信電話株式会社 電力制御機能を有する論理回路
JP3633061B2 (ja) * 1995-10-19 2005-03-30 三菱電機株式会社 半導体集積回路装置
KR100466457B1 (ko) * 1995-11-08 2005-06-16 마츠시타 덴끼 산교 가부시키가이샤 신호전송회로,신호수신회로및신호송수신회로,신호전송방법,신호수신방법및신호송수신방법과반도체집적회로및그제어방법
US5973552A (en) * 1996-11-04 1999-10-26 Mosaid Technologies Incorporated Power savings technique in solid state integrated circuits
JP3544096B2 (ja) 1997-03-26 2004-07-21 東京大学長 半導体集積回路装置
US20020000872A1 (en) * 1998-09-11 2002-01-03 Yibin Ye Method and apparatus for reducing standby leakage current using a leakage control transistor that receives boosted gate drive during an active mode
US6759873B2 (en) * 2001-05-22 2004-07-06 The Board Of Trustees Of The University Of Illinois Reverse biasing logic circuit
US6946901B2 (en) * 2001-05-22 2005-09-20 The Regents Of The University Of California Low-power high-performance integrated circuit and related methods
JP4910259B2 (ja) * 2001-07-25 2012-04-04 日本テキサス・インスツルメンツ株式会社 半導体集積回路
JP2003051548A (ja) * 2001-08-06 2003-02-21 Sharp Corp 半導体集積回路装置およびそれを用いた携帯端末
JP3522248B2 (ja) * 2001-10-15 2004-04-26 ローム株式会社 半導体集積回路装置
JP3688672B2 (ja) * 2002-09-26 2005-08-31 株式会社東芝 半導体集積回路
JP2006270027A (ja) 2005-02-24 2006-10-05 Matsushita Electric Ind Co Ltd 半導体装置および相補形ｍｉｓ論理回路
JP2009500959A (ja) * 2005-07-08 2009-01-08 ズィーモス テクノロジー，インコーポレイテッド ソース・トランジスター構成及び制御方法
JP4764086B2 (ja) 2005-07-27 2011-08-31 パナソニック株式会社 半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080878A (ja) * 2011-10-05 2013-05-02 Fujitsu Semiconductor Ltd 半導体装置
WO2021070835A1 (ja) * 2019-10-09 2021-04-15 Ｊｆｅスチール株式会社 抵抗スポット溶接方法および溶接部材の製造方法

Also Published As

Publication number Publication date
TW200739878A (en) 2007-10-16
US7598802B2 (en) 2009-10-06
CN101013889A (zh) 2007-08-08
US20070176673A1 (en) 2007-08-02
KR20070079297A (ko) 2007-08-06

Similar Documents

Publication Publication Date Title
JP2007208004A (ja) 半導体集積回路装置及び電子装置
JP5306094B2 (ja) 基準電圧回路及び電子機器
US7710182B2 (en) Reliable level shifter of ultra-high voltage device used in low power application
US7362136B2 (en) Dual voltage single gate oxide I/O circuit with high voltage stress tolerance
US7554361B2 (en) Level shifter and method thereof
JP2007150761A (ja) 半導体集積回路及びリーク電流低減方法
JP3544096B2 (ja) 半導体集積回路装置
US20090315118A1 (en) Transmission gate with body effect compensation circuit
JP3701942B2 (ja) レベル変換回路
US8704591B1 (en) High-voltage tolerant biasing arrangement using low-voltage devices
US10186958B2 (en) Input-output circuits
US20060087340A1 (en) Voltage tolerant protection circuit for input buffer
US6377086B1 (en) Low power dual-voltage sense circuit buffer
JP3492765B2 (ja) レベル変換回路
US9018986B2 (en) Output buffers
JP2013090278A (ja) 出力回路
US7514960B2 (en) Level shifter circuit
US6222387B1 (en) Overvoltage tolerant integrated circuit input/output interface
US6194944B1 (en) Input structure for I/O device
US10601405B2 (en) Buffer circuit
JPH1032481A (ja) 論理回路
US20240297650A1 (en) Input/output circuit
TWI769003B (zh) 具有自適應機制的電壓轉換電路
US6731156B1 (en) High voltage transistor protection technique and switching circuit for integrated circuit devices utilizing multiple power supply voltages
US6771113B1 (en) Five volt tolerant and fail safe input scheme using source follower configuration