JP2006237564A - 半導体装置及びその製造方法並びに半導体集積回路 - Google Patents
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Abstract
【課題】ソース領域、ドレイン領域に寄生する接合容量を低減し、配線に寄生する容量を低減する。
【解決手段】PMOSトランジスタQP1のドレイン領域として機能するP型不純物層P13にY方向で接する分離領域には、FTI構造が採用される。ボディ領域として機能するN型不純物層N14,N15,N16にはそれぞれN型不純物層N17,N18,N19を介して、更にいずれもN型不純物層NLを介して高電位線VDLに接続される。N型不純物層N17,N18,N19はPTI領域においてSOI基板の絶縁層と、素子分離絶縁膜との間に設けられる。
【選択図】図1
【解決手段】PMOSトランジスタQP1のドレイン領域として機能するP型不純物層P13にY方向で接する分離領域には、FTI構造が採用される。ボディ領域として機能するN型不純物層N14,N15,N16にはそれぞれN型不純物層N17,N18,N19を介して、更にいずれもN型不純物層NLを介して高電位線VDLに接続される。N型不純物層N17,N18,N19はPTI領域においてSOI基板の絶縁層と、素子分離絶縁膜との間に設けられる。
【選択図】図1
Description
この発明は素子分離技術に関し、特にSOI(Silicon On Insulator)基板において形成されるMIS(Metal Insulator Semiconductor)トランジスタについての素子分離に関する。
複数のMISトランジスタ(例えばMOSトランジスタ)同士を分離する素子分離技術には、絶縁膜を用いた素子分離が知られている。当該素子分離用の絶縁膜はMOSトランジスタが形成される半導体基板の表面からの処理によって形成される。
いわゆるバルク型のMOSトランジスタ、即ち半導体基板の表面において高濃度不純物層が限定的に形成されてソース領域やドレイン領域が形成されたMOSトランジスタの場合、半導体基板のうちソース領域とドレイン領域との間に残置された領域は、半導体基板の表面にも連結している。よっていわゆるバックゲートの電位(ゲートと対向した位置でチャネルが形成可能な半導体層)は、半導体基板の表面側から容易に制御することができた。
しかしながら、SOI基板における半導体層は一般に薄く、ソース領域やドレイン領域、素子分離用の絶縁膜はいわゆる埋込絶縁層にまで達して形成される。よってソース領域及びドレイン領域に挟まれて埋込絶縁層とは反対側でゲート電極と対向する、いわゆるボディ領域の電位を容易に固定するために、素子分離用の絶縁膜を埋込絶縁層から離隔する技術が提案されている。例えば、素子分離用の絶縁膜と埋込絶縁層との間に設けられた不純物領域を介して、ボディ領域の電位が制御される。このような技術は例えば特許文献1〜4や非特許文献1に紹介されている。
しかしながら、単に素子分離用の絶縁膜を埋込絶縁層から離隔した場合、ソース領域やドレイン領域と、素子分離用の絶縁膜と埋込絶縁層との間に残置する不純物層との間でpn接合が形成され、ここに静電容量が発生するという問題点があった。これはソース領域やドレイン領域の寄生容量を増大させてしまう。
またソース領域やドレイン領域と接続される配線や、ゲート電極は、素子分離用の絶縁膜上にも敷設される。この場合、素子分離用の絶縁膜と埋込絶縁層との間に残置する不純物層は当該配線の寄生容量の増大に寄与してしまう。
この発明は上記の問題点を解決するためになされたもので、ソース領域、ドレイン領域に寄生する接合容量を低減し、配線に寄生する容量を低減する技術を提供することを目的とする。
この発明にかかる半導体装置は、複数のMISトランジスタと、前記MISトランジスタを相互に分離する素子分離絶縁膜とを備える。前記MISトランジスタは絶縁層上に設けられた半導体層において形成され、各々が少なくとも一つのゲート電極と、いずれも前記絶縁層にまで到達するソース領域、ドレイン領域及びボディ領域を有する。前記素子分離絶縁膜は前記MISトランジスタを相互に分離する。前記ボディ領域は前記ソース領域及び前記ドレイン領域に挟まれ、前記絶縁層とは反対側で前記ゲート電極と対向する。前記半導体層の厚み方向と、前記MISトランジスタにおいて前記ゲート電極が延在する第1方向とのいずれにも垂直な第2方向において、異なるトランジスタ間での前記ソース領域と前記ドレイン領域との間の前記素子分離絶縁膜が前記絶縁層に迄到達する。
この発明にかかる半導体装置の製造方法は、(a)絶縁層および前記絶縁層上に設けられた半導体層を有する半導体基板を準備する工程と、(b)前記半導体層の上方にシリコン窒化膜を形成する工程と、(c)フォトリソグラフィ技術により前記シリコン窒化膜をパターニングする工程と、(d)パターニングされた前記シリコン窒化膜をマスクとしつつ、前記半導体層を前記絶縁層に迄到達しない深さでエッチングする工程と、(e)パターニングされた前記シリコン窒化膜上およびエッチングされた前記半導体層上方にフォトレジストを形成し、前記フォトレジストをパターニングする工程と、(f)パターニングされた前記フォトレジストおよび前記シリコン窒化膜をマスクとしつつ、エッチングされた前記半導体層の一部を前記絶縁層に迄到達する深さでさらにエッチングする工程と、(g)前記半導体層の、前記絶縁層に迄到達しない深さでエッチングされた部分および前記絶縁層に迄到達する深さでエッチングされた部分の双方に絶縁膜を埋め込んで、素子分離絶縁膜を形成する工程とを備える。
この発明にかかる半導体装置によれば、ソース領域、ドレイン領域の第2方向側には不純物層が存在しないので、これらに寄生する接合容量を低減する。また一のトランジスタのソース領域と、当該一のトランジスタに対して第2方向に隣接する他のトランジスタのドレイン領域との間で、絶縁層とは反対側で敷設される配線に寄生する容量を低減する。
また、この発明にかかる半導体装置の製造方法によれば、シリコン窒化膜をマスクとしつつ、半導体層を絶縁層に迄到達しない深さでエッチングし、その後、フォトレジストおよびシリコン窒化膜をマスクとしつつ、エッチングされた半導体層の一部を絶縁層に迄到達する深さでさらにエッチングする。そして、エッチングされた部分に絶縁膜を埋め込んで、素子分離絶縁膜を形成する。これにより、絶縁層に迄到達しない素子分離絶縁膜と絶縁層に迄到達する素子分離絶縁膜とを形成することができる。また、絶縁層に迄到達する深さでのエッチング時には、フォトレジストおよびシリコン窒化膜の双方をマスクとするので、フォトレジストのパターニングずれが生じた場合であっても、絶縁層に迄到達する素子分離絶縁膜を不用意に拡大することがない。
実施の形態1.
図1乃至図3は相まって、本発明の実施の形態1にかかる素子分離技術を例示する平面図である。図4は図1乃至図3の連結を示す概念図である。図1と図2とは仮想線I−Iにおいて、図2と図3とは仮想線II-IIにおいて、それぞれ連結して平面図の全体を構成する。
図1乃至図3は相まって、本発明の実施の形態1にかかる素子分離技術を例示する平面図である。図4は図1乃至図3の連結を示す概念図である。図1と図2とは仮想線I−Iにおいて、図2と図3とは仮想線II-IIにおいて、それぞれ連結して平面図の全体を構成する。
図1乃至図3においては、図中の下側から上側に向かう方向(X方向の正の方向)に対して順に、低電位線VSL、NMOSトランジスタ群、PMOSトランジスタ群、高電位線VDLが配列されたゲートアレイが示されている。これらの低電位線、高電位線、NMOSトランジスタ群、PMOSトランジスタ群はいずれもSOI基板(図示されない)において形成されている。但し本発明の適用は、ゲートアレイに限定されるものではない。
低電位線VSL及び高電位線VDLのいずれも、図中の左から右へ向かう方向(Y方向の正の方向)に沿って延在する本線と、X方向に沿って延在する支線とを有している。低電位線VSLの本線が設けられる位置及び高電位線VDLの本線が設けられる位置では、SOI基板にはそれぞれP型不純物層PL及びN型不純物層NLが形成されている。そして低電位線VSLの本線とP型不純物層PL、高電位線VDLの本線とN型不純物層NLは、それぞれ相互にコンタクトホール(図中、四角で囲まれた×印で示す)によって接続される。
NMOSトランジスタやPMOSトランジスタにおいてゲート電極が延在する方向をX方向とし、これに垂直な方向をY方向として図示している。但しX方向もY方向も、SOI基板の絶縁層の厚み方向に対して垂直である。
図1において図中の上側にはP型不純物層P10,P11,P12,P13がこの順にY方向の正の方向に沿って配列されている。そしてY方向に関して、P型不純物層P10,P11,P12,P13の間に、N型不純物層N14,N15,N16が挟まってX方向に延在して設けられている。同様に、図中の下側にはN型不純物層N10,N11,N12,N13がこの順に図中のY方向の正の方向に沿って配列されている。そしてY方向に関して、N型不純物層N10,N11,N12,N13の間に、P型不純物層P14,P15,P16が挟まってX方向に延在して設けられている。P型不純物層P10〜P16及びN型不純物層N10〜N16はSOI層(図示しない)を厚み方向に貫通して形成される。これらが図1で示された位置は、SOI層で露出した位置を示している。
ゲート電極G1はN型不純物層N14,N15,N16、P型不純物層P14,P15,P16と対向してX方向に延在する部分と、これらと連結してY方向に延在する部分とを有している。ゲート電極G1のY方向に延在する部分は、コンタクトホールを介して、ゲート電極G1よりもSOI基板から離れた配線L11と接続される。
P型不純物層P10,P12はコンタクトホールを介して高電位線VDLの支線と、N型不純物層N10,N12はコンタクトホールを介して低電位線VSLの支線と、それぞれ接続される。P型不純物層P11,P13及びN型不純物層N11,N13は、コンタクトホールを介して、ゲート電極G1よりもSOI基板から離れた配線L12と接続される。
従って、図1においてはP型不純物層P10,P12をソース領域としP型不純物層P11,P13をドレイン領域としN型不純物層N14,N15,N16をボディ領域とするPMOSトランジスタQP1と、N型不純物層N10,N12をソース領域としN型不純物層N11,N13をドレイン領域としP型不純物層P14,P15,P16をボディ領域とするNMOSトランジスタQN1とが、低電位線VSLと高電位線VDLとの間で、配線L12を介して直列接続された構造を有している。これらのPMOSトランジスタQP1と、NMOSトランジスタQN1とは、ゲート電極G1を共有している。
図2において図中の上側にはP型不純物層P21,P22,P23がこの順にY方向の正の方向に沿って配列されている。そしてY方向に関して、P型不純物層P21,P22,P23の間に、N型不純物層N24,N25が挟まってX方向に延在して設けられている。同様に、図中の下側にはN型不純物層N21,N22,N23がこの順に図中のY方向の正の方向に沿って配列されている。そしてY方向に関して、N型不純物層N21,N22,N23の間に、P型不純物層P24,P25が挟まってX方向に延在して設けられている。P型不純物層P21〜P25及びN型不純物層N21〜N25はSOI層を厚み方向に貫通して形成される。これらが図2で示された位置は、SOI層で露出した位置を示している。
ゲート電極G2はN型不純物層N24,N25、P型不純物層P24,P25と対向してX方向に延在する部分と、これらと連結してY方向に延在する部分とを有している。ゲート電極G2のY方向に延在する部分は、コンタクトホールを介して、ゲート電極G2よりもSOI基板から離れた配線L21と接続される。
P型不純物層P21,P23はコンタクトホールを介して高電位線VDLの支線と、N型不純物層N21,N23はコンタクトホールを介して低電位線VSLの支線と、それぞれ接続される。P型不純物層P22及びN型不純物層N22は、コンタクトホールを介して、ゲート電極G2よりもSOI基板から離れた配線L22と接続される。図中二重丸で示された位置には配線L22と更に接続されるべき配線(図示せず)とを相互に接続するビアホールV1が形成される。
従って、図2においてはP型不純物層P21,P23をソース領域としP型不純物層P22をドレイン領域としN型不純物層N24,N25をボディ領域とするPMOSトランジスタQP2と、N型不純物層N21,N23をソース領域としN型不純物層N22をドレイン領域としP型不純物層P24,P25をボディ領域とするNMOSトランジスタQN2とが、低電位線VSLと高電位線VDLとの間で、配線L22を介して直列接続された構造を有している。これらのPMOSトランジスタQP2と、NMOSトランジスタQN2とは、ゲート電極G2を共有している。
また図2において図中の上側にはP型不純物層P31,P32がこの順にY方向の正の方向に沿って配列されている。そしてY方向に関して、P型不純物層P31,P32の間に、N型不純物層N33が挟まってX方向に延在して設けられている。同様に、図中の下側にはN型不純物層N31,N32がこの順に図中のY方向の正の方向に沿って配列されている。そしてY方向に関して、N型不純物層N31,N32の間に、P型不純物層P33が挟まってX方向に延在して設けられている。P型不純物層P31〜P33及びN型不純物層N31〜N33はSOI層を厚み方向に貫通して形成される。これらが図2で示された位置は、SOI層で露出した位置を示している。
ゲート電極G3はN型不純物層N33、P型不純物層P33と対向してX方向に延在する部分と、これらと連結してY方向に延在する部分とを有している。ゲート電極G3のY方向に延在する部分は、コンタクトホールを介して、ゲート電極G3よりもSOI基板から離れた配線L31と接続される。
P型不純物層P31はコンタクトホールを介して高電位線VDLの支線と、N型不純物層N31はコンタクトホールを介して低電位線VSLの支線と、それぞれ接続される。P型不純物層P32及びN型不純物層N32は、コンタクトホールを介して、ゲート電極G3よりもSOI基板から離れた配線L32と接続される。
従って、図2においては更に、P型不純物層P31をソース領域としP型不純物層P32をドレイン領域としN型不純物層N33をボディ領域とするPMOSトランジスタQP3と、N型不純物層N31をソース領域としN型不純物層N32をドレイン領域としP型不純物層P33をボディ領域とするNMOSトランジスタQN3とが、低電位線VSLと高電位線VDLとの間で、配線L32を介して直列接続された構造を有している。これらのPMOSトランジスタQP3と、NMOSトランジスタQN3とは、ゲート電極G3を共有している。
図3において図中の上側にはP型不純物層P41,P42がこの順にY方向の正の方向に沿って配列されている。そしてY方向に関して、P型不純物層P41,P42の間に、N型不純物層N43が挟まってX方向に延在して設けられている。同様に、図中の下側にはN型不純物層N41,N42がこの順に図中のY方向の正の方向に沿って配列されている。そしてY方向に関して、N型不純物層N41,N42の間に、P型不純物層P43が挟まってX方向に延在して設けられている。P型不純物層P41〜P43及びN型不純物層N41〜N43はSOI層を厚み方向に貫通して形成される。これらが図3で示された位置は、SOI層で露出した位置を示している。
ゲート電極G4はN型不純物層N43、P型不純物層P43と対向してX方向に延在する部分と、これらと連結してY方向に延在する部分とを有している。ゲート電極G4のY方向に延在する部分は、コンタクトホールを介して、ゲート電極G4よりもSOI基板から離れた配線L41と接続される。
P型不純物層P41はコンタクトホールを介して高電位線VDLの支線と、N型不純物層N41はコンタクトホールを介して低電位線VSLの支線と、それぞれ接続される。P型不純物層P42及びN型不純物層N42は、コンタクトホールを介して、ゲート電極G4よりもSOI基板から離れた配線L42と接続される。
従って、図3においては、P型不純物層P41をソース領域としP型不純物層P42をドレイン領域としN型不純物層N43をボディ領域とするPMOSトランジスタQP4と、N型不純物層N41をソース領域としN型不純物層N42をドレイン領域としP型不純物層P43をボディ領域とするNMOSトランジスタQN4とが、低電位線VSLと高電位線VDLとの間で、配線L42を介して直列接続された構造を有している。これらのPMOSトランジスタQP4と、NMOSトランジスタQN4とは、ゲート電極G4を共有している。
これらの構造において、N型不純物層、P型不純物層はSOI層の下地となる絶縁層にまで到達して形成されている。そしてボディ領域として機能する不純物層は、これと対向するゲート電極に対して所定の電圧が印加されることにより、SOI基板の絶縁層とは反対側にチャネルが形成される。
また斜線で図示されている部分のみPTI(Partial Trench Isolation)構造が採用されている。それ以外の部分でP型不純物層やN型不純物層が形成されていない部分、即ち斜線も網点も施されていない部分はFTI(Full Trench Isolation)構造が採用されている。PTI構造とは、SOI層の上面(ゲート電極G1〜G4や配線L11〜L42側)にのみ絶縁膜を設け、SOI層が残置する素子分離構造である。FTI構造とは、SOI層が残置せず、SOI層の下地となる絶縁層からその反対側まで絶縁膜が設けられた素子分離構造である。以下ではPTI構造が採用された領域をPTI領域と、FTI構造が採用された領域をFTI領域と、それぞれ称することもある。
図1においてN型不純物層N17,N18,N19及びP型不純物層P17,P18,P19は、PTI領域でSOI層に設けられている。N型不純物層N17はN型不純物層N14,NL及びP型不純物層P10,P11と、N型不純物層N18はN型不純物層N15,NL及びP型不純物層P11,P12と、N型不純物層N19はN型不純物層N16,NL及びP型不純物層P12,P13と、それぞれ接触している。従って、N型不純物層N17,N18,N19はPMOSトランジスタQP1のボディ領域を高電位線VDLに接続する機能を果たしている。
同様に図1において、P型不純物層P17はP型不純物層P14,PL及びN型不純物層N10,N11と、P型不純物層P18はP型不純物層P15,PL及びN型不純物層N11,N12と、P型不純物層P19はP型不純物層P16,PL及びN型不純物層N12,N13と、それぞれ接触して設けられている。従って、P型不純物層P17,P18,P19はNMOSトランジスタQN1のボディ領域を低電位線VSLに接続する機能を果たしている。
しかし、従来の技術のように、PTI領域をPMOSトランジスタQP1やNMOSトランジスタQN1の周囲に広く設けてはおらず、ボディ領域電位を固定するのに必要な領域以外はFTI構造を採用して素子分離している。従って、ソース領域やドレイン領域として機能するP型不純物層P10〜P13、N型不純物層N10〜N13が、その周囲の不純物層との間にpn接合を形成する部分も非常に限定されている。これは従来の技術で問題となっていた素子分離領域での接合容量を実質的に回避する効果を招来する。またゲート電極G1や、配線L11,L12とSOI層との間での寄生容量を低減することができる。
図2においてN型不純物層N26,N27及びP型不純物層P26,P27は、PTI領域でSOI層に設けられている。N型不純物層N26はN型不純物層N24,NL及びP型不純物層P21,P22と、N型不純物層N27はN型不純物層N25,NL及びP型不純物層P22,P23と、それぞれ接触している。従って、N型不純物層N26,N27はPMOSトランジスタQP2のボディ領域を高電位線VDLに接続する機能を果たしている。
同様に図2において、P型不純物層P26はP型不純物層P24,PL及びN型不純物層N21,N22と、P型不純物層P27はP型不純物層P25,PL及びN型不純物層N22,N23と、それぞれ接触して設けられている。従って、P型不純物層P26,P27はNMOSトランジスタQN2のボディ領域を低電位線VSLに接続する機能を果たしている。
また図2においてN型不純物層N34及びP型不純物層P34は、PTI領域でSOI層に設けられている。N型不純物層N34はN型不純物層N33,NL及びP型不純物層P31,P32と接触している。従って、N型不純物層N34はPMOSトランジスタQP3のボディ領域を高電位線VDLに接続する機能を果たしている。
同様に図2において、P型不純物層P34はP型不純物層P33,PL及びN型不純物層N31,N32と接触して設けられている。従って、P型不純物層P34はNMOSトランジスタQN3のボディ領域を低電位線VSLに接続する機能を果たしている。
しかし、従来の技術のように、PTI領域をPMOSトランジスタQP2,QP3やNMOSトランジスタQN2,QN3の周囲に広く設けてはいないので、ソース領域やドレイン領域として機能するP型不純物層P21〜P23,P31,P32、N型不純物層N21〜N23,N31,N32が、その周囲の不純物層との間にpn接合を形成する部分も非常に限定されている。これは従来の技術で問題となっていた素子分離領域での接合容量を実質的に回避する効果を招来する。またゲート電極G2,G3や、配線L21,L22,L31,L32とSOI層との間での寄生容量を低減することができる。
またビアホールV1と接続される配線(図示せず)あるいは配線L22の延長がもし、Y方向について隣接して分離されるPMOSトランジスタQP2,QP3の間でX方向に延在して敷設された場合であっても、これらの配線の直下には半導体層が存在せず、これらの配線とSOI層との間での寄生容量を低減することができる。同様に、これらの配線がもし、Y方向について隣接して分離されるNMOSトランジスタQN2,QN3の間でX方向に延在して敷設された場合であっても、これらの配線とSOI層との間での寄生容量を低減することができる。
また図3においてN型不純物層N44及びP型不純物層P44は、PTI領域でSOI層に設けられている。N型不純物層N44はN型不純物層N43,NL及びP型不純物層P41,P42と接触している。従って、N型不純物層N44はPMOSトランジスタQP4のボディ領域を高電位線VDLに接続する機能を果たしている。
同様に図3において、P型不純物層P44はP型不純物層P43,PL及びN型不純物層N41,N42と接触して設けられている。従って、P型不純物層P44はNMOSトランジスタQN4のボディ領域を低電位線VSLに接続する機能を果たしている。
しかし、従来の技術のように、PTI領域をPMOSトランジスタQP4やNMOSトランジスタQN4の周囲に広く設けてはいないので、ソース領域やドレイン領域として機能するP型不純物層P41,P42、N型不純物層N41,N42が、その周囲の不純物層との間にpn接合を形成する部分も非常に限定されている。これは従来の技術で問題となっていた素子分離領域での接合容量を実質的に回避する効果を招来する。またゲート電極G4や、配線L41,L42とSOI層との間での寄生容量を低減することができる。
PTI構造及びFTI構造をより詳細に説明するため、図5、図6、図7、図8として、それぞれ図1の位置5−5’,6−6’,7−7’,8−8’における断面矢視図を示した。図5の左端及び右端は図1の位置5,5’に、図6の左端及び右端は図1の位置6,6’に、図7の左端及び右端は図1の位置7,7’に、図8の左端及び右端は図1の位置8,8’に、それぞれ対応している。
いずれの図においてもSOI基板の絶縁層102が基板101上に設けられている。例えば基板101は半導体で構成され、例えば絶縁層102は酸化膜等の埋込絶縁膜である。例えば絶縁層102とその上に設けられるSOI層との厚さの合計は約270nmである。また、いずれの図においても層間絶縁膜や他の配線は適宜省略されている。
図5を参照して、ゲート電極G1はゲート絶縁膜104を介してP型不純物層P15,P16と対峙しており、側面にはサイドウォール105が設けられている。図5において右端は位置5’に対応しており、FTI構造が採用されて素子分離絶縁膜103がN型不純物層N11,N12,N13やP型不純物層P15,P16が形成されるSOI層を貫通して設けられている。素子分離絶縁膜103は絶縁層102に迄到達している。また低電位線VSLの支線もN型不純物層N12の上方に現れている(実際には層間絶縁膜を介してN型不純物層N12上に設けられる)。
配線L22について説明したように、FTI構造が採用された位置において配線が敷設されても、当該配線とSOI層との間の静電容量は小さくなる。よって配線の寄生容量に起因する信号遅延を小さくすることができる。また、ドレイン領域として機能するN型不純物層N13が隣接する素子分離絶縁膜103は絶縁層102に迄到達しているので、この部分で接合容量が生じることは実質的に回避できる。
図6を参照して、ゲート電極G1、低電位線VSLの支線は素子分離絶縁膜103の上方に形成されている。ここでサイドウォールは省略し、ゲート絶縁膜は素子分離絶縁膜103に含めている。図6において左端及び右端はそれぞれ位置6,6’に対応しており、FTI構造が採用されている。また低電位線VSLの支線の直下においてもFTI構造が採用されている。一方、P型不純物層P18,P19が設けられている位置ではPTI構造が採用されており、素子分離絶縁膜103がSOI層の上方のみに設けられている。そして素子分離絶縁膜103の下方(絶縁層102側)にはP型不純物層P18,P19が残置している。
PTI領域での素子分離絶縁膜103の厚さは、例えばソース領域やドレイン領域として機能する不純物層のエクステンション部(ソース領域やドレイン領域として機能する不純物層のうち、ゲート電極の下方へと延びる浅い不純物領域)よりも深く、例えば90nmである。
図6に関して紙面手前側からはP型不純物層PLがP型不純物層P18,P19と接触し、紙面奥側からはP型不純物層P15,P16がそれぞれP型不純物層P18,P19と接触し、P型不純物層PLはコンタクトホールを介して低電位線VSLと接続される。図7に示されるように、PTI領域では素子分離絶縁膜103の下方にP型不純物層P19が形成され、これを介してP型不純物層PLがP型不純物層P16と接続される。
よってNMOSトランジスタQN1のボディ領域として機能するP型不純物層P15,P16は低電位線VSLによって電位が固定される。図示されないが、NMOSトランジスタQN1のボディ領域として機能するP型不純物層P14もP型不純物層PL及びPTI領域でのP型不純物層P17を介して低電位線VSLに接続され、その電位が固定される。但し、N型不純物層N10〜N13の周囲でのPTI領域はボディ領域電位の固定に必要な領域に限っているため、低電位線VSLの支線の直下にはFTI構造が採用されている。例えば図8に示されるように、FTI構造が採用されている位置ではN型不純物層N11は他の不純物層とpn接合を形成することがないので、接合容量を低減することができる。
上述のようにPTI領域は、ボディ領域近傍に限定することが望ましい。具体的にはY方向についてのPTI領域の幅を、例えばゲート電極のサイドウォールの端部同士と同じ幅にする。通常、エクステンション部はサイドウォールの下方に形成されているので、このような幅にPTI領域を設定することにより、PTI領域での不純物領域をボディ領域に確実に接触させることができる。
より詳細に例示すると、図5においてゲート電極G1のX方向に沿った側面の両方にはサイドウォール105が形成されている。そしてソース領域として機能するN型不純物領域N12と、ドレイン領域として機能するN型不純物領域N11はサイドウォール105と対向する位置でエクステンション部を有している。そしてボディ領域として機能するP型不純物領域P15の近傍における素子分離絶縁膜103のY方向に沿った幅を、Y方向に沿って一方のサイドウォール105の端部からゲート電極G1を経由して他方のサイドウォール105の端部に至るまでの幅に設定する。
あるいは、ボディ領域の電位を固定するためにPTI領域に設けられた不純物領域の抵抗を小さくしつつも、PTI領域の上方で延在するゲート電極の寄生容量をも低減するために、ボディ領域に接触したPTI領域のY方向についての幅を、ボディ領域の端部からソース領域やドレイン領域に所定幅だけ広げた幅に選定することも望ましい。この所定幅が小さいほど寄生容量を低減することができるので、デザインルールで許容される最小幅にこの所定幅を設定することが望ましい。
実施の形態2.
図3に示されるように、トランジスタQP4,QN4のゲート幅は、トランジスタQP1〜QP3,QN1〜QN3のゲート幅よりも狭い。トランジスタQP4,QN4の両方に使用されるゲート電極G4の抵抗を小さくするためには、トランジスタQP4,QN4同士をX方向について近づけて配置することが望ましい。
図3に示されるように、トランジスタQP4,QN4のゲート幅は、トランジスタQP1〜QP3,QN1〜QN3のゲート幅よりも狭い。トランジスタQP4,QN4の両方に使用されるゲート電極G4の抵抗を小さくするためには、トランジスタQP4,QN4同士をX方向について近づけて配置することが望ましい。
しかしながらかかる配置により、PTI領域でのN型不純物層N44、P型不純物層P44はX方向に長く配置されてしまう。N型不純物層N44は、X方向においてN型不純物層NL,N43の間に介在して隣接するので、X方向に電流が流れる。P型不純物層P44も同様である。従ってPTI領域のY方向についての幅を広げることが、ボディ領域の電位を固定するための不純物領域の抵抗を低減する観点からは望ましい。
しかしながらPTI領域のY方向についての幅を単に大きくすれば、接合容量の増大を招く。具体的には例えば、図3において、N型不純物層N44を単に矩形のままY方向の幅を広げれば、これとP型不純物領域P41,P42との間に生じる接合容量を不要に増大させてしまうし、高電位線VDLの支線との間にも不要な寄生容量を発生させてしまう。
そこで、ソース領域やドレイン領域と接触する部分の幅は狭いままで、そこから離れた位置からPTI領域のY方向の幅を広げれば、接合容量を不要に増大させることなく、上記の不純物領域の抵抗を低減できる。更には高電位線VDLの支線が形成されている位置にはPTI領域を広げないことが望ましい。高電位線VDLにおける寄生容量の増大を回避するためである。
図9は上述の観点から改善された半導体装置の構造を例示する平面図であり、図3と同様に仮想線II−IIにおいて連結される。図3に示された構造と比較して、N型不純物層N44及びP型不純物層P44は、それぞれN型不純物層N45及びP型不純物層P45と置換されている。N型不純物層N45及びP型不純物層P45が設けられている位置ではSOI基板の絶縁層(図5乃至図8で例示された絶縁層102)と反対側で素子分離膜(図5乃至図8で例示された素子分離膜103)が当該絶縁層に到達せずに設けられており、PTI構造が採用されている。換言すれば当該素子分離膜と当該絶縁層との間にN型不純物層N45及びP型不純物層P45が設けられており、これらが設けられた領域がPTI領域となっている。
N型不純物層N45はPMOSトランジスタQP4と接触する側では図3に示されたN型不純物層N44と同様の幅に設定されている。しかし、N型不純物領域N43、P型不純物領域P41,P42の、N型不純物領域NLと近い側のX方向の端から距離δ1以遠では、N型不純物層NLに至るまで、N型不純物層N45のY方向における幅は広がっている。
これにより、P型不純物領域P41,P42が、他の不純物と形成する接合容量の増大を回避しつつ、N型不純物層N45のX方向についての抵抗値を、N型不純物領域N44よりも下げることができる。
またP不純物層P45はNMOSトランジスタQN4と接触する側では図3に示されたP型不純物層P44と同様の幅に設定されている。しかし、P型不純物領域P43、N型不純物領域N41,N42の、P型不純物領域PLと近い側のX方向の端から距離δ2以遠では、P型不純物層PLに至るまで、P型不純物層P45のY方向における幅は広がっている。
これにより、N型不純物領域N41,N42が、他の不純物と形成する接合容量の増大を回避しつつ、P型不純物層P45のX方向についての抵抗値を、P型不純物領域P44よりも下げることができる。
P型不純物領域P41,P42がN型不純物領域N45の幅が広がった部分と、N型不純物領域N41,N42がP型不純物領域P45の幅が広がった部分と、それぞれ接触しないためには、距離δ1,δ2を正にすることが必要となる。またN型不純物領域N45の幅が広がった部分と、P型不純物領域P45の幅が広がった部分との、いずれもX方向についての抵抗を下げるためには、距離δ1,δ2を小さくすることが望ましい。そこで、距離δ1,δ2をデザインルールで許容される最小幅に設定することが望ましい。
もちろん、N型不純物領域N45の幅やP型不純物領域P45の幅を広げることにより、これらに寄生する静電容量も増加する。ゲート電極G4に寄生する静電容量をCg(これはMIS構造に由来するいわゆるゲート容量と、N型不純物領域N45やP型不純物領域P45との間に発生する寄生容量の双方を含む)とし、ゲート電極G4の抵抗をRgとし、N型不純物領域N45やP型不純物領域P45の抵抗及び容量をそれぞれRpti,Cptiとすると、時定数{Rpti(Cpti+Cg)+RgCg}が、回路の動作周波数で規定される値を満たすように、例えば回路の動作周波数の逆数よりも小さくなるように、PTI領域の幅が設定される。
また、PTI領域を広げるのは、トランジスタQP4,QN4のようにゲート幅が短い場合に限定されるのではない。図10乃至図12は相まって、本発明の実施の形態2にかかる他の素子分離技術を例示する平面図である。図13は図10乃至図12の連結を示す概念図である。図10と図11とは仮想線III−IIIにおいて、図11と図12とは仮想線IV−IVにおいて、それぞれ連結して平面図の全体を構成する。
図10乃至図12は図1乃至図3のPTI領域のY方向の幅を広げた構成を呈している。即ち、図1においてPTI領域で形成されていたN型不純物領域N17,N18及びP型不純物領域P17,P18は、それぞれN型不純物領域N101及びP型不純物領域P101に置換されている。またN型不純物領域N19及びP型不純物領域P19は、それぞれN型不純物領域N102及びP型不純物領域P102に置換されている(図10参照)。図2においてPTI領域で形成されていたN型不純物領域N26,N27及びP型不純物領域P26,P27は、それぞれN型不純物領域N20及びP型不純物領域P20に置換されている。またN型不純物領域N34及びP型不純物領域P34は、それぞれN型不純物領域N30及びP型不純物領域P30に置換されている(図11参照)。図3においてPTI領域で形成されていたN型不純物領域N44及びP型不純物領域P44は、それぞれN型不純物領域N40及びP型不純物領域P40に置換されている(図12参照)。
N型不純物領域N101,N102,N20,N30,N40及びP型不純物領域P101,P102,P20,P30,P40はいずれもPTI領域において素子分離絶縁層103とSOI基板の絶縁層102(図5乃至図8参照)との間に設けられている。トランジスタQP1〜QP4のボディ電位を固定するためにはボディ領域として機能するN型不純物領域N14,N15,N16,N24,N25,N33,N43のいずれをも高電位線VDLに接続するので、これらと高電位線VDLの本線との間を全てPTI領域とし、そこにN型不純物領域を設けることも可能である。しかしN型不純物領域N14,N15,N16,N24,N25,N33,N43における接合容量を低減するためには、これらの近傍のみをPTI領域とし、これらから離れた位置ではソース領域あるいはドレイン領域として機能するP型不純物層からはPTI領域を離隔して設けることが望ましい。
具体的には例えば上述のように、ボディ領域に接触したPTI領域のY方向についての幅は、ボディ領域の端部からソース領域やドレイン領域へデザインルールで許容される最小幅だけ広げた幅に選定する。またソース領域やドレイン領域からデザインルールで許容される最小幅だけX方向に離れてから、PTI領域のY方向についての幅を広げることが望ましい。
更に、高電位線VDLや低電位線VSLの支線が設けられた位置ではFTI領域を採用することにより、高電位線VDLや低電位線VSLの支線に寄生する静電容量の増大を実質的に回避することができる。
図14はPTI領域の配置を設定するPTI配置サブプログラムの概要を示すフローチャートである。半導体装置の配置配線プログラムのメインルーチン(図示されない)から当該サブプログラムが起動されると、ステップS11,S12がこの順に実行され、その後、当該メインルーチンへと処理が復帰する。
ステップS11では、所定のデザインルールに則って、配線を敷設する位置を決定する。ステップS12ではステップS11で決定された、配線が敷設される位置を除外して、PTI領域の位置を設定する。但し、上述のように、PTI領域において形成される不純物層の抵抗及び容量や、ゲート電極の抵抗及び容量で決定される時定数が、所定の値を満足するように、PTI領域が設定される。
実施の形態3.
LSI(大規模集積回路)を設計、製造する場合、これを複数のブロックに分けて構成することが多い。例えば論理回路の構築に用いられるセルベースやゲートアレイ等の比較的に設計の自由度が低い回路を構成するブロック(以下「第1種ブロック」と称す)と、SRAM(スタティックRAM)、PLL(位相同期ループ)、ADC(アナログ/デジタル変換)、DAC(デジタル/アナログ変換)、I/O(入出力回路)等の比較的に設計の自由度が高い回路を構成するブロック(以下「第2種ブロック」と称す)とが混在して設計、製造されることも多い。これはSOI基板においてLSIを設計、製造する場合にも妥当する。
LSI(大規模集積回路)を設計、製造する場合、これを複数のブロックに分けて構成することが多い。例えば論理回路の構築に用いられるセルベースやゲートアレイ等の比較的に設計の自由度が低い回路を構成するブロック(以下「第1種ブロック」と称す)と、SRAM(スタティックRAM)、PLL(位相同期ループ)、ADC(アナログ/デジタル変換)、DAC(デジタル/アナログ変換)、I/O(入出力回路)等の比較的に設計の自由度が高い回路を構成するブロック(以下「第2種ブロック」と称す)とが混在して設計、製造されることも多い。これはSOI基板においてLSIを設計、製造する場合にも妥当する。
SOI基板においてLSIを製造、設計する場合、本発明のようにPTI領域を所定の領域に限定する技術を適用するのは、第2種ブロックよりも設計の自由度が低い第1種ブロックの方であることが望ましい。動作周波数が向上して寄生容量や拡散容量が問題となる場合に、第2種ブロックでは改めて最適化をし易いだけの設計の自由度がある一方、第1種ブロックでは従来の設計資産を利用しつつもPTI領域を所定の領域に限定して当該問題に対処し易いからである。
そこで、例えば、第2種ブロック内においては、例えば素子分離としてPTI構造のみを採用して行う等、従来の素子分離技術を採用し、第1種ブロック内においては、実施の形態1や実施の形態2で示された技術を用いてPTI領域を所定の領域に限定して、LSIの動作を改善することができる。
図15はSOI基板において製造、設計されるLSI300の構造を概念的に例示するブロック図である。LSI300は第1種ブロック302,303と、第2種ブロック301,304と、これらのブロック301〜304を相互に分離するFTI領域305とを有している。
ブロック間を相互に接続する配線(以下「ブロック間配線」と称する)が設けられても、ブロック301〜304がFTI領域305によって相互に分離されているので、ブロック間配線の寄生容量は小さくて済む。ブロック間配線は、例えばSOI基板側から数えて第3層目以上の配線において実現される。
ブロック間配線のうち、これに寄生する容量が特に問題となるもの(例えば寄生容量の増大によって増大する時定数が動作周波数に鑑みて大きい場合等)が配置される領域のみFTI領域とし、これ以外をPTI領域に設定しても良い。これにより、寄生容量が問題となるブロック間配線についてはその寄生容量を低減することができる上、PTI領域で設けられる不純物層をブロックの外に接続できるので、ボディ電位の固定が容易となる。ブロック間配線の全てについて寄生容量が問題となるのであれば、PTI領域はブロック間配線が敷設された位置を除外して設けることができる。
図16は本実施の形態の変形を示すブロック図であり、LSI300において、FTI領域305a,305bとPTI領域306とによって、ブロック301〜304が相互に分離された構成を有している。
FTI領域305aはブロック301,302を相互に接続するブロック間配線が設けられる領域を含んでおり、FTI領域305bはブロック302,303あるいは更にブロック301,304を相互に接続するブロック間配線が設けられる領域を含んでいる。
図17は、ブロック同士の分離にPTI構造及びFTI構造をどこに採用するかを設定するPTI配置サブプログラムの概要を示すフローチャートである。半導体装置の配置配線プログラムのメインルーチン(図示されない)から当該サブプログラムが起動されると、ステップS21〜S25がこの順に実行され、その後、当該メインルーチンへと処理が復帰する。但しステップS21とステップS22は入れ替えて実行しても良く、ステップS24とステップS25とを入れ替えて実行しても良い。
ステップS21では、所定のデザインルールに則って、ブロックを配置する位置を決定する。ステップS22ではブロック内部の素子分離において、実施の形態1、2で例示された本発明にかかかる素子分離(図では「制限されたPTI領域の配置」と記載)をいずれのブロックに適用するかを決定する。ステップS23ではブロック間配線の配置を設定する。ステップS24ではブロック間でのPTI領域を設定する。
ステップS24においては、ステップS23で決定されたブロック配線が敷設される位置に鑑みて、寄生容量が問題となる配線が敷設される場所を除外したブロック間を、PTI領域としてもよい。この場合の例示が、図16に相当する。一方、ステップS23で決定されたブロック配線が敷設される位置に鑑みることなく、全くPTI領域を採用しないとの設定をステップS24で行ってもよい。ステップS25ではブロック間でPTI構造を採用しない領域において、FTI領域を設定する。
ステップS24,S25の順序を入れ替える場合には、寄生容量が問題となる配線が敷設される領域を含んでFTI領域を設定し、その後ステップS25においてブロック間でFTI構造を採用しない領域において、PTI領域を設定してもよい。
実施の形態4.
本実施の形態は、実施の形態1および2にかかる半導体装置の製造方法である。
本実施の形態は、実施の形態1および2にかかる半導体装置の製造方法である。
図18ないし図25はいずれも、図1の位置7−7’のうち7’側をPMOSトランジスタQP1付近にまで広げた位置における断面矢視図であって、本実施の形態に係る製造方法の各工程を示す図である。
まず、シリコン酸化膜等の埋込絶縁膜たる絶縁層102、および、絶縁層102上に設けられた半導体層たるSOI層100を有する半導体基板(SOI基板)101を準備する。次に、SOI層100上に、下地酸化膜110、ポリシリコン膜111、及び、シリコン窒化膜112を、この順に形成する(図18)。なお、下地酸化膜110は例えば熱酸化法によりSOI層100表面を酸化させて形成すればよい。また、ポリシリコン膜111及びシリコン窒化膜112はいずれも、CVD(Chemical Vapor Deposition)法等により形成すればよい。各部の膜厚例は、下地酸化膜110が11nm、ポリシリコン膜111が50nm、シリコン窒化膜112が120nmである。
次に、フォトリソグラフィ技術によりシリコン窒化膜112をパターニングする。このパターニングにおいては、素子分離絶縁膜103の形成領域が開口される。その後、パターニングされたシリコン窒化膜112をマスクとしつつ、ポリシリコン膜111及び下地酸化膜110をエッチングする。そしてさらに、パターニングされたシリコン窒化膜112をマスクとしつつ、SOI層100を絶縁層102に迄到達しない深さでエッチングする。なお、シリコン窒化膜112と、ポリシリコン膜111及び下地酸化膜110、SOI層100との間のエッチング選択性を利用することで、シリコン窒化膜112をマスクとして機能させることができる。これにより、溝状部TRa〜TRcが形成される。そして、溝状部TRa〜TRcの内壁を例えば熱酸化法により酸化させて、内壁酸化膜113を形成する(図19)。溝状部TRa〜TRcの深さは、PTI領域での素子分離絶縁膜103の厚さと同程度(例えば90nm)とすればよい。
続いて、パターニングされたシリコン窒化膜112上およびエッチングされたSOI層上方にフォトレジストPR1を形成し、フォトレジストPR1をパターニングする。このパターニングにおいては、素子分離絶縁膜103のうちFTI領域の形成領域が開口される。そして、パターニングされたフォトレジストPR1およびシリコン窒化膜112をマスクとしつつ、エッチングされたSOI層100の一部たる溝状部TRd,TReを絶縁層102に迄到達する深さでさらにエッチングする(図20)。
このエッチング時においては、フォトレジストPR1およびシリコン窒化膜112の双方をマスクとして機能する。よって、図20に示すようにフォトレジストPR1のパターニングずれが生じた場合であっても、シリコン窒化膜112の露出部112dもマスクとなり、FTI領域を不用意に拡大することがない。なお、FTI領域内に一部、PTI領域100aが生じることとはなるが、PTI領域100aは微小であるので特に問題とはならない。
その後、SOI層100の、絶縁層102に迄到達しない深さでエッチングされた部分および絶縁層102に迄到達する深さでエッチングされた部分の双方に、シリコン酸化膜等の絶縁膜114を埋め込んで、素子分離絶縁膜103を形成する。具体的には、図21に示すように、溝状部TRb,TRd,TReおよびシリコン窒化膜112を覆うように、絶縁膜114をCVD法等により形成し、図22に示すように、絶縁膜114の表面をCMP(Chemical Mechanical Polishing)処理等で平坦化する。なお、この平坦化処理時には、シリコン窒化膜112を研磨ストッパとすればよい。
そして、図23に示すように、シリコン窒化膜112、ポリシリコン膜111及び下地酸化膜110をエッチングにより除去し、図24に示すように、フォトレジストPRを用いた選択的イオン注入IP1を行うことにより、P型不純物領域P19、PL、P16等を形成する。また、N型不純物領域N16等も、同様の選択的イオン注入により形成する。なお、絶縁膜114および内壁酸化膜113は素子分離絶縁膜103を構成する。また、FTI領域内の一部の素子分離絶縁膜103aはPTI領域を構成する。
その後、図25に示すように、MISトランジスタのゲート絶縁膜104やゲート電極G1、低電位線VSL、高電位線VDL等をSOI層100上に形成すれば、実施の形態1および2に係る半導体装置が得られる。
本実施の形態に係る半導体装置の製造方法によれば、シリコン窒化膜112をマスクとしつつ、SOI層100を絶縁層102に迄到達しない深さでエッチングし、その後、フォトレジストPR1およびシリコン窒化膜112をマスクとしつつ、エッチングされたSOI層100の一部たる溝状部TRd,TReを絶縁層102に迄到達する深さでさらにエッチングする。そして、エッチングされた部分に絶縁膜114を埋め込んで、素子分離絶縁膜103を形成する。これにより、絶縁層102に迄到達しない素子分離絶縁膜103と絶縁層102に迄到達する素子分離絶縁膜103とを形成することができる。また、絶縁層102に迄到達する深さでのエッチング時には、フォトレジストPR1およびシリコン窒化膜112の双方をマスクとするので、フォトレジストPR1のパターニングずれが生じた場合であっても、絶縁層102に迄到達する素子分離絶縁膜103を不用意に拡大することがない。
また、素子分離絶縁膜103のうち絶縁層102に迄到達するものは、異なるトランジスタ間での素子分離絶縁膜であり、素子分離絶縁膜103のうち絶縁層102に迄到達しないものは、複数のMISトランジスタのボディ領域として機能するP型不純物領域P16等の近傍に設けられた素子分離絶縁膜である。よって、実施の形態1および2に記載の半導体装置を形成することができる。
実施の形態5.
本実施の形態は、実施の形態1の変形例であり、複数の高電位線と複数の低電位線とをさらに設け、PTI領域の不純物層により各MISトランジスタにおいてボディ領域を高電位線および低電位線の一つに接続するものである。
本実施の形態は、実施の形態1の変形例であり、複数の高電位線と複数の低電位線とをさらに設け、PTI領域の不純物層により各MISトランジスタにおいてボディ領域を高電位線および低電位線の一つに接続するものである。
図26乃至図28は相まって、本実施の形態にかかる素子分離技術を例示する平面図である。図29は図26乃至図28の連結を示す概念図である。図26と図27とは仮想線V−Vにおいて、図27と図28とは仮想線VI−VIにおいて、それぞれ連結して平面図の全体を構成する。また、図30は、図28の位置9−9’における断面矢視図である。図30の左端及び右端は図28の位置9,9’に対応している。
本実施の形態に係る半導体装置は、図26乃至図30に示すように、図1乃至図3の高電位線VDLおよび低電位線VSLに代わって、異なる高電位が印加された複数の高電位線VDL1,VDL2と、前記異なる高電位のいずれもより低い、異なる低電位が印加された複数の低電位線VSL1,VSL2とを備えている。
低電位線VSL2及び高電位線VDL2のいずれも、図26乃至図28中の左から右へ向かう方向(Y方向の正の方向)に沿って延在する本線と、X方向に沿って延在する支線とを有している。また、低電位線VSL1及び高電位線VDL1のいずれも、図26乃至図28中の左から右へ向かう方向(Y方向の正の方向)に沿って延在する本線を有している。
なお、低電位線VSL2の本線が設けられる位置及び高電位線VDL2の本線が設けられる位置では、SOI基板にはそれぞれP型不純物層PL及びN型不純物層NLが形成されている。そして低電位線VSL2の本線とP型不純物層PL、高電位線VDL2の本線とN型不純物層NLは、それぞれ相互にコンタクトホールによって接続される。また、低電位線VSL1の本線が設けられる位置のうちPMOSトランジスタQP4近傍及び高電位線VDL1の本線が設けられる位置のうちNMOSトランジスタQN4近傍では、SOI基板にはそれぞれP型不純物層PLa及びN型不純物層NLaが形成されている。そして低電位線VSL1の本線とP型不純物層PLa、高電位線VDL1の本線とN型不純物層NLaは、それぞれ相互にコンタクトホールによって接続される。なお、高電位線VDL1および低電位線VSL1は、図26乃至図28において破線で示されているが、図30に示すとおり、高電位線VDL2および低電位線VSL2と同じ配線層に存在する。
図26乃至図28に示すように、PTI領域でSOI層に設けられた、N型、P型の各不純物層は、複数のMISトランジスタの各々において、ボディ領域を高電位線VDL1,VDL2および低電位線VSL1,VSL2の一つに接続する機能を有する。
すなわち、図26および図27においてN型不純物層N17〜N19,N26,N27,N34及びP型不純物層P17〜P19,P26,P27,P34は、PTI領域でSOI層に設けられている。そして、N型不純物層N17,N18,N19はPMOSトランジスタQP1のボディ領域を高電位線VDL2に接続する機能を、N型不純物層N26,N27はPMOSトランジスタQP2のボディ領域を高電位線VDL2に接続する機能を、N型不純物層N34はPMOSトランジスタQP3のボディ領域を高電位線VDL2に接続する機能を、それぞれ果たしている。同様に、P型不純物層P17,P18,P19はNMOSトランジスタQN1のボディ領域を低電位線VSL2に接続する機能を、P型不純物層P26,P27はNMOSトランジスタQN2のボディ領域を低電位線VSL2に接続する機能を、P型不純物層P34はNMOSトランジスタQN3のボディ領域を低電位線VSL2に接続する機能を、それぞれ果たしている。
また図28においてN型不純物層N44及びP型不純物層P44は、PTI領域でSOI層に設けられている。N型不純物層N44はN型不純物層N43,NLa及びP型不純物層P41,P42と接触している。従って、N型不純物層N44はPMOSトランジスタQP4のボディ領域を高電位線VDL1に接続する機能を果たしている。一方、P型不純物層P44はP型不純物層P43,PLa及びN型不純物層N41,N42と接触している。従って、P型不純物層P44はNMOSトランジスタQN4のボディ領域を低電位線VSL1に接続する機能を果たしている。
本実施の形態に係る半導体装置によれば、PTI領域でSOI層に設けられた、N型、P型の各不純物層は、複数のMISトランジスタの各々において、ボディ領域を高電位線VDL1,VDL2および低電位線VSL1,VSL2の一つに接続する機能を有する。よって、複数のMISトランジスタの各ボディに様々な電位を印加することができる。
なお、本実施の形態に係る技術的思想は、実施の形態2に適用することもできる。
101 基板、102 絶縁層、103 絶縁膜、300 LSI、301,304 第2種ブロック、302,303 第1種ブロック、305,305a,305b FTI領域、306 PTI領域、G1〜G4 ゲート電極、N10,N11,N12,N13,N21,N22,N23,N31,N32,N41,N42 (ソース領域/ドレイン領域として機能する)N型不純物層、P10,P11,P12,P13,P21,P22,P23,P31,P32,P41,P42 (ソース領域/ドレイン領域として機能する)P型不純物層、N14,N15,N16,N24,N25,N33,N43 (ボディ領域として機能する)N型不純物層、P14,P15,P16,P24,P25,P33,P43 (ボディ領域として機能する)P型不純物層、N17,N18,N19,N20,N26,N27,N30,N34,N40,N44,N45,N101,N102 (PTI領域における)N型不純物層、P17,P18,P19,P20,P26,P27,P30,P34,P40,P44,P45,P101,P102 (PTI領域における)P型不純物層、QN1〜QN4 NMOSトランジスタ、QP1〜QP4 PMOSトランジスタ。
Claims (11)
- 絶縁層上に設けられた半導体層において形成され、各々が少なくとも一つのゲート電極と、いずれも前記絶縁層にまで到達するソース領域、ドレイン領域及びボディ領域を有する複数のMISトランジスタと、
前記MISトランジスタを相互に分離する素子分離絶縁膜と
を備え、
前記ボディ領域は前記ソース領域及び前記ドレイン領域に挟まれ、前記絶縁層とは反対側で前記ゲート電極と対向し、
前記半導体層の厚み方向と、前記MISトランジスタにおいて前記ゲート電極が延在する第1方向とのいずれにも垂直な第2方向において、異なるトランジスタ間での前記ソース領域と前記ドレイン領域との間の前記素子分離絶縁膜が前記絶縁層に迄到達する半導体装置。 - 前記ボディ領域の近傍において前記素子分離絶縁膜は前記絶縁層には到達せず、前記ボディ領域と同じ導電型の不純物層が当該素子分離絶縁膜と前記絶縁層との間に設けられる、請求項1記載の半導体装置。
- 前記ゲート電極の前記第1方向に沿った側面の両方にはサイドウォールが形成され、
前記ソース領域、前記ドレイン領域は前記サイドウォールと対向する位置でエクステンション部を有し、
前記ボディ領域の近傍において前記絶縁層に到達しない前記素子分離絶縁膜の前記第2方向に沿った幅は、前記第2方向に沿って一方の前記サイドウォールの端部から前記ゲート電極を経由して他方の前記サイドウォールの端部に至るまでの幅に設定される、請求項2記載の半導体装置。 - 前記ボディ領域と接触する位置において前記絶縁層に到達しない前記素子分離絶縁膜の前記第2方向に沿った幅は、前記ボディ領域の端部から前記ソース領域及び前記ドレイン領域へと、デザインルールで許容される最小の幅で広げた幅に設定される、請求項2記載の半導体装置。
- 前記ソース領域及び前記ドレイン領域から前記第1方向でデザインルールで許容される最小の距離以遠で、前記絶縁層に到達しない前記素子分離絶縁膜の前記第2方向に沿った幅が広がる、請求項4記載の半導体装置。
- 請求項1乃至請求項5のいずれか一つに記載の半導体装置を有する回路を構成する第1種ブロックと、
他の回路を構成する第2種ブロックと、
前記ブロック同士を分離する分離領域と
を備えて前記絶縁層上に設けられた前記半導体層において形成され、
少なくとも、前記ブロック同士を接続するブロック間配線が敷設される位置において、ブロック間を分離する分離絶縁膜が前記絶縁層に到達する半導体集積回路。 - 前記ブロック間配線が敷設される位置以外では前記分離絶縁膜は前記絶縁層に到達しない、請求項6記載の半導体集積回路。
- 前記ブロック間を分離する前記分離絶縁膜は全て前記絶縁層に到達する請求項6記載の半導体集積回路。
- (a)絶縁層および前記絶縁層上に設けられた半導体層を有する半導体基板を準備する工程と、
(b)前記半導体層の上方にシリコン窒化膜を形成する工程と、
(c)フォトリソグラフィ技術により前記シリコン窒化膜をパターニングする工程と、
(d)パターニングされた前記シリコン窒化膜をマスクとしつつ、前記半導体層を前記絶縁層に迄到達しない深さでエッチングする工程と、
(e)パターニングされた前記シリコン窒化膜上およびエッチングされた前記半導体層上方にフォトレジストを形成し、前記フォトレジストをパターニングする工程と、
(f)パターニングされた前記フォトレジストおよび前記シリコン窒化膜をマスクとしつつ、エッチングされた前記半導体層の一部を前記絶縁層に迄到達する深さでさらにエッチングする工程と、
(g)前記半導体層の、前記絶縁層に迄到達しない深さでエッチングされた部分および前記絶縁層に迄到達する深さでエッチングされた部分の双方に絶縁膜を埋め込んで、素子分離絶縁膜を形成する工程と
を備える半導体装置の製造方法。 - 前記素子分離絶縁膜のうち前記絶縁層に迄到達するものは、前記半導体層の厚み方向と、複数のMISトランジスタのゲート電極が延在する第1方向とのいずれにも垂直な第2方向に延在する、異なるトランジスタ間での素子分離絶縁膜であり、
前記素子分離絶縁膜のうち前記絶縁層に迄到達しないものは、前記複数のMISトランジスタのボディ領域の近傍に設けられた素子分離絶縁膜である
請求項9記載の半導体装置の製造方法。 - 異なる高電位が印加された複数の高電位線と、
前記異なる高電位のいずれもより低い、異なる低電位が印加された複数の低電位線と
をさらに備え、
前記不純物層は、前記複数のMISトランジスタの各々において、前記ボディ領域を前記高電位線および前記低電位線の一つに接続する機能を有する、請求項2記載の半導体装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008283084A (ja) * | 2007-05-11 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体素子の製造方法および半導体素子 |
JP2022022265A (ja) * | 2017-11-14 | 2022-02-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2968128B1 (fr) * | 2010-11-26 | 2013-01-04 | St Microelectronics Sa | Cellule precaracterisee pour circuit intégré |
US9318607B2 (en) * | 2013-07-12 | 2016-04-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
KR102101836B1 (ko) | 2014-07-24 | 2020-04-17 | 삼성전자 주식회사 | 딜레이 셀 및 이를 적용하는 지연 동기 루프 회로와 위상 동기 루프 회로 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6740958B2 (en) * | 1985-09-25 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device |
US5452251A (en) * | 1992-12-03 | 1995-09-19 | Fujitsu Limited | Semiconductor memory device for selecting and deselecting blocks of word lines |
JP3173268B2 (ja) * | 1994-01-06 | 2001-06-04 | 富士電機株式会社 | Mis電界効果トランジスタを備えた半導体装置 |
US5702957A (en) * | 1996-09-20 | 1997-12-30 | Lsi Logic Corporation | Method of making buried metallization structure |
JP4278202B2 (ja) | 1998-03-27 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体装置の設計方法、半導体装置及び記録媒体 |
JP4540146B2 (ja) | 1998-12-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
TW498435B (en) * | 2000-08-15 | 2002-08-11 | Hitachi Ltd | Method of producing semiconductor integrated circuit device and method of producing multi-chip module |
US6627484B1 (en) * | 2000-11-13 | 2003-09-30 | Advanced Micro Devices, Inc. | Method of forming a buried interconnect on a semiconductor on insulator wafer and a device including a buried interconnect |
KR100672932B1 (ko) | 2000-12-26 | 2007-01-23 | 삼성전자주식회사 | 실리콘 온 인슐레이터 트랜지스터 및 그 제조방법 |
US6800902B2 (en) * | 2001-02-16 | 2004-10-05 | Canon Kabushiki Kaisha | Semiconductor device, method of manufacturing the same and liquid jet apparatus |
JP4154578B2 (ja) | 2002-12-06 | 2008-09-24 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP3809168B2 (ja) * | 2004-02-03 | 2006-08-16 | 株式会社東芝 | 半導体モジュール |
JP4814705B2 (ja) * | 2005-10-13 | 2011-11-16 | パナソニック株式会社 | 半導体集積回路装置及び電子装置 |
JP2007208004A (ja) * | 2006-02-01 | 2007-08-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及び電子装置 |
-
2005
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2006
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2008
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008283084A (ja) * | 2007-05-11 | 2008-11-20 | Oki Electric Ind Co Ltd | 半導体素子の製造方法および半導体素子 |
JP2022022265A (ja) * | 2017-11-14 | 2022-02-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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