TW202316617A - 半導體裝置以及製造半導體裝置的方法 - Google Patents

半導體裝置以及製造半導體裝置的方法 Download PDF

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Abstract

本揭示文件提供了一種半導體裝置及其製造方法。半導體裝置包含第一電晶體和第二電晶體。第一電晶體具有第一基極。第一電晶體的第一基極被連接以接收第一參考電壓。第二電晶體具有第二基極。第二電晶體的第二基極與第一電晶體的第一基極在電性上斷開。第一電晶體和第二電晶體串聯地電性連接。

Description

半導體裝置以及製造半導體裝置的方法
無。
積體電路（integrated circuit，IC）小型化的最新趨勢已產生了更小的裝置，這些裝置消耗更少的功率，但以比過去更高的速度提供更多的功能。該小型化過程還由於各種因素而增加了裝置對靜電放電（electrostatic discharge，ESD）事件的敏感性，例如，更薄的介電質厚度以及相關聯的降低的介電質崩潰電壓。靜電放電是電子電路損壞的原因之一，也是半導體先進技術的考慮因素之一。
無。
以下揭示內容提供許多不同實施例或實例，以便實施所提供的標的之不同特徵。下文描述部件、值、操作、材料及佈置之特定實例以簡化本案。當然，這些僅為實例且不欲為限制性。其他部件、值、操作、材料、佈置等是可預期的。舉例而言，在下文的描述中，第一特徵形成於第二特徵上方或第二特徵上可包含以直接接觸形成第一特徵與第二特徵的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施例。另外，本案可在各實例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述的各實施例及/或配置之間的關係。
此外，為了便於描述，本文可使用空間相對性術語（諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者）來描述諸圖中所圖示一個元件或特徵與另一元件（或多個元件）或特徵（或多個特徵）的關係。除了諸圖所描繪的定向外，空間相對性術語意欲包含使用或操作中元件的不同定向。設備可經其他方式定向（旋轉90度或處於其他定向上）且因此可類似解讀本文所使用的空間相對性描述詞。
本揭示文件揭示了半導體裝置及其製造方法的實施例。在一些實施例中，半導體裝置包含靜電放電電路，靜電放電電路用於保護半導體裝置免受靜電放電事件影響。在靜電放電電路內，半導體裝置包含串聯連接在後驅動器（post-driver）中的多個電晶體。後驅動器用於在功能電路中的較低電壓準位與輸入/輸出節點處的較高電壓準位之間轉換訊號。電晶體之一的源極連接到電源參考節點，且另一電晶體的汲極連接到輸入/輸出節點。至少一個二極體被包含，以保護後驅動器中的電晶體免受靜電放電事件影響。多個電晶體被配置為具有相對高的崩潰電壓，因此阻擋靜電放電電流而使得靜電放電電流通過二極體。為了進一步防止靜電放電事件，電晶體的基極彼此在電性上斷開。此斷開可以防止電晶體被擊穿，特別是保護連接到輸入/輸出節點的電晶體在靜電放電事件期間不被擊穿，從而使靜電放電電流安全地繞過電晶體。
第1圖為包含半導體裝置100的積體電路的電路圖。
半導體裝置100是具有後驅動器的靜電放電電路。半導體裝置100包含輸入/輸出節點102、電源參考節點104和電源參考節點106。在一些實施例中，輸入/輸出節點102被配置為接點焊盤。輸入/輸出節點102用於接收輸入/輸出訊號。半導體裝置100用於保護輸入/輸出節點102免受靜電放電事件影響。在此實施例中，輸入/輸出節點102直接連接到節點A，且節點A直接連接到節點B。電源參考節點104用於接收參考電壓VDDPST。在一些實施例中，參考電壓VDDPST是電源電壓。電源參考節點106用於接收參考電壓VSSPST。在一些實施例中，參考電壓VSSPST是接地。
半導體裝置100包含串聯連接在電源參考節點104和輸入/輸出節點102之間的多個電晶體MP2、MP1。半導體裝置100包含串聯連接在電源參考節點106和輸入/輸出節點102之間的多個電晶體MN2、MN1。電晶體MP2、MP1、MN2、MN1被配置為後驅動器，此後驅動器用於在來自功能電路（未示出）的較低電壓與輸入/輸出節點102處的較高電壓之間進行轉換。在此實施例中，電晶體MP2和電晶體MP1均是PMOS裝置，且電晶體MN2、MN1均是NMOS裝置。因此，電晶體MP2、MP1具有P型導電類型，並且電晶體MN2、MN1具有N型導電類型。
電晶體MP2的源極直接連接到電源參考節點104。因此，電晶體MP2的源極用於接收參考電壓VDDPST。電晶體MP2的閘極直接連接到電晶體MP1的閘極。電晶體MP2、MP1的閘極用於接收控制訊號PGATE。電晶體MP1的源極直接連接到電晶體MP2的汲極。電晶體MP1的汲極直接連接到節點B。電晶體MP2的基極也直接連接到電晶體MP2的源極和電源參考節點104。因此，電晶體MP2的源極和電晶體MP2的基極用於接收參考電壓VDDPST。電晶體MP1的基極直接連接到電晶體MP1的源極和電晶體MP2的汲極。然而，電晶體MP1的基極與電晶體MP2的基極和電晶體MP2的源極在電性上斷開。電晶體MP2和電晶體MP1因此串聯連接在電源參考節點106和節點B之間。在一些實施例中，導體和通路的網路net0被包含，以連接電晶體MP1的基極、電晶體MP1的源極和電晶體MP2的汲極。在一些實施例中，網路net0的導體全部位於同一金屬層中，而在其他實施例中，網路net0的導體位於不同的金屬層中。網路net0中的通路將導體連接到電晶體MP1的基極、電晶體MP1的源極和電晶體MP2的汲極。在一些實施例中，網路net0中的通路將網路net0中的導體彼此連接。
電晶體MN2的源極直接連接到電源參考節點106。因此，電晶體MN2的源極用於接收參考電壓VSSPST。電晶體MN2的閘極直接連接到電晶體MN1的閘極。電晶體MN2、MN1的閘極用於接收控制訊號NGATE。電晶體MN1的源極直接連接到電晶體MN2的汲極。電晶體MN1的汲極直接連接到節點B。電晶體MN2的基極直接連接到電源參考節點106和電晶體MN2的源極。因此，電晶體MN2的源極和電晶體MN2的基極用於接收參考電壓VSSPST。電晶體MN1的基極直接連接到電晶體MN1的源極和電晶體MN2的汲極。然而，電晶體MN1的基極與電晶體MN2的基極和電晶體MN2的源極電性在電性上斷開。電晶體MN2和電晶體MN1因此串聯連接在電源參考節點106和節點B之間。在一些實施例中，導體和通路的網路net1被包含，以連接電晶體MN1的基極、電晶體MN1的源極和電晶體的汲極MN2。在一些實施例中，網路net1的導體全部位於同一金屬層中，而在其他實施例中，網路net1的導體位於不同的金屬層中。網路net1中的通路將導體連接到電晶體MN1的基極、電晶體MN1的源極和電晶體MN2的汲極。在一些實施例中，網路net1中的通路將網路net1中的導體彼此連接。
如第1圖所示，二極體D1的陽極直接連接到節點A，且陰極直接連接到電源參考節點104和電晶體MP2的源極。二極體D2的陽極直接連接到節點A，且陰極直接連接到電源參考節點106和電晶體MN2的源極。二極體D1和D2是靜電放電保護裝置的示例。其他靜電放電裝置在各種實施例的範圍內。
在負靜電放電事件期間，靜電放電電流從輸入/輸出節點102流向電源參考節點104。相反地，在正靜電放電事件期間，靜電放電電流從輸入/輸出節點102流向電源參考節點106。透過將每對電晶體（MP2、MP1）（MN2、MN1）的基極分別連接到它們的源極，電晶體MP2、MP1在負靜電放電事件期間受到保護不被擊穿，且電晶體MN2、MN1在正靜電放電事件期間受到保護不被擊穿。
第2圖是包含半導體裝置200的積體電路的電路圖。
半導體裝置200類似於第1圖所示的半導體裝置100。因此，半導體裝置200和半導體裝置100中的相似元件具有相同的元件編號。這裡的討論集中在半導體裝置200和半導體裝置100之間的差異上。
如第2圖所示，半導體裝置200更包含電晶體MP0，電晶體MP0是PMOS裝置並因此具有P型導電類型。電晶體MP0具有閘極、源極和汲極。電晶體MP0的閘極直接連接到電晶體MP1的閘極和電晶體MP2的閘極。相應地，電晶體MP0的閘極也用於接收控制訊號PGATE。電晶體MP0的源極直接連接到電晶體MP1的汲極。電晶體MP0的基極直接連接到電晶體MP0的源極和電晶體MP1的汲極。電晶體MP0的基極與電晶體MP1的基極和源極以及電晶體MP2的基極和源極在電性上斷開。電晶體MP0的汲極直接連接到節點B，如上所述，節點B透過節點A連接到輸入/輸出節點102。
電晶體MP2、MP1、MP0因此串聯連接在電源參考節點104和輸入/輸出節點102之間。儘管第1圖中的半導體裝置100僅包含兩個PMOS電晶體（MP2、MP1），但半導體裝置200包含串聯連接在電源參考節點104和輸入/輸出節點102之間的三個PMOS電晶體（MP2、MP1、MP0）。在一些實施例中，半導體裝置可以包含串聯連接在電源參考節點104和輸入/輸出節點102之間的三個以上的PMOS電晶體。每個PMOS電晶體的基極與另一PMOS電晶體的基極在電性上斷開，而是連接到其自身的源極和其上方的PMOS電晶體的汲極，除了最高的PMOS電晶體的情況（例如，第1圖、第2圖中的PMOS電晶體MP2），此最高的PMOS電晶體的基極直接連接到電源參考節點104和其自身的源極。
如第2圖所示，半導體裝置200更包含電晶體MN0，電晶體MN0是NMOS裝置並因此具有N型導電類型。電晶體MN0具有閘極、源極和汲極。電晶體MN0的閘極直接連接到電晶體MN1的閘極和電晶體MN2的閘極。因此，電晶體MN0的閘極也用於接收控制訊號NGATE。電晶體MN0的源極直接連接到電晶體MN1的汲極。電晶體MN0的基極直接連接到電晶體MN0的源極和電晶體MN1的汲極。電晶體MN0的基極與電晶體MN1的基極和源極以及電晶體MN2的基極和源極在電性上斷開。電晶體MN2的源極直接連接到節點B，如上所述，節點B透過節點A連接到輸入/輸出節點102。
電晶體MN2、MN1、MN0因此串聯連接在電源參考節點106和輸入/輸出節點102之間。儘管第1圖中的半導體裝置100僅包含兩個NMOS電晶體（MN2、MN1），但半導體裝置200包含串聯連接在電源參考節點106和輸入/輸出節點102之間的三個NMOS電晶體（MN2、MN1、MN0）。在一些實施例中，半導體裝置可以包含串聯連接在電源參考節點106和輸入/輸出節點102之間的三個以上的NMOS電晶體。每個NMOS電晶體的基極與另一NMOS電晶體的基極在電性上斷開，而是連接到其自身的源極和其上方的NMOS電晶體的汲極，除了最高的NMOS電晶體的情況（例如，第1圖、第2圖中的NMOS電晶體MN2），此最高的NMOS電晶體的基極直接連接到電源參考節點106和其自身的源極。由於電晶體MP2、MP1、MP0中的每一者以及電晶體MN2、MN1、MN0中的每一者皆具有在電性上斷開的基極接點，因此電晶體MP2、MP1、MP0和電晶體MN2、MN1、MN0中的每一者皆具有較高的崩潰電壓，因此能更好地保護免受靜電放電事件影響。
第3A圖為根據一些實施例所繪示的半導體裝置的佈局圖300A。
佈局圖300A將半導體裝置的各種特徵以形狀表示。佈局圖300A的特徵參考了代表半導體元件的繪示形狀來進行討論。
佈局圖300A包含電路302A(1)、電路302A(2)、電路302A(3)和電路302A(4)。電路302A(1)、電路302A(2)、電路302A(3)和電路302A(4)中的每一者為第1圖的半導體裝置100所示的電路的示例。應注意，電路302A(1)的元件已詳細討論，且應假設電路302A(2)、電路302A(3)和電路302A(4)具有相似的元件和佈置。此外，第1圖中的二極體D1、D2未在第3A圖中示出。在此實施例中，電路302A(1)、電路302A(2)、電路302A(3)和電路302A(4)並聯連接。
參考第3A圖和第3E圖，佈局圖300A包含半導體基板301。第3E圖為僅示出半導體基板301的佈局圖。
半導體基板301是塊體（bulk-body）型半導體基板。半導體基板301限定了第一阱區域304和第二阱區域306。第一阱區域304和第二阱區域306均是N阱（N-Well）區域。第一阱區域304具有沿著第一方向（在本實施例中為平行於X軸的第一水平方向）延伸的長軸。主動區域308(1)、308(2)、308(3)、308(4)在第一阱區域304內。主動區域308(1)、308(2)、308(3)、308(4)有時被稱為氧化物限定（oxide-definition，OD）區域。主動區域308(1)、308(2)、308(3)、308(4)總體稱為或統稱為（一個或多個）主動區域308。主動區域308(1)、308(2)、308(3)、308(4)各自分開並用於形成與第1圖中的PMOS電晶體MP2相對應的PMOS電晶體，如下文更詳細的解釋。更具體而言，主動區域308(1)、308(2)、308(3)、308(4)相對於第一方向彼此分開並且相對於第二方向（平行於Y軸的第二水平方向）對齊，其中第二方向垂直於第一方向。第三方向（平行於Z軸的豎直方向）未在第3A圖中示出，但方向相對於第3A圖從頁面向外發出。與第1圖中的PMOS電晶體MP2相對應，電路302A(1)、電路302A(2)、電路302A(3)和電路302A(4)中的一列PMOS電晶體由主動區域308(1)、308(2)、308(3)、308(4)提供。主動區域308(1)、308(2)、308(3)、308(4)中的每一者具有P型導電類型。
主動區域308(1)、308(2)、308(3)、308(4)中的每一者相對於第二方向對齊，表示每個主動區域相對於第二方向（平行於Y軸）至少部分地佔用相同的位置。主動區域308(1)、308(2)、308(3)、308(4)相對於第一方向（平行於X軸）分開，表示它們相對於第一方向不佔用相同的位置。
第二阱區域306具有沿著第一方向（平行於X軸）延伸的長軸，並且相對於第二方向（平行於Y軸）與第一阱區域304分開。第一阱區域304和第二阱區域306相對於第一方向對齊。主動區域310(1)、310(2)、310(3)、310(4)在第二阱區域306內。主動區域310(1)、310(2)、310(3)、310(4)總體稱為或統稱為（一個或多個）主動區域310。主動區域310(1)、310(2)、310(3)、310(4)各自分開並用於形成與第1圖中的PMOS電晶體MP1相對應的PMOS電晶體，如下文更詳細的解釋。更具體而言，主動區域310(1)、310(2)、310(3)、310(4)相對於第一方向彼此分開並且相對於第二方向對齊。與第1圖中的PMOS電晶體MP1相對應，電路302A(1)、電路302A(2)、電路302A(3)和電路302A(4)中的每一者中的一列PMOS電晶體由主動區域310(1)、310(2)、310(3)、310(4)提供。主動區域310(1)、310(2)、310(3)、310(4)中的每一者具有P型導電類型。
主動區域310(1)、310(2)、310(3)、310(4)中的每一者相對於第二方向（平行於Y軸）對齊並且相對於第一方向（平行於X軸）分開。
半導體基板301限定了第三阱區域312。第三阱區域312是深N阱（deep N-Well，DNW）區域。在一些實施例中，深N阱是用於抑制雜訊的保護環的區域。第三阱區域312相對於第二方向與第一阱區域304和第二阱區域306分開。第三阱區域312具有沿著第一方向（平行於X軸）延伸的長軸。主動區域314(1)、314(2)、314(3)、314(4)在第三阱區域312內。主動區域314(1)、314(2)、314(3)、314(4)總體稱為或統稱為（一個或多個）主動區域314。主動區域314(1)、314(2)、314(3)、314(4)各自分開並用於形成與第1圖中的NMOS電晶體MN1相對應的NMOS電晶體，如下文更詳細的解釋。更具體而言，主動區域314(1)、314(2)、314(3)、314(4)相對於第一方向彼此分開並且相對於第二方向對齊。電路302A(1)、電路302A(2)、電路302A(3)和電路302A(4)中的每一者中與第1圖中的NMOS電晶體MN1相對應的一列NMOS電晶體由主動區域314(1)、314(2)、314(3)、314(4)提供。主動區域314(1)、314(2)、314(3)、314(4)中的每一者具有N型導電類型。
半導體基板301也具有主動區域316(1)、316(2)、316(3)、316(4)。主動區域316(1)、316(2)、316(3)、316(4)相對於第二方向對齊但相對於第一方向分開。主動區域316(1)、316(2)、316(3)、316(4)各自分開並用於形成與第1圖中的NMOS電晶體MN2相對應的NMOS電晶體，如下文更詳細的解釋。更具體而言，主動區域316(1)、316(2)、316(3)、316(4)相對於第一方向彼此分開並且相對於第二方向對齊。與第1圖中的NMOS電晶體MN2相對應，電路302A(1)、電路302A(2)、電路302A(3)和電路302A(4)中的每一者中的一列NMOS電晶體由主動區域316(1)、316(2)、316(3)、316(3)提供。主動區域316(1)、316(2)、316(3)、316(4)中的每一者具有N型導電類型。
主動區域316(1)相對於第二方向與主動區域308(1)、310(1)、314(1)分開但相對於第一方向與主動區域308(1)、310(1)、314(1)對齊。因此主動區域308(1)、310(1)、314(1)、316(1)形成一行主動區域。主動區域308(2)、310(2)、314(2)、316(2)以類似方式形成一行主動區域。主動區域308(3)、310(3)、314(3)、316(3)也以類似方式形成一行主動區域。最後，主動區域308(4)、310(4)、314(4)、316(4)也以類似方式形成一行主動區域。
再次參考第3A圖，針對電路302A(1)提供詳細解釋。應注意，電路302A(2)、302A(3)、302A(4)均具有與電路302A(1)的佈置類似的佈置。因此，為了簡潔起見，省略了對電路302A(2)、302A(3)、302A(4)的解釋。關於電路302A(1)，電路302A(1)包含：對應於第1圖中的電晶體MP2的電晶體MP2(1)、對應於第1圖中的電晶體MP1的電晶體MP1(1)、對應於第1圖中的電晶體MN2的電晶體MN2(1)、以及對應於第1圖中的電晶體MN1的電晶體MN1(1)。
閘極電極318(1)具有在第一主動區域308(1)和第二主動區域310(1)兩者上沿著第二方向（平行於Y軸）延伸的長軸。閘極電極318(1)形成在多晶矽（Poly）層中的第一主動區域308(1)和第二主動區域310(1)上並高於這兩者。平行於Y方向的第二方向有時稱為多晶矽（Poly）方向。
因此，第一主動區域308(1)上的閘極電極318(1)的一部分是電晶體MP2(1)的閘極GP2(1)，且第二主動區域310(1)上的閘極電極318(1)的一部分是電晶體MP1(1)的閘極GP1(1)。閘極GP2(1)左側的第一主動區域308(1)的部分是電晶體MP2(1)的汲極DP2(1)，且閘極GP2(1)右側的第一主動區域308(1)的部分是電晶體MP2(1)的源極SP2(1)。閘極GP1(1)左側的第二主動區域310(1)的部分是電晶體MP1(1)的源極SP1(1)，且閘極GP1(1)右側的第二主動區域310(1)的部分是電晶體MP1(1)的汲極DP1(1)。
閘極電極320(1)具有在第三主動區域314(1)和第四主動區域316(1)兩者上沿著第二方向（平行於Y軸）延伸的長軸。閘極電極320(1)形成在多晶矽層中的第三主動區域314(1)和第四主動區域316(1)上並高於這兩者。
因此，第三主動區域314(1)上的閘極電極320(1)的一部分是電晶體MN1(1)的閘極GN1(1)，且第四主動區域316(1)上的閘極電極320(1)的一部分是電晶體MN2(1)的閘極GN2(1)。閘極GN1(1)右側的第三主動區域314(1)的部分是電晶體MN1(1)的汲極DN1(1)，且閘極GN1(1)左側的第三主動區域314(1)的部分是電晶體MN1(1)的源極SN1(1)。閘極GN1(1)右側的第四主動區域316(1)的部分是電晶體MN2(1)的源極SN2(1)，且閘極GN1(1)左側的第四主動區域316(1)的部分是電晶體MN2(1)的汲極DN2(1)。在一些實施例中，用於源極SP2(1)、汲極DP2(1)、源極SP1(1)、汲極DP1(1)、源極SN2(1)、汲極DN2(1)、源極SN1(1)、汲極DN1(1)的接點被形成在金屬到裝置（metal to device，MD）層和通路到裝置（via to device，VD）層（統稱為MD/VD層）中的主動區域308(1)、310(1)、314(1)、316(1)上並高於這些區域。
導體322具有沿著第一方向（平行於X軸）延伸的長軸。導體322用於接收參考電壓VDDPST並且對應於第1圖中的電源參考節點104。導體324(1)具有沿著第二方向（平行於Y軸）延伸的長軸。導體324(1)連接到導體322，並且因此也用於接收參考電壓VDDPST。導體324(1)沿著第二方向（平行於Y軸）直接在源極SP2(1)的全部長度上延伸。導體322、324(1)均設置在金屬層M0中。金屬層M0相對於第三方向（平行於Z軸）設置在MD/VD層正上方。在此實施例中，MD/VD層中的多個通路被設置為跨越導體324(1)的全部長度，這些通路將電晶體MP2(1)的源極SP2(1)連接到導體324(1)。鑒於通路是跨越源極SP2(1)的全部長度設置的，實際上，電晶體MP2(1)的基極也連接到導體324(1)，並因此也用於接收參考電壓VDDPST。
導體328具有沿著第一方向（平行於X軸）延伸的長軸，並且用於接收輸入/輸出訊號並且對應於第1圖中的節點B。導體330(1)具有沿著第二方向（平行於Y軸）延伸的長軸。導體330(1)連接到導體328，並且因此也用於接收輸入/輸出訊號。導體330(1)沿著第二方向（平行於Y軸）直接在汲極DP1(1)的全部長度上延伸。導體328、330(1)均設置在金屬層M0中。在此實施例中，MD/VD層中的多個通路被設置為跨越導體330(1)的全部長度，這些通路將電晶體MP1(1)的汲極DP1(1)連接到導體330(1)。因此，導體330(1)也用於接收輸入/輸出訊號。
導體334(1)具有沿著第二方向（平行於Y軸）延伸的長軸。導體334(1)在電晶體MP2(1)的汲極DP2(1)的全部長度上以及電晶體MP1(1)的源極SP1(1)的全部長度上延伸。導體334(1)設置在金屬層M0中。MD/VD層中的多個通路被設置為跨越汲極DP2(1)的全部長度，以將汲極DP2(1)連接到導體334(1)。MD/VD層中的多個通路被設置為跨越源極SP1(1)的全部長度，以將源極SP1(1)連接到導體334(1)。鑒於通路是跨越源極SP1(1)的全部長度設置的，實際上，電晶體MP1(1)的基極也連接到導體334(1)。以此方式，電晶體MP1(1)的基極連接到源極SP1(1)和汲極DP2(1)。然而，導體334(1)、源極SP1(1)和汲極DP2(2)與電晶體MP2(1)的基極、源極SP2(1)和導體322、324(1)在電性上斷開。導體334(1)和MD/VD層中的通路提供網路net0，如第1圖所示。在一些實施例中，網路net0中的導體透過更高金屬層中的一個或多個導體彼此連接。
導體340具有沿著第一方向（平行於X軸）延伸的長軸。導體340用於接收參考電壓VSSPST並且對應於第1圖中的電源參考節點106。導體342(1)具有沿著第二方向（平行於Y軸）延伸的長軸。導體342(1)連接到導體340，並且因此也用於接收參考電壓VSSPST。導體342(1)沿著第二方向（平行於Y軸）直接在源極SN2(1)的全部長度上延伸。導體340、342(1)均設置在金屬層M0中。在此實施例中，MD/VD層中的多個通路被設置為跨越導體342(1)的全部長度，這些通路將電晶體MN2(1)的源極SN2(1)連接到導體342(1)。鑒於通路是跨越源極SN2(1)的全部長度設置的，實際上，電晶體MN2(1)的基極也連接到導體342(1)，並且因此也用於接收參考電壓VSSPST。
導體330(1)也沿著第二方向（平行於Y軸）直接在汲極DN1(1)的全部長度上延伸。導體328、330(1)均設置在金屬層M0中。在此實施例中，MD/VD層中的多個通路被設置為跨越電晶體MN1(1)的汲極DN1(1)的全部長度，以將汲極DN(1)連接到導體330(1)。
導體350(1)具有沿著第二方向（平行於Y軸）延伸的長軸。導體350(1)在電晶體MN2(1)的汲極DN2(1)的全部長度上以及電晶體MN1(1)的源極SN1(1)的全部長度上延伸。導體350(1)設置在金屬層M0中。MD/VD層中的多個通路被設置為跨越汲極DN2(1)的全部長度，以將汲極DN2(1)連接到導體350(1)。MD/VD層中的多個通路被設置為跨越源極SN1(1)的全部長度，以將源極SN1(1)連接到導體350(1)。鑒於通路是跨越源極SN1(1)的全部長度設置的，實際上，電晶體MN1(1)的基極也連接到導體350(1)。以此方式，電晶體MN1(1)的基極連接到源極SN1(1)和汲極DN2(1)。然而，導體350(1)、源極SN1(1)和汲極DN2(1)與電晶體MN2(1)的基極、源極SN2(1)和導體340、342(1)在電性上斷開。導體350(1)和MD/VD層中的通路提供網路net1，如第1圖所示。在一些實施例中，網路net1中的導體透過更高金屬層中的一個或多個導體彼此連接。
電路302A(2)、302A(3)、302A(4)以與電路302A(1)相同的方式佈置，因此本文不再重複對其佈置的描述。因此，導體322、導體328和導體340並行地連接電路302A(1)、302A(2)、302A(3)、302A(4)。
第3B圖為根據一些實施例所繪示的半導體裝置的佈局圖300B。
佈局圖300B將半導體裝置的各種特徵以形狀表示。佈局圖300B的特徵參考了代表半導體元件的繪示形狀來進行討論。
佈局圖300B包含電路302B(1)、電路302B(2)、電路302B(3)和電路302B(4)。電路302B(1)、電路302B(2)、電路302B(3)和電路302B(4)中的每一者是第1圖的半導體裝置100中所示的電路的示例。
半導體基板301在佈局圖300B中以與第3A圖和第3E圖的佈局圖300A中相同的方式佈置。因此，阱304、306、308在佈局圖300B中以與第3A圖和第3E圖所示的佈局圖300A中相同的方式設置。類似地，主動區域308(1)、308(2)、308(3)、308(4)、310(1)、310(2)、310(3)、310(4)、314(1)、314(2)、314(3)、314(4)、316(1)、316(2)、316(3)、316(4)在佈局圖300B中以與第3A圖和第3E圖中的佈局圖300A中相同的方式設置。
此外，以下佈置在第3A圖的電路302B(1)中以與第3B圖的電路302A(1)相同的方式佈置：電晶體MP2(1)具有源極SP2(1)、閘極GP2(1)、汲極DP2(1)，電晶體MP1(1)具有源極SP1(1)、閘極GP1(1)、汲極DP1(1)，電晶體MN2(1)具有源極SN2(1)、閘極GN2(1)、汲極DN2(1)，電晶體MN1(1)具有源極SN1(1)、閘極GN1(1)、汲極DN1(1)。然而，電路302B(2)被佈置為電路302B(1)相對於Y軸的鏡像。因此，電晶體MP2(2)具有在閘極GP2(2)左側的源極SP2(2)和在閘極GP2(2)右側的汲極DP2(2)。電晶體DP1(2)具有設置在閘極GP1(2)右側的源極SP1(2)和設置在閘極GP1(2)左側的汲極DP1(2)。電晶體MN2(2)具有在閘極GN2(2)右側的汲極DN2(2)和在閘極GN2(2)左側的源極SN2(2)。電晶體MN1(1)具有設置在閘極GN1(2)左側的汲極DN1(2)和設置在閘極GN1(2)右側的源極SN1(2)。此外，導體334(1)（見第3A圖）和350(1)（見第3A圖）的佈置在第3A圖和第3B圖中是相同的，因此在討論和第3B圖中被省略。
在第3B圖中，源極SP2(1)與源極SP2(2)直接相鄰。因此，導體360具有足夠的寬度以設置在兩個源極SP2(1)、SP2(2)之上，並且相對於第二方向（平行於Y軸）延伸源極SP2(1)的長度和源極SP2(2)的長度。MD/VD層中的多個通路將導體360連接到源極SP2(1)，且MD/VD層中的多個通路將導體360連接到源極SP2(2)。導體360連接到導體322，且因此導體360用於接收參考電壓VDDPST。
此外，汲極DP1(1)與汲極DP1(2)直接相鄰。因此，導體364具有足夠的寬度以設置在兩個汲極DP1(1)、DP1(2)之上，並且相對於第二方向（平行於Y軸）延伸汲極DP1(1)的長度和汲極DP1(2)的長度。MD/VD層中的多個通路將導體364連接到汲極DP1(1)，且MD/VD層中的多個通路將導體364連接到汲極DP1(2)。導體364連接到導體328，且因此導體364用於接收輸入/輸出訊號。
此外，汲極DN1(1)與汲極DN1(2)直接相鄰。導體364也具有足夠的寬度以設置在兩個汲極DN1(1)、DN1(2)之上，並且相對於第二方向（平行於Y軸）延伸汲極DN1(1)的長度和汲極DN1(2)的長度。MD/VD層中的多個通路將導體364連接到汲極DN1(1)，且MD/VD層中的多個通路將導體364連接到汲極DN1(2)。
最後，源極SN2(1)與源極SN2(2)直接相鄰。因此，導體370具有足夠的寬度以設置在兩個源極SN2(1)、SN2(2)之上，並且相對於第二方向（平行於Y軸）延伸源極SN2(1)的長度和源極SN2(2)的長度。MD/VD層中的多個通路將導體370連接到源極SN2(1)，且MD/VD層中的多個通路將導體370連接到源極SN2(2)。導體370連接到導體340，且因此導體370用於接收參考電壓VSSPST。
電路300B(3)被佈置為電路300B(1)，且因此被佈置為300B(2)相對於第二方向（平行於Y軸）的鏡像。
因此，電晶體MP2(3)具有在閘極GP2(3)右側的源極SP2(3)和在閘極GP2(3)左側的汲極DP2(3)。電晶體DP1(3)具有設置在閘極GP1(3)左側的的源極SP1(3)和設置在閘極GP1(3)右側的汲極DP1(3)。電晶體MN2(3)具有在閘極GN2(3)左側的汲極DN2(3)和在閘極GN2(3)右側的源極SN2(3)。電晶體MN1(1)具有設置在閘極GN1(3)右側的汲極DN1(3)和設置在閘極GN1(3)左側的源極SN1(3)。
以此方式，汲極DP2(2)與汲極DP2(3)直接相鄰。因此，導體380具有足夠的寬度以設置在兩個汲極DP2(2)、DP2(3)之上，並且相對於第二方向（平行於Y軸）延伸汲極DP2(2)的長度和汲極DP2(3)的長度。MD/VD層中的多個通路將導體380連接到汲極DP1(2)，且MD/VD層中的多個通路將導體380連接到汲極DP1(3)。
導體380也具有足夠的寬度以設置在兩個源極SP1(2)、SP1(3)之上，並且相對於第二方向（平行於Y軸）延伸源極SP1(2)的長度和源極SP1(3)的長度。MD/VD層中的多個通路相對於第二方向將導體380連接到源極SP1(2)的全部長度，且MD/VD層中的多個通路相對於第二方向將導體380連接到源極SP1(3)的全部長度。以此方式，電晶體MP1(3)、MP1(2)的基極連接到汲極DP2(3)、汲極DP2(2)、源極SP1(3)和源極SP1(2)。導體380、汲極DP2(3)、汲極DP2(2)、源極SP1(3)和源極SP1(2)與導體322、源極SP2(3)和源極SP2(2)在電性上斷開。
此外，源極SP1(2)與源極SP1(3)直接相鄰。導體380也具有足夠的寬度以設置在兩個源極SP1(2)、SP1(3)之上，並且相對於第二方向（平行於Y軸）延伸源極SP1(2)的長度和源極SP1(3)的長度。MD/VD層中的多個通路將導體380連接到源極SP1(2)，且MD/VD層中的多個通路將導體380連接到源極SP1(3)。
此外，源極SN1(2)與源極SN1(3)直接相鄰。導體383也具有足夠的寬度以設置在兩個源極SN1(2)、SN1(3)之上，並且相對於第二方向（平行於Y軸）延伸源極SN1(2)的長度和源極SN1(3)的長度。MD/VD層中的多個通路相對於第二方向將導體383連接到源極SN1(2)的全部長度，且MD/VD層中的多個通路相對於第二方向將導體383連接到源極SN1(3)的全部長度。以此方式，電晶體MN1(3)、MN1(2)的基極連接到汲極DN2(3)、汲極DN2(2)、源極SN1(3)和源極SN1(2)。
最後，汲極DN2(2)與汲極DN2(3)直接相鄰。因此，導體383具有足夠的寬度以設置在兩個汲極DN2(2)、DN2(3)之上，並且相對於第二方向（平行於Y軸）延伸汲極DN2(2)的長度和汲極DN2(3)的長度。MD/VD層中的多個通路將導體383連接到汲極DN1(2)，且MD/VD層中的多個通路將導體383連接到汲極DN1(3)。導體383、汲極DN2(3)、汲極DN2(2)、源極SN1(3)和源極SN1(2)與導體322、源極SN2(3)和源極SN2(2)在電性上斷開。
源極SP2(3)與源極SP2(4)直接相鄰。因此，導體365具有足夠的寬度以設置在兩個源極SP2(3)、SP2(4)之上，並且相對於第二方向（平行於Y軸）延伸源極SP2(3)的長度和源極SP2(4)的長度。MD/VD層中的多個通路將導體365連接到源極SP2(3)，且MD/VD層中的多個通路將導體365連接到源極SP2(4)。導體365連接到導體322，且因此導體365用於接收參考電壓VDDPST。
此外，汲極DP1(3)與汲極DP1(4)直接相鄰。因此，導體367具有足夠的寬度以設置在兩個汲極DP1(3)、DP1(4)之上，並且相對於第二方向（平行於Y軸）延伸汲極DP1(3)的長度和汲極DP1(4)的長度。MD/VD層中的多個通路將導體367連接到汲極DP1(3)，且MD/VD層中的多個通路將導體367連接到汲極DP1(4)。導體367b連接到導體328，且因此導體367用於接收輸入/輸出訊號。
此外，汲極DN1(3)與汲極DN1(4)直接相鄰。導體367也具有足夠的寬度以設置在兩個汲極DN1(3)、DN1(4)之上，並且相對於第二方向（平行於Y軸）延伸汲極DN1(3)的長度和汲極DN1(4)的長度。MD/VD層中的多個通路將導體367連接到汲極DN1(3)，且MD/VD層中的多個通路將導體367連接到汲極DN1(4)。
此外，源極SN2(3)與源極SN2(4)直接相鄰。因此，導體371具有足夠的寬度以設置在兩個源極SN2(3)、SN2(4)之上，並且相對於第二方向（平行於Y軸）延伸源極SN2(3)的長度和源極SN2(4)的長度。MD/VD層中的多個通路將導體371連接到源極SN2(3)，且MD/VD層中的多個通路將導體371連接到源極SN2(4)。導體371連接到導體340，且因此導體371用於接收參考電壓VSSPST。
導體375具有沿著第二方向（平行於Y軸）延伸的長軸。導體375在電晶體MP2(4)的汲極DP2(4)的全部長度上和電晶體MP1(4)的源極SP1(4)的全部長度上延伸。導體375設置在金屬層M0中。多個通路336(4)被設置為跨越汲極DP2(4)的全部長度，以將汲極DP2(4)連接到導體375。MD/VD層中的多個通路被設置為跨越源極SP1(4)的全部長度，以將源極SP1(4)連接到導體375。鑒於通路是跨越源極SP1(4)的全部長度設置的，實際上，電晶體MP1(4)的基極也連接到導體375。以這種方式，電晶體MP1(4)的基極連接到源極SP1(4)和汲極DP2(4)。然而，導體375與電晶體MP2(4)的基極和源極SP2(4)在電性上斷開。導體334(1)（見第3A圖）、375、380和MD/VD層中的通路提供網路net0，如第1圖所示。在一些實施例中，網路net0中的導體透過更高金屬層中的一個或多個導體彼此連接。
導體377具有沿著第二方向（平行於Y軸）延伸的長軸。導體377在電晶體MN2(4)的汲極DN2(4)的全部長度上和電晶體MN1(4)的源極SN1(4)的全部長度上延伸。導體377設置在金屬層M0中。多個通路被設置為跨越汲極DN2(4)的全部長度，以將汲極DN2(4)連接到導體377。MD/VD層中的多個通路被設置為跨越源極SN1(4)的全部長度，以將源極SN1(4)連接到導體377。鑒於通路是跨越源極SN1(4)的全部長度設置的，實際上，電晶體MN1(4)的基極也連接到導體377。以這種方式，電晶體MN1(4)的基極連接到源極SN1(4)和汲極DN2(4)。然而，導體377與電晶體MN2(4)的基極和源極SN2在電性上斷開。因此，導體322、導體328和導體340並行地連接電路302A(1)、302A(2)、302A(3)、302A(4)。導體350(1)（見第3A圖）、377、383和MD/VD層中的通路提供網路net1，如第1圖所示。在一些實施例中，網路net1中的導體透過更高金屬層中的一個或多個導體彼此連接。
第3C圖為根據一些實施例所繪示的半導體裝置的佈局圖300C。
佈局圖300C將半導體裝置的各種特徵以形狀表示。佈局圖300C的特徵參考了代表半導體元件的繪示形狀來進行討論。
佈局圖300C包含電路302C(1)、電路302C(2)、電路302C(3)和電路302C(4)。電路302C(1)、電路302C(2)、電路302C(3)和電路302C(4)中的每一者是第1圖的半導體裝置100中所示的電路的示例。
參考第3C圖和第3F圖，第3F圖是示出半導體基板301的另一實施例的示意圖，此另一實施例為在第3C圖中所使用的實施例。
不同於如第3A圖和第3E圖具有主動區域308(1)、308(2)、308(3)、308(4)，其中，電晶體MP2(1)、MP2(2)、MP2(3)、MP2(4)中的每一者形成在主動區域308(1)、308(2)、308(3)、308(4)中的對應一者上，在第3C圖和第3F圖中，電晶體MP2(1)、MP2(2)、MP2(3)、MP2(4)均形成在主動區域390中。主動區390設置在第一阱304中。
另外，不同於如第3A圖和第3E圖具有主動區域310(1)、310(2)、310(3)、310(4)，其中，電晶體MP1(1)、MP1(2)、MP1(3)、MP1(4)中的每一者形成在主動區域310(1)、310(2)、310(3)、310(4)中的對應一者上，在第3C圖和第3F圖中，電晶體MP1(1)、MP1(2)、MP1(3)、MP1(4)均形成在主動區域391中。主動區域391設置在第二阱306中。
此外，不同於如第3A圖和第3E圖具有主動區域314(1)、314(2)、314(3)、314(4)，其中，電晶體MN1(1)、MN1(2)、MN1(3)、MN1(4)中的每一者形成在主動區域314(1)、314(2)、314(3)、314(4)中的對應一者上，在第3C圖和第3F圖中，電晶體MN1(1)、MN1(2)、MN1(3)、MN1(4)均形成在主動區域392中。主動區域392設置在第三阱312中。
最後，不同於如第3A圖和第3E圖具有主動區域316(1)、316(2)、316(3)、316(4)，其中，電晶體MN2(1)、MN2(2)、MN2(3)、MN2(4)中的每一者形成在主動區域316(1)、316(2)、316(3)、316(4)中的對應一者上。然而，在第3C圖中，電晶體MN2(1)、MN2(2)、MN2(3)、MN2(4)均形成在主動區域393中。主動區域393相對於第二方向（平行於Y軸）位於主動區域392下方。
再次參考第3C圖，關於主動區域390、391，主動區域390、391具有P型導電類型。在電路302C(1)內，電極具有在主動區域390、391兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域390上的電極的一部分形成電晶體MP2(1)的閘極GP2(1)，且主動區域391上的電極的另一部分形成電晶體MP1(1)的閘極GP1(1)。在電路302C(2)內，電極具有在主動區域390、391兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域390上的電極的一部分形成電晶體MP2(2)的閘極GP2(2)，且主動區域391上的電極的另一部分形成電晶體MP1(2)的閘極GP1(2)。在電路302C(3)內，電極具有在主動區域390、391兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域390上的電極的一部分形成電晶體MP2(3)的閘極GP2(3)，且主動區域391上的電極的另一部分形成電晶體MP1(3)的閘極GP1(3)。在電路302C(4)內，電極具有在主動區域390、391兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域390上的電極的一部分形成電晶體MP2(4)的閘極GP2(4)，且主動區域391上的電極的另一部分形成電晶體MP1(4)的閘極GP1(4)。
關於主動區域392、393，主動區域392、393具有N型導電類型。在電路302C(1)內，電極具有在主動區域392、393兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域392上的電極的一部分形成電晶體MN1(1)的閘極GN1(1)，且主動區域393上的電極的另一部分形成電晶體MN2(1)的閘極GN2(1)。在電路302C(2)內，電極具有在主動區域392、393兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域392上的電極的一部分形成電晶體MN1(2)的閘極GN1(2)，且主動區域393上的電極的另一部分形成電晶體MN2(2)的閘極GN2(2)。在電路302C(3)內，電極具有在主動區域392、393兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域392上的電極的一部分形成閘極電晶體MN1(3)的GN1(3)，且主動區域393上的電極的另一部分形成電晶體MN2(3)的閘極GN2(3)。在電路302C(4)內，電極具有在主動區域392、393兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域392上的電極的一部分形成電晶體MN1(4)的閘極GN1(4)，且主動區域393上的電極的另一部分形成電晶體MN2(4)的閘極GN2(4)。
區域390與閘極GP2(1)相鄰並直接位於其左側的部分是電晶體MP2(1)的汲極DP2(1)。區域390與閘極GP2(1)相鄰並直接位於其右側以及與閘極GP2(2)相鄰並直接位於其左側的部分是電晶體MP2(1)和電晶體MP2(2)兩者的源極SP2(1)(2)。區域390與閘極GP2(2)相鄰並直接位於其右側以及與閘極GP2(3)相鄰並直接位於其左側的部分是電晶體MP2(2)和電晶體MP2(3)兩者的汲極DP2(2)(3)。區域390與閘極GP2(3)相鄰並直接位於其右側以及與閘極GP2(4)相鄰並直接位於其左側的部分是電晶體MP2(3)和電晶體MP2(4)兩者的源極SP2(3)(4)。區域390與閘極GP2(4)相鄰並直接位於其右側的部分是電晶體MP2(4)的汲極DP2(4)。
區域391與閘極GP1(1)相鄰並直接位於其左側的部分是電晶體MP1(1)的源極SP1(1)。區域391與閘極GP1(1)相鄰並直接位於其右側以及與閘極GP1(2)相鄰並直接位於其左側的部分是電晶體MP1(1)和電晶體MP1(2)兩者的汲極DP1(1)(2)。區域391與閘極GP1(2)相鄰並直接位於其右側以及與閘極GP1(3)相鄰並直接位於其左側的部分是電晶體MP1(2)和電晶體MP1(3)兩者的源極SP1(2)(3)。區域391與閘極GP1(3)相鄰並直接位於其右側以及與閘極GP1(4)相鄰並直接位於其左側的部分是電晶體MP1(3)和電晶體MP1(4)兩者的汲極DP1(3)(4)。區域391與閘極GP1(4)相鄰並直接位於其右側的部分是電晶體MP1(4)的源極SP1(4)。
區域392與閘極GN1(1)相鄰並直接位於其左側的部分是電晶體MN1(1)的源極SN1(1)。區域392與閘極GN1(1)相鄰並直接位於其右側以及與閘極GN1(2)相鄰並直接位於其左側的部分是電晶體MN1(1)和電晶體MN1(2)兩者的汲極DN1(1)(2)。區域392與閘極GN1(2)相鄰並直接位於其右側以及與閘極GN1(3)相鄰並直接位於其左側的部分是電晶體MN1(2)和電晶體MN1(3)兩者的源極SN1(2)(3)。區域392與閘極GN1(3)相鄰並直接位於其右側以及與閘極GN1(4)相鄰並直接位於其左側的部分是電晶體MN1(3)和電晶體MN1(4)兩者的汲極DN1(3)(4)。區域392與閘極GN1(4)相鄰並直接位於其右側的部分是電晶體MN1(4)的源極SN1(4)。
區域393與閘極GN2(1)相鄰並直接位於其左側的部分是電晶體MN2(1)的汲極DN2(1)。區域393與閘極GN2(1)相鄰並直接位於其右側以及與閘極GN2(2)相鄰並直接位於其左側的部分是電晶體MN2(1)和電晶體MN2(2)兩者的源極SN2(1)(2)。區域393與閘極GN2(2)相鄰並直接位於其右側以及與閘極GN2(3)相鄰並直接位於其左側的部分是電晶體MN2(2)和電晶體MN2(3)兩者的汲極DN2(2)(3)。區域393與閘極GN2(3)相鄰並直接位於其右側以及與閘極GN2(4)相鄰並直接位於其左側的部分是電晶體MN2(3)和電晶體MN2(4)兩者的源極SN2(3)(4)。區域393與閘極GN2(4)相鄰並直接位於其右側的部分是電晶體MN2(4)的汲極DN2(4)。
導體394A設置在金屬層M0中，導體394A延伸跨越汲極DP2(1)和源極SP1(1)兩者的長度。MD/VD層中的多個通路將導體394A連接到汲極DP2(1)，且MD/VD層中的多個通路將導體394A連接到源極SP1(1)。實際上，此情況也將電晶體MP1(1)的基極連接到源極SP1(1)和汲極DP2(1)。源極SP1(1)和汲極DP2(1)與源極SP2(1)(2)和導體322在電性上斷開。
導體394B設置在金屬層M0中，導體394B延伸跨越源極SP2(1)(2)的長度。MD/VD層中的多個通路將導體394B連接到源極SP2(1)(2)。導體394B直接連接到導體322。因此，導體394B也用於接收參考電壓VDDPST。
導體394C設置在金屬層M0中，導體394C延伸跨越汲極DP1(1)(2)和汲極DN1(1)(2)兩者的長度。MD/VD層中的多個通路將導體394C連接到汲極DP1(1)(2)，且MD/VD層中的多個通路將導體394C連接到汲極DN1(1)(2)。導體394C直接連接到導體328，並且因此用於接收輸入/輸出訊號。
導體394D設置在金屬層M0中，導體394D延伸跨越汲極DP2(2)(3)和源極SP1(2)(3)兩者的長度。MD/VD層中的多個通路將導體394D連接到汲極DP2(2)(3)，且MD/VD層中的多個通路將導體394D連接到源極SP1(2)(3)。實際上，此情況也將電晶體MP1(2)、MP1(3)的基極連接到源極SP1(2)(3)和汲極DP2(2)(3)。導體394D、源極SP1(2)(3)和汲極DP2(2)(3)與導體322、源極SP2(3)(4)和源極SP2(1)(2)在電性上斷開。
導體394E設置在金屬層M0中，導體394E延伸跨越源極SP2(3)(4)的長度。MD/VD層中的多個通路將導體394E連接到源極SP2(3)(4)。導體394E直接連接到導體322。因此，導體394E也用於接收參考電壓VDDPST。
導體394F設置在金屬層M0中，導體394F延伸跨越汲極DP1(3)(4)和汲極DN1(3)(4)兩者的長度。MD/VD層中的多個通路將導體394F連接到汲極DP1(3)(4)，且MD/VD層中的多個通路將導體394F連接到汲極DN1(3)(4)。導體394F直接連接到導體328，並且因此用於接收輸入/輸出訊號。
導體394G設置在金屬層M0中，導體394G延伸跨越汲極DP2(4)和源極SP1(4)兩者的長度。MD/VD層中的多個通路將導體394G連接到汲極DP2(4)，且MD/VD層中的多個通路將導體394G連接到源極SP1(4)。實際上，此情況也將電晶體MP1(4)的基極連接到源極SP1(4)和汲極DP2(4)。導體394G、源極SP1(4)和汲極DP2(4)與源極SP2(3)(4)和導體322在電性上斷開。導體334(1)（見第3A圖）、394D、394G和MD/VD層中的通路提供網路net0，如第1圖所示。在一些實施例中，網路net0中的導體透過更高金屬層中的一個或多個導體彼此連接。
導體394H設置在金屬層M0中，導體394H延伸跨越汲極DN2(1)和源極SN1(1)兩者的長度。MD/VD層中的多個通路將導體394H連接到汲極DN2(1)，且MD/VD層中的多個通路將導體394H連接到源極SN1(1)。實際上，此情況也將電晶體MN1(1)的基極連接到源極SN1(1)和汲極DN2(1)。源極SN1(1)和汲極DN2(1)與導體340和源極SN2(1)(2)在電性上斷開。
導體394I設置在金屬層M0中，導體394I延伸跨越源極SN2(1)(2)的長度。MD/VD層中的多個通路將導體394I連接到源極SN2(1)(2)。導體394I直接連接到導體340。因此，導體394I也用於接收參考電壓VSSPST。
導體394J設置在金屬層M0中，導體394J延伸跨越汲極DN2(2)(3)和源極SN1(2)(3)兩者的長度。MD/VD層中的多個通路將導體394J連接到汲極DN2(2)(3)，且MD/VD層中的多個通路將導體394J連接到源極SN1(2)(3)。實際上，此情況也將電晶體MN1(2)、MN1(3)的基極連接到源極SN1(2)(3)和汲極DN2(2)(3)。導體394J、源極SN1(2)(3)和汲極DN2(2)(3)與導體340、源極SN2(1)(2)和源極SN2(3)(4)在電性上斷開。
導體394K設置在金屬層M0中，導體394K延伸跨越源極SN2(3)(4)的長度。MD/VD層中的多個通路將導體394K連接到源極SN2(3)(4)。導體394K直接連接到導體340。因此，導體394K也用於接收參考電壓VSSPST。
導體394L設置在金屬層M0中，導體394L延伸跨越汲極DN2(4)和源極SN1(4)兩者的長度。MD/VD層中的多個通路將導體394L連接到汲極DN2(4)，且MD/VD層中的多個通路將導體394L連接到源極SN1(4)。實際上，此情況也將電晶體MN1(4)的基極連接到源極SN1(4)和汲極DN2(4)。源極SN1(4)和汲極DN2(4)與導體340和源極SN2(3)(4)在電性上斷開。在一些實施例中，透過使用公共主動區域390、391、392、393，佈局圖300C的空間效率提高了30%。導體350(1)（見第3A圖）、394J、394L和MD/VD層中的通路提供網路net1，如第1圖所示。在一些實施例中，網路net1中的導體透過更高金屬層中的一個或多個導體彼此連接。
參照第3A~3C圖，佈局圖300A、300B、300C代表了具有相同電路設計的半導體裝置。依據佈局圖300A製造的半導體裝置佔用最多的面積，而依據佈局圖300B製造的半導體裝置相較於依據佈局圖300A製造的半導體裝置佔用了較少的面積。依據佈局圖300C製造的半導體裝置相較於依據佈局圖300B製造的半導體裝置佔用了較少的面積。在一些實施例中，與依據佈局圖300A製造的半導體裝置相比，依據佈局圖300C製造的半導體裝置佔用的面積減少了30%。
第3D圖為根據一些實施例所繪示的半導體裝置的佈局圖300D。
佈局圖300D將半導體裝置的各種特徵以形狀表示。佈局圖300D的特徵參考了代表半導體元件的繪示形狀來進行討論。
佈局圖300D包含電路302D(1)、電路302D(2)、電路302D(3)、電路302D(4)和電路302D(5)。電路302D(1)、電路302D(2)、電路302D(3)、電路302D(4)和電路302D(5)中的每一者是第1圖的半導體裝置100中所示的電路的示例。
第3F圖是PMOS電晶體P沿著第3A圖中的截面線3F的截面圖。
不同於如第3A圖和第3E圖具有主動區域308(1)、308(2)、308(3)、308(4)，其中，電晶體MP2(1)、MP2(2)、MP2(3)、MP2(4)中的每一者形成在主動區域308(1)、308(2)、308(3)、308(4)中的對應一者上，在第3D圖和第3F圖中，電晶體MP2(1)、MP2(2)、MP2(3)、MP2(4)、MP2(5)均形成在主動區域390中。主動區域390設置在位於主動區域391上方的第一阱304中（見第3F圖）。第3D圖中的電晶體MP2(1)被佈置為第3C圖中的電晶體MP2(1)的鏡像。電晶體MP1(1)（未示出於第3D圖）被佈置為第3C圖中的電晶體MP2(1)的鏡像，但為方便起見未示出。第3D圖中的電晶體MP2(2)被佈置為第3C圖中的電晶體MP2(2)的鏡像。電晶體MP1(2)（未示出於第3D圖）和電晶體MP2(2)以相似的方式被佈置為與第3C圖中的電晶體MP1(2)的鏡像，但為方便起見未示出。第3D圖中的電晶體MP2(3)被佈置為第3C圖中的電晶體MP2(3)的鏡像。電晶體MP1(3)（未示出於第3D圖）和電晶體MP2(3)以相似的方式被佈置為第3C圖中的電晶體MP1(3)的鏡像，但為方便起見未示出。第3D圖中的電晶體MP2(4)被佈置為第3C圖中的電晶體MP2(3)。電晶體MP1(4)（未示出於第3D圖）和電晶體MP2(4)以相似的方式被佈置為第3C圖中的電晶體MP1(3)，但為方便起見未示出。第3D圖中的電晶體MP2(5)被佈置為第3C圖中的電晶體MP2(4)。電晶體MP1(5)（未示出於第3D圖）和電晶體MP2(5)以相似的方式被佈置為第3C圖中的電晶體MP1(4)，但為方便起見未示出。
不同於如第3A圖和第3E圖具有主動區域316(1)、316(2)、316(3)、316(4)，其中，電晶體MN2(1)、MN2(2)、MN2(3)、MN2(4)中的每一者形成在主動區域316(1)、316(2)、316(3)、316(4)中的對應一者上。然而，在第3C圖中，電晶體MN2(1)、MN2(2)、MN2(3)、MN2(4)、MN2(5)均形成在主動區域393中。主動區域393相對於第二方向（平行於Y軸）位於主動區域392下方（見第3F圖）。第3D圖中的電晶體MN2(1)被佈置為第3C圖中的電晶體MN2(1)的鏡像。電晶體MN1(1)（未示出於第3D圖）和電晶體MN2(1)被佈置為第3C圖中的電晶體MN1(1)的鏡像，但為方便起見未示出。第3D圖中的電晶體MN2(2)被佈置為第3C圖中的電晶體MN2(2)的鏡像。電晶體MN1(2)（未示出於第3D圖）和電晶體MN2(2)被佈置為與第3C圖中的電晶體MN1(2)的鏡像，但為方便起見未示出。第3D圖中的電晶體MN2(3)被佈置為第3C圖中的電晶體MN2(3)的鏡像。電晶體MN1(3)（未示出於第3D圖）和電晶體MN2(3)被佈置為第3C圖中的電晶體MN1(3)的鏡像，但為方便起見未示出。第3D圖中的電晶體MN2(4)被佈置為第3C圖中的電晶體MN2(3)。電晶體MN1(4)（未示出於第3D圖）和電晶體MN2(4)以相似的方式被佈置為第3C圖中的電晶體MN1(3)，但為方便起見未示出。第3D圖中的電晶體MN2(5)被佈置為第3C圖中的電晶體MN2(4)。電晶體MN1(5)（未示出於第3D圖）和電晶體MN2(5)以相似的方式被佈置為第3C圖中的電晶體MN1(4)，但為方便起見未示出。
在第3D圖中，基極區域BODPL被作為主動區域形成於N阱304中。基極區域BODPL被分離並位於主動區域390的左側。基極區域BODPL被摻雜以具有N型導電類型並作為電晶體MP2(1)、MP2(2)、MP2(3)、MP2(4)、MP2(5)的基極連接。虛設閘極DGPL相對於X軸移位並且形成在基極區域BODPL的其中一側。虛設閘極DGPL用於提供隔離。導體CPL形成於位於基極區域BODPL之上的金屬層M0中。互連層MD/VD中的通路將導體CPL連接至導體322，其中導體322用於接收電壓VDDPST。
在第3D圖中，基極區域BODPR被作為主動區域形成於N阱304中。基極區域BODPR被分離並位於主動區域390的右側。基極區域BODPR被摻雜以具有N型導電類型並作為電晶體MP2(1)、MP2(2)、MP2(3)、MP2(4)、MP2(5)的基極連接。虛設閘極DGPR相對於X軸移位並且形成在基極區域BODPR的其中一側。虛設閘極DGPR用於提供隔離。導體CPR形成於位於基極區域BODPR之上的金屬層M0中。互連層MD/VD中的通路將導體CPR連接至導體322，其中導體322用於接收電壓VDDPST。
在第3D圖中，基極區域BODNL被作為主動區域形成。基極區域BODNL被分離並位於主動區域393的左側。基極區域BODNL被摻雜以具有P型導電類型並作為電晶體MN2(1)、MN2(2)、MN2(3)、MN2(4)、MN2(5)的基極連接。虛設閘極DGNL相對於X軸移位並且形成在基極區域BODNL的其中一側。虛設閘極DGNL用於提供隔離。導體CNL形成於位於基極區域BODNL之上的金屬層M0中。互連層MD/VD中的通路將導體CNL連接至導體340，其中導體340用於接收電壓VSS。
在第3D圖中，基極區域BODNR被作為主動區域形成。基極區域BODNR被分離並位於主動區域393的右側。基極區域BODNR被摻雜以具有P型導電類型並作為電晶體MN2(1)、MN2(2)、MN2(3)、MN2(4)、MN2(5)的基極連接。虛設閘極DGNR相對於X軸移位並且形成在基極區域BODNR的其中一側。虛設閘極DGNR用於提供隔離。導體CNR形成於位於基極區域BODNR之上的金屬層M0中。互連層MD/VD中的通路將導體CNR連接至導體340，其中導體340用於接收電壓VSS。
在第3D圖中，基極區域BODNL被作為主動區域形成。基極區域BODNL被分離並位於主動區域393的左側。基極區域BODNL被摻雜以具有N型導電類型並作為電晶體MN2(1)、MN2(2)、MN2(3)、MN2(4)、MN2(5)的基極連接。虛設閘極DGNL相對於X軸移位並且形成在基極區域BODNL的其中一側。虛設閘極DGNL用於提供隔離。導體CNL形成於位於基極區域BODNL之上的金屬層M0中。互連層MD/VD中的通路將導體CNL連接至導體340，其中導體340用於接收電壓VSS。
在第3D圖中，基極區域BODNR被作為主動區域形成。基極區域BODNR被分離並位於主動區域393的右側。基極區域BODNR被摻雜以具有N型導電類型並作為電晶體MN2(1)、MN2(2)、MN2(3)、MN2(4)、MN2(5)的基極連接。虛設閘極DGNR相對於X軸移位並且形成在基極區域BODNR的其中一側。虛設閘極DGNR用於提供隔離。導體CNR形成於位於基極區域BODNR之上的金屬層M0中。互連層MD/VD中的通路將導體CNR連接至導體340，其中導體340用於接收電壓VSS。
在第3D圖中，導體322延伸跨越主動區域TAR。主動區域TAR為位於N阱區域304之中的主動區域。主動區域TAR具有N型導電類型並作為電晶體MP2(1)、MP2(2)、MP2(3)、MP2(4)、MP2(5)的基極連接。互連層MD/VD中的通路將導體322連接至主動區域TAR。每個將導體322連接至主動區域TAR的通路位於虛設閘極DGT之間。
在第3D圖中，導體340延伸跨越主動區域TAB。主動區域TAB為一主動區域。主動區域TAB具有P型導電類型並作為電晶體MN2(1)、MN2(2)、MN2(3)、MN2(4)、MN2(5)的基極連接。互連層MD/VD中的通路將導體340連接至主動區域TAB。每個將導體340連接至主動區域TAB的通路位於虛設閘極DGB之間。
第3G圖為PMOS電晶體沿著第3D圖中的截面線3G的截面圖。
PMOS電晶體P提供了第3A圖、第3B圖、第3C圖和第3D圖中的PMOS電晶體MP2、MP1的配置的一個實施例。如圖所示，PMOS電晶體P形成在半導體基板301中。在至少一個實施例中，半導體基板由矽、矽鍺（SiGe）、砷化鎵、或其他合適的半導體材料形成。
N阱NW形成於半導體基板301內。N阱NW是以N型雜質擴散的區域。主動區域ODP形成於N阱NW內。主動區域ODP包含重摻雜P區域395、輕摻雜N區域396和重摻雜P區域397。重摻雜P區域395用於形成汲極/源極區域。輕摻雜N區域396位於重摻雜P區域395、397之間。
重摻雜N區域398設置在N阱NW中，重摻雜N區域398與重摻雜P區域395、輕摻雜N區域396和重摻雜P區域397分開。重摻雜N區域398用於提供與PMOS電晶體P的基極的連接。重摻雜N區域398對應於第3D圖中的基極區域BODPL、BODPR。
在一些實施例中，主動區域ODP包含外延生長的矽（epi Si）、碳化矽、或矽鍺。在一些情況下，與閘極結構相關聯的積體電路裝置的主動區域ODP在外延製程期間被原位摻雜或未被摻雜。在一些情況下，當主動區域ODP在外延製程期間未被摻雜時，主動區域ODP在隨後的製程期間被摻雜。
通路V位於MD/VD層中的重摻雜P區域395、397上。MD/VD層相對於平行於Z軸的第三方向位於半導體基板301之上。閘極G位於多晶矽層中的輕摻雜N區域396上。導體C位於金屬層M0中，其相對於第三方向在MD/VD層正上方。通路V將導體C連接到它們各自的主動區域ODP的部分。重摻雜N區域398上的通路V和導體C連接到PMOS電晶體P的基極。關於上面討論的PMOS電晶體MP1，導體C連接到PMOS電晶體MP1的源極和PMOS電晶體MP2的汲極。關於PMOS電晶體MP2，導體C用於接收參考電壓VDDPST。
第3H圖是NMOS電晶體N沿著第3D圖中的截面線3H的截面圖。
NMOS電晶體N提供了第3A圖、第3B圖、第3C圖和第3D圖中的PMOS電晶體MN2、MN1的配置的一個實施例。如圖所示，NMOS電晶體N形成在半導體基板301中。在至少一個實施例中，半導體基板由矽、矽鍺（SiGe）、砷化鎵、或其他合適的半導體材料形成。
形成主動區域ODN。主動區域ODN包含重摻雜N區域395’、輕摻雜P區396’和重摻雜N區域397’。重摻雜N區域395’用於形成汲極/源極區域。輕摻雜P區域396’位於重摻雜N區域395’、397’之間。
重摻雜P區域398’設置在N阱NW中，其與重摻雜N區域395’、輕摻雜P區域396’和重摻雜N區域397’分開。重摻雜P區域398’用於提供與NMOS電晶體N的基極的連接。重摻雜P區域398’對應於第3D圖中的基極區域BODNL、BODNR。
在一些實施例中，主動區域ODN包含外延生長的矽（epi Si）、碳化矽、或矽鍺。在一些情況下，與閘極結構相關聯的積體電路裝置的主動區域ODN在外延製程期間被原位摻雜或未被摻雜。在一些情況下，當主動區域ODN在外延製程期間未被摻雜時，主動區域ODN在隨後的製程期間被摻雜。
通路V位於MD/VD層中的重摻雜N區域395’、397’上。MD/VD層相對於平行於Z軸的第三方向位於半導體基板301之上。閘極G位於多晶矽層中的輕摻雜P區域396’上。導體C位於金屬層M0中，其相對於第三方向在MD/VD層正上方。通路V將導體C連接到它們各自的主動區域ODN的部分。重摻雜P區域398’上的通路V和導體C連接到NMOS電晶體N的基極。關於上面討論的NMOS電晶體MN1，導體C連接到NMOS電晶體MN1的源極和NMOS電晶體MN2的汲極。關於NMOS電晶體NP2，導體C用於接收參考電壓VSSPST。
第4A圖是根據一些實施例所繪示的半導體裝置的佈局圖400A。
佈局圖400A將半導體裝置的各種特徵以形狀表示。佈局圖400A的特徵參考了代表半導體元件的繪示形狀來進行討論。
佈局圖400A包含電路402A(1)、電路402A(2)、電路402A(3)和電路402A(4)。電路402A(1)、電路402A(2)、電路402A(3)和電路402A(4)中的每一者是第1圖的半導體裝置100中所示的電路的示例。應注意，將對電路402A(1)的元件詳細討論，並且應假設電路402A(2)、電路402A(3)和電路402A(4)具有相似的元件和佈置。此外，第1圖中的二極體D1、D2在第4A圖中未示出。
現在參考第4A圖和第4D圖，佈局圖400A包含半導體基板401。第4D圖是示出根據一些實施例的半導體基板401的佈局圖。
半導體基板401是絕緣體上矽型的半導體基板。半導體基板401限定了第一阱區域404。第一阱區域404是N阱區域。第一阱區域404具有沿著第一方向（在本實施例中為平行於X軸的第一水平方向）延伸的長軸。在第一阱區域404內是第一列主動區域408(1)、408(2)、408(3)、408(4)和第二列主動區域410(1)、410(2)、410(3)、410(4)。第一列主動區域408(1)、408(2)、408(3)、408(4)和第二列主動區域410(1)、410(2)、410(3)、410(4)相對於第二方向（在本實施例中為平行於Y軸）間隔開。
主動區域408(1)、408(2)、408(3)、408(4)各自分開並用於在電路402A(1)、電路402A(2)、電路402A(3)和電路402A(4)中形成與第1圖中的PMOS電晶體MP2相對應的PMOS電晶體，如下面進一步詳細解釋的。更具體而言，主動區域408(1)、408(2)、408(3)、408(4)相對於第一方向（平行於X軸）彼此分開，並且相對於第二方向（平行於Y軸）對齊。因此，電路402A(1)、電路402A(2)、電路402A(3)和電路402A(4)中與第1圖中的PMOS電晶體MP2相對應的一列PMOS電晶體由主動區域408(1)、408(2)、408(3)、408(4)提供。主動區域408(1)、408(2)、408(3)、408(4)中的每一者都具有P型導電類型。
在第一阱區域404內是主動區域410(1)、410(2)、410(3)、410(4)，它們相對於第二方向與主動區域408(1)、408(2)、408(3)、408(4)分開。主動區域410(1)、410(2)、410(3)、410(4)各自分開並用於在電路402A(1)、電路402A(2)、電路402A(3)和電路402A(4)中形成與第1圖中的PMOS電晶體MP1相對應的PMOS電晶體，如下面進一步詳細解釋的。更具體而言，主動區域410(1)、410(2)、410(3)、410(4)相對於第一方向彼此分開並且相對於第二方向彼此分開。因此，電路402A(1)、電路402A(2)、電路402A(3)和電路402A(4)中與第1圖中的PMOS電晶體MP1相對應的一列PMOS電晶體由主動區域410(1)、410(2)、410(3)、410(4)提供。主動區域410(1)、410(2)、410(3)、410(4)中的每一者都具有P型導電類型。主動區域410(1)、410(2)、410(3)、410(4)中的每一者相對於第二方向（平行於Y軸）對齊並且相對於第一方向（平行於X軸）分開。
主動區域414(1)、414(2)、414(3)、414(4)相對於第二方向在主動區域410(1)、410(2)、410(3)、410(4)下方分開。主動區域414(1)、414(2)、414(3)、414(4)各自分開並用於在電路402A(1)、電路402A(2)、電路402A(3)和電路402A(4)中形成與第1圖中的NMOS電晶體MN1相對應的NMOS電晶體，如下面進一步詳細解釋的。更具體而言，主動區域414(1)、414(2)、414(3)、414(4)相對於第一方向（平行於X軸）彼此分開並且相對於第二方向（平行於Y軸）對齊。因此，電路402A(1)、電路402A(2)、電路402A(3)和電路402A(4)中的每一者中與第1圖中的NMOS電晶體MN1相對應的一列NMOS電晶體由主動區域414(1)、414(2)、414(3)、414(4)提供。主動區域414(1)、414(2)、414(3)、414(4)中的每一者都具有N型導電類型。
半導體基板401還具有主動區域416(1)、416(2)、416(3)、416(4)，它們相對於第二方向在主動區域414(1)、414(2)、414(3)、414(4)下方分開。主動區域416(1)、416(2)、416(3)、416(4)相對於第一方向對齊。主動區域416(1)、416(2)、416(3)、416(4)各自分開並用於在電路402A(1)、電路402A(2)、電路402A(3)和電路402A(4)中形成與第1圖中的NMOS電晶體MN2相對應的NMOS電晶體，如下面進一步詳細解釋的。因此，電路402A(1)、電路402A(2)、電路402A(3)和電路402A(4)中的每一者中與第1圖中的NMOS電晶體MN2相對應的一列NMOS電晶體由主動區域416(1)、416(2)、416(3)、416提供(4)。主動區域416(1)、416(2)、416(3)、416(4)中的每一者都具有N型導電類型。
主動區域416(1)相對於第二方向與主動區域408(1)、410(1)、414(1)分開，但相對於第一方向與主動區域408(1)、410(1)、414(1)對齊。主動區域408(1)、410(1)、414(1)、416(1)因此形成一行主動區域。主動區域408(2)、410(2)、414(2)、416(2)以類似方式形成一行主動區域。主動區域408(3)、410(3)、414(3)、416(3)也以類似方式形成一行主動區域。最後，主動區域408(4)、410(4)、414(4)、416(4)也以類似方式形成一行主動區域。該示例實施例不包含深N阱區域。
再次參考第4A圖，針對電路402A(1)提供詳細解釋。應注意，電路402A(2)、402A(3)、402A(4)均具有與電路402A(1)的佈置類似的佈置。因此，為了簡潔起見，省略了對電路402A(2)、402A(3)、402A(4)的解釋。關於電路402A(1)，電路402A(1)包含對應於第1圖中的電晶體MP2的電晶體MP2(1)、對應於第1圖中的電晶體MP1的電晶體MP1(1)、對應於第1圖中的電晶體MN2的電晶體MN2(1)、以及對應於第1圖中的電晶體MN1的電晶體MN1(1)。
閘極電極418(1)具有在第一主動區域408(1)和第二主動區域410(1)兩者上沿著第二方向（平行於Y軸）延伸的長軸。閘極電極418(1)形成在多晶矽層中的第一主動區域408(1)和第二主動區域410(1)上並高於這兩者。平行於Y方向的第二個方向有時稱為多晶矽（Poly）方向。
因此，第一主動區域408(1)上的閘極電極418(1)的部分GP2(1)是電晶體MP2(1)的閘極，並且第二主動區域410(1)上的閘極電極418(1)的部分GP1(1)是電晶體MP1(1)的閘極。第一主動區域408(1)位於閘極電極418(1)的部分GP2(1)右側的部分是電晶體MP2(1)的汲極DP2(1)，且第一主動區域408(1)位於閘極電極418(1)的部分GP2(1)左側的部分是電晶體MP2(1)的源極SP2(1)。應注意，主動區域408(1)的部分BP2(1)相對於第二方向延伸經過閘極GP2(1)。該部分BP2(1)用於連接到電晶體MP2(1)的基極。
第二主動區域410(1)位於閘極GP1(1)右側的部分是電晶體MP1(1)的源極SP1(1)，且第二主動區域410(1)位於閘極GP1(1)左側的部分是電晶體MP1(1)的汲極DP1(1)。應注意，主動區域408(1)的部分BP1(1)相對於第二方向延伸經過閘極GP1(1)。該部分BP1(1)用於連接到電晶體MP1(1)的基極。
閘極電極420(1)具有在第三主動區域414(1)和第四主動區域416(1)兩者上沿著第二方向（平行於Y軸）延伸的長軸。閘極電極420(1)形成在多晶矽層中的第三主動區域414(1)和第四主動區域416(1)上並高於這兩者。
因此，第三主動區域414(1)上的閘極電極420(1)的部分是電晶體MN1(1)的閘極GN1(1)，且第四主動區域416(1)上的閘極電極420(1)的部分是電晶體MN1(1)的閘極GN1(1)。第三主動區域414(1)位於閘極GN1(1)左側的部分是電晶體MN1(1)的汲極DN1(1)，且第三主動區域414(1)位於GN1(1)右側的部分是電晶體MN1(1)的源極SN1(1)。應注意，主動區域414(1)的部分BN1(1)相對於第二方向延伸經過閘極GN2(1)。該部分BN1(1)用於連接到電晶體MN1(1)的基極。
第四主動區域416(1)位於閘極GN2(1)左側的部分是電晶體MN2(1)的源極SN2(1)，且第四主動區域416(1)位於閘極GN2(1)右側的部分是電晶體MN2(1)的汲極DN2(1)。應注意，主動區域416(1)的部分BN2(1)相對於第二方向延伸經過閘極GN2(1)。該部分BN2(1)用於連接到電晶體MN2(1)的基極。
用於源極SP2(1)、汲極DP2(1)、源極SP1(1)、汲極DP1(1)、源極SN2(1)、汲極DN2(1)、源極SN1(1)、汲極DN1(1)的接點形成在MD/VD層中的主動區域408(1)、410(1)、414(1)、416(1)上並高於這些區域。
導體422具有沿著第一方向（平行於X軸）延伸的長軸。導體422用於接收參考電壓VDDPST並且對應於第1圖中的電源參考節點104。導體422在電晶體MP2(1)的部分BP2(1)之上延伸。MD/VD層中的多個通路將導體422連接到部分BP2(1)。因此，部分BP2(1)（以及因此電晶體MP2(1)的基極）用於接收參考電壓VDDPST。
導體424(1)具有沿著第二方向（平行於Y軸）延伸的長軸。導體424(1)連接到導體422，並因此也用於接收參考電壓VDDPST。導體424(1)沿著第二方向（平行於Y軸）直接在源極SP2(1)的全部長度上延伸。導體422、424(1)均設置在金屬層M0中。在該實施例中，跨越導體424(1)的全部長度在MD/VD層中提供多個通路，這些通路將電晶體MP2(1)的源極SP2(1)連接到導體424(1)。
導體426沿著第一方向延伸穿過部分BP1(1)。導體426在金屬層M0中。MD/VD層中的多個通路將導體426連接到部分BP1(1)。以此方式，導體426連接到電晶體MP1(1)的基極。導體426和部分BP1(1)與導體422和源SP2(1)在電性上斷開。
導體428具有沿著第一方向（平行於X軸）延伸的長軸，並且用於接收輸入/輸出訊號並對應於第1圖中的節點B。導體426和導體428均位於金屬層M0中。
導體430(1)具有沿著第二方向（平行於Y軸）延伸的長軸。導體430(1)連接到導體428，並因此也用於接收輸入/輸出訊號。導體430(1)沿著第二方向（平行於Y軸）直接在汲極DP1(1)的全部長度上延伸，並沿著第二方向直接在汲極DN1(1)的全部長度上延伸。導體430(1)設置在金屬層M0中。在本實施例中， MD/VD層中的多個通路被設置為跨越汲極DP1(1)的全部長度，這些通路將電晶體MP1(1)的汲極DP1(1)連接到導體430(1)，且MD/VD層中的多個通路被設置為跨越DN1(1)的全部長度，這些通路將電晶體MN1(1)的汲極DN1(1)連接到導體430(1)。導體430(1)直接連接到導體428。
導體434(1)具有沿著第二方向（平行於Y軸）延伸的長軸。導體434(1)在電晶體MP2(1)的汲極DP2(1)的全部長度上和電晶體MP1(1)的源極SP1(1)的全部長度上延伸。導體434(1)設置在金屬層M0中。MD/VD層中的多個通路被設置為跨越汲極DP2(1)的全部長度，以將汲極DP2(1)連接到導體434(1)。MD/VD層中的多個通路被設置為跨越源極SP1(1)的全部長度，以將源極SP1(1)連接到導體434(1)。導體434(1)直接連接到導體426。以此方式，電晶體MP2(1)的汲極DP2(1)、電晶體MP1(1)的源極SP1(1)、以及電晶體MP1(1)的基極連接彼此。然而，導體434(1)與電晶體MP2(1)的基極、源極SP2(1)和導體422、424(1)在電性上斷開。導體426、434(1)和MD/VD層中的通路提供網路net0，如第1圖所示。在一些實施例中，網路net0中的導體透過更高金屬層中的一個或多個導體彼此連接。
導體439位於金屬層M0中，並且沿著第一方向在部分BN1(1)之上延伸。MD/VD層中的多個通路將導體439連接到部分BN1(1)。以此方式，導體439提供與電晶體MN1(1)的基極的連接。
導體440具有沿著第一方向（平行於X軸）延伸的長軸。導體440用於接收參考電壓VSSPST，並且對應於第1圖中的電源參考節點106。導體440位於金屬層M0中。導體440在電晶體MN2(1)的部分BN2(1)之上延伸。MD/VD層中的多個通路將部分BN2(1)連接到導體440。以此方式，電晶體MN2(1)的基極用於接收參考電壓VSSPST。導體439和部分BN1(1)與導體440和源極SN2(1)在電性上斷開。
導體442(1)具有沿著第二方向（平行於Y軸）延伸的長軸。導體442(1)連接到導體440，並因此也用於接收參考電壓VSSPST。導體442(1)沿著第二方向（平行於Y軸）直接在源極SN2(1)的全部長度上延伸。導體442(1)位於金屬層M0中。在該實施例中，MD/VD層中的多個通路跨越導體442(1)的全部長度，這些通路將電晶體MN2(1)的源極SN2(1)連接到導體442(1)。
導體446(1)具有沿著第二方向（平行於Y軸）延伸的長軸。導體446(1)連接到導體439並連接到電晶體MN1(1)的基極。導體446(1)沿著第二方向（平行於Y軸）在汲極DN2(1)的全部長度上延伸，並在電晶體MN1(1)的汲極DN2(1)和源極SN1(1)的全部長度上延伸。導體446(1)設置在金屬層M0中。在該實施例中，多個通路跨越導體446(1)的全部長度，這些通路將電晶體MN2(1)的汲極DN2(1)連接到導體446(1)。多個通路跨越電晶體MN1(1)的源極SN1(1)的全部長度。以此方式，電晶體MN1(1)的基極連接到源極SN1(1)和汲極DN2(1)。然而，導體446(1)與電晶體MN2(1)的基極、源極SN2(1)和導體440、442(1)在電性上斷開。導體439、446(1)和MD/VD層中的通路提供網路net1，如第1圖所示。在一些實施例中，網路net1中的導體透過更高金屬層中的一個或多個導體彼此連接。
電路402A(2)、402A(3)、402A(4)以與電路402A(1)相同的方式佈置，因此本文不再重複對其佈置的描述。導體422、426、439和440並行地連接電路402A(1)、402A(2)、402A(3)、402A(4)。
第4B圖是根據一些實施例的半導體裝置的佈局圖400B。
佈局圖400B將半導體裝置的各種特徵以形狀表示。佈局圖400B的特徵參考了代表半導體元件的繪示形狀來進行討論。
佈局圖400B包含電路402B(1)、電路402B(2)、電路402B(3)和電路402B(4)。電路402B(1)、電路402B(2)、電路402B(3)和電路402B(4)中的每一者是第1圖的半導體裝置100中所示的電路的示例。
半導體基板401在佈局圖400B中以與第4A圖和第4D圖的佈局圖400A中相同的方式佈置。因此，阱404以與佈局圖400A中相同的方式設置在佈局圖400B中，如第4A圖和第4D圖所示。類似地，主動區域408(1)、408(2)、408(3)、408(4)、410(1)、410(2)、410(3)、410(4)、414(1)、414(2)、414(3)、414(4)、416(1)、416(2)、416(3)、416(4)在佈局圖400B中以與第4A圖和第4D圖中的佈局圖400A相同的方式設置。
此外，以下佈置在第4A圖的電路402B(1)中以與第4B圖的電路402A(1)相同的方式佈置：電晶體MP2(1)具有源極SP2(1)、閘極GP2(1)、汲極DP2(1)，電晶體MP1(1)具有源極SP1(1)、閘極GP1(1)、汲極DP1(1)，電晶體MN2(1)具有源極SN2(1)、閘極GN2(1)、汲極DN2(1)，電晶體MN1(1)具有源極SN1(1)、閘極GN1(1)、汲極DN1(1)。為清楚起見沒有在第4B圖中重複電路402B(1)的這些元件編號。
然而，電路402B(2)被佈置為電路402B(1)相對於Y軸的鏡像。因此，電晶體MP2(2)具有位於閘極GP2(2)右側的源極SP2(2)和位於閘極GP2(2)左側的汲極DP2(2)。電晶體DP1(2)具有設置在閘極GP1(2)左側的源極SP1(2)和設置在閘極GP1(2)右側的汲極DP1(2)。電晶體MN1(2)具有位於閘極GN1(2)右側的汲極DN1(2)和位於閘極GN1(2)左側的源極SN1(2)。電晶體MN2(1)具有位於閘極GN2(2)左側的汲極DN2(2)和位於閘極GN2(2)右側的源極SN2(2)。
導體424(2)具有沿著第二方向（平行於Y軸）延伸的長軸。導體424(2)連接到導體422，並因此也用於接收參考電壓VDDPST。導體424(2)沿著第二方向（平行於Y軸）直接在源極SP2(2)的全部長度上延伸。導體422、424(2)均設置在金屬層M0中。在該實施例中，多個通路被設置為跨越導體424(2)的全部長度在MD/VD層中，這些通路將電晶體MP2(2)的源極SP2(2)連接到導體424(2)。MD/VD層中的多個通路還將導體422連接到部分BP2(2)。以此方式，電晶體MP2(2)的基極用於接收參考電壓VDDPST。
導體426在電晶體MP1(2)的部分BP1(2)之上延伸。MD/VD層中的多個通路將導體426連接到部分BP1(2)。以此方式，導體426提供與電晶體MP1(2)的基極的連接。
導體430(2)具有沿著第二方向（平行於Y軸）延伸的長軸。導體430(2)連接到導體428，並因此也用於接收輸入/輸出訊號。導體430(2)沿著第二方向（平行於Y軸）直接在汲極DP1(2)的全部長度上延伸，並沿著第二方向直接在汲極DN1(2)的全部長度上延伸。導體430(2)設置在金屬層M0中。在該實施例中， MD/VD層中的多個通路被設置為跨越汲極DP1(2)的全部長度，這些通路將電晶體MP1(2)的汲極DP1(2)連接到導體430(2)，且MD/VD層中的多個通路被設置為跨越汲極DN1(2)的全部長度，這些通路將電晶體MN1(2)的汲極DN1(2)連接到導體430(2)。導體430(2)直接連接到導體428。
導體434(2)具有沿著第二方向（平行於Y軸）延伸的長軸。導體434(2)在電晶體MP2(2)的汲極DP2(2)的全部長度上和電晶體MP1(2)的源極SP1(2)的全部長度上延伸。導體434(2)設置在金屬層M0中。MD/VD層中的多個通路被設置為跨越汲極DP2(2)的全部長度，以將汲極DP2(2)連接到導體434(2)。MD/VD層中的多個通路被設置為跨越源極SP1(2)的全部長度，以將源極SP1(2)連接到導體434(2)。導體434(2)直接連接到導體426。以此方式，電晶體MP2(2)的汲極DP2(2)、電晶體MP1(2)的源極SP1(2)和電晶體MP1(2)的基極彼此連接。然而，導體434(2)與電晶體MP2(2)的基極、源極SP2(2)和導體422、424(2)在電性上斷開。導體426、434(2)和MD/VD層中的通路提供網路net0，如第1圖所示。在一些實施例中，網路net0中的導體透過更高金屬層中的一個或多個導體彼此連接。
導體439也沿著第一方向在部分BN1(2)之上延伸。MD/VD層中的多個通路將導體439連接到部分BN1(2)。以此方式，導體439提供與電晶體MN1(2)的基極的連接。導體439和部分BN1(2)也與源極SN2(2)和導體440在電性上斷開。
導體440也在電晶體MN2(2)的BN2(2)部分之上延伸。MD/VD層中的多個通路將部分BN2(2)連接到導體440。以這種方式，電晶體MN2(2)的基極用於接收參考電壓VSSPST。
導體442(2)具有沿著第二方向（平行於Y軸）延伸的長軸。導體442(2)連接到導體440，並因此也用於接收參考電壓VSSPST。導體442(2)沿著第二方向（平行於Y軸）直接在源極SN2(2)的全部長度上延伸。導體442(2)位於金屬層M0中。在該實施例中， MD/VD層中的多個通路被設置為跨越導體442(2)的全部長度，這些通路將電晶體MN2(2)的源極SN2(2)連接到導體442(2)。
導體446(2)具有沿著第二方向（平行於Y軸）延伸的長軸。導體446(2)連接到導體439並連接到電晶體MN1(2)的基極。導體446(2)沿著第二方向（平行於Y軸）直接在汲極DN2(2)的全部長度上延伸，並直接在電晶體MN1(2)的源極SN1(2)的全部長度上延伸。導體446(2)設置在金屬層M0中。在該實施例中，多個通路被設置為跨越導體446(2)的全部長度，這些通路將電晶體MN2(2)的汲極DN2(2)連接到導體446(2)。多個通路被設置為跨越電晶體MN1(2)的源極SN1(2)的全部長度。以此方式，電晶體MN1(2)的基極連接到源極SN1(2)和汲極DN2(2)。然而，導體446(2)與電晶體MN2(2)的基極、源極SN2(2)和導體440、442(2)在電性上斷開。導體439、446(2)和MD/VD層中的通路提供網路net1，如第1圖所示。在一些實施例中，網路net1中的導體透過更高金屬層中的一個或多個導體彼此連接。
電路402B(3)和402B(4)的佈置之間的關係與電路402B(1)和402B(2)之間的關係相同，因此不再重複。導體422、426、439和440並行地連接電路402B(1)、402B(2)、402B(3)、402B(4)。
第4C圖是根據一些實施例的半導體裝置的佈局圖400C。
佈局圖400C將半導體裝置的各種特徵以形狀表示。佈局圖400C的特徵參考了代表半導體元件的繪示形狀來進行討論。
佈局圖400C包含電路402C(1)、電路402C(2)、電路402C(3)和電路402C(4)。電路402C(1)、電路402C(2)、電路402C(3)和電路402C(4)中的每一者是第1圖的半導體裝置100中所示的電路的示例。
參考第4C圖和第4F圖，第4F圖是示出半導體基板401的另一實施例的佈局圖，該另一實施例是第4C圖中使用的實施例。
不同於如第4A圖和第4F圖具有主動區域408(1)、408(2)、408(3)、408(4)，其中，電晶體MP2(1)、MP2(2)、MP2(3)、MP2(4)中的每一者形成在主動區域408(1)、408(2)、408(3)、408(4)中的對應一者上，在第4C圖和第4F圖中，電晶體MP2(1)、MP2(2)、MP2(3)、MP2(4)均形成在主動區域490中。主動區域490設置在阱404中。主動區域490具有相對於第二方向經過閘極GP2(1)、GP2(2)、GP2(3)、GP2(4)的部分BP2。部分BP2提供與電晶體MP2(1)、MP2(2)、MP2(3)、MP2(4)的基極的連接。導體422包含相對於第一方向跨越部分BP2的全部長度的多個通路。以此方式，電晶體MP2(1)、MP2(2)、MP2(3)、MP2(4)的基極均用於接收參考電壓VDDPST。
另外，不同於如第4A圖具有主動區域410(1)、410(2)、410(3)、410(4)，其中，電晶體MP1(1)、MP1(2)、MP1(3)、MP1(4)中的每一者形成在主動區域410(1)、410(2)、410(3)、410(4)中的對應一者上。然而，在第4C圖中，電晶體MP1(1)、MP1(2)、MP1(3)、MP1(4)均形成在主動區域491中。主動區域491設置在阱404中。部分BP1提供與電晶體MP1(1)、MP1(2)、MP1(3)、MP1(4)的基極的連接。導體426包含相對於第一方向跨越部分BP1的全部長度的多個通路。以此方式，導體426連接到電晶體MP1(1)、MP1(2)、MP1(3)、MP1(4)的基極。
此外，不同於如第4A圖具有主動區域414(1)、414(2)、414(3)、414(4)，其中，電晶體MN1(1)、MN1(2)、MN1(3)、MN1(4)中的每一者形成在主動區域414(1)、414(2)、414(3)、414(4)中的對應一者上。然而，在第4C圖中，電晶體MN1(1)、MN1(2)、MN1(3)、MN1(4)均形成在主動區域492中。
最後，不同於如第4A圖具有主動區域416(1)、416(2)、416(3)、416(4)，其中，電晶體MN2(1)、MN2(2)、MN2(3)、MN2(4)中的每一者形成在主動區域416(1)、416(2)、416(3)、416(4)中的對應一者上。然而，在第4C圖中，電晶體MN2(1)、MN2(2)、MN2(3)、MN2(4)均形成在主動區域493中。
關於主動區域490、491，主動區域490、491具有P型導電類型。在電路402C(1)內，電極具有在主動區域490、491兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域490上的電極的一部分形成電晶體MP2(1)的閘極GP2(1)，並且主動區域491上的電極的另一部分形成電晶體MP1(1)的閘極GP1(1)。在電路402C(2)內，電極具有在主動區域490、491兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域490上的電極的一部分形成電晶體MP2(2)的閘極GP2(2)，並且主動區域491上的電極的另一部分形成電晶體MP1(2)的閘極GP1(2)。在電路402C(3)內，電極具有在主動區域490、491兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域490上的電極的一部分形成電晶體MP2(3)的閘極GP2(3)，並且主動區域491上的電極的另一部分形成電晶體MP1(3)的閘極GP1(3)。在電路402C(4)內，電極具有在主動區域490、491兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域490上的電極的一部分形成電晶體MP2(4)的閘極GP2(4)，並且主動區域491上的電極的另一部分形成電晶體MP1(4)的閘極GP1(4)。該示例實施例不包含深N阱區域。
關於主動區域492、493，主動區域492、493具有N型導電類型。在電路402C(1)內，電極具有在主動區域492、493兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域492上的電極的一部分形成電晶體MN1(1)的閘極GN1(1)，並且主動區域493上的電極的另一部分形成電晶體MN2(1)的閘極GN2(1)。在電路402C(2)內，電極具有在主動區域492、493兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域492上的電極的一部分形成電晶體MN1(2)的閘極GN1(2)，並且主動區域493上的電極的另一部分形成電晶體MN2(2)的閘極GN2(2)。在電路402C(3)內，電極具有在主動區域492、493兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域492上的電極的一部分形成電晶體MN1(3)的閘極GN1(3)，並且主動區域493上的電極的另一部分形成電晶體MN2(3)的閘極GN2(3)。在電路402C(4)內，電極具有在主動區域492、493兩者上沿著第二方向（平行於Y軸）延伸的長軸，使得主動區域492上的電極的一部分形成電晶體MN1(4)的閘極GN1(4)，並且主動區域493上的電極的另一部分形成電晶體MN2(4)的閘極GN2(4)。
區域490與閘極GP2(1)相鄰並直接位於其左側的部分是電晶體MP2(1)的源極SP2(1)。區域490與閘極GP2(1)相鄰並直接位於其右側以及與閘極GP2(2)相鄰並直接位於其左側的部分是電晶體MP2(1)和電晶體MP2(2)兩者的汲極DP2(1)(2)。區域490與閘極GP2(2)相鄰並直接位於其右側以及與閘極GP2(3)相鄰並直接位於其左側的部分是電晶體MP2(2)和電晶體MP2(3)兩者的源極SP2(2)(3)。區域490與閘極GP2(3)相鄰並直接位於其右側以及與閘極GP2(4)相鄰並直接位於其左側的部分是電晶體MP2(3)和電晶體MP2(4)兩者的汲極DP2(3)(4)。區域490與閘極GP2(4)相鄰並直接位於其右側的部分是電晶體MP2(4)的源極SP2(4)。
區域491與閘極GP1(1)相鄰並直接位於其左側的部分是電晶體MP1(1)的汲極DP1(1)。區域491與閘極GP1(1)相鄰並直接位於其右側以及與閘極GP1(2)相鄰並直接位於其左側的部分是電晶體MP1(1)和電晶體MP1(2)兩者的源極SP1(1)(2)。區域491與閘極GP1(2)相鄰並直接位於其右側以及與閘極GP1(3)相鄰並直接位於其左側的部分是電晶體MP1(2)和電晶體MP1(3)兩者的汲極DP1(2)(3)。區域491與閘極GP1(3)相鄰並直接位於其右側以及與閘極GP1(4)相鄰並直接位於其左側的部分是電晶體MP1(3)和電晶體MP1(4)兩者的源極SP1(3)(4)。區域491與閘極GP1(4)相鄰並直接位於其右側的部分是電晶體MP1(4)的汲極DP1(4)。
區域492與閘極GN1(1)相鄰並直接位於其左側的部分是電晶體MN1(1)的汲極DN1(1)。區域492與閘極GN1(1)相鄰並直接位於其右側以及與閘極GN1(2)相鄰並直接位於其左側的部分是電晶體MN1(1)和電晶體MN1(2)兩者的源極SN1(1)(2)。區域492與閘極GN1(2)相鄰並直接位於其右側以及與閘極GN1(3)相鄰並直接位於其左側的部分是電晶體MN1(2)和電晶體MN1(3)兩者的汲極DN1(2)(3)。區域492與閘極GN1(3)相鄰並直接位於其右側以及與閘極GN1(4)相鄰並直接位於其左側的部分是電晶體MN1(3)和電晶體MN1(4)兩者的源極SN1(3)(4)。區域492與閘極GN1(4)相鄰並直接位於其右側的部分是電晶體MN1(4)的汲極DN1(4)。
區域493與閘極GN2(1)相鄰並直接位於其左側的部分是電晶體MN2(1)的源極SN2(1)。區域493與閘極GN2(1)相鄰並直接位於其右側以及與閘極GN2(2)相鄰且直接與其左側的部分是電晶體MN2(1)和電晶體MN2(2)兩者的汲極DN2(1)(2)。區域493與閘極GN2(2)相鄰並直接位於其右側以及與閘極GN2(3)相鄰並直接位於其左側的部分是電晶體MN2(2)和電晶體MN2(3)兩者的源極SN2(2)(3)。區域493與閘極GN2(3)相鄰並直接位於其右側以及與閘極GN2(4)相鄰並直接位於其左側的部分是電晶體MN2(3)和電晶體MN2(4)兩者的汲極DN2(3)(4)。區域493與閘極GN2(4)相鄰且直接位於其右側的部分是電晶體MN2(4)的源極SN2(4)。
導體494A設置在金屬層M0中，導體494A延伸跨越源極SP2(1)的長度。MD/VD層中的多個通路將導體494A連接到源極SP2(1)。導體494A直接連接到導體422。以此方式，源極SP2(1)用於接收參考電壓VDDPST。
導體494B設置在金屬層M0中，導體494B延伸跨越汲極DP2(1)(2)和源極SP1(1)(2)的長度。MD/VD層中的多個通路將導體494B連接到汲極DP2(1)(2)，並且MD/VD層中的多個通路將導體494B連接到源極SP1(1)(2)。以此方式，導體494B將汲極DP2(1)(2)連接到源極SP1(1)(2)。
導體494C設置在金屬層M0中，導體494C延伸跨越源極SP2(2)(3)的長度。MD/VD層中的多個通路將導體494C連接到源極SP2(2)(3)。導體494C直接連接到導體422。以此方式，源極SP2(2)(3)用於接收參考電壓VDDPST。
導體494D設置在金屬層M0中，導體494D延伸跨越汲極DP2(2)(3)和汲極DN1(2)(3)兩者的長度。MD/VD層中的多個通路將導體494D連接到汲極DP2(2)(3)，並且MD/VD層中的多個通路將導體494D連接到汲極DN1(2)(3)。導體494D連接到導體428。以此方式，汲極DP2(2)(3)和汲極DN1(2)(3)用於接收輸入/輸出訊號。
導體494E設置在金屬層M0中，導體494E跨越汲極DP2(3)(4)的長度並延伸跨越源極SP1(3)(4)的長度。MD/VD層中的多個通路將導體494E連接到汲極DP2(3)(4)，並且MD/VD層中的多個通路將導體494E連接到源極SP1(3)(4)。以此方式，導體494E將汲極DP2(3)(4)連接到源極SP1(3)(4)。導體426、494B、494E和MD/VD層中的通路提供網路net0，如第1圖所示。在一些實施例中，網路net0中的導體透過更高金屬層中的一個或多個導體彼此連接。
導體494F設置在金屬層M0中，導體494F延伸跨越源極SP2(4)的長度。MD/VD層中的多個通路將導體494F連接到源極SP2(4)。導體494F直接連接到導體422。以此方式，源極SP2(4)用於接收參考電壓VDDPST。
導體494G設置在金屬層M0中，導體494G延伸跨越汲極DP1(1)和汲極DN1(1)兩者的長度。MD/VD層中的多個通路將導體494G連接到汲極DP1(1)，並且MD/VD層中的多個通路將導體494G連接到汲極DN1(1)。以此方式，導體494G將汲極DP1(1)連接到汲極DN1(1)。
導體494H設置在金屬層M0中，導體494H延伸跨越源極SN2(1)的長度。MD/VD層中的多個通路將導體494H連接到源極SN2(1)。導體494H直接連接到導體440。以此方式，源極SN2(1)用於接收參考電壓VSSPST。
導體494I設置在金屬層M0中，導體494I延伸跨越汲極DN2(1)(2)和源極SN1(1)(2)的長度。MD/VD層中的多個通路將導體494I連接到汲極DN2(1)(2)，並且MD/VD層中的多個通路將導體494I連接到源極SN1(1)(2)。以此方式，導體494I將汲極DN2(1)(2)和源極SN1(1)(2)彼此連接。
導體494J設置在金屬層M0中，導體494J延伸跨越源極SN2(2)(3)的長度。MD/VD層中的多個通路將導體494J連接到源極SN2(2)(3)。導體494J直接連接到導體440。以此方式，源極SN2(2)(3)用於接收參考電壓VSSPST。
導體494K設置在金屬層M0中，導體494K延伸跨越汲極DN2(3)(4)和源極SN1(3)(4)的長度。MD/VD層中的多個通路將導體494K連接到汲極DN2(3)(4)，並且MD/VD層中的多個通路將導體494K連接到源極SN1(3)(4)。以此方式，導體494K將汲極DN2(3)(4)和源極SN1(3)(4)彼此連接。導體439、494I、494K和MD/VD層中的通路提供網路net1，如第1圖所示。在一些實施例中，網路net1中的導體透過更高金屬層中的一個或多個導體彼此連接。
導體494L設置在金屬層M0中，導體494L延伸跨越汲極DP1(4)和汲極DN1(4)兩者的長度。MD/VD層中的多個通路將導體494L連接到汲極DP1(4)，並且MD/VD層中的多個通路將導體494L連接到汲極DN1(4)。以此方式，導體494G將汲極DP1(1)連接到汲極DN1(4)。
導體422、源極SP2(1)、SP2(4)、SP2(2)(3)與導體426和部分BP1在電性上斷開。導體440、源極SN2(1)、SN2(4)、SN2(2)(3)與導體426和部分BN1在電性上斷開。這提供了電晶體BP1、BP2和電晶體BN2、BN1之間的隔離，從而提高了電晶體BP1、BN1的崩潰電壓。
參照第4A~4C圖，佈局圖400A、400B、400C代表了具有相同電路設計的半導體裝置。依據佈局圖400A製造的半導體裝置佔用最多的面積，而依據佈局圖400B製造的半導體裝置相較於依據佈局圖400A製造的半導體裝置佔用了較少的面積。依據佈局圖400C製造的半導體裝置相較於依據佈局圖400B製造的半導體裝置佔用了較少的面積。在一些實施例中，與依據佈局圖400A製造的半導體裝置相比，依據佈局圖400C製造的半導體裝置佔用的面積減少了30%。
第4E圖示出了第4A圖、第4B圖和第4D圖中所示的基板401，其中PO層形成在基板401上。
相應地，阱404以與佈局圖400A中相同的方式設置在基板401中，如第4A圖、第4B圖和第4D圖所示。類似地，主動區域408(1)、408(2)、408(3)、408(4)、410(1)、410(2)、410(3)、410(4)、414(1)、414(2)、414(3)、414(4)、416(1)、416(2)、416(3)、416(4)以與第4A圖、第4B圖和第4D圖中的佈局圖400A相同的方式設置。如圖所示，PO層的部分VP沿著第二方向（平行於Y軸）延伸，並形成PMOS電晶體和NMOS電晶體的閘極，如上文關於第4A圖、第4B圖所述。PO層中的部分HP沿著第一方向（平行於X軸）延伸並連接部分VP。
第4G圖示出了第4C圖和第4F圖中所示的基板401，其中PO層形成在基板401上。
相應地，阱404以與佈局圖400A中相同的方式設置在基板401中，如第4C圖和第4F圖所示。類似地，主動區域490、491、492、493以與第4C圖和第4F圖中的佈局圖400A相同的方式設置。如圖所示，PO層的部分VP沿著第二方向（平行於Y軸）延伸，並形成PMOS電晶體和NMOS電晶體的閘極，如上文關於第4C圖所述。PO層中的部分HP沿著第一方向（平行於X軸）延伸並且連接部分VP。
第4H圖是PMOS電晶體P’沿著第4A圖中的截面線4H的截面圖。
PMOS電晶體P’提供了第4A圖、第4B圖和第4C圖中的PMOS電晶體MP2、MP1的配置的一個實施例。如圖所示，PMOS電晶體P’形成在半導體基板401中。在至少一個實施例中，半導體基板401由矽、矽鍺（SiGe）、砷化鎵、或其他合適的半導體材料形成。
絕緣層形成在半導體基板401的頂部以相對於第三方向（平行於Z軸）限定了絕緣層I。在一些實施例中，絕緣層包含氧化矽，例如，二氧化矽（SiO2）。主動區域ODP’位於絕緣層I上。主動區域ODP’包含重摻雜P區域495、輕摻雜N區域496和重摻雜P區域497。重摻雜P區域495用於形成汲極/汲極區域。輕摻雜N區域496位於重摻雜P區域495、497之間。於一些實施例中，非暫態電腦可讀取儲存媒體進一步用於使具有至少一處理器的該系統執行：若該p型電晶體多晶矽延展效應小於該n型電晶體多晶矽延展效應一預定的數量，將該閘極條圖案生成為相交於所有第一型主動區圖案以及第二型主動區圖案的一連續閘極條圖案。
在一些實施例中，主動區域ODP’包含外延生長的矽（epi Si）、碳化矽、或矽鍺。在一些情況下，與閘極結構相關聯的積體電路裝置的主動區域ODP’在外延製程期間被原位摻雜或未被摻雜。在一些情況下，當主動區域ODP’在外延製程期間未被摻雜時，主動區域ODP’在隨後的製程期間被摻雜。
通路V位於MD/VD層中的重摻雜P區域495、497上。MD/VD層相對於平行於Z軸的第三方向位於半導體基板401之上。閘極G位於多晶矽層中的輕摻雜N區域496上。導體C位於金屬層M0中，其相對於第三方向在MD/VD層正上方。通路V將導體C連接到它們各自的主動區域ODP’的部分。
第4I圖是與PMOS電晶體P’的基極連接沿著第4A圖中的截面線4I的截面圖。
如圖所示，相對於第二方向（平行於Y軸）與輕摻雜N區域496相鄰，主動區域ODP’包含重摻雜N區域BP。重摻雜N區域BP相對於第三方向（平行於Z軸）位於絕緣層I上並高於絕緣層I。重摻雜N區域BP用於提供與電晶體P’的基極連接。MD/VD層中的通路V位於電晶體P’的多晶矽層中的閘極G附近的重摻雜區域BP上。重摻雜區域BP上的通路V將重摻雜區域BP連接到金屬層MD/VD中的導體C。導體C和相應的通路V限定了電晶體MP1的基極連接，並連接到電晶體MP1的源極。電晶體MP2的基極連接被類似地配置，不同之處為電晶體MP2的基極連接中的導體C連接到VDDPST。
第4J圖是NMOS電晶體N’沿著第4A圖中的截面線4J的截面圖。
NMOS電晶體N’提供了第4A圖、第4B圖和第4C圖中的PMOS電晶體MN2、MN1的配置的一個實施例。如圖所示，NMOS電晶體N’形成在半導體基板401中。
主動區域ODN’位於絕緣層I上。主動區域ODN’包含重摻雜N區域495’、輕摻雜P區域496’和重摻雜N區域497’。重摻雜N區域495’用於形成汲極/源極區域。輕摻雜P區域496’位於重摻雜N區域495’、497’之間。重摻雜N區域495’、輕摻雜P區域496’和重摻雜N區域497’形成在N阱NW中。
在一些實施例中，主動區域ODN’包含外延生長的矽（epi Si）、碳化矽、或矽鍺。在一些情況下，與閘極結構相關聯的積體電路裝置的主動區域ODN’在外延製程期間被原位摻雜或未被摻雜。在一些情況下，當主動區域ODN’在外延製程期間未被摻雜時，主動區域ODN’在隨後的製程期間被摻雜。主動區域ODN’也形成在N阱NW中。
通路V位於MD/VD層中的重摻雜N區域495’、497’上。MD/VD層相對於平行於Z軸的第三方向位於半導體基板401之上。閘極G位於多晶矽層中的輕摻雜P區域496’上。導體C位於金屬層M0中，其相對於第三方向在MD/VD層正上方。通路V將導體C連接到它們各自的主動區域ODN’的部分。
第4K圖是與NMOS電晶體N’的基極連接沿著第4A圖中的截面線4K的截面圖。
如圖所示，相對於第二方向（平行於Y軸）與輕摻雜P區域496’相鄰，主動區域ODN’包含重摻雜N區域BN。重摻雜N區域BN相對於第三方向（平行於Z軸）位於絕緣層I上並高於絕緣層I。重摻雜N區域BN用於提供與電晶體N’的基極連接。MD/VD層中的通路V位於電晶體N’的多晶矽層中的閘極G旁邊的重摻雜區域BP上。重摻雜區域BP上的通路V將重摻雜區域BP連接到金屬層MD/VD中的導體C。導體C和相應的通路V限定了電晶體MN1的基極連接，並連接到電晶體MN1的源極。電晶體MN2的基極連接被類似地配置，不同之處為電晶體MN2的基極連接中的導體C連接到VSSPST。
第5A圖是根據一些實施例的半導體裝置的佈局圖500A。
佈局圖500A將半導體裝置的各種特徵以形狀表示。佈局圖500A的特徵參考了代表半導體元件的繪示形狀來進行討論。
佈局圖500A包含電路502A(1)、電路502A(2)、電路502A(3)和電路502A(4)。電路502A(1)、電路502A(2)、電路502A(3)和電路502A(4)中的每一者是第1圖的半導體裝置100中所示的電路的示例。應注意，電路502A(1)的元件被詳細討論，並且應假設電路502A(2)、電路502A(3)和電路502A(4)具有相似的元件和佈置。此外，第1圖中的二極體D1、D2未在第5A圖中未示出。
佈局圖500A包含半導體基板501。半導體基板501是絕緣體上矽型半導體基板。半導體基板501限定了第一阱區域504。第一阱區域504是N阱區域。第一阱區域504具有沿著第一方向（在本實施例中為平行於X軸的第一水平方向）延伸的長軸。一列主動區域508(1)、508(2)、508(3)、508(4)（統稱為主動區域508）和主動區域510(1)、510(2)、510(3)、510(4)（統稱為主動區域510）位於第一阱區域504內。主動區域508和510在列中交替。因此，主動區域從左到右的順序是508(1)、510(1)、508(2)、510(2)、508(3)、510(3)、508(4)、510(4)。主動區域508、510中的每一者都具有P型導電類型。主動區域508(1)、508(2)、508(3)、508(4)和主動區域510(1)、510(2)、510(3)、510(4)具有P型導電類型。主動區域508(1)、508(2)、508(3)、508(4)用於在電路502A(1)、電路502A(2)、電路502A(3)和電路502A(4)中形成與第1圖中的PMOS電晶體MP2相對應的PMOS電晶體，如下面進一步詳細解釋的。更具體而言，主動區域508(1)、508(2)、508(3)、508(4)相對於第一方向（平行於X軸）彼此分開，並且相對於第二方向對齊，其中第二方向垂直於第一方向。因此，電路502A(1)、電路502A(2)、電路502A(3)和電路502A(4)中與第1圖中的PMOS電晶體MP1相對應的PMOS電晶體由主動區域508(1)、508(2)、508(3)、508(4)提供。
在第一阱區域504內是主動區域510(1)、510(2)、510(3)、510(4)，它們相對於第一方向與主動區域508(1)、508(2)、508(3)、508(4)交錯。主動區域510(1)、510(2)、510(3)、510(4)相對於第二方向與主動區域508(1)、508(2)、508(3)、508(4)稍微偏移，使得主動區域508(1)、508(2)、508(3)、508(4)的大部分區域和主動區域510(1)、510(2)、510(3)、510(4)的大部分區域相對於第二方向對齊。在電路502A(1)、電路502A(2)、電路502A(3)和電路502A(4)中提供與第1圖中的PMOS電晶體MP2相對應的PMOS電晶體，如下面進一步詳細解釋的。主動區域508(1)、508(2)、508(3)、508(4)、510(1)、510(2)、510(3)、510(4)中的每一者相對於第二方向對齊意味著每個主動區域相對於第二方向（平行於Y軸）至少部分地佔用相同的位置。
佈局圖500A包含一列主動區域512(1)、512(2)、512(3)、512(4)（統稱為主動區域512）和主動區域514(1)、514(2)、514(3)、514(4)（統稱為主動區域514）。主動區域512和514在列中交替。因此，主動區域從左到右的順序是512(1)、514(1)、512(2)、514(2)、512(3)、514(3)、512(4)、514(4)。主動區域512、514中的每一者都具有N型導電類型。主動區域512(1)、512(2)、512(3)、512(4)和主動區域514(1)、514(2)、514(3)、514(4)具有N型導電類型。主動區域512(1)、512(2)、512(3)、512(4)用於在電路502A(1)、電路502A(2)、電路502A(3)和電路502A(4)中形成與第1圖中的NMOS電晶體MN1相對應的NMOS電晶體，如下面進一步詳細解釋的。更具體而言，主動區域512(1)、512(2)、512(3)、512(4)相對於第一方向（平行於X軸）彼此分開，並且相對於第二方向對齊，其中第二方向垂直於第一方向。因此，電路502A(1)、電路502A(2)、電路502A(3)和電路502A(4)中與第1圖中的NMOS電晶體MN2相對應的NMOS電晶體由主動區域512(1)、512(2)、512(3)、512(4)提供。
主動區域514(1)、514(2)、514(3)、514(4) 相對於第一方向與主動區域512(1)、512(2)、512(3)、512(4)交錯。主動區域514(1)、514(2)、514(3)、514(4)相對於第二方向與主動區域512(1)、512(2)、512(3)、512(4)稍微偏移，使得主動區域512(1)、512(2)、512(3)、512(4)的大部分區域和主動區域514(1)、514(2)、514(3)、514(4)的大部分區域相對於第二方向對齊。在電路502A(1)、電路502A(2)、電路502A(3)和電路502A(4)提供與第1圖中的NMOS電晶體MN2相對應的NMOS電晶體，如下面進一步詳細解釋的。主動區域512(1)、512(2)、512(3)、512(4)、514(1)、514(2)、514(3)、514(4)中的每一者相對於第二方向對齊意味著每個主動區域相對於第二方向（平行於Y軸）至少部分地佔用相同的位置。
針對電路502A(1)提供詳細解釋。應注意，電路502A(2)、502A(3)、502A(4)各自具有與電路502A(1)的佈置類似的佈置。因此，為了簡潔起見，省略對電路502A(2)、502A(3)、502A(4)的解釋。關於電路502(A)(1)，電路502A(1)包含對應於第1圖中的電晶體MP2的電晶體MP2(1)、對應於第1圖中的電晶體MP1的電晶體MP1(1)、對應於第1圖中的電晶體MN2的電晶體MN2(1)、以及對應於第1圖中的電晶體MN1的電晶體MN1(1)。
閘極電極具有在主動區域508(1)上沿著第二方向（平行於Y軸）延伸的長軸，以形成電晶體MP1(1)的閘極GP1(1)。閘極電極具有在主動區域510(1)上沿著第二方向（平行於Y軸）延伸的長軸，以形成電晶體MP2(1)的閘極GP2(1)。閘極GP1(1)和閘極GP2(2)相對於第二方向對齊並且相對於第一方向分開。
主動區域508(1)的位於閘極GP1(1)左側的部分是電晶體MP1(1)的汲極DP1(1)，並且主動區域510(1)的位於閘極GP1(1)右側的部分是電晶體MP1(1)的源極SP1(1)。注意，主動區域508(1)的部分BP1(1)相對於第二方向延伸經過閘極GP1(1)並在其上方。該部分BP1(1)用於連接到電晶體MP1(1)的基極。
主動區域510(1)的位於閘極GP2(1)右側的部分是電晶體MP2(1)的源極SP2(1)，並且主動區域510(1)的位於閘極GP2(1)左側的部分是電晶體MP2(1)的汲極DP2(1)。注意，主動區域510(1)的部分BP2(1)相對於第二方向延伸經過閘極GP2(1)並在其下方。該部分BP2(1)用於連接到電晶體MP2(1)的基極。
閘極電極具有在主動區域512(1)上沿著第二方向（平行於Y軸）延伸的長軸，以形成電晶體MN1(1)的閘極GN1(1)。閘極電極具有在主動區域514(1)上沿著第二方向（平行於Y軸）延伸的長軸，以形成電晶體MN2(1)的閘極GN2(1)。閘極GN1(1)和閘極GN2(2)相對於第二方向對齊並且相對於第一方向分開。注意，主動區域512(1)的部分BN1(1)相對於第二方向延伸經過閘極GN1(1)並在其下方。該部分BN1(1)用於連接到電晶體MN1(1)的基極。此外注意，主動區域514(1)的部分BN2(1)相對於第二方向延伸經過閘極GN2(1)並在其上方。該部分BN2(1)用於連接到電晶體MN2(1)的基極。
主動區域512(1)的位於閘極GN1(1)左側的部分是電晶體MN1(1)的汲極DN1(1)，並且主動區域514(1)的位於閘極GN1(1)右側的部分是電晶體MN1(1)的源極SN1(1)。注意，主動區域512(1)的部分BN1(1)相對於第二方向延伸經過閘極GN1(1)並在其上方。該部分BN1(1)用於連接到電晶體MN1(1)的基極。
主動區域514(1)的位於閘極GN2(1)右側的部分是電晶體MN2(1)的源極SN2(1)，並且主動區域514(1)的位於閘極GN2(1)左側的部分是電晶體MN2(1)的汲極DN2(1)。注意，主動區域514(1)的部分BN2(1)相對於第二方向延伸經過閘極GN2(1)並在其下方。該部分BN2(1)用於連接到電晶體MN2(1)的基極。
用於源極SP2(1)、汲極DP2(1)、源極SP1(1)、汲極DP1(1)、源極SN2(1)、汲極DN2(1)、源極SN1(1)、汲極DN1(1)的接點形成在MD/VD層中的主動區域508(1)、510(1)、514(1)、516(1)上並高於這些區域。
導體522(1)具有沿著第一方向（平行於X軸）延伸的長軸。導體522(1)用於接收參考電壓VDDPST，並且對應於第1圖中的電源參考節點104。導體522(1)在電晶體MP2(1)的部分BP2(1)之上延伸。MD/VD層中的多個通路將導體522(1)連接到部分BP2(1)。因此，部分BP2(1)（以及因此電晶體MP2(1)的基極）用於接收參考電壓VDDPST。
導體524(1)具有沿著第二方向（平行於Y軸）延伸的長軸。導體524(1)連接到導體522(1)，並因此也用於接收參考電壓VDDPST。導體524(1)沿著第二方向（平行於Y軸）直接在源極SP2(1)的全部長度上延伸。導體522(1)、524(1)均設置在金屬層M0中。在該實施例中，在MD/VD層中，多個通路被設置為跨越導體524(1)的全部長度，這些通路將電晶體MP2(1)的源極SP2(1)連接到導體524(1)。以此方式，源極SP2(1)和電晶體MP2(2)的基極（通過部分BP2(1)）用於接收參考電壓VDDPST。
導體526沿著第一方向延伸穿過部分BP1(1)。導體526在金屬層M0中。MD/VD層中的多個通路將導體526連接到部分BP1(1)。以此方式，導體526連接到電晶體MP1(1)的基極。
導體527(1)沿著第二方向延伸跨越源極SP1(1)的全部長度。導體527(1)在金屬層M0中並直接連接到導體526。MD/VD層中的多個通路將導體527(1)連接到電晶體MP1(1)的源極SP1(1)。
導體528具有沿著第一方向（平行於X軸）延伸的長軸，並且用於接收輸入/輸出訊號並對應於第1圖中的節點B。導體526和導體528均位於金屬層M0中。
導體529(1)沿著第二方向延伸跨越汲極DP2(1)的全部長度。導體529(1)在金屬層M0中並且直接連接到導體529(1)。MD/VD層中的多個通路將導體529(1)連接到電晶體MP2(1)的汲極DP2(2)。因此，導體526、527(1)、529(1)連接電晶體MP1(1)的基極（通過部分BP1(1)）、電晶體MP1(1)的源極SP1(1)、以及電晶體MP2(2)的汲極DP2(2)。在該實施例中，導體526、527(1)、529(1)和MD/VD層中的通路提供網路net0，如第1圖所示。在其他實施例中，網路net0中的導體可以設置在相互連接的更高金屬層中。
導體530(1)具有沿著第二方向（平行於Y軸）延伸的長軸。導體530(1)連接到導體528，並因此也用於接收輸入/輸出訊號。導體530(1)沿著第二方向（平行於Y軸）直接在汲極DP1(1)的全部長度上延伸，並沿著第二方向直接在汲極DN1(1)的全部長度上延伸。導體530(1)設置在金屬層M0中。在該實施例中， MD/VD層中的多個通路被設置為跨越汲極DP1(1)的全部長度，這些通路將電晶體MP1(1)的汲極DP1(1)連接到導體530(1)，且MD/VD層中的多個通路被設置為跨越DN1(1)的全部長度，這些通路將電晶體MN1(1)的汲極DN1(1)連接到導體530(1)。
導體534(1)具有沿著第二方向（平行於Y軸）延伸的長軸並設置在金屬層M0中。導體534(1)在電晶體MP2(1)的汲極DP2(1)的全部長度上延伸並且在電晶體MN1(1)的汲極DN1(1)的全部長度上延伸。導體534(1)連接到導體528，並因此用於接收輸入/輸出訊號。以此方式，汲極DP2(1)和汲極DN1(1)均用於接收沿著導體528傳播的輸入/輸出訊號。
導體536沿著第一方向延伸穿過部分BN1(1)。導體536在金屬層M0中。MD/VD層中的多個通路將導體536連接到部分BN1(1)。以此方式，導體536連接到電晶體MN1(1)的基極。
導體537(1)沿著第二方向延伸跨越源極SN1(1)的全部長度。導體537(1)在金屬層M0中並直接連接到導體536。MD/VD層中的多個通路將導體537(1)連接到電晶體MN1(1)的源極SN1(1)。因此，導體536、537(1)、539(1)連接電晶體MN1(1)的基極（通過部分BN1(1)）、電晶體MN1(1)的源極SN1(1)、以及電晶體MN2(2)的汲極DN2(2)。
導體539(1)沿著第二方向延伸跨越汲極DN2(1)的全部長度。導體539(1)在金屬層M0中並直接連接到導體536。MD/VD層中的多個通路將導體539(1)連接到電晶體MN2(1)的汲極DN2(1)。在該實施例中，導體536、537(1)、539(1)和MD/VD層中的通路提供網路net1，如第1圖所示。在其他實施例中，網路net1中的導體可以設置在相互連接的更高金屬層中。
導體540(1)具有沿著第一方向（平行於X軸）延伸的長軸。導體540(1)用於接收參考電壓VSSPST並且對應於第1圖中的電源參考節點106。導體540(1)在電晶體MN2(1)的部分BN2(1)之上延伸。MD/VD層中的多個通路將導體540(1)連接到部分BN2(1)。因此，部分BN2(1)（以及因此電晶體MN2(1)的基極）用於接收參考電壓VSSPST。
導體542(1)具有沿著第二方向（平行於Y軸）延伸的長軸。導體542(1)連接到導體540(1)，並因此也用於接收參考電壓VSSPST。導體542(1)沿著第二方向（平行於Y軸）直接在源極SN2(1)的全部長度上延伸。導體540(1)、542(1)均設置在金屬層M0中。在該實施例中，在MD/VD層中，多個通路被設置為跨越導體542(1)的全部長度，這些通路將電晶體MN2(1)的源極SN2(1)連接到導體542(1)。以此方式，源極SN2(1)和電晶體MN2(2)的基極（通過部分BN2(1)）用於接收參考電壓VSSPST。
電路502A(2)、502A(3)、502A(4)以與電路502A(1)相同的方式佈置，因此本文不再重複對其佈置的描述。
第5B圖是根據一些實施例的半導體裝置的佈局圖500B。
佈局圖500B將半導體裝置的各種特徵以形狀表示。佈局圖500B的特徵參考了代表半導體元件的繪示形狀來進行討論。
佈局圖500B包含電路502B(1)、電路502B(2)、電路502B(3)和電路502B(4)。電路502B(1)、電路502B(2)、電路502B(3)和電路502B(4)中的每一者是第1圖的半導體裝置100中所示的電路的示例。
不同於如第5A圖具有主動區域508(1)、508(2)、508(3)、508(4)、510(1)、510(2)、510(3)、510(4)，其中，電晶體MP2(1)、MP2(2)、MP2(3)、MP2(4)、MP1(1)、MP1(2)、MP1(3)、MP1(4)中的每一者形成在主動區域508(1)、508(2)、508(3)、508(4)、510(1)、510(2)、510(3)、510(4)中的對應一者上。然而，在第5B圖中，電晶體MP1(1)、MP1(2)、MP1(3)、MP1(4)（統稱為或總體稱為（一個或多個）電晶體MP1）和電晶體MP2(1)、MP2(2)、MP2(3)、MP2(4)（統稱為或總體稱為（一個或多個）電晶體MP2）均形成在主動區域590中。為方便起見，閘極GP1(1)、GP1(2)、GP1(3)、GP1(4)統稱為或總體稱為（一個或多個）閘極GP1，並且閘極GP2(1)、GP2(2)、GP2(3)、GP2(4)統稱為或總體稱為（一個或多個）閘極GP2。
此外，不同於如第5A圖具有主動區域514(1)、514(2)、514(3)、514(4)、516(1)、516(2)、516(3)、516(4)，其中，電晶體MN1(1)、MN1(2)、MN1(3)、MN1(4)、MN2(1)、MN2(2)、MN2(3)、MN2(4)中的每一者形成在主動區域514(1)、514(2)、514(3)、514(4)、516(1)、516(2)、516(3)、516(4)中的對應一者上。然而，在第5B圖中，電晶體MN1(1)、MN1(2)、MN1(3)、MN1(4)（統稱為或總體稱為（一個或多個）電晶體MN1）和電晶體MN2(1)、MN2(2)、MN2(3)、MN2(4)（統稱為或總體稱為（一個或多個）電晶體MN2）均形成在主動區域592中。為方便起見，閘極GN1(1)、GN1(2)、GN1(3)、GN1(4)統稱為或總體稱為（一個或多個）閘極GN1，並且閘極GN2(1)、GN2(2)、GN2(3)、GN2(4)統稱為或總體稱為（一個或多個）閘極GN2。
主動區域590中電晶體從左到右的順序如下：電晶體MP1(1)、MP2(1)、MP2(2)、MP1(2)、MP1(3)、MP2(3)、MP2(4)、MP1(4)。對於汲極和源極，電晶體MP1(1)、MP2(1)、MP2(2)、MP1(2)、MP1(3)、MP2(3)、MP2(4)、MP1(4)中的每一者是與它直接相鄰的電晶體MP1(1)、MP2(1)、MP2(2)、MP1(2)、MP1(3)、MP2(3)、MP2(4)、MP1(4)的鏡像（相對於平行於Y軸的第二方向）。此外，相對於第一方向彼此直接相鄰的電晶體的汲極/源極，被收縮成單個汲極/源極區域。當電晶體MP1與電晶體MP2相鄰時，共用的汲極/源極區域是電晶體MP1的源極和電晶體MP2的汲極。這些類型的區域中的每一者稱為汲極/源極區域DSP。例如，主動區域590的位於閘極GP1(1)右側並且位於閘極GP2(1)左側的部分是汲極/源極區域DSP之一。
導體591A各自具有沿著第二方向（平行於Y軸）延伸的長軸，並且各自連接到導體540。每個導體591A位於金屬層M0中並且延伸跨越汲極/源極區域DSP的長度。對於每個導體591A，多個通路位於MD/VD層中，該MD/VD層將每個相應的導體591A與其相應的汲極/源極區域DSP連接。導體526、591A和MD/VD層中的通路提供網路net0，如第1圖所示。在一些實施例中，網路net0中的導體透過更高金屬層中的一個或多個導體彼此連接。
當電晶體MP2與另一電晶體MP2相鄰時，共用的汲極/源極區域是一個電晶體MP2的汲極和另一電晶體MP2的汲極。這些類型的區域中的每一者被稱為汲極/源極區域DDP。例如，主動區域590的位於閘極GP2(1)右側並且位於閘極GP2(2)左側的部分是汲極/源極區域DDP之一。
導體591B各自具有沿著第二方向（平行於Y軸）延伸的長軸。每個導體591B位於金屬層M0中並且延伸跨越汲極/源極區域DDP的長度。對於每個導體591B，多個通路位於MD/VD層中，該MD/VD層將每個相應的導體591B與其相應的汲極/源極區域DDP連接。
此外，當電晶體MP2與另一電晶體MP2相鄰時，主動區域590的部分BP2相對於第二方向延伸經過兩個電晶體MP2的閘極GPS並在其下方。在該示例中，部分BP2被設置為經過閘極GP2(1)、GP2(2)並在其下方，並且部分BP2被設置為經過閘極GP2(3)、GP2(4)並在其下方。部分BP2用於連接到相鄰電晶體MP2的基極。對於每個部分BP2，導體591C位於金屬層M0中，其具有沿著第一方向（平行於X軸）延伸的長軸。對於每個部分BP2，導體591C相對於第一方向（平行於X軸）延伸跨越部分BP2的全部長度。此外，對於每個部分BP2，位於MD/VD層中的多個通路將導體591C連接到部分BP2。
主動區域592中電晶體從左到右的順序如下：電晶體MN1(1)、MN2(1)、MN2(2)、MN1(2)、MN1(3)、MN2(3)、MN2(4)、MN1(4)。關於汲極和源極，電晶體MN1(1)、MN2(1)、MN2(2)、MN1(2)、MN1(3)、MN2(3)、MN2(4)、MN1(4)中的每一者是與它直接相鄰的電晶體MN1(1)、MN2(1)、MN2(2)、MN1(2)、MN1(3)、MN2(3)、MN2(4)、MN1(4)的鏡像（相對於平行於Y軸的第二方向）。此外，相對於第一方向彼此直接相鄰的電晶體的汲極/源極被收縮成單個汲極/源極區域。當電晶體MN1與電晶體MN2相鄰時，共用的汲極/源極區域是電晶體MN1的源極和電晶體MN2的汲極。這些類型的區域中的每一者稱為汲極/源極區域DSN。例如，主動區域592的位於閘極GN1(1)右側並且位於閘極GN2(1)左側的部分是汲極/源極DSN區域之一。
導體593A各自具有沿著第二方向（平行於Y軸）延伸的長軸，並且各自連接到導體540。每個導體593A位於金屬層M0中並且延伸跨越汲極/源極區域DSN的長度。對於每個導體593A，多個通路位於MD/VD層中，該MD/VD層將每個相應的導體593A與其相應的汲極/源極區域DSN連接。導體540、593A和MD/VD層中的通路提供網路net1，如第1圖所示。在一些實施例中，網路net1中的導體透過更高金屬層中的一個或多個導體彼此連接。
當電晶體MN2與另一電晶體MN2相鄰時，共用的汲極/源極區域是一個電晶體MN2的汲極和另一電晶體MN2的汲極。這些類型的區域中的每一者稱為汲極/源極區域DDN。例如，主動區域592的位於閘極GN2(1)右側並且位於閘極GN2(2)左側的部分是汲極/源極區域DDN之一。
導體593B各自具有沿著第二方向（平行於Y軸）延伸的長軸。每個導體593B位於金屬層M0中並且延伸跨越汲極/源極區域DDN的長度。對於每個導體593B，多個通路位於MD/VD層中，該MD/VD層將每個相應的導體593B與其相應的汲極/源極區域DDN連接。
此外，當電晶體MN2與另一電晶體MN2相鄰時，主動區域592的部分BN2相對於第二方向延伸經過兩個電晶體MN2的閘極GPS並在其下方。在該示例中，部分BN2被設置為經過閘極GN2(1)、GN2(2)並在其下方，並且部分BN2被設置為經過閘極GN2(3)、GN2(4)並在其下方。部分BN2用於連接到相鄰電晶體MN2的基極。對於每個部分BN2，導體593C位於金屬層M0中，其具有沿著第一方向（平行於X軸）延伸的長軸。對於每個部分BN2，導體593C相對於第一方向（平行於X軸）延伸跨越部分BN2的全部長度。此外，對於每個部分BN2，位於MD/VD層中的多個通路將導體593C連接到部分BN2。
電晶體MP1(2)與電晶體MP1(3)相鄰，這是電晶體MP1彼此相鄰的唯一位置。部分BP1(2)(3)相對於第二方向經過閘極GP1(2)、GP1(3)並在其上方。部分BP1(2)(3)用於連接到電晶體MP1(2)、MP1(3)的基極。在閘極GP1(2)的右側和閘極GP1(3)的左側，設置有汲極/源極區域DDP，該汲極/源極區域DDP是電晶體MP1(2)的汲極和電晶體MP1(3)的汲極。
在主動區域592內，電晶體MN1(1)的左側沒有設置電晶體。因此，閘極GN1(1)的左側是汲極DN1(1)，電晶體MN1(1)不將其與另一電晶體共用。主動區域592的部分BN1(1)經過閘極GN1(1)並在其下方。部分BN1(1)提供與電晶體MN1(1)基極的連接。此外，在主動區域592內，電晶體MN1(4)的右側沒有設置電晶體。因此，閘極GN1(4)的右側是汲極DN1(4)，電晶體MN1(4)不將其與另一電晶體共用。主動區域592的部分BN1(4)經過閘極GN1(4)並在其下方。部分BN1(4)提供與電晶體MN1(4)的基極的連接。
電晶體MN1(2)與電晶體MN1(3)相鄰，這是電晶體MN1彼此相鄰的唯一位置。部分BN1(2)(3)相對於第二方向經過閘極GN1(2)、GN1(3)並在其下方。部分BN1(2)(3)用於連接到電晶體MN1(2)、MN1(3)的基極。在閘極GN1(2)的右側和閘極GN1(3)的左側，設置有汲極/源極區域DDN，該汲極/源極區域DDN是電晶體MN1(2)的汲極和電晶體MN1(3)的汲極。
在主動區域592內，電晶體MN1(1)的左側沒有設置電晶體。因此，閘極GN1(1)的左側是汲極DN1(1)，電晶體MN1(1)不將其與另一電晶體共用。主動區域592的部分BN1(1)經過閘極GN1(1)並在其下方。部分BN1(1)提供與電晶體MN1(1)的基極的連接。此外，在主動區域592內，電晶體MN1(4)的右側沒有設置電晶體。因此，閘極GN1(4)的右側是汲極DN1(4)，電晶體MN1(4)不將其與另一電晶體共用。主動區域592的部分BN1(4)經過閘極GN1(4)並在其下方。部分BN1(4)提供與電晶體MN1(4)的基極的連接。
導體526沿著第一方向（平行於X軸）延伸跨越部分BP1(1)的全部長度到部分BP1(2)(3)。導體526沿著第一方向（平行於X軸）延伸跨越部分BP1(2)(3)的全部長度到部分BP1(4)。導體526沿著第一方向（平行於X軸）延伸跨越部分BP1(4)的全部長度。MD/VD層中的多個通路將導體526連接到部分BP1(1)。MD/VD層中的多個通路將導體526連接到部分BP1(2)(3)。最後，MD/VD層中的多個通路將導體526連接到部分BP1(4)。
導體540沿著第一方向（平行於X軸）延伸跨越部分BN1(1)的全部長度到部分BN1(2)(3)。導體540沿著第一方向（平行於X軸）延伸跨越部分BN1(2)(3)的全部長度到部分BN1(4)。導體540沿著第一方向（平行於X軸）延伸跨越部分BN1(4)的全部長度。MD/VD層中的多個通路將導體540連接到部分BN1(1)。MD/VD層中的多個通路將導體540連接到部分BN1(2)(3)。最後，MD/VD層中的多個通路將導體540連接到部分BN1(4)。
導體530(1)連接到導體528，並因此也用於接收輸入/輸出訊號。導體530(1)沿著第二方向（平行於Y軸）直接在汲極DP1(1)的全部長度上延伸，並且沿著第二方向直接在汲極DN1(1)的全部長度上延伸。導體530(1)設置在金屬層M0中。在該實施例中， MD/VD層中的多個通路被設置為跨越汲極DP1(1)的全部長度，這些通路將電晶體MP1(1)的汲極DP1(1)連接到導體530(1)，且MD/VD層中的多個通路被設置為跨越DN1(1)的全部長度，這些通路將電晶體MN1(1)的汲極DN1(1)連接到導體530(1)。
導體530(2)(3)連接到導體528，並因此也用於接收輸入/輸出訊號。導體530(2)(3)位於金屬層M0中。導體530(2)(3)沿著第二方向（平行於Y軸）直接在汲極DP1(2)(3)的全部長度上延伸，並且沿著第二方向直接在汲極DN1(2)(3)的全部長度上延伸。導體530(2)(3)設置在金屬層M0中。在該實施例中， MD/VD層中的多個通路被設置為跨越汲極DP1(2)(3)的全部長度，這些通路將電晶體MP1(2)(3)的汲極DP1(2)(3)連接到導體530(2)(3)，且MD/VD層中的多個通路被設置為跨越DN1(2)(3)的全部長度，這些通路將電晶體MN1(2)(3)的汲極DN1(2)(3)連接到導體530(2)(3)。
導體530(4)連接到導體528，並因此也用於接收輸入/輸出訊號。導體530(4)位於金屬層M0中。導體530(4)沿著第二方向（平行於Y軸）直接在汲極DP1(4)的全部長度上延伸，並且沿著第二方向直接在汲極DN1(4)的全部長度上延伸。導體530(4)設置在金屬層M0中。在該實施例中， MD/VD層中的多個通路被設置為跨越汲極DP1(4)的全部長度，這些通路將電晶體MP1(4)的汲極DP1(4)連接到導體530(4)，且MD/VD層中的多個通路被設置為跨越DN1(4)的全部長度，這些通路將電晶體MN1(4)的汲極DN1(4)連接到導體530(4)。
第6圖是根據一些實施例的半導體裝置的佈局圖600。在佈局圖600中，對於每個PMOS或NMOS裝置，沿著Y軸在PMOS或NMOS裝置的兩側設置基極連接。這不同於佈局圖500A、500B，其中對於每個PMOS或NMOS裝置，沿著Y軸在PMOS或NMOS裝置的一側設置基極連接。在一些實施例中，由於在每個PMOS或NMOS裝置的兩側設置基極連接，對應於佈局圖600的半導體裝置實現了改進的靜電放電性能。
佈局圖600將半導體裝置的各種特徵以形狀表示。佈局圖600的特徵參考了代表半導體元件的繪示形狀來進行討論。
佈局圖600包含電路602(1)、電路602(2)、電路602(3)和電路602(4)。電路602(1)、電路602(2)、電路602(3)和電路602(4)中的每一者是第1圖的半導體裝置100中所示的電路的示例。應注意，電路602(1)的元件被詳細討論，且應假設電路602(2)、電路602(3)和電路602(4)具有相似的元件和佈置。此外，第1圖中的二極體D1、D2未在第6圖中示出。
佈局圖600包含半導體基板601。半導體基板601是絕緣體上矽型半導體基板。半導體基板601限定了第一阱區域604。第一阱區域604是N阱區域。第一阱區域604具有沿著第一方向（在本實施例中為平行於X軸的第一水平方向）延伸的長軸。一列主動區域606(I)、606(II)（總體稱為或統稱為（一個或多個）主動區域606）和主動區域607(I)、607(II)、607(III)（總體稱為或統稱為（一個或多個）主動區域607）位於第一阱區域604內。主動區域606(I)設置在列的左端，而主動區域606(II)設置在列的右端。主動區域607(I)是直接位於主動區域606(I)右側的主動區域607。主動區域607(III)是直接位於主動區域606(II)左側的主動區域607。主動區域607(II)直接位於主動區域607(I)右側並且直接位於主動區域607(III)左側。
主動區域606、607相對於第二方向（平行於Y軸）彼此對齊並且相對於第一方向（平行於X軸）彼此分開。主動區域606、607中的每一者都具有P型導電類型。主動區域606、607用於形成PMOS電晶體。更具體而言，主動區域606(I)在電路602(1)內形成對應於第1圖中的電晶體MP2的PMOS電晶體MP2(1)。主動區域607(I)在電路602(1)內形成對應於第1圖中的電晶體MP1的PMOS電晶體MP1(1)，並在電路602(2)內形成對應於第1圖中的電晶體MP1的PMOS電晶體MP1(2)。主動區域607(II)在電路602(2)內形成對應於第1圖中的電晶體MP2的PMOS電晶體MP2(2)，並在電路602(3)內形成對應於第1圖中的電晶體MP2的PMOS電晶體MP2(3)。主動區域607(III)在電路602(3)內形成對應於第1圖中的電晶體MP1的PMOS電晶體MP1(3)，並在電路602(4)內形成對應於第1圖中的電晶體MP1的PMOS電晶體MP1(4)。主動區域606(II)在電路602(4)內形成對應於第1圖中的電晶體MP2的PMOS電晶體MP2(4)。
主動區域606、607相對於第一方向均具有相同的長度。然而，主動區域606相對於第二方向在長度上更短，而主動區域607相對於第二方向更長。這是因為在主動區域606中形成一個PMOS電晶體，而在主動區域607上形成兩個PMOS電晶體，如上所述。
在主動區域606(I)內，多晶矽層中的電極位於主動區域606(I)上，該主動區域606(I)沿著第二方向（平行於Y軸）延伸並且是電晶體MP2(1)的閘極GP2(1)。在主動區域607(I)內，在多晶矽層中設置兩個電極，這兩個電極位於主動區域607(I)上，該主動區域607(I)沿著第二方向（平行於Y軸）延伸並且是電晶體MP1(1)的閘極GP1(1)和電晶體MP1(2)的閘極GP1(2)。閘極GP1(1)和閘極GP1(2)相對於第一方向（平行於X軸）分開。在主動區域607(II)內，在多晶矽層中設置兩個電極，這兩個電極位於主動區域607(II)上，該主動區域607(II)沿著第二方向（平行於Y軸）延伸並且是電晶體MP2(2)的閘極GP2(2)和電晶體MP2(3)的閘極GP2(3)。閘極GP2(2)和閘極GP2(3)相對於第一方向（平行於X軸）分開。在主動區域607(III)內，在多晶矽層中設置兩個電極，這兩個電極位於主動區域607(III)上，該主動區域607(III)沿著第二方向（平行於Y軸）延伸並且是電晶體MP1(3)的閘極GP1(3)和電晶體MP1(4)的閘極GP1(4)。閘極GP1(3)和閘極GP1(4)相對於第一方向（平行於X軸）分開。在主動區域606(II)內，多晶矽層中的電極位於主動區域606(II)上，該主動區域606(II)沿著第二方向（平行於Y軸）延伸並且是電晶體MP2(4)的閘極GP2(4)。閘極GP1(1)、GP1(2)、GP1(3)、GP1(4)總體稱為或統稱為（一個或多個）閘極GP1，並且閘極GP2(1)、GP2(2)、GP2(3)、GP2(4)總體稱為或統稱為（一個或多個）閘極GP2。閘極GP1和GP2總體稱為或統稱為（一個或多個）閘極GP。
多晶矽軌（polyrail）RPT跨越主動區域606、607中的每一者延伸並且連接到每個閘極GP的頂部。另一多晶矽軌RPB跨越主動區域606、607中的每一者延伸並且連接到每個閘極GP的底部。在多晶矽軌RPT上方，主動區域606、607中的每一者提供部分BPT，該部分BPT經過閘極GP和多晶矽軌RPT並在它們上方。每個部分BPT被提供為連接到形成在主動區域606、607上的相應電晶體MP2、MP1的基極。在多晶矽軌RPT下方，主動區域606、607中的每一者提供部分BPB，該部分BPB經過閘極GP和多晶矽軌RPB並在它們下方。每個部分BPB也被提供為連接到形成在主動區域606、607上的相應電晶體MP2、MP1的基極。
一列主動區域608(I)、608(II)（總體稱為或統稱為（一個或多個）主動區域608）和主動區域609(I)、609(II)、609(III)（總體稱為或統稱為（一個或多個）主動區域609）位於第一阱區域604下方。主動區域608(I)設置在列的左端，而主動區域608(II)設置在列的右端。主動區域609(I)是直接位於主動區域608(I)右側的主動區域609。主動區域609(III)是直接位於主動區域608(II)左側的主動區域609。主動區域609(II)直接位於主動區域609(I)右側並且直接位於主動區域609(III)左側。
主動區域608、609相對於第二方向（平行於Y軸）彼此對齊並且相對於第一方向（平行於X軸）彼此分開。主動區域608、609中的每一者都具有N型導電類型。主動區域608、609用於形成PMOS電晶體。更具體而言，主動區域608(I)在電路602(1)內形成對應於第1圖中的電晶體MN2的PMOS電晶體MN2(1)。主動區域609(I)在電路602(1)內形成對應於第1圖中的電晶體MN1的PMOS電晶體MN1(1)，並且在電路602(2)內形成對應於第1圖中電晶體MN1的PMOS電晶體MN1(2)。主動區域609(II)在電路602(2)內形成對應於第1圖中的電晶體MN2的PMOS電晶體MN2(2)，並在電路602(3)內形成對應於第1圖中的電晶體MN2的PMOS電晶體MN2(3)。主動區域609(III)在電路602(3)內形成對應於第1圖中的電晶體MN1的PMOS電晶體MN1(3)，並且在電路602(4)內形成對應於第1圖中電晶體MN1的PMOS電晶體MN1(4)。主動區域608(II)在電路602(4)內形成對應於第1圖中的電晶體MN2的PMOS電晶體MN2(4)。
主動區域608、609相對於第一方向均具有相同的長度。然而，主動區域608相對於第二方向在長度上更短，而主動區域609相對於第二方向更長。這是因為在主動區域608中形成一個PMOS電晶體，而在主動區域609上形成兩個PMOS電晶體，如上所述。
在主動區域608(I)內，多晶矽層中的電極位於主動區域608(I)上，該主動區域608(I)沿著第二方向（平行於Y軸）延伸並且是電晶體MN2(1)的閘極GN2(1)。在主動區域609(I)內，在多晶矽層中設置兩個電極，這兩個電極位於主動區域609(I)上，該主動區域609(I)沿著第二方向（平行於Y軸）延伸並且是電晶體MN1(1)的閘極GN1(1)和電晶體MN1(2)的閘極GN1(2)。閘極GN1(1)和閘極GN1(2)相對於第一方向（平行於X軸）分開。在主動區域609(II)內，在多晶矽層中設置兩個電極，這兩個電極位於主動區域609(II)上，該主動區域609(II)沿著第二方向（平行於Y軸）延伸並且是電晶體MN2(2)的閘極GN2(2)和電晶體MN2(3)的閘極GN2(3)。閘極GN2(2)和閘極GN2(3)相對於第一方向（平行於X軸）分開。在主動區域609(III)內，在多晶矽層中設置兩個電極，這兩個電極位於主動區域609(III)上，該主動區域609(III)沿著第二方向（平行於Y軸）延伸並且是電晶體MN1(3)的閘極GN1(3)和電晶體MN1(4)的閘極GN1(4)。閘極GN1(3)和閘極GN1(4)相對於第一方向（平行於X軸）分開。在主動區域608(II)內，多晶矽層中的電極位於主動區域608(II)上，該主動區域608(II)沿著第二方向（平行於Y軸）延伸並且是電晶體MN2(4)的閘極GN2(4)。閘極GN1(1)、GN1(2)、GN1(3)、GN1(4)總體稱為或統稱為（一個或多個）閘極GN1，並且閘極GN2(1)、GN2(2)、GN2(3)、GN2(4)總體稱為或統稱為（一個或多個）閘極GN2。閘極GN1和GN2總體稱為或統稱為（一個或多個）閘極GN。
多晶矽軌RNT跨越主動區域608、609中的每一者延伸並且連接到每個閘極GN的頂部。另一多晶矽軌RNB跨越主動區域608、609中的每一者延伸並且連接到每個閘極GN的底部。在多晶矽軌RNT上方，主動區域608、609中的每一者提供部分BNT，該部分BNT經過閘極GN和多晶矽軌RNT並在它們上方。每個部分BNT被提供為連接到形成在主動區域608、609上的相應電晶體MN2、MN1的基極。在多晶矽軌RNT下方，主動區域608、609中的每一者提供部分BNB，該部分BNB經過閘極GN和多晶矽軌RNB並在它們下方。每個部分BNB也被提供為連接到形成在主動區域608、609上的相應電晶體MN2、MN1的基極。
在列的末端設置主動區域606、608，如上所述。電晶體MP2(1)是電晶體MP2(4)的鏡像，並且電晶體MN2(1)是電晶體MN2(4)的鏡像。對於電晶體MP2(1)、MP2(4)、MN2(1)、MN2(4)中的每一者，主動區域606、608的部分提供電晶體MP2(1)、MP2(4)、MN2(1)、MN2(4)的源極SE，此部分位於相應閘極GP2、GN2的不與另一電晶體相鄰的一側上。導體CE跨越每個源極SE在金屬層M0中形成，該導體CE沿著第二方向延伸跨越源極SE的長度，使得導體CE的一端延伸至其區域606、608各自的部分BPT、BNT，並且導體CE的另一端延伸至其區域606、608各自的部分BPB、BNB。MD/VD層中的多個通路將導體CE連接到區域606、608中的每一者內的源極SE。在每一端，導體HE沿著第一方向延伸，延伸跨越部分BPB、BNB各自的長度。對於每個導體CE，MD/VD層中的多個通路將導體HE連接到其各自的部分BPB、BNB。區域606中的導體HE、CE用於接收參考電壓VDDPST，而區域608中的導體HE、CE用於接收參考電壓VSSPST。主動區域606、608的位於相應閘極GP2、GN2與源極SE相對的一側的部分是電晶體MP2(1)、MP2(4)、MN2(1)、MN2(4)中的每一者的汲極DE。
如上所述，一對電晶體MP1位於區域607(I)、607(III)中的每一者上，並且一對電晶體MN1位於區域609(I)、609(III)中的每一者上。區域607(I)、607(III)的在兩個閘極GP1之間、多晶矽軌RPT下方並且多晶矽軌RPB上方的部分是該對電晶體MP1的共用汲極區域DS。區域609(I)、609(III)的在兩個閘極GN1之間、多晶矽軌RNT下方並且多晶矽軌RNB上方的部分是該對電晶體MN1的共用汲極區域DS。對於每個汲極區域DS，金屬層MD/VD中的導體CS跨越汲極區域DS的長度延伸。對於每個導體CS，金屬層MD/VD中的多個通路將導體CS連接到汲極區域DS。主動區域607(I)中的汲極區域DS連接到主動區域609(I)中的汲極區域DS。類似地，主動區域607(III)中的汲極區域DS連接到主動區域609(III)中的汲極區域DS。在一些實施例中，汲極區域DS之間的這些連接（未明確示出）透過高於MD/VD層和金屬層M0的金屬層（未示出）和通路層（未示出）來提供。在一些實施例中，汲極區域DS之間的這些連接（未明確示出）透過掩埋在半導體基板601下方的金屬層（未示出）和通路層（未示出）來提供。
主動區域607(I)、609(I)的分別在閘極GP1(1)、GN1(1)左側的部分以及主動區域607(III)、609(III)的分別在閘極GP1(4)、GN1(4)右側的部分是電晶體MP1(1)、MN1(1)、MP1(4)、MN1(4)的源極SS。對於每個源極SS，在金屬層M0中設置導體CF。導體CF沿著第一方向具有從源極SS延伸到相鄰的汲極DE的寬度。每個導體CF沿著第二方向具有跨越它們各自的源極SS和各自的汲極DE的全部長度延伸的長度。此外，對於每個導體CF，MD/VD層中的多個通路將導體CF連接到汲極DE，並且MD/VD層中的多個通路將導體CF連接到源極SS。
主動區域607(I)、609(I)的分別在閘極GP1(2)、GN1(2)右側的部分以及主動區域607(III)、609(III)的分別在閘極GP1(3)、GN1(3)左側的部分是電晶體MP1(2)、MN1(2)、MP1(3)、MN1(3)的源極SO。主動區域607(II)、609(II)的分別在閘極GP2(2)、GN2(2)左側的部分以及主動區域607(II)、609(II)的分別在閘極GP2(3)、GN2(3)右側的部分是電晶體MP2(2)、MN2(2)、MP2(3)、MN2(3)的汲極DO。對於源極SO和汲極DO中的每一者，在金屬層M0中設置導體CO。導體CO沿著第一方向具有從源極SO延伸到相鄰的汲極DO的寬度。每個導體CO沿著第二方向具有跨越它們各自的源極SO和各自的汲極DO的全部長度延伸的長度。此外，對於每個導體CO，MD/VD層中的多個通路將導體CO連接到汲極DO，並且MD/VD層中的多個通路將導體CO連接到源極SO。
對於主動區域607(I)、609(I)、607(III)、609(III)中的每一者，金屬層M0中的導體CH沿著第一方向延伸跨越部分BPT、BNT的全部長度，並且金屬層M0中的另一導體CH沿著第一方向延伸跨越部分BPB、BNB的全部長度。每個導體CH連接到導體CF的其中之一和導體CO的其中之一。MD/VD層中的多個通路將導體CH連接到它們各自的部分BPT、BNT。導體CH和MD/VD層中的相應通路提供第1圖中的網路net0、net1。
主動區域607(II)、609(II)的分別在閘極GP2(2)、GN2(2)右側、閘極GP2(3)、GN2(3)左側的部分是電晶體MP2(2)、MP2(3)和電晶體MN2(2)、MN2(3)的共用源極SM。
跨越每個源極SM，形成金屬層M0中的導體CM，其沿著第二方向延伸跨越源極SM的長度，使得導體CM的一端延伸至區域607(II)、609(II) 各自的部分BPT、BNT，並且導體CM的另一端延伸至區域607(II)、609(II) 各自的部分BPB、BNB。MD/VD層中的多個通路將導體CM連接到區域607(II)、609(II)中的每一者內的源極SM。在導體CM的每一端，導體HM沿著第一方向延伸，其沿著該第一方向延伸跨越區域607(II)、609(II)各自的部分BPT、BNT、BPB、BNB的長度。對於每個導體CM，MD/VD層中的多個通路將導體HM連接到它們各自的部分BPT、BNT、BPB、BNB。區域607(II)中的導體HM、CM用於接收參考電壓VDDPST，而區域609(II)中的導體HM、CM用於接收參考電壓VSSPST。
第7圖是根據一些實施例的製造半導體裝置的方法700的流程圖。
根據一些實施例，可以使用例如電子設計自動化（EDA）系統900（第9圖，於下文討論）和積體電路製造系統1000（第10圖，於下文討論）來實現方法700。
在第7圖中，方法700包含步驟702~704。在步驟702，產生佈局圖。在步驟702產生的示例佈局圖包含第3A圖中的佈局圖300A、第3B圖中的佈局圖300B、第3C圖中的佈局圖300C、第4A圖中的佈局圖400A、第4B圖中的佈局圖400B、第4C圖中的佈局圖400C、第5A圖中的佈局圖500A、第5B圖中的佈局圖500B和第6圖中的佈局圖600。在一些實施例中，步驟702中的佈局圖由下文的第9圖中討論的電子設計自動化系統900產生。流程從步驟702進行到步驟704。
在步驟704，基於佈局圖，執行下列項中的至少一項：（A）進行一次或多次微影曝光、或（b）製造一個或多個半導體遮罩、或（C）製造半導體裝置的層中的一個或多個元件。請參見以下對第11圖中的積體電路製造系統1100的討論。
第8A圖是根據一些實施例的產生佈局圖的方法的流程圖800A。
流程圖800A是第7圖中的步驟702的示例性實施例。由流程圖800A產生的示例佈局圖包含第3A圖中的佈局圖300A、第3B圖中的佈局圖300B、第3C圖中的佈局圖300C、第4A圖中的佈局圖400A、第4B圖中的佈局圖400B、第4C圖中的佈局圖400C、第5A圖中的佈局圖500A和第6圖中的佈局圖600。在一些實施例中，流程圖800A中的至少一佈局圖由下文的第9圖中討論的電子設計自動化系統900實現。
在一些實施例中，產生包含第一主動區域圖案和第二主動區域圖案的基板圖案，其中，第一主動區域圖案和第二主動區域圖案是分開的。基板圖案的示例包含：第3A圖、第3B圖、第3C圖、第3E圖、第3F圖中的基板301；第4A圖、第4B圖、第4C圖、第4D圖、第4E圖、第4F圖中的基板401；第5A圖中的基板501；以及第6圖中的基板圖案601。第一主動區域圖案的示例包含：第3A圖、第3B圖、第3D圖中的主動區域308(1)~308(4)、316(1)~316(4)；第3C圖、第3E圖中的主動區域390、393；第4A圖、第4B圖、第4D圖中的主動區域408(1)~408(4)、416(1)~416(4)；第4C圖、第4E圖中的主動區域490、493；第5A圖中的主動區域508(1)~508(4)、514(1)~514(4)；以及第6圖中的主動區域606(I)、607(II)、606(II)、608(I)、609(II)、608(II)。第二主動區域圖案的示例包含：第3A圖、第3B圖、第3D圖中的主動區域310(1)~310(4)、314(1)~314(4)；第3C圖、第3E圖中的主動區域391、392；第4A圖、第4B圖、第4D圖中的主動區域410(1)~410(4)、414(1)~414(4)；第4C圖、第4E圖中的主動區域491、492；第5A圖中的主動區域510(1)~510(4)、512(1)~512(4)；以及第6圖中的主動區域607(I)、607(III)、609(I)、609(III)。
在步驟802，產生第一電晶體圖案，其中，第一電晶體圖案的第一基極和第一汲極在第一主動區域圖案中。第一電晶體圖案的示例包含第3A圖、第3B圖、第3C圖、第4A圖、第4B圖、第4C圖、第5A圖、第6圖中的電晶體MP2(1)~MP2(4)和MN2(1)~MN2(4)。
在步驟804，產生第二電晶體圖案，其中，第二電晶體圖案的第二基極在第二主動區域圖案中。第二電晶體圖案的示例包含第3A圖、第3B圖、第3C圖、第4A圖、第4B圖、第4C圖、第5A圖、第6圖中的電晶體MP1(1)~MP1(4)和MN1(1)~MN1(4)。
在步驟806，產生第一導體圖案，該第一導體圖案用於接收第一參考電壓，其中，第一導體圖案被連接以利用第一參考電壓使第一電晶體圖案的第一基極產生偏壓。第一導體圖案的示例包含：第3A圖中的導體324(1)、342(1)；第3B圖中的導體360、365、370、371；第3C圖中的導體394B、394F、394K、394M；第4A圖、第4B圖和第4C圖中的導體422、440；第5A圖中的導體522(1)、540(1)；以及第6圖中的導體HE、HM。
在步驟808，產生第二導體圖案，該第二導體圖案將第二電晶體圖案的第二基極連接到第一電晶體圖案的第一汲極，其中，第一導體圖案與第二導體圖案在電性上斷開。第二導體圖案的示例包含：第3A圖中的導體334(1)、350(1)；第3B圖中的導體380、385、375、377；第3C圖中的導體394E、394H、394L、394N；第4A圖中的導體434(1)、446(1)；第4B圖中的導體434(2)、446(2)；第4C圖中的導體494B、494E、494I、494K；第5A圖中的導體526、536；以及第6圖中的導體CH。
第8B圖是根據一些實施例的製造半導體裝置的方法的流程圖800B。
流程圖800B是第7圖中的步驟704的示例性實施例。由流程圖800B製造的示例半導體裝置包含第1圖中的半導體裝置100、第2圖中的半導體裝置200、以及由第3A圖中的佈局圖300A、第3B圖中的佈局圖300B、第3C圖中的佈局圖300C、第4A圖中的佈局圖400A、第4B圖中的佈局圖400B、第4C圖中的佈局圖400C、第5A圖中的佈局圖500A、第5B圖中的佈局圖500B和第6圖中的佈局圖600表示的半導體裝置。在一些實施例中，流程圖800B中的至少一佈局圖由下文的第10圖中討論的積體電路製造系統實現。
在步驟812，在基板中形成第一主動區域和第二主動區域。在一些實施例中，基板是包含矽、矽鍺（SiGe）、砷化鎵、或其他合適的半導體材料的半導體基板。使用與本文描述的佈局圖中的一個或多個主動區域相對應的一個或多個遮罩，在基板中或之上形成主動區域。半導體基板的示例包含第3A~3F圖中的半導體基板301、第4A~4K圖中的半導體基板401、第5A圖和第5B圖中的半導體基板501和第6圖中的半導體基板601。在一些實施例中，在半導體基板中形成一個或多個N阱區域。N阱區域的示例包含：第3A~3D圖中的N阱區域304、306、312；第3G圖、第4J圖和第4K圖中的N阱區域NW。流程接著進行到步驟814。主動區域的示例包含：第3A圖、第3B圖、第3D圖中的主動區域308(1)~308(4)、310(1)~310(4)、314(1)~314(4)、316(1)~316(4)；第3C圖、第3E圖中的主動區域390、391、392、293；第3G圖中的主動區域395、396、397、398；第3H圖中的主動區域395’、396’、397’、398’；第4A圖、第4B圖、第4D圖、第4E圖中的主動區域408(1)~408(4)、410(1)~410(4)、414(1)~414(4)、416(1)~416(4)；第4C圖、第4F圖、第4G圖中的主動區域490、491、492、493；第4H圖、第4I圖中的主動區域495、496、497、498；第4J圖、第4K圖中的主動區域495’、496’、497’、498’；第5A圖中的主動區域508(1)~508(4)、514(1)~514(4)；第5B圖中的主動區域590、592；以及第6圖中的主動區域606(I)、607(I)、607(II)、607(III)、606(II)、608(I)、609(I)、609(II)、609(III)、608(II)。流程然後進行到步驟814。
在步驟814，在至少一個主動區域上形成至少一個閘極電極以獲得第一電晶體和第二電晶體，其中，第一電晶體具有第一基極並且第二電晶體具有第二基極。在示例製程中，在基板之上沉積閘極介電質材料層。閘極介電質材料層的示例材料包含但不限於高k介電質層、介面層和/或它們的組合。在一些實施例中，閘極介電質材料層透過原子層沉積（atomic layer deposition，ALD）或其他合適的技術而沉積在基板之上。閘極電極層沉積在閘極介電質材料層之上。閘極電極層的示例材料包含但不限於多晶矽、金屬、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN和/或其他合適的導電材料。在一些實施例中，閘極電極層透過化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD或濺射）、電鍍、原子層沉積（ALD）和/或其他合適的製程來沉積。接著使用與本文描述的佈局圖中的一個或多個閘極電極相對應的一個或多個遮罩來執行圖案化製程。結果，閘極介電質材料層被圖案化為一個或多個閘極介電質層。在至少一個實施例中，透過沉積和圖案化在每個閘極電極的相反側上形成間隔物。間隔物的示例材料包含但不限於氮化矽、氮氧化矽、碳化矽和其他合適的材料。示例沉積製程包含但不限於等離子體增強化學氣相沉積（plasma enhanced chemical vapor deposition，PECVD）、低壓化學氣相沉積（low-pressure chemical vapor deposition，LPCVD）、亞大氣壓化學氣相沉積（sub-atmospheric chemical vapor deposition，SACVD)、原子層沉積（ALD）等。示例圖案化製程包含但不限於濕蝕刻製程、乾蝕刻製程或其組合。在基板的主動區域中形成汲極/源極區域。在至少一個實施例中，汲極/源極區域透過將閘極電極和間隔物用作遮罩來形成。例如，汲極/源極區域的形成透過離子注入或擴散製程來執行。根據裝置或電晶體的類型，汲極/源極區域摻雜有p型摻雜劑（例如，硼或BF2）、n型摻雜劑（例如，磷或砷）和/或它們的組合。閘極電極的示例在第3A~3C圖、第3F圖、第3G圖、第4A~4C圖、第4E圖、第4G圖、第4H~4I圖、第5A圖、第5B圖、第6圖中的PO層中示出。第一電晶體的示例包含第1圖和第2圖中的電晶體MP2、MN2，第3A圖、第3B圖、第3C圖、第4A圖、第4B圖、第4C圖、第5A圖、第6圖中的電晶體MP2(1)~MP2(4)和MN2(1)~MN2(4)。第二電晶體的示例包含第1圖中的電晶體MP1、MN1，第2圖中的電晶體MP1、MP0、MN1、MN0，第3A圖、第3B圖、第3C圖、第4A圖、第4B圖、第4C圖、第5A圖、第6圖中的電晶體MP1(1)~MP1(4)和MN1(1)~MN1(4)。流程進行到步驟816。
在步驟816，形成導體和導電通路，使得第一電晶體的第一端子連接到用於接收第一參考電壓的導體，第一電晶體的第二端子和第二電晶體的第一端子彼此電性連接，第一電晶體的第一基極電性連接到第一電晶體的第一端子，且第二電晶體的第二基極電性連接到第一電晶體的第二端子。在示例製造製程中，導電層（例如，金屬）被沉積在基板之上，並且在基板上形成電晶體，從而形成與電晶體的汲極/源極區域和閘極的電性連接。執行平坦化製程以平坦化導電層，從而產生接點結構。平坦化製程包含例如化學機械拋光（chemical mechanical polish，CMP）製程。介電質層被沉積在基板之上，並且在基板上形成汲極/源極接點。介電質層被蝕刻，並且被蝕刻的部分填充有導電材料，例如，金屬，以形成一個或多個通路結構，例如，VD和VG通路結構。執行平坦化製程。包含諸如金屬之類的導電材料的導電層被沉積在經平坦化的結構之上，並且被圖案化以形成各種導電圖案。介電質層被沉積在經圖案化的金屬層之上。介電質層被蝕刻，並且被蝕刻的部分填充有導電材料，例如，金屬，以形成一個或多個導電通路。第一電晶體的第一端子的示例是第3A圖中的端子SP2(1)、SN2(1)。第一電晶體的第二端子的示例包含第3A圖中的端子DP2(1)、DN2(1)。第二電晶體的第一端子的示例是第3A圖中的端子SP1(1)、SN1(1)。第一參考電壓的示例是第3A圖中的VDDPST、VSSPST。接收第一參考電壓的導體的示例包含第3A圖中的導體324(1)、342(1)。連接第一電晶體的第二端子和第二電晶體的第一端子的導體的示例包含第3A圖中的導體334(1)、350(1)。導電通路在第3A圖中的MD/VD層中示出。第一電晶體的第一基極或第二電晶體的第二基極的示例被示為第3G圖中的基極398和圖3H中的基極398’。
第9圖是根據一些實施例的電子設計自動化系統900的方塊圖。
在一些實施例中，電子設計自動化系統900包含自動佈局與繞線（automatic place and route，APR）系統。根據一些實施例，本文描述的根據一個或多個實施例的設計佈局圖的方法可以例如使用電子設計自動化系統900來實現。
在一些實施例中，電子設計自動化系統900是通用計算裝置，包含硬體處理器902和非暫態電腦可讀取儲存媒體904。儲存媒體904還編譯有（即儲存）電腦程式碼906，即一組可執行指令。由硬體處理器902執行指令906（至少部分地）表示實施本文描述的根據一個或多個實施例的方法（在下文中的過程和/或方法）的一部分或全部的電子設計自動化工具。
處理器902透過匯流排908電性耦合至電腦可讀取儲存媒體904。處理器902還透過匯流排908電性耦合至輸入/輸出介面910。網路介面912也透過匯流排908電性連接到處理器902。網路介面912連接到網路914，以便處理器902和電腦可讀取儲存媒體904能夠透過網路914連接到外部元件。處理器902用於執行編譯在電腦可讀取儲存媒體904中的電腦程式碼906，以使電子設計自動化系統900可用於執行上文所述過程和/或方法的一部分或全部。在一個或多個實施例中，處理器902是中央處理單元（central processing unit，CPU）、多處理器、分散式處理系統、特殊應用積體電路（application specific integrated circuit，ASIC）和/或合適的處理單元。
在一個或多個實施例中，電腦可讀取儲存媒體904是電、磁、光、電磁、紅外線和/或半導體系統（或裝置或設備）。例如，電腦可讀取儲存媒體904包含半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read-only memory，ROM）、硬式磁片和/或光碟。在使用光碟的一個或多個實施例中，電腦可讀取儲存媒體904包含光碟唯讀記憶體（compact disk-read only memory，CD-ROM）、讀/寫光碟（compact disk-read/write，CD-R/W）和/或數位視訊光碟（digital video disc，DMD/VD）。
在一個或多個實施例中，儲存媒體904儲存電腦程式碼906，該電腦程式碼906用於使系統900（其中這種執行（至少部分地）代表電子設計自動化工具）可用於執行上文所述過程和/或方法的一部分或全部。在一個或多個實施例中，儲存媒體904還儲存有助於執行上文所述過程和/或方法的一部分或全部的資訊。在一個或多個實施例中，儲存媒體904儲存標準單元庫907，包含本文所揭示的此類標準單元。在一個或多個實施例中，儲存媒體904儲存與本文揭示的一個或多個佈局相對應的一個或多個佈局圖909。
電子設計自動化系統900包含輸入/輸出介面910。輸入/輸出介面910耦合到外部電路。在一個或多個實施例中，輸入/輸出介面910包含用於將資訊和指令傳送到處理器902的鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控式螢幕和/或游標方向鍵。
電子設計自動化系統900還包含耦合到處理器902的網路介面912。網路介面912允許電子設計自動化系統900與網路914進行通訊，一個或多個其他電腦系統連接到網路914。網路介面912包含：無線網路介面，例如，藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，例如，乙太網、USB或IEEE-1364。在一個或多個實施例中，在兩個或更多個系統900中實施上文所述過程和/或方法的一部分或全部。
系統900用於透過輸入/輸出介面910接收資訊。透過輸入/輸出介面910接收的資訊包含指令、資料、設計規則、標準單元庫和/或用於由處理器902處理的其他參數中的一個或多個。資訊經由匯流排908傳輸到處理器902。電子設計自動化系統900配置為透過輸入/輸出介面910接收與UI相關的資訊。該資訊作為使用者介面（user interface，UI）942儲存在電腦可讀取儲存媒體904中。
在一些實施例中，上文所述過程和/或方法的一部分或全部被實現為用於由處理器執行的獨立應用軟體。在一些實施例中，上文所述過程和/或方法的一部分或全部被實現為作為附加應用軟體的一部分的應用軟體。在一些實施例中，上文所述過程和/或方法的一部分或全部被實現為應用軟體的外掛程式。在一些實施例中，上文所述過程和/或方法中的至少一個被實現為作為電子設計自動化工具的一部分的應用軟體。在一些實施例中，上文所述過程和/或方法的一部分或全部被實現為電子設計自動化系統900所使用的應用軟體。在一些實施例中，使用諸如可從鏗騰電子科技有限公司（CADENCE DESIGN SYSTEMS，Inc.）獲得的VIRTUOSO®之類的工具、或另一合適的佈局生成工具來生成包含標準單元的佈局圖。
在一些實施例中，這些過程被實現為儲存在非暫態電腦可讀取記錄媒體中的程式的功能。非暫態電腦可讀取記錄媒體的示例包含但不限於外部/可移動和/或內部/內置儲存裝置或記憶體單元，例如，光碟（例如，DMD/VD）、磁片（例如，硬碟）、半導體記憶體（例如，ROM、RAM）、記憶卡等中的一項或多項。
第10圖是根據一些實施例的積體電路製造系統1000的方塊圖及與其相關聯的積體電路製造流程。
在一些實施例中，基於佈局圖，使用製造系統1000來製造下列項中的至少一項：（A）一個或多個半導體遮罩或（b）半導體積體電路的層中的至少一個元件。
在第10圖中，積體電路製造系統1000包含在與製造積體電路裝置1060有關的設計、開發以及製造週期和/或服務中彼此互動的實體，例如，設計廠1020、遮罩廠1030和積體電路製造商/製造者（fab）1050。系統1000中的實體透過通訊網路連接。在一些實施例中，通訊網路是單個網路。在一些實施例中，通訊網路是各種不同的網路，例如，內部網路和網際網路。通訊網路包含有線和/或無線通訊通道。每個實體與一個或多個其他實體進行互動，並向一個或多個其他實體提供服務和/或從一個或多個其他實體接收服務。在一些實施例中，設計廠1020、遮罩廠1030和積體電路製造商/製造者1050中的兩個或更多個由單個較大公司擁有。在一些實施例中，設計廠1020、遮罩廠1030和積體電路製造商/製造者1050中的兩個或更多個在公共設施中共存並使用公共資源。
設計廠（或設計團隊）1020生成積體電路設計佈局圖1022。積體電路設計佈局圖1022包含為積體電路裝置1060設計的各種幾何圖案。幾何圖案對應於組成要製造的積體電路裝置1060的各種元件的金屬、氧化物或半導體層的圖案。各個層進行組合以形成各種積體電路特徵。例如，積體電路設計佈局圖1022的一部分包含在半導體基板（例如，矽晶圓）中形成的各種積體電路特徵（例如，主動區域、閘極電極、源極和汲極、層間互連的金屬線或通路、以及焊盤的開口）以及設置在半導體基板上的各種材料層。設計廠1020實施適當的設計過程以形成積體電路設計佈局圖1022。設計過程包含邏輯設計、物理設計或佈局和佈線中的一個或多個。積體電路設計佈局圖1022以具有幾何圖案資訊的一個或多個資料檔案呈現。例如，積體電路設計佈局圖1022以GDSII檔案格式或DFII檔案格式呈現。
遮罩廠1030包含資料準備1032和遮罩製造1044。遮罩廠1030使用積體電路設計佈局圖1022來製造一個或多個遮罩1045，其被用來根據積體電路設計佈局圖1022製造積體電路裝置1060的各個層。遮罩廠1030執行遮罩資料準備1032，其中，積體電路設計佈局圖1022被轉換成代表性資料檔案（representative data file，RDF）。遮罩資料準備1032將代表性資料檔案提供給遮罩製造1044。遮罩製造1044包含遮罩寫入機。遮罩寫入機將代表性資料檔案轉換為基板上的圖像，例如，遮罩（調製盤）1045或半導體晶圓1053。遮罩資料準備1032處理設計佈局圖1022，以符合遮罩寫入機的特定特性和/或積體電路製造商/製造者1050的要求。在第10圖中，遮罩資料準備1032和遮罩製造1044被示為單獨的要素。在一些實施例中，遮罩資料準備1032和遮罩製造1044被統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1032包含光學接近校正（optical proximity correction，OPC），其使用微影增強技術來補償圖像誤差，例如，可能由繞射、干涉、其他製程影響等引起的圖像誤差。光學接近校正調整積體電路設計佈局圖1022。在一些實施例中，遮罩資料準備1032包含進一步的解析度增強技術（resolution enhancement technique，RET），例如，離軸照明、子解析度輔助特徵、相移遮罩、其他合適的技術或其組合。在一些實施例中，還使用反微影技術（inverse lithography technology，ILT），其將光學接近校正視為反成像問題。
在一些實施例中，遮罩資料準備1032包含遮罩規則檢查器（mask rule checker，MRC），其利用一組遮罩創建規則來檢查已經在光學接近校正中進行過處理的積體電路設計佈局圖1022，該組遮罩創建規則包含某些幾何和/或連線性限制以確保足夠的餘量，以解決半導體製造製程中的可變性等。在一些實施例中，遮罩規則檢查器修改積體電路設計佈局圖1022以補償遮罩製造1044期間的限制，這可以撤銷由光學接近校正執行的部分修改以滿足遮罩創建規則。
在一些實施例中，遮罩資料準備1032包含微影製程檢查（lithography process checking，LPC），其模擬將由積體電路製造商/製造者1050實施以製造積體電路裝置1060的製程。微影製程檢查基於積體電路設計佈局圖1022來模擬該製程以創建類比製造裝置，例如，積體電路裝置1060。微影製程檢查類比中的製程參數可以包含與積體電路製造週期的各個製程相關聯的參數、與用於製造積體電路的工具相關聯的參數和/或製程的其他方面。微影製程檢查考慮了各種因素，例如，航空圖像對比度、焦深（depth of focus，DOF）、遮罩誤差增強因素（mask error enhancement factor，MEEF）、其他合適的因素或其組合。在一些實施例中，在微影製程檢查透過創建了類比製造裝置之後，如果模擬裝置在形狀上不夠接近以滿足設計規則，則重複光學接近校正和/或遮罩規則檢查以進一步完善積體電路設計佈局圖1022。
應理解，為了清楚起見，遮罩資料準備1032的以上描述已被簡化。在一些實施例中，資料準備1032包含諸如邏輯操作（logic operation，LOP）之類的附加特徵，以根據製造規則來修改積體電路設計佈局圖1022。此外，可以以各種不同的循序執行在資料準備1032期間應用於積體電路設計佈局圖1022的製程。
在遮罩資料準備1032之後以及遮罩製造1044期間，基於經修改的積體電路設計佈局圖1022來製造遮罩1045或一組遮罩1045。在一些實施例中，遮罩製造1044包含基於積體電路設計佈局圖1022來執行一個或多個微影曝光。在一些實施例中，基於經修改的積體電路設計佈局圖1022，使用電子束（e-beam）或多個電子束的機制來在遮罩（光遮罩或調製盤）1045上形成圖案。以各種技術形成遮罩1045。在一些實施例中，遮罩1045是使用二進位技術形成的。在一些實施例中，遮罩圖案包含不透明區域和透明區域。用於曝光已經塗覆在晶圓上的圖像敏感材料層（例如，光致抗蝕劑）的輻射束（例如，紫外線（UV）束）被不透明區域阻擋並透射通過透明區域。在一個示例中，遮罩1045的二元遮罩版本包含透明基板（例如，熔融石英）以及塗覆在二元遮罩的不透明區域中的不透明材料（例如，鉻）。在另一示例中，使用相移技術形成遮罩1045。在遮罩1045的相移遮罩（phase shift mask，PSM）版本中，在相移遮罩上形成的圖案中的各個特徵被配置為具有適當的相位差以增強解析度和成像品質。在各個示例中，相移遮罩是衰減PSM或交替PSM。由遮罩製造1044生成的（一個或多個）遮罩被用於各個製程中。例如，此類（一個或多個）遮罩被用於離子注入製程以在半導體晶圓1053中形成各種摻雜區域、被用於蝕刻製程以在半導體晶圓1053中形成各種蝕刻區域和/或用於在其他合適的製程。
積體電路製造商/製造者1050是積體電路製造企業，其包含一個或多個用於製造各種不同的積體電路產品的製造設施。在一些實施例中，積體電路製造商/製造者1050是半導體鑄造廠。例如，可能存在用於多個積體電路產品的前端製造（前端（FEOL）製造）的製造設施，而第二製造設施可以提供用於互連和封裝積體電路產品的後端製造（後端（BEOL）製造），並且第三製造設施可以為鑄造企業提供其他服務。
積體電路製造商/製造者1050包含製造工具1052，其用於對半導體晶圓1053執行各種製造操作，使得根據（一個或多個）遮罩（例如，遮罩1045）來製造積體電路裝置1060。在各種實施例中，製造工具1052包含下列項中的一項或多項：晶圓步進式微影機、離子注入機、光致抗蝕劑塗覆機、處理室（例如，CMD/VD室或LPCMD/VD爐）、CMP系統、等離子體蝕刻系統、晶圓清潔系統或能夠執行如本文所討論的一個或多個合適的製造製程的其他製造設備。
積體電路製造商/製造者1050使用由遮罩廠1030製造的（一個或多個）遮罩1045來製造積體電路裝置1060。因此，積體電路製造商/製造者1050至少間接地使用積體電路設計佈局圖1022來製造積體電路裝置1060。在一些實施例中，半導體晶圓1053由積體電路製造商/製造者1050使用（一個或多個）遮罩1045來製造以形成積體電路裝置1060。在一些實施例中，積體電路製造包含至少間接地基於積體電路設計佈局圖1022來執行一次或多次微影曝光。半導體晶圓1053包含矽基板或在其上形成有材料層的其他合適的基板。半導體晶圓1053還包含（在隨後的製造步驟中形成的）各種摻雜區域、介電質特徵、多級互連等中的一個或多個。
關於積體電路製造系統（例如，第10圖的系統1000）以及與其相關聯的積體電路製造流程的詳細資訊可以在例如2016年2月9日授權的美國專利No. 9,256,709、2015年10月1日揭示的美國授權前揭示文件No. 20150278429、2014年2月6日揭示的美國授權前揭示文件No. 20140040838、以及2007年8月21日授權的美國專利No. 7,260,442中找到，它們中的每一者透過引用整體結合於此。
在一些實施例中，一種半導體裝置包含：第一電晶體，具有第一基極，其中，第一電晶體的第一基極被連接以接收第一參考電壓；以及第二電晶體，具有第二基極，其中：第一電晶體和第二電晶體串聯地電性連接，並且第二電晶體的第二基極與第一電晶體的第一基極在電性上斷開。
在一些實施例中，一種半導體裝置包含：基板，包含第一主動區域和第二主動區域，其中，第一主動區域和第二主動區域分開；第一電晶體，其中，第一電晶體的第一基極和第一汲極位於第一主動區域中；第二電晶體，其中，第二電晶體的第二基極位於第二主動區域中；第一導體用於接收第一參考電壓，其中，第一導體連接到第一電晶體的第一基極；以及第二導體，將第二電晶體的第二基極連接到第一電晶體的第一汲極，其中，第一導體與第二導體在電性上斷開。
在一些實施例中，一種製造半導體裝置的方法包含：在半導體基板中形成主動區域；在主動區域的至少一個上形成至少一個閘極電極，以得到第一電晶體和第二電晶體，其中，第一電晶體具有第一基極並且第二電晶體具有第二基極；以及形成導體和導電通路，使得第一電晶體被連接以接收第一參考電壓，第一電晶體和第二電晶體串聯地電性連接，並且第二電晶體的第二基極與第一電晶體的第一基極在電性上斷開。
前文概述了數個實施例的特徵，使得熟習此項技術者可更好地理解本案的態樣。熟習此項技術者應瞭解，可易於使用本案作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本案的精神及範疇，並且可在不脫離本案的精神及範疇的情況下在本文中實施各種變化、取代及修改。
100:半導體裝置 102:輸入/輸出節點 104,106:電源參考節點 200:半導體裝置 300A~300D:佈局圖 301:半導體基板 302A(1)~302A(4),302B(1)~302B(4):電路 302C(1)~302C(4),302D(1)~302D(5):電路 304:第一阱區域 306:第二阱區域 308(1)~308(4),310(1)~310(4):主動區域 312:第三阱區域 314(1)~314(4),316(1)~316(4):主動區域 318(1),320:閘極電極 322,324(1),328,330(1),334(1):導體 340,342(1),350(1):導體 360,364,365,367,368(1),368(2):導體 370,371,375,377,380,383:導體 390~393:主動區域 394A~394L:導體 395,395’:重摻雜P區域 396,396’:輕摻雜N區域 397,397’:重摻雜P區域 398,398’:重摻雜N區域 3G,3H:截面線 400A~400C:佈局圖 401:半導體基板 402A(1)~402A(4),402B(1)~402B(4):電路 402C(1)~402C(4):電路 404:第一阱區域 408(1)~408(4):第一列主動區域 410(1)~410(4):第二列主動區域 414(1)~414(4),416(1)~416(4):主動區域 418(1),420(1):閘極電極 422,424(1),424(2),426,428:導體 430(1),430(2),434(1),434(2),439:導體 440,442(1),442(2),446(1),446(2):導體 490~493:主動區域 494A~494M:導體 495,497:重摻雜P區域 495’,497’:重摻雜N區域 496:輕摻雜N區域 496’:輕摻雜P區域 4H~4K:截面線 500A:佈局圖 501:半導體基板 502A(1)~502A(4),502B(1)~502B(4):電路 504:第一阱區域 508(1)~508(4),510(1)~510(4):主動區域 512(1)~512(4),514(1)~514(4):主動區域 522(1),524(1),526,527(1),528,529(1):導體 530(1)~530(4),534(1),536,537(1),539(1):導體 540(1),542(1):導體 590,592:主動區域 591A~591C,593A~593C:導體 602(1)~602(4):電路 604:第一阱區域 606(I)~606(III),607(I)~607(III):主動區域 608(I),608(II),609(I)~609(III):主動區域 700:方法 702,704:步驟 800A,800B:流程圖 802,804,806,808,812,814,816:步驟 900:電子設計自動化系統 902:硬體處理器 904:儲存媒體 906:電腦程式碼 907:標準單元庫 910:輸入/輸出介面 912:網路介面 914:網路 942:使用者介面 1000:積體電路製造系統 1020:設計廠 1022:積體電路設計佈局圖 1030:遮罩廠 1032:遮罩資料準備 1044:遮罩製造 1045:遮罩 1050:積體電路製造商/製造者 1052:製造工具 1053:半導體晶圓 1060:積體電路裝置 A,B:節點 BNB,BNT,BPB,BPT:部分 BN1,BN1(1)~BN1(4),BN2,BN2(1)~BN2(4):部分 BP1,BP1(1)~BP1(4),BP2,BP2(1)~BP2(4):部分 BN:重摻雜P區域 BP:重摻雜N區域 BODNL,BODNR,BODPL,BODPR:基極區域 C,CE,CF,CH,CM,CO:導體 CNL,CNR,CPL,CPR:導體 D1,D2:二極體 DGNL,DGNR,DGPL,DGPR:虛設閘極 DGB,DGT:虛設閘極 DNGR,DNGL,DPGL,DPGR:虛設閘極 DDN,DDP,DSP:汲極/源極區域 DE,DO:汲極 DN1(1)~DN1(4),DN2(1)~DN2(4):汲極 DP1(1)~DP1(4),DP2(1)~DP2(4):汲極 DS:汲極區域 DNW:深N阱 G:閘極 GN1(1)~GN1(4),GN2(1)~GN2(4):閘極 GP1(1)~GP1(4),GP2(1)~GP2(4):閘極 HE,HM:導體 HP:部分 I:絕緣層 M0,M1:金屬層 MD/VD: 金屬到裝置層/通路到裝置層 MN1(1)~MN1(4),MN2(1)~MN2(5):電晶體 MP1(1)~MP1(4),MP2(1)~MP2(5):電晶體 MP0~MP2,MN0~MN2:電晶體 N,N’:NMOS電晶體 NGATE:控制訊號 NW:N阱 OD,ODN,ODN’,ODP,ODP’:主動區域 P,P’:PMOS電晶體 PAD:輸入/輸出節點 PGATE:控制訊號 RNB,RNT,RPB,RPT:多晶矽軌 poly:多晶矽 SE,SM,SO,SS:源極 SN1(1)~SN1(4),SN2(1)~SN2(4):源極 SP1(1)~SP1(4),SP2(1)~SP2(4):源極 TAR:主動區域 V:通路 VDDPST,VSSPST:參考電壓 VP:部分 net0,net1:網路
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本揭示文件的態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵的尺寸。 第1圖為根據一些實施例所繪示的包含半導體裝置的積體電路的電路圖； 第2圖為根據一些實施例所繪示的包含半導體裝置的積體電路的電路圖； 第3A圖為根據一些實施例所繪示的半導體裝置的佈局圖； 第3B圖為根據一些實施例所繪示的半導體裝置的佈局圖； 第3C圖為根據一些實施例所繪示的半導體裝置的佈局圖； 第3D圖為根據一些實施例所繪示的半導體裝置的佈局圖； 第3E圖為根據一些實施例所繪示的第3A圖中的半導體基板的佈局圖； 第3F圖為根據一些實施例所繪示的第3C圖中的半導體基板的佈局圖； 第3G圖為根據一些實施例所繪示的PMOS電晶體沿著第3D圖中的截面線3G的截面圖； 第3H圖為根據一些實施例所繪示的NMOS電晶體沿著第3D圖中的截面線3H的截面圖； 第4A圖為根據一些實施例所繪示的半導體裝置的佈局圖； 第4B圖為根據一些實施例所繪示的半導體裝置的佈局圖； 第4C圖為根據一些實施例所繪示的半導體裝置的佈局圖； 第4D圖為根據一些實施例所繪示的第4A圖中的半導體基板的佈局圖； 第4E圖為第4D圖中具有多晶矽（polysilicon，PO）層的半導體基板的佈局圖； 第4F圖為根據一些實施例所繪示的第4C圖中的半導體基板的佈局圖； 第4G圖為第4F圖中具有多晶矽層的半導體基板的佈局圖； 第4H圖為根據一些實施例所繪示的PMOS電晶體沿著第4A圖中的截面線4H的截面圖； 第4I圖為根據一些實施例所繪示的與PMOS電晶體的體連接沿著第4A圖中的截面線4I的截面圖； 第4J圖為根據一些實施例所繪示的NMOS電晶體沿著第4A圖中的截面線4J的截面圖； 第4K圖為根據一些實施例所繪示的與NMOS電晶體本體連接的沿著第4A圖中的截面線4K的截面圖； 第5A圖為根據一些實施例所繪示的半導體裝置的佈局圖； 第5B圖為根據一些實施例所繪示的半導體裝置的佈局圖； 第6圖為根據一些實施例所繪示的半導體裝置的佈局圖； 第7圖為根據一些實施例所繪示的產生佈局圖的方法的流程圖； 第8A圖為根據一些實施例所繪示的產生佈局圖的方法的流程圖； 第8B圖為根據一些實施例所繪示的製造半導體裝置的方法的流程圖； 第9圖為根據一些實施例所繪示的電子設計自動化（electronic design automation，EDA）系統900的方塊圖； 第10圖為根據一些實施例所繪示的積體電路製造系統的方塊圖及與其相關聯的積體電路製造流程。
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102,PAD:輸入/輸出節點
104,106:電源參考節點
200:半導體裝置
A,B:節點
D1,D2:二極體
MP0~MP2,MN0~MN2:電晶體
VDDPST,VSSPST:參考電壓
NGATE,PGATE:控制訊號
PAD:輸入/輸出節點

Claims (20)

  1. 一種半導體裝置，包含： 一第一電晶體，具有一第一基極，其中，該第一電晶體的該第一基極被連接以接收一第一參考電壓；以及 一第二電晶體，具有一第二基極，其中： 該第一電晶體和該第二電晶體串聯地電性連接，且 該第二電晶體的該第二基極與該第一電晶體的該第一基極在電性上斷開。
  2. 如請求項1所述之半導體裝置，其中： 該第一電晶體具有一第一源極和一第一汲極，其中，該第一源極用於接收該第一參考電壓，且 該第二電晶體具有一第二源極和一第二汲極，其中，該第二電晶體的該第二源極和該第二基極連接到該第一電晶體的該第一汲極。
  3. 如請求項1所述之半導體裝置，其中，該第一電晶體和該第二電晶體具有相同的導電類型。
  4. 如請求項1所述之半導體裝置，更包含具有一第三基極的一第三電晶體，其中： 該第三電晶體與該第一電晶體和該第二電晶體串聯地電性連接，且 該第三電晶體的該第三基極與該第一電晶體的該第一基極和該第二電晶體的該第二基極在電性上斷開。
  5. 如請求項1所述之半導體裝置，更包含： 一輸入/輸出節點； 一第三電晶體，具有一第三基極，其中，該第三電晶體的該第三基極用於接收一第二參考電壓；以及 一第四電晶體，具有一第四基極，其中，該第四電晶體的該第四基極與該第三電晶體的該第三基極在電性上斷開； 其中： 該第一參考電壓與該第二參考電壓不同， 該第二電晶體位於該第一電晶體和該輸入/輸出節點之間， 該第三電晶體與該第四電晶體串聯地電性連接，其中，該第四電晶體位於該第三電晶體與該輸入/輸出節點之間，且 該第四基極與該第三基極在電性上斷開。
  6. 如請求項5所述之半導體裝置，其中： 該第一電晶體具有一第一源極和一第一汲極，其中，該第一源極用於接收該第一參考電壓， 該第二電晶體具有一第二源極和一第二汲極，其中，該第二電晶體的該第二源極和該第二基極連接到該第一電晶體的該第一汲極，且該第二汲極連接到該輸入/輸出節點， 該第三電晶體具有一第三源極和一第三汲極，其中，該第三源極用於接收該第二參考電壓，且 該第四電晶體具有一第四源極和一第四汲極，其中，該第四電晶體的該第四源極和該第四基極連接到該第三電晶體的該第三汲極，且該第四汲極連接到該輸入/輸出節點。
  7. 如請求項6所述之半導體裝置，其中： 該第一電晶體和該第二電晶體均具有一第一導電類型，且 該第三電晶體和該第四電晶體均具有一第二導電類型，其中，該第一導電類型不同於該第二導電類型。
  8. 如請求項7所述之半導體裝置，更包含： 一第一二極體，具有連接到該輸入/輸出節點的一第一陰極和連接到該第一電晶體的該第一源極的一第一陽極；以及 一第二二極體，具有連接該到該輸入/輸出節點的一第二陰極和連接到該第三電晶體的該第三源極的一第二陽極。
  9. 一種半導體裝置，包含： 一基板，包含一第一主動區域和一第二主動區域，其中，該第一主動區域和該第二主動區域分開； 一第一電晶體，其中，該第一電晶體的一第一基極和一第一汲極位於該第一主動區域中； 一第二電晶體，其中，該第二電晶體的一第二基極位於該第二主動區域中； 一第一導體，用於接收一第一參考電壓，其中，該第一導體連接到該第一電晶體的該第一基極；以及 一第二導體，將該第二電晶體的該第二基極連接到該第一電晶體的該第一汲極，其中，該第一導體與該第二導體在電性上斷開。
  10. 如請求項9所述之半導體裝置，更包含一第一閘極以及一第二閘極，其中： 該第一閘極形成於該第一主動區域之中，且該第一電晶體包含該第一閘極、該第一汲極、該第一基極以及一第一源極， 該第二閘極形成於該第二主動區域之中，且該第二電晶體包含該第二閘極、該第二基極、該第二汲極以及一第二源極， 該第一導體更連接至該第一電晶體的該第一源極，且 該第二導體更將該第二電晶體的該第二源極連接至該第一電晶體的該第一汲極。
  11. 如請求項10所述之半導體裝置，更包含一第一閘極電極以及一第三導體，其中： 該基板為塊體型半導體基板， 該基板包含一第一阱以及一第二阱，其中該第一阱與該第二阱分離，該第一阱包含該第一主動區域且該第二阱包含該第二主動區域，其中該第一主動區域以及該第二主動區域在一第一方向上對齊且在一第二方向上分離， 該第一閘極電極在該第一主動區域以及該第二主動區域上沿著該第二方向延伸，且該第一閘極電極的一第一部分作為該第一閘極且該第一閘極電極的一第二部分作為該第二閘極，且 該第三導體用於接收一輸入/輸出訊號，其中該第三導體連接至該第二電晶體的該第二汲極。
  12. 如請求項11所述之半導體裝置，更包含一第二閘極電極、一第四導體、一第五導體以及一第六導體其中： 該第一阱包含一第三主動區域，該第三主動區域在該第一方向上與該第一主動區域分離， 該第二阱包含一第四主動區域，該第四主動區域在該第一方向上與該第二主動區域分離， 該第二閘極電極在該第三主動區域以及該第四主動區域上沿著該第二方向延伸，以限定位於該第三主動區域中的一第三電晶體以及位於該第四主動區域中的一第四電晶體， 該第三電晶體在該第三主動區域中包含一第三閘極、一第三汲極、一第三源極以及一第三基極，該第三閘極為該第二閘極電極的一第一部分， 該第四電晶體在該第四主動區域中包含一第四閘極、一第四汲極、一第四源極以及一第四基極，該第四閘極為該第二閘極電極的一第二部分， 該第四導體用於接收該第一參考電壓並連接至該第三源極以及該第三基極，且該第四導體連接至該第一導體， 該第五導體將該第四電晶體的該第四源極以及該第四基極連接至該第三電晶體的該第三汲極，且該第五導體與該第四導體電性上關斷，且 該第六導體連接至該第四電晶體的該第四汲極。
  13. 如請求項11所述之半導體裝置，更包含一第二閘極電極、一第四導體、一第五導體以及一第六導體其中： 該第二閘極電極在該第一主動區域以及該第二主動區域上沿著該第二方向延伸，以限定位於該第一主動區域中的一第三電晶體以及位於該第二主動區域中的一第四電晶體， 該第三電晶體在該第一主動區域中包含一第三閘極、一第三汲極、一第三源極以及一第三基極，該第三閘極為該第二閘極電極的一第一部分， 該第四電晶體在該第二主動區域中包含一第四閘極、一第四汲極、一第四源極以及一第四基極，該第四閘極為該第二閘極電極的一第二部分， 該第四導體用於接收該第一參考電壓並連接至該第三源極以及該第三基極，且該第四導體連接至該第一導體， 該第五導體將該第四電晶體的該第四源極以及該第四基極連接至該第三電晶體的該第三汲極，且該第五導體與該第四導體電性上關斷，且 該第六導體連接至該第四電晶體的該第四汲極。
  14. 如請求項10所述之半導體裝置，更包含一第一閘極電極、一第三導體以及一第四導體，其中： 該基板為絕緣體上矽型半導體基板， 該基板包含一第一阱，該第一阱包含該第一主動區域以及該第二主動區域，其中該第一主動區域以及該第二主動區域在一第一方向上對齊且在一第二方向上分離，該第二方向垂直於該第一方向， 該第一閘極電極在該第一主動區域以及該第二主動區域上沿著該第二方向延伸，且該第一閘極電極的一第一部分作為該第一閘極且該第一閘極電極的一第二部分作為該第二閘極， 該第一主動區域具有一第一部位，該第一部位在該第二方向上延伸穿越該第一閘極電極，且該第一部位提供該第一基極的連接， 該第二主動區域具有一第二部位，該第二部位在該第二方向上延伸穿越該第一閘極電極，且該第二部位提供該第二基極的連接， 該第三導體連接至該第一導體以及該第一主動區域的該第一部位，其中該第三導體用於接收該第一參考電壓，且 該第四導體連接至該第二導體以及該第二主動區域的該第二部位。
  15. 如請求項10所述之半導體裝置，更包含一第一閘極電極、一第二閘極電極、一第三導體以及一第四導體，其中： 該第一主動區域以及該第二主動區域在一第一方向上分離且在一第二方向上對齊，該第二方向垂直於該第一方向， 該第一閘極由在該第一主動區域上沿著該第二方向延伸的該第一閘極電極提供， 該第二閘極由在該第二主動區域上沿著該第二方向延伸的該第二閘極電極提供，其中該第一閘極電極以及該第二閘極電極在該第一方向上分離， 該第一主動區域具有一第一部位，該第一部位在該第二方向上延伸穿越該第一閘極電極，且該第一部位提供該第一基極的連接， 該第二主動區域具有一第二部位，該第二部位在該第二方向上延伸穿越該第二閘極電極，該第二部位提供該第二基極的連接，且該第一部位與該第二部位在該第一方向上位於相反兩側， 該第三導體連接至該第二導體以及該第一主動區域的該第一部位，其中該第三導體用於接收該第一參考電壓，且 該第四導體連接至該第二導體以及該第二主動區域的該第二部位。
  16. 如請求項10所述之半導體裝置，更包含一第一閘極電極、一第二閘極電極、一第三導體、一第四導體、一第五導體以及一第六導體，其中： 該第一主動區域以及該第二主動區域在一第一方向上分離且在一第二方向上對齊，該第二方向垂直於該第一方向， 該第一閘極由在該第一主動區域上沿著該第二方向延伸的該第一閘極電極提供， 該第二閘極由在該第二主動區域上沿著該第二方向延伸的該第二閘極電極提供，其中該第一閘極電極以及該第二閘極電極在該第一方向上分離， 該第一主動區域具有 一第一部位，該第一部位在該第二方向上延伸穿越該第一閘極電極，且該第一部位提供該第一基極的連接，以及 一第二部位，該第二部位在該第二方向上延伸穿越該第一閘極電極，且該第二部位提供該第一基極的連接，該第一部位與該第二部位在該第一方向上位於相反兩側， 該第二主動區域具有 一第三部位，該第三部位在該第二方向上延伸穿越該第二閘極電極，且該第三部位提供該第一基極的連接，以及 一第四部位，該第四部位在該第二方向上延伸穿越該第二閘極電極，且該第四部位提供該第一基極的連接，該第三部位與該第四部位在該第一方向上位於相反兩側， 該第三導體連接至該第二導體以及該第一主動區域的該第一部位，其中該第三導體用於接收該第一參考電壓， 該第四導體連接至該第一主動區域的該第二部位，其中該第四導體用於接收該第一參考電壓，其中該第一導體將該第三導體連接至該第四導體， 該第五導體連接至該第二主動區域的該第三部位，且 該第六導體連接至該第二主動區域的該第四部位，其中該第二導體連接至該第五導體以及該第六導體。
  17. 如請求項10所述之半導體裝置，其中 該第一導體以及該第二導體位於在該第一電晶體以及該第二電晶體之上的一最低金屬層中。
  18. 一種製造半導體裝置的方法，該方法包含： 在一基板之上形成一第一主動區域和一第二主動區域； 在該第一主動區域和該第二主動區域之上形成至少一閘極電極以獲得一第一電晶體和一第二電晶體，其中，該第一電晶體具有一第一基極，且該第二電晶體具有一第二基極；以及 形成多個導體和多個導電通路，使得： 該第一電晶體的一第一端子連接到該多個導體中用於接收一第一參考電壓的的其中一者， 該第一電晶體的一第二端子和該第二電晶體的一第一端子彼此電性連接， 該第一電晶體的該第一基極電性連接到該第一電晶體的該第一端子，且 該第二電晶體的該第二基極電性連接到該第一電晶體的該第二端子。
  19. 如請求項18所述之方法，其中該第一主動區域以及該第二主動區域具有相同的半導體類型，且彼此在該基板上物理性地斷開。
  20. 如請求項19所述之方法，更包含： 在該基板上形成一摻雜區域，其中 該摻雜區域具有與該第一主動區域以及該第二主動區域相同的半導體類型，且在該基板上與該第一主動區域以及該第二主動區域物理性地斷開，且 在形成多個導體和多個導電通路的步驟中，該多個導體中用於接收該第一參考電壓的其中一者電性連接至該摻雜區域。
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