CN115566015A - 半导体器件及其制造方法 - Google Patents

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CN115566015A CN202110963743.9A CN202110963743A CN115566015A CN 115566015 A CN115566015 A CN 115566015A CN 202110963743 A CN202110963743 A CN 202110963743A CN 115566015 A CN115566015 A CN 115566015A
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范迪
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Abstract

本申请公开了半导体器件及其制造方法。一种半导体器件包括第一晶体管和第二晶体管。第一晶体管具有第一主体。第一晶体管的第一主体被连接以接收第一参考电压。第二晶体管具有第二主体。第二晶体管的第二主体与第一晶体管的第一主体电分离。第一晶体管和第二晶体管串联地电连接。

Description

半导体器件及其制造方法
技术领域
本公开总体上涉及半导体器件及其制造方法。
背景技术
集成电路(IC)小型化的最新趋势已产生了更小的器件，这些器件消 耗更少的功率，但以比过去更高的速度提供更多的功能。该小型化过程还 由于各种因素而增加了器件对静电放电(ESD)事件的敏感性，例如，更 薄的电介质厚度以及相关联的降低的电介质击穿电压。ESD是电子电路损 坏的原因之一，也是半导体先进技术的考虑因素之一。
发明内容
根据本公开的第一方面，提供了一种半导体器件，包括：第一晶体管， 具有第一主体，其中，所述第一晶体管的第一主体被连接以接收第一参考 电压；以及第二晶体管，具有第二主体，其中：所述第一晶体管和所述第 二晶体管串联地电连接，并且所述第二晶体管的第二主体与所述第一晶体 管的第一主体电分离。
根据本公开的第二方面，提供了一种半导体器件，包括：衬底，包括 第一有源区域和第二有源区域，其中，所述第一有源区域和所述第二有源 区域分开；第一晶体管，其中，所述第一晶体管的第一主体和第一漏极位 于所述第一有源区域中；第二晶体管，其中，所述第二晶体管的第二主体 位于所述第二有源区域中；第一导体，被配置为接收第一参考电压，其中， 所述第一导体连接到所述第一晶体管的第一主体；以及第二导体，将所述 第二晶体管的第二主体连接到所述第一晶体管的第一漏极，其中，所述第 一导体与所述第二导体电分离。
根据本公开的第三方面，提供了一种制造半导体器件的方法，该方法 包括：在衬底之上形成第一有源区域和第二有源区域；在所述第一有源区 域和所述第二有源区域之上形成至少一个栅极电极以获得第一晶体管和第 二晶体管，其中，所述第一晶体管具有第一主体，并且所述第二晶体管具 有第二主体；以及形成导体和导电过孔，使得：所述第一晶体管的第一端 子连接到被配置为接收第一参考电压的导体，所述第一晶体管的第二端子和所述第二晶体管的第一端子彼此电连接，所述第一晶体管的第一主体电 连接到所述第一晶体管的第一端子，并且所述第二晶体管的第二主体电连 接到所述第一晶体管的第二端子。
附图说明
在结合附图阅读时，可以通过下面的具体实施方式最佳地理解本公开 的各方面。应注意，根据行业的标准惯例，各种特征不是按比例绘制的。 事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1是根据一些实施例的包括半导体器件的集成电路(IC)的电路图。
图2是根据一些实施例的包括半导体器件的IC的电路图。
图3A是根据一些实施例的半导体器件的布局图。
图3B是根据一些实施例的半导体器件的布局图。
图3C是根据一些实施例的半导体器件的布局图。
图3D是根据一些实施例的示出图3A中的半导体衬底的布局图。
图3E是根据一些实施例的示出图3C中的半导体衬底的布局图。
图3F是根据一些实施例的PMOS晶体管沿着图3A中的截面线3F的 截面图。
图3G是根据一些实施例的NMOS晶体管沿着图3A中的截面线3G的 截面图。
图4A是根据一些实施例的半导体器件的布局图。
图4B是根据一些实施例的半导体器件的布局图。
图4C是根据一些实施例的半导体器件的布局图。
图4D是根据一些实施例的示出图4A中的半导体衬底的布局图。
图4E是示出具有多晶硅(PO)层的图4D的半导体衬底的布局图。
图4F是示出根据一些实施例的图4C中的半导体衬底的布局图。
图4G是示出具有PO层的图4F中的半导体衬底的布局图。
图4H是根据一些实施例的PMOS晶体管沿着图4A中的截面线4H的 截面图。
图4I是根据一些实施例的与PMOS晶体管的体连接沿着图4A中的截 面线4I的截面图。
图4J是根据一些实施例的NMOS晶体管沿着图4A中的截面线4J的截 面图。
图4K是根据一些实施例的与NMOS晶体管的体连接沿着图4A中的截 面线4K的截面图。
图5A是根据一些实施例的半导体器件的布局图。
图5B是根据一些实施例的半导体器件的布局图。
图6是根据一些实施例的半导体器件的布局图。
图7是根据一些实施例的生成布局图的方法的流程图。
图8A是根据一些实施例的生成布局图的方法的流程图。
图8B是根据一些实施例的制造半导体器件的方法的流程图。
图9是根据一些实施例的电子设计自动化(EDA)系统900的框图。
图10是根据一些实施例的集成电路(IC)制造系统的框图及与其相关 联的IC制造流程。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同 的实施例或示例。下文描述了组件、值、操作、材料、布置等的具体示例 以简化本公开。当然，这些仅是示例而不意图是限制性的。其他组件、值、 操作、材料、布置等是预期的。例如，在下面的描述中，在第二特征上或 之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的 实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征， 使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在 各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并 且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文可使用空间相关术语(例如，“之下”、“下方”、“下 部”、“上方”、“上部”等)以易于描述图中所示的一个要素或特征相 对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相 关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。 装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用 的空间相关描述符同样可被相应地解释。
公开了半导体器件及其制造方法的实施例。在一些实施例中，半导体 器件包括ESD电路，ESD电路被配置为保护半导体器件免受ESD事件影 响。在ESD电路内，半导体器件包括串联连接在后驱动器(post-driver) 中的多个晶体管。后驱动器被配置为在功能电路中的较低电压电平与输入/ 输出节点处的较高电压电平之间转换信号。晶体管之一的源极连接到电源 参考节点，并且另一晶体管的漏极连接到输入/输出节点。包括至少一个二 极管以保护后驱动器中的晶体管免受ESD事件影响。多个晶体管被配置为 具有相对高的击穿电压，并因此阻挡ESD电流而使得ESD电流通过二极 管。为了进一步防止ESD事件，晶体管的主体彼此电分离。该电分离防止 晶体管被击穿，特别是保护连接到输入/输出节点的晶体管在ESD事件期 间不被击穿，从而使ESD电流安全地绕过晶体管。
图1是包括半导体器件100的IC的电路图。
半导体器件100是具有后驱动器的ESD电路。半导体器件100包括输 入/输出节点102、电源参考节点104和电源参考节点106。在一些实施例 中，输入/输出节点102被配置为接触焊盘。输入/输出节点102被配置为接 收输入/输出信号。半导体器件100被配置为保护输入/输出节点102免受 ESD事件影响。在该实施例中，输入/输出节点102直接连接到节点A，并 且节点A直接连接到节点B。电源参考节点104被配置为接收参考电压 VDDPST。在一些实施例中，参考电压VDDPST是电源电压。电源参考节 点106被配置为接收参考电压VSSPST。在一些实施例中，参考电压 VSSPST是地。
半导体器件100包括串联连接在电源参考节点104和输入/输出节点102 之间的多个晶体管MP2、MP1。半导体器件100包括串联连接在电源参考 节点106和输入/输出节点102之间的多个晶体管MN2、MN1。晶体管MP2、 MP1、MN2、MN1被配置为后驱动器，该后驱动器被配置用于在来自功能 电路(未示出)的较低电压与输入/输出节点102处的较高电压之间进行转 换。在该实施例中，晶体管MP2和晶体管MP1均是PMOS器件，并且晶 体管MN2、MN1均是NMOS器件。因此，晶体管MP2、MP1具有P型导 电性，并且晶体管MN2、MN1具有N型导电性。
晶体管MP2的源极直接连接到电源参考节点104。因此，晶体管MP2 的源极被配置为接收参考电压VDDPST。晶体管MP2的栅极直接连接到晶 体管MP1的栅极。晶体管MP2、MP1的栅极被配置为接收控制信号 PGATE。晶体管MP1的源极直接连接到晶体管MP2的漏极。晶体管MP1 的漏极直接连接到节点B。晶体管MP2的主体也直接连接到晶体管MP2的 源极和电源参考节点104。因此，晶体管MP2的源极和晶体管MP2的主体 被配置为接收参考电压VDDPST。晶体管MP1的主体直接连接到MP1的 源极和MP2的漏极。然而，晶体管MP1的主体与晶体管MP2的主体和晶 体管MP2的源极电分离。晶体管MP2和晶体管MP1因此串联连接在电源 参考节点106和节点B之间。在一些实施例中包括导体和过孔的网络net0， 以连接晶体管MP1的主体、晶体管MP1的源极和晶体管MP2的漏极。在 一些实施例中，网络net0的导体都位于同一金属层中，而在其他实施例中， 网络net0的导体位于不同的金属层中。网络net0中的过孔将导体连接到晶 体管MP1的主体、晶体管MP1的源极和晶体管MP2的漏极。在一些实施 例中，网络net0中的过孔将网络net0中的导体彼此连接。
晶体管MN2的源极直接连接到电源参考节点106。因此，晶体管MN2 的源极被配置为接收参考电压VSSPST。晶体管MN2的栅极直接连接到晶 体管MN1的栅极。晶体管MN2、MN1的栅极被配置为接收控制信号 NGATE。晶体管MN1的源极直接连接到晶体管MN2的漏极。晶体管MN1 的漏极直接连接到节点B。晶体管MN2的主体直接连接到电源参考节点 106和晶体管MN2的源极。因此，晶体管MN2的源极和晶体管MN2的主 体被配置为接收参考电压VSSPST。晶体管MN1的主体直接连接到MN1 的源极和MN2的漏极。然而，晶体管MN1的主体与晶体管MN2的主体和 晶体管MN2的源极电分离。晶体管MN2和晶体管MN1因此串联连接在电 源参考节点106和节点B之间。在一些实施例中包括导体和过孔的网络 net1，以连接晶体管MN1的主体、晶体管MN1的源极和晶体管的漏极 MN2。在一些实施例中，网络net1的导体都位于同一金属层中，而在其他 实施例中，网络net1的导体位于不同的金属层中。网络net1中的过孔将导 体连接到晶体管MN1的主体、晶体管MN1的源极和晶体管MN2的漏极。 在一些实施例中，网络net1中的过孔将网络net1中的导体彼此连接。
如图1所示，二极管D1的阳极直接连接到节点A，并且阴极直接连接 到电源参考节点104和晶体管MP2的源极。二极管D2的阳极直接连接到 节点A，并且阴极直接连接到电源参考节点106和晶体管MN2的源极。二 极管D1和D2是ESD保护器件的示例。其他ESD器件在各种实施例的范 围内。
在负ESD事件期间，ESD电流从输入/输出节点102流向电源参考节点 104。相反，在正ESD事件期间，ESD电流从输入/输出节点102流向电源 参考节点106。通过将每对晶体管(MP2、MP1)(MN2、MN1)的主体 分别连接到它们的源极，晶体管MP2、MP1在负ESD事件期间受到保护 不被击穿，并且晶体管MN2、MN1在正ESD事件期间受到保护不被击穿。
图2是包括半导体器件200的IC的电路图。
半导体器件200类似于图1所示的半导体器件100。因此，半导体器件 200和半导体器件100中的相似组件具有相同的元件编号。这里的讨论集 中在半导体器件200和半导体器件100之间的差异上。
如图2所示，半导体器件200还包括晶体管MP0，晶体管MP0是 PMOS器件并因此具有P型导电性。晶体管MP0具有栅极、源极和漏极。 晶体管MP0的栅极直接连接到晶体管MP1的栅极和晶体管MP2的栅极。 相应地，晶体管MP0的栅极也被配置为接收控制信号PGATE。晶体管 MP0的源极直接连接到晶体管MP1的漏极。晶体管MP0的主体直接连接 到晶体管MP0的源极和晶体管MP1的漏极。晶体管MP0的主体与晶体管 MP1的主体和源极以及晶体管MP2的主体和源极电分离。晶体管MP0的 漏极直接连接到节点B，如上所述，节点B通过节点A连接到输入/输出节 点102。
晶体管MP2、MP1、MP0因此串联连接在电源参考节点104和输入/输 出节点102之间。尽管图1中的半导体器件100仅包括两个PMOS晶体管 (MP2、MP1)，但半导体器件200包括串联连接在电源参考节点104和 输入/输出节点102之间的三个PMOS晶体管(MP2、MP1、MP0)。在一 些实施例中，半导体器件可以包括串联连接在电源参考节点104和输入/输 出节点102之间的三个以上的PMOS晶体管。无论如何，每个PMOS晶体 管的主体与另一PMOS晶体管的主体电分离，而是连接到其自身的源极和 其上方的PMOS晶体管的漏极，除了最高PMOS晶体管(例如，图1、图 2中的PMOS晶体管MP2)情况，该最高PMOS晶体管的主体直接连接到 电源参考节点104和其自身的源极。
如图2所示，半导体器件200还包括晶体管MN0，晶体管MN0是 NMOS器件并因此具有N型导电性。晶体管MN0具有栅极、源极和漏极。 晶体管MN0的栅极直接连接到晶体管MN1的栅极和晶体管MN2的栅极。 因此，晶体管MN0的栅极也被配置为接收控制信号NGATE。晶体管MN0 的源极直接连接到晶体管MN1的漏极。晶体管MN0的主体直接连接到晶 体管MN0的源极和晶体管MN1的漏极。晶体管MN0的主体与晶体管MN1 的主体和源极以及晶体管MN2的主体和源极电分离。晶体管MN2的源极 直接连接到节点B，如上所述，节点B通过节点A连接到输入/输出节点 102。
晶体管MN2、MN1、MN0因此串联连接在电源参考节点106和输入/ 输出节点102之间。尽管图1中的半导体器件100仅包括两个NMOS晶体 管(MN2、MN1)，但半导体器件200包括串联连接在电源参考节点106 和输入/输出节点102之间的三个NMOS晶体管(MN2、MN1、MN0)。 在一些实施例中，半导体器件可以包括串联连接在电源参考节点106和输 入/输出节点102之间的三个以上的NMOS晶体管。每个NMOS晶体管的 主体与另一NMOS晶体管的主体电分离，而是连接到其自身的源极和其上 方的NMOS晶体管的漏极，除了最高NMOS晶体管(例如，图1、图2中 的NMOS晶体管MN2)的情况，该最高NMOS晶体管的主体直接连接到 电源参考节点106和其自身的源极。由于晶体管MP2、MP1、MP0中的每 一个以及晶体管MN2、MN1、MN0中的每一个都具有电分离的主体接触， 因此晶体管MP2、MP1、MP0和晶体管MN2、MN1、MN0中的每一个都 具有较高击穿电压，因此更好地保护免受ESD事件影响。
图3A是根据一些实施例的半导体器件的布局图300A。
布局图300A将半导体器件的各种特征表示为形状。参考所示形状代 表的半导体组件讨论了布局图300A的特征。
布局图300A包括电路302A(1)、电路302A(2)、电路302A(3)和电路 302A(4)。电路302A(1)、电路302A(2)、电路302A(3)和电路302A(4)中的 每一个是图1的半导体器件100所示的电路的示例。应注意，电路302A(1) 的组件已详细讨论，并且应假设电路302A(2)、电路302A(3)和电路302A(4) 具有相似的组件和布置。此外，图1中的二极管D1、D2未在图3A中示出。在该实施例中，电路302A(1)、电路302A(2)、电路302A(3)和电路 302A(4)并联连接。
现在参考图3A和图3D，布局图300A包括半导体衬底301。图3D是 仅示出半导体衬底301的布局图。
半导体衬底301是体块(bulk-body)型半导体衬底。半导体衬底301 限定第一阱区域304和第二阱区域306。第一阱区域304和第二阱区域306 均是N阱区域。第一阱区域304具有沿着第一方向(在本实施例中为平行 于X轴的第一水平方向)延伸的长轴。有源区域308(1)、308(2)、308(3)、 308(4)在第一阱区域304内。有源区域308(1)、308(2)、308(3)、308(4)有时 被称为氧化物限定(OD)区域。有源区域308(1)、308(2)、308(3)、308(4) 总体称为或统称为(一个或多个)有源区域308。有源区域308(1)、308(2)、 308(3)、308(4)各自分开并用于形成与图1中的PMOS晶体管MP2相对应 的PMOS晶体管，如下面更详细解释的。更具体地，有源区域308(1)、 308(2)、308(3)、308(4)相对于第一方向彼此分开并且相对于第二方向(平 行于Y轴的第二水平方向)对齐，其中第二方向垂直于第一方向。第三方 向(平行于Z轴的竖直方向)未在图3A中示出，但相对于图3A处于从页 面向外的方向。电路302A(1)、电路302A(2)、电路302A(3)和电路302A(4) 中与图1中的PMOS晶体管MP2相对应的一行PMOS晶体管由有源区域 308(1)、308(2)、308(3)、308(4)提供。有源区域308(1)、308(2)、308(3)、308(4)中的每一个具有P型导电性。
有源区域308(1)、308(2)、308(3)、308(4)中的每一个相对于第二方向 对齐表示每个有源区域相对于第二方向(平行于Y轴)至少部分地占用相 同的位置。有源区域308(1)、308(2)、308(3)、308(4)相对于第一方向(平 行于X轴)分开表示它们相对于第一方向不占用相同的位置。
第二阱区域306具有沿着第一方向(平行于X轴)延伸的长轴，并且 相对于第二方向(平行于Y轴)与第一阱区域304分开。第一阱区域304 和第二阱区域306相对于第一方向对齐。有源区域310(1)、310(2)、310(3)、 310(4)在第二阱区域306内。有源区域310(1)、310(2)、310(3)、310(4)总 体称为或统称为(一个或多个)有源区域310。有源区域310(1)、310(2)、 310(3)、310(4)各自分开并用于形成与图1中的PMOS晶体管MP1相对应 的PMOS晶体管，如下面更详细解释的。更具体地，有源区域310(1)、 310(2)、310(3)、310(4)相对于第一方向彼此分开并且相对于第二方向对齐。 电路302A(1)、电路302A(2)、电路302A(3)和电路302A(4)中的每一个中的 与图1中的PMOS晶体管MP1相对应的一行PMOS晶体管由有源区域310(1)、310(2)、310(3)、310(4)提供。有源区域310(1)、310(2)、310(3)、 310(4)中的每一个具有P型导电性。
有源区域310(1)、310(2)、310(3)、310(4)中的每一个相对于第二方向 (平行于Y轴)对齐并且相对于第一方向(平行于X轴)分开。
半导体衬底301限定第三阱区域312。第三阱区域312是深N阱 (DWN)区域。在一些实施例中，深N阱是用作用于抑制噪声的保护环的 区域。第三阱区域312相对于第二方向与第一阱区域304和第二阱区域306 分开。第三阱区域312具有沿着第一方向(平行于X轴)延伸的长轴。有 源区域314(1)、314(2)、314(3)、314(4)在第三阱区域312内。有源区域 314(1)、314(2)、314(3)、314(4)总体称为或统称为(一个或多个)有源区 域314。有源区域314(1)、314(2)、314(3)、314(4)各自分开并用于形成与 图1中的NMOS晶体管MN1相对应的NMOS晶体管，如下面更详细解释 的。更具体地，有源区域314(1)、314(2)、314(3)、314(4)相对于第一方向 彼此分开并且相对于第二方向对齐。电路302A(1)、电路302A(2)、电路 302A(3)和电路302A(4)中的每一个中的与图1中的NMOS晶体管MN1相 对应的一行NMOS晶体管由有源区域314(1)、314(2)、314(3)、314(4)提供。 有源区域314(1)、314(2)、314(3)、314(4)中的每一个具有N型导电性。
半导体衬底301还具有有源区域316(1)、316(2)、316(3)、316(4)。有 源区域316(1)、316(2)、316(3)、316(4)相对于第二方向对齐但相对于第一 方向分开。有源区域316(1)、316(2)、316(3)、316(4)各自分开并用于形成 与图1中的NMOS晶体管MN2相对应的NMOS晶体管，如下面更详细解 释的。更具体地，有源区域316(1)、316(2)、316(3)、316(4)相对于第一方 向彼此分开并且相对于第二方向对齐。电路302A(1)、电路302A(2)、电路 302A(3)和电路302A(4)中的每一个中的与图1中的NMOS晶体管MN2相 对应的一行NMOS晶体管由有源区域316(1)、316(2)、316(3)、316(3)提供。 有源区域316(1)、316(2)、316(3)、316(4)中的每一个具有N型导电性。
有源区域316(1)相对于第二方向与有源区域308(1)、310(1)、314(1)分 开但相对于第一方向与有源区域308(1)、310(1)、314(1)对齐。有源区域 308(1)、310(1)、314(1)、316(1)因此形成一列有源区域。有源区域308(2)、 310(2)、314(2)、316(2)以类似方式形成一列有源区域。有源区域308(3)、 310(3)、314(3)、316(3)也以类似方式形成一列有源区域。最后，有源区域 308(4)、310(4)、314(4)、316(4)也以类似方式形成一列有源区域。
再次参考图3A，现在提供对电路302A(1)的详细解释。应注意，电路 302A(2)、302A(3)、302A(4)均具有与电路302A(1)的布置类似的布置。因 此，为了简洁起见省略了对电路302A(2)、302A(3)、302A(4)的解释。关于 电路302A(1)，电路302A(1)包括：对应于图1中的晶体管MP2的晶体管 MP2(1)、对应于图1中的晶体管MP1的晶体管MP1(1)、对应于图1中的晶体管MN2的晶体管MN2(1)、以及对应于图1中的晶体管MN1的晶体管 MN1(1)。
栅极电极318(1)具有在第一有源区域308(1)和第二有源区域310(1)两 者上沿着第二方向(平行于Y轴)延伸的长轴。栅极电极318(1)形成在多 晶硅(Poly)层中的第一有源区域308(1)和第二有源区域310(1)上并高于 这两者。平行于Y方向的第二方向有时称为Poly方向。
因此，第一有源区域308(1)上的栅极电极318(1)的一部分是晶体管 MP2(1)的栅极GP2(1)，并且第二有源区域310(1)上的栅极电极318(1)的一 部分是晶体管MP1(1)的栅极GP1(1)。栅极GP2(1)左侧的第一有源区域 308(1)的部分是晶体管MP2(1)的漏极DP2(1)，并且栅极GP2(1)右侧的第一 有源区域308(1)的部分是晶体管MP2(1)的源极SP2(1)。栅极GP1(1)左侧的 第二有源区域310(1)的部分是晶体管MP1(1)的源极SP1(1)，并且栅极 GP1(1)右侧的第二有源区域310(1)的部分是晶体管MP1(1)的漏极DP1(1)。
栅极电极320(1)具有在第三有源区域314(1)和第四有源区域316(1)两 者上沿着第二方向(平行于Y轴)延伸的长轴。栅极电极320(1)形成在 Poly层中的第三有源区域314(1)和第四有源区域316(1)上并高于这两者。
因此，第三有源区域314(1)上的栅极电极320(1)的一部分是晶体管 MN1(1)的栅极GN1(1)，并且第四有源区域316(1)上的栅极电极320(1)的一 部分是晶体管MN2(1)的栅极GN2(1)。栅极GN1(1)右侧的第三有源区域 314(1)的部分是晶体管MN1(1)的漏极DN1(1)，并且栅极GN1(1)左侧的第 三有源区域314(1)的部分是晶体管MN1(1)的源极SN1(1)。栅极GN1(1)右 侧的第四有源区域316(1)的部分是晶体管MN2(1)的源极SN2(1)，并且栅极 GN1(1)左侧的第四有源区域316(1)的部分是晶体管MN2(1)的漏极DN2(1)。 在一些实施例中，用于源极SP2(1)、漏极DP2(1)、源极SP1(1)、漏极 DP1(1)、源极SN2(1)、漏极DN2(1)、源极SN1(1)、漏极DN1(1)的接触件 被形成在金属到器件(MD)层和过孔到器件(MD/VD)层(统称为MD/VD层) 中的有源区域308(1)、310(1)、314(1)、316(1)上并高于这些区域。
导体322具有沿着第一方向(平行于X轴)延伸的长轴。导体322被 配置为接收参考电压VDDPST并且对应于图1中的电源参考节点104。导 体324(1)具有沿着第二方向(平行于Y轴)延伸的长轴。导体324(1)连接 到导体322，并且因此也被配置为接收参考电压VDDPST。导体324(1)沿 着第二方向(平行于Y轴)直接在源极SP2(1)的整个长度上延伸。导体322、324(1)均设置在金属层M0中。金属层M0相对于第三方向(平行于 Z轴)设置在MD/VD层正上方。在该实施例中，跨导体324(1)的整个长度 设置MD/VD层中的多个过孔，这些过孔将晶体管MP2(1)的源极SP2(1)连 接到导体324(1)。鉴于过孔是跨源极SP2(1)的整个长度设置的，实际上， 晶体管MP2(1)的主体也连接到导体324(1)，并因此也被配置为接收参考电 压VDDPST。
导体328具有沿着第一方向(平行于X轴)延伸的长轴，并且被配置 为接收输入/输出信号并且对应于图1中的节点B。导体330(1)具有沿着第 二方向(平行于Y轴)延伸的长轴。导体330(1)连接到导体328，并且因 此也被配置为接收输入/输出信号。导体330(1)沿着第二方向(平行于Y轴) 直接在漏极DP1(1)的整个长度上延伸。导体328、330(1)均设置在金属层 M0中。在该实施例中，跨导体330(1)的整个长度设置MD/VD层中的多个 过孔，这些过孔将晶体管MP1(1)的漏极DP1(1)连接到导体330(1)。因此， 导体330(1)也被配置为接收输入/输出信号。
导体334(1)具有沿着第二方向(平行于Y轴)延伸的长轴。导体334(1) 在晶体管MP2(1)的漏极DP2(1)的整个长度上以及晶体管MP1(1)的源极 SP1(1)的整个长度上延伸。导体334(1)设置在金属层M0中。跨漏极DP2(1) 的整个长度设置MD/VD层中的多个过孔，以将漏极DP2(1)连接到导体 334(1)。跨源极SP1(1)的整个长度设置MD/VD层中的多个过孔，以将源极 SP1(1)连接到导体334(1)。鉴于过孔是跨源极SP1(1)的整个长度设置的， 实际上，晶体管MP1(1)的主体也连接到导体334(1)。以此方式，晶体管 MP1(1)的主体连接到源极SP1(1)和漏极DP2(1)。然而，导体334(1)、源极 SP1(1)和漏极DP2(2)与晶体管MP2(1)的主体、源极SP2(1)和导体322、 324(1)电分离。导体334(1)和MD/VD层中的过孔提供网络net0，如图1所 示。在一些实施例中，网络net0中的导体通过更高金属层中的一个或多个导体彼此连接。
导体340具有沿着第一方向(平行于X轴)延伸的长轴。导体340被 配置为接收参考电压VSSPST并且对应于图1中的电源参考节点106。导 体342(1)具有沿着第二方向(平行于Y轴)延伸的长轴。导体342(1)连接 到导体340，并且因此也被配置为接收参考电压VSSPST。导体342(1)沿着 第二方向(平行于Y轴)直接在源极SN2(1)的整个长度上延伸。导体340、342(1)均设置在金属层M0中。在该实施例中，跨导体342(1)的整个长度设 置MD/VD层中的多个过孔，这些过孔将晶体管MN2(1)的源极SN2(1)连接 到导体342(1)。鉴于过孔是跨源极SN2(1)的整个长度设置的，实际上，晶 体管MN2(1)的主体也连接到导体342(1)，并且因此也被配置为接收参考电 压VSSPST。
导体330(1)也沿着第二方向(平行于Y轴)直接在漏极DN1(1)的整个 长度上延伸。导体328、330(1)均设置在金属层M0中。在该实施例中，跨 晶体管MN1(1)的漏极DN1(1)的整个长度设置MD/VD层中的多个过孔，以 将漏极DN(1)连接到导体330(1)。
导体350(1)具有沿着第二方向(平行于Y轴)延伸的长轴。导体350(1) 在晶体管MN2(1)的漏极DN2(1)的整个长度上以及晶体管MN1(1)的源极 SN1(1)的整个长度上延伸。导体350(1)设置在金属层M0中。跨漏极DN2(1) 的整个长度设置MD/VD层中的多个过孔，以将漏极DN2(1)连接到导体 350(1)。跨源极SN1(1)的整个长度设置MD/VD层中的多个过孔，以将源极 SN1(1)连接到导体350(1)。鉴于过孔是跨源极SN1(1)的整个长度设置的， 实际上，晶体管MN1(1)的主体也连接到导体350(1)。以此方式，晶体管 MN1(1)的主体连接到源极SN1(1)和漏极DN2(1)。然而，导体350(1)、源 极SN1(1)和漏极DN2(1)与晶体管MN2(1)的主体、源极SN2(1)和导体340、 342(1)电分离。导体350(1)和MD/VD层中的过孔提供网络net1，如图1所 示。在一些实施例中，网络net1中的导体通过更高金属层中的一个或多个导体彼此连接。
电路302A(2)、302A(3)、302A(4)以与电路302A(1)相同的方式布置， 因此本文不再重复对其布置的描述。因此，导体322、导体328和导体340 并行地连接电路302A(1)、302A(2)、302A(3)、302A(4)。
图3B是根据一些实施例的半导体器件的布局图300B。
布局图300B将半导体器件的各种特征表示为形状。参考所示形状代 表的半导体组件讨论了布局图300B的特征。
布局图300B包括电路302B(1)、电路302B(2)、电路302B(3)和电路 302B(4)。电路302B(1)、电路302B(2)、电路302B(3)和电路302B(4)中的每 一个是图1的半导体器件100中所示的电路的示例。
半导体衬底301在布局图300B中以与图3A和图3D的布局图300A中 相同的方式布置。因此，阱304、306、308在布局图300B中以与图3A和 图3D所示的布局图300A中相同的方式设置。类似地，有源区域308(1)、 308(2)、308(3)、308(4)、310(1)、310(2)、310(3)、310(4)、314(1)、314(2)、 314(3)、314(4)、316(1)、316(2)、316(3)、316(4)在布局图300B中以与图 3A和图3D中的布局图300A中相同的方式设置。
此外，以下布置在图3A的电路302B(1)中以与图3B的302A(1)相同的 方式布置：晶体管MP2(1)具有源极SP2(1)、栅极GP2(1)、漏极DP2(1)， 晶体管MP1(1)具有源极SP1(1)、栅极GP1(1)、漏极DP1(1)，晶体管MN2(1) 具有源极SN2(1)、栅极GN2(1)、漏极DN2(1)，晶体管MN1(1)具有源极 SN1(1)、栅极GN1(1)、漏极DN1(1)。然而，电路302B(2)被布置为电路 302B(1)关于Y轴的镜像。因此，晶体管MP2(2)具有在栅极GP2(2)左侧的 源极SP2(2)和在栅极GP2(2)右侧的漏极DP2(2)。晶体管DP1(2)具有设置在 栅极GP1(2)右侧的源极SP1(2)和设置在栅极GP1(2)左侧的漏极DP1(2)。晶 体管MN2(2)具有在栅极GN2(2)右侧的漏极DN2(2)和在栅极GN2(2)左侧的 源极SN2(2)。晶体管MN1(1)具有设置在栅极GN1(2)左侧的漏极DN1(2)和 设置在栅极GN1(2)右侧的源极SN1(2)。此外，导体334(1)(见图3A)和 350(1)(见图3A)的布置在图3A和图3B中是相同的，因此从讨论和图3B 中被省略。
在图3B中，源极SP2(1)与源极SP2(2)直接相邻。如此，导体360足够 宽以设置在两个源极SP2(1)、SP2(2)之上，并且相对于第二方向(平行于 Y轴)延伸源极SP2(1)的长度和源极SP2(2)的长度。MD/VD层中的多个过 孔将导体360连接到源极SP2(1)，并且MD/VD层中的多个过孔将导体360 连接到源极SP2(2)。导体360连接到导体322，并且因此导体360被配置为 接收参考电压VDDPST。
此外，漏极DP1(1)与漏极DP1(2)直接相邻。如此，导体364足够宽以 设置在两个漏极DP1(1)、DP1(2)之上，并且相对于第二方向(平行于Y轴) 延伸漏极DP1(1)的长度和漏极DP1(2)的长度。MD/VD层中的多个过孔将 导体364连接到漏极DP1(1)，并且MD/VD层中的多个过孔将导体364连 接到漏极DP1(2)。导体364连接到导体328，并且因此导体364被配置为接收输入/输出信号。
此外，漏极DN1(1)与漏极DN1(2)直接相邻。导体364也足够宽以设置 在两个漏极DN1(1)、DN1(2)之上，并且相对于第二方向(平行于Y轴)延 伸漏极DN1(1)的长度和漏极DN1(2)的长度。MD/VD层中的多个过孔将导 体364连接到漏极DN1(1)，并且MD/VD层中的多个过孔将导体364连接 到漏极DN1(2)。
最后，源极SN2(1)与源极SN2(2)直接相邻。如此，导体370足够宽以 设置在两个源极SN2(1)、SN2(2)之上，并且相对于第二方向(平行于Y轴) 延伸源极SN2(1)的长度和源极SN2(2)的长度。MD/VD层中的多个过孔将 导体370连接到源极SN2(1)，并且MD/VD层中的多个过孔将导体370连 接到源极SN2(2)。导体370连接到导体340，并且因此导体370被配置为接收参考电压VSSPST。
电路300B(3)被布置为电路300B(1)，并且因此被布置为300B(2)关于 第二方向(平行于Y轴)的镜像。
因此，晶体管MP2(3)具有在栅极GP2(3)右侧的源极SP2(3)和在栅极 GP2(3)左侧的漏极DP2(3)。晶体管DP1(3)具有设置在栅极GP1(3)左侧的的 源极SP1(3)和设置在栅极GP1(3)右侧的漏极DP1(3)。晶体管MN2(3)具有 在栅极GN2(3)左侧的漏极DN2(3)和在栅极GN2(3)右侧的源极SN2(3)。晶 体管MN1(1)具有设置在栅极GN1(3)右侧的漏极DN1(3)和设置在栅极 GN1(3)左侧的源极SN1(3)。
以此方式，漏极DP2(2)与漏极DP2(3)直接相邻。如此，导体380足够 宽以设置在两个漏极DP2(2)、DP2(3)之上，并且相对于第二方向(平行于 Y轴)延伸漏极DP2(2)的长度和漏极DP2(3)的长度。MD/VD层中的多个 过孔将导体380连接到漏极DP1(2)，并且MD/VD层中的多个过孔将导体 380连接到漏极DP1(3)。
导体380也足够宽以设置在两个源极SP1(2)、SP1(3)之上，并且相对 于第二方向(平行于Y轴)延伸源极SP1(2)的长度和源极SP1(3)的长度。 MD/VD层中的多个过孔相对于第二方向将导体380连接到源极SP1(2)的整 个长度，并且MD/VD层中的多个过孔相对于第二方向将导体380连接到 源极SP1(3)的整个长度。以此方式，晶体管MP1(3)、MP1(2)的主体连接到 漏极DP2(3)、漏极DP2(2)、源极SP1(3)和源极SP1(2)。导体380、漏极 DP2(3)、漏极DP2(2)、源极SP1(3)和源极SP1(2)与导体322、源极SP2(3) 和源极SP2(2)电分离。
此外，源极SP1(2)与源极SP1(3)直接相邻。导体380也足够宽以设置 在两个源极SP1(2)、SP1(3)之上，并且相对于第二方向(平行于Y轴)延 伸源极SP1(2)的长度和源极SP1(3)的长度。MD/VD层中的多个过孔将导体 380连接到源极SP1(2)，并且MD/VD层中的多个过孔将导体380连接到源 极SP1(3)。
此外，源极SN1(2)与源极SN1(3)直接相邻。导体383也足够宽以设置 在两个源极SN1(2)、SN1(3)之上，并且相对于第二方向(平行于Y轴)延 伸源极SN1(2)的长度和源极SN1(3)的长度。MD/VD层中的多个过孔相对 于第二方向将导体383连接到源极SN1(2)的整个长度，并且MD/VD层中 的多个过孔相对于第二方向将导体383连接到源极SN1(3)的整个长度。以 此方式，晶体管MN1(3)、MN1(2)的主体连接到漏极DN2(3)、漏极DN2(2)、 源极SN1(3)和源极SN1(2)。
最后，漏极DN2(2)与漏极DN2(3)直接相邻。如此，导体383足够宽以 设置在两个漏极DN2(2)、DN2(3)之上，并且相对于第二方向(平行于Y轴) 延伸漏极DN2(2)的长度和漏极DN2(3)的长度。MD/VD层中的多个过孔将 导体383连接到漏极DN1(2)，并且MD/VD层中的多个过孔将导体383连 接到漏极DN1(3)。导体383、漏极DN2(3)、漏极DN2(2)、源极SN1(3)和源极SN1(2)与导体322、源极SN2(3)和源极SN2(2)电分离。
源极SP2(3)与源极SP2(4)直接相邻。如此，导体365足够宽以设置在 两个源极SP2(3)、SP2(4)之上，并且相对于第二方向(平行于Y轴)延伸 源极SP2(3)的长度和源极SP2(4)的长度。MD/VD层中的多个过孔将导体365连接到源极SP2(3)，并且MD/VD层中的多个过孔将导体365连接到源 极SP2(4)。导体365连接到导体322，并且因此导体365被配置为接收参考电压VDDPST。
此外，漏极DP1(3)与漏极DP1(4)直接相邻。如此，导体367足够宽以 设置在两个漏极DP1(3)、DP1(4)之上，并且相对于第二方向(平行于Y轴) 延伸漏极DP1(3)的长度和漏极DP1(4)的长度。MD/VD层中的多个过孔将 导体367连接到漏极DP1(3)，并且MD/VD层中的多个过孔将导体367连 接到漏极DP1(4)。导体367b连接到导体328，并且因此导体367被配置为 接收输入/输出信号。
此外，漏极DN1(3)与漏极DN1(4)直接相邻。导体367也足够宽以设置 在两个漏极DN1(3)、DN1(4)之上，并且相对于第二方向(平行于Y轴)延 伸漏极DN1(3)的长度和漏极DN1(4)的长度。MD/VD层中的多个过孔将导 体367连接到漏极DN1(3)，并且MD/VD层中的多个过孔将导体367连接 到漏极DN1(4)。
此外，源极SN2(3)与源极SN2(4)直接相邻。如此，导体371足够宽以 设置在两个源极SN2(3)、SN2(4)之上，并且相对于第二方向(平行于Y轴) 延伸源极SN2(3)的长度和源极SN2(4)的长度。MD/VD层中的多个过孔将 导体371连接到源极SN2(3)，并且MD/VD层中的多个过孔将导体371连 接到源极SN2(4)。导体371连接到导体340，并且因此导体371被配置为接收参考电压VSSPST。
导体375具有沿着第二方向(平行于Y轴)延伸的长轴。导体375在 晶体管MP2(4)的漏极DP2(4)的整个长度上和晶体管MP1(4)的源极SP1(4) 的整个长度上延伸。导体375设置在金属层M0中。跨漏极DP2(4)的整个 长度设置多个过孔336(4)，以将漏极DP2(4)连接到导体375。跨源极SP1(4) 的整个长度设置MD/VD层中的多个过孔，以将源极SP1(4)连接到导体375。 鉴于过孔是跨源极SP1(4)的整个长度设置的，实际上，晶体管MP1(4)的主 体也连接到导体375。以这种方式，晶体管MP1(4)的主体连接到源极 SP1(4)和漏极DP2(4)。然而，导体375与晶体管MP2(4)的主体和源极SP2(4) 电分离。导体334(1)(见图3A)、375、380和MD/VD层中的过孔提供网 络net0，如图1所示。在一些实施例中，网络net0中的导体通过更高金属 层中的一个或多个导体彼此连接。
导体377具有沿着第二方向(平行于Y轴)延伸的长轴。导体377在 晶体管MN2(4)的漏极DN2(4)的整个长度上和晶体管MN1(4)的源极SN1(4) 的整个长度上延伸。导体377设置在金属层M0中。跨漏极DN2(4)的整个 长度设置多个过孔，以将漏极DN2(4)连接到导体377。跨源极SN1(4)的整 个长度设置MD/VD层中的多个过孔，以将源极SN1(4)连接到导体377。鉴于过孔是跨源极SN1(4)的整个长度设置的，实际上，晶体管MN1(4)的 主体也连接到导体377。以这种方式，晶体管MN1(4)的主体连接到源极 SN1(4)和漏极DN2(4)。然而，导体377与晶体管MN2(4)的主体和源极SN2 电分离。因此，导体322、导体328和导体340并行地连接电路302A(1)、 302A(2)、302A(3)、302A(4)。导体350(1)(见图3A)、377、383和 MD/VD层中的过孔提供网络net1，如图1所示。在一些实施例中，网络 net1中的导体通过更高金属层中的一个或多个导体彼此连接。
图3C是根据一些实施例的半导体器件的布局图300C。
布局图300C将半导体器件的各种特征表示为形状。参考所示形状代 表的半导体组件讨论了布局图300C的特征。
布局图300C包括电路302C(1)、电路302C(2)、电路302C(3)和电路 302C(4)。电路302C(1)、电路302C(2)、电路302C(3)和电路302C(4)中的每 一个是图1的半导体器件100中所示的电路的示例。
现在参考图3C和图3E，图3E是示出半导体衬底301的另一实施例的 示意图，该另一实施例为在图3C中所使用的实施例。
不同于如图3A和图3D具有有源区域308(1)、308(2)、308(3)、308(4)， 其中，晶体管MP2(1)、MP2(2)、MP2(3)、MP2(4)中的每一个形成在有源 区域308(1)、308(2)、308(3)、308(4)中的对应一个上，在图3C和图3E中， 晶体管MP2(1)、MP2(2)、MP2(3)、MP2(4)均形成在有源区域390中。有源 区390设置在第一阱304中。
另外，不同于如图3A和图3D具有有源区域310(1)、310(2)、310(3)、 310(4)，其中，晶体管MP1(1)、MP1(2)、MP1(3)、MP1(4)中的每一个形成 在有源区域310(1)、310(2)、310(3)、310(4)中的对应一个上，在图3C和图 3E中，晶体管MP1(1)、MP1(2)、MP1(3)、MP1(4)均形成在有源区域391 中。有源区域391设置在第二阱306中。
此外，不同于如图3A和图3D具有有源区域314(1)、314(2)、314(3)、 314(4)，其中，晶体管MN1(1)、MN1(2)、MN1(3)、MN1(4)中的每一个形 成在有源区域314(1)、314(2)、314(3)、314(4)中的对应一个上，在图3C和 图3E中，晶体管MN1(1)、MN1(2)、MN1(3)、MN1(4)均形成在有源区域 392中。有源区域392设置在第三阱312中。
最后，不同于如图3A和图3D具有有源区域316(1)、316(2)、316(3)、 316(4)，其中，晶体管MN2(1)、MN2(2)、MN2(3)、MN2(4)中的每一个形 成在有源区域316(1)、316(2)、316(3)、316(4)中的对应一个上。然而，在 图3C中，晶体管MN2(1)、MN2(2)、MN2(3)、MN2(4)均形成在有源区域 393中。有源区域393相对于第二方向(平行于Y轴)位于有源区域392 下方。
再次参考图3C，关于有源区域390、391，有源区域390、391具有P 型导电性。在电路302C(1)内，电极具有在有源区域390、391两者上沿着 第二方向(平行于Y轴)延伸的长轴，使得有源区域390上的电极的一部 分形成晶体管MP2(1)的栅极GP2(1)，并且有源区域391上的电极的另一部 分形成晶体管MP1(1)的栅极GP1(1)。在电路302C(2)内，电极具有在有源 区域390、391两者上沿着第二方向(平行于Y轴)延伸的长轴，使得有源 区域390上的电极的一部分形成晶体管MP2(2)的栅极GP2(2)，并且有源区 域391上的电极的另一部分形成晶体管MP1(2)的栅极GP1(2)。在电路 302C(3)内，电极具有在有源区域390、391两者上沿着第二方向(平行于 Y轴)延伸的长轴，使得有源区域390上的电极的一部分形成晶体管 MP2(3)的栅极GP2(3)，并且有源区域391上的电极的另一部分形成晶体管 MP1(3)的栅极GP1(3)。在电路302C(4)内，电极具有在有源区域390、391 两者上沿着第二方向(平行于Y轴)延伸的长轴，使得有源区域390上的 电极的一部分形成晶体管MP2(4)的栅极GP2(4)，并且有源区域391上的电 极的另一部分形成晶体管MP1(4)的栅极GP1(4)。
关于有源区域392、393，有源区域392、393具有N型导电性。在电 路302C(1)内，电极具有在有源区域392、393两者上沿着第二方向(平行 于Y轴)延伸的长轴，使得有源区域392上的电极的一部分形成晶体管 MN1(1)的栅极GN1(1)，并且有源区域393上的电极的另一部分形成晶体管 MN2(1)的栅极GN2(1)。在电路302C(2)内，电极具有在有源区域392、393两者上沿着第二方向(平行于Y轴)延伸的长轴，使得有源区域392上的 电极的一部分形成晶体管MN1(2)的栅极GN1(2)，并且有源区域393上的 电极的另一部分形成晶体管MN2(2)的栅极GN2(2)。在电路302C(3)内，电 极具有在有源区域392、393两者上沿着第二方向(平行于Y轴)延伸的长 轴，使得有源区域392上的电极的一部分形成栅极晶体管MN1(3)的GN1(3)， 并且有源区域393上的电极的另一部分形成晶体管MN2(3)的栅极GN2(3)。 在电路302C(4)内，电极具有在有源区域392、393两者上沿着第二方向 (平行于Y轴)延伸的长轴，使得有源区域392上的电极的一部分形成晶 体管MN1(4)的栅极GN1(4)，并且有源区域393上的电极的另一部分形成 晶体管MN2(4)的栅极GN2(4)。
区域390的与栅极GP2(1)相邻并直接位于其左侧的部分是晶体管 MP2(1)的漏极DP2(1)。区域390的与栅极GP2(1)相邻并直接位于其右侧以 及与栅极GP2(2)相邻并直接位于其左侧的部分是晶体管MP2(1)和晶体管 MP2(2)两者的源极SP2(1)(2)。区域390的与栅极GP2(2)相邻并直接位于其 右侧以及与栅极GP2(3)相邻并直接位于其左侧的部分是晶体管MP2(2)和晶 体管MP2(3)两者的漏极DP2(2)(3)。区域390的与栅极GP2(3)相邻并直接 位于其右侧以及与栅极GP2(4)相邻并直接位于其左侧的部分是晶体管 MP2(3)和晶体管MP2(4)两者的源极SP2(3)(4)。区域390的与栅极GP2(4) 相邻并直接位于其右侧的部分是晶体管MP2(4)的漏极DP2(4)。
区域391的与栅极GP1(1)相邻并直接位于其左侧的部分是晶体管 MP1(1)的源极SP1(1)。区域391的与栅极GP1(1)相邻并直接位于其右侧以 及与栅极GP1(2)相邻并直接位于其左侧的部分是晶体管MP1(1)和晶体管 MP1(2)两者的漏极DP1(1)(2)。区域391的与栅极GP1(2)相邻并直接位于其 右侧以及与栅极GP1(3)相邻并直接位于其左侧的部分是晶体管MP1(2)和晶 体管MP1(3)两者的源极SP1(2)(3)。区域391的与栅极GP1(3)相邻并直接 位于其右侧以及与栅极GP1(4)相邻并直接位于其左侧的部分是晶体管 MP1(3)和晶体管MP1(4)两者的漏极DP1(3)(4)。区域391的与栅极GP1(4) 相邻并直接位于其右侧的部分是晶体管MP1(4)的源极SP1(4)。
区域392的与栅极GN1(1)相邻并直接位于其左侧的部分是晶体管 MN1(1)的源极SN1(1)。区域392的与栅极GN1(1)相邻并直接位于其右侧 以及与栅极GN1(2)相邻并直接位于其左侧的部分是晶体管MN1(1)和晶体 管MN1(2)两者的漏极DN1(1)(2)。区域392的与栅极GN1(2)相邻并直接位 于其右侧以及与栅极GN1(3)相邻并直接位于其左侧的部分是晶体管MN1(2) 和晶体管MN1(3)两者的源极SN1(2)(3)。区域392的与栅极GN1(3)相邻并 直接位于其右侧以及与栅极GN1(4)相邻并直接位于其左侧的部分是晶体管 MN1(3)和晶体管MN1(4)两者的漏极DN1(3)(4)。区域392的与栅极GN1(4) 相邻并直接位于其右侧的部分是晶体管MN1(4)的源极SN1(4)。
区域393的与栅极GN2(1)相邻并直接位于其左侧的部分是晶体管 MN2(1)的漏极DN2(1)。区域393的与栅极GN2(1)相邻并直接位于其右侧 以及与栅极GN2(2)相邻并直接位于其左侧的部分是晶体管MN2(1)和晶体 管MN2(2)两者的源极SN2(1)(2)。区域393的与栅极GN2(2)相邻并直接位 于其右侧以及与栅极GN2(3)相邻并直接位于其左侧的部分是晶体管MN2(2) 和晶体管MN2(3)两者的漏极DN2(2)(3)。区域393的与栅极GN2(3)相邻并 直接位于其右侧以及与栅极GN2(4)相邻并直接位于其左侧的部分是晶体管 MN2(3)和晶体管MN2(4)两者的源极SN2(3)(4)。区域393的与栅极GN2(4) 相邻并直接位于其右侧的部分是晶体管MN2(4)的漏极DN2(4)。
导体394A设置在金属层M0中，导体394A跨漏极DP2(1)和源极SP1(1) 两者的长度延伸。MD/VD层中的多个过孔将导体394A连接到漏极DP2(1)， 并且MD/VD层中的多个过孔将导体394A连接到源极SP1(1)。实际上，这 还将晶体管MP1(1)的主体连接到源极SP1(1)和漏极DP2(1)。源极SP1(1)和 漏极DP2(1)与源极SP2(1)(2)和导体322电分离。
导体394B设置在金属层M0中，导体394B跨源极SP2(1)(2)的长度延 伸。MD/VD层中的多个过孔将导体394B连接到源极SP2(1)(2)。导体394B 直接连接到导体322。因此，导体394B也被配置为接收参考电压VDDPST。
导体394C设置在金属层M0中，导体394C跨漏极DP1(1)(2)和漏极 DN1(1)(2)两者的长度延伸。MD/VD层中的多个过孔将导体394C连接到漏 极DP1(1)(2)，并且MD/VD层中的多个过孔将导体394C连接到漏极 DN1(1)(2)。导体394C直接连接到导体328，并且因此被配置为接收输入/ 输出信号。
导体394D设置在金属层M0中，导体394D跨漏极DP2(2)(3)和源极 SP1(2)(3)两者的长度延伸。MD/VD层中的多个过孔将导体394D连接到漏 极DP2(2)(3)，并且MD/VD层中的多个过孔将导体394D连接到源极 SP1(2)(3)。实际上，这还将晶体管MP1(2)、MP1(3)的主体连接到源极 SP1(2)(3)和漏极DP2(2)(3)。导体394D、源极SP1(2)(3)和漏极DP2(2)(3)与导体322、源极SP2(3)(4)和源极SP2(1)(2)电分离。
导体394E设置在金属层M0中，导体394E跨源极SP2(3)(4)的长度延 伸。MD/VD层中的多个过孔将导体394E连接到源极SP2(3)(4)。导体394E 直接连接到导体322。因此，导体394E也被配置为接收参考电压VDDPST。
导体394F设置在金属层M0中，导体394F跨漏极DP1(3)(4)和漏极 DN1(3)(4)两者的长度延伸。MD/VD层中的多个过孔将导体394F连接到漏 极DP1(3)(4)，并且MD/VD层中的多个过孔将导体394F连接到漏极 DN1(3)(4)。导体394F直接连接到导体328，并且因此被配置为接收输入/ 输出信号。
导体394G设置在金属层M0中，导体394G跨漏极DP2(4)和源极SP1(4) 两者的长度延伸。MD/VD层中的多个过孔将导体394G连接到漏极DP2(4)， 并且MD/VD层中的多个过孔将导体394G连接到源极SP1(4)。实际上，这 还将晶体管MP1(4)的主体连接到源极SP1(4)和漏极DP2(4)。导体394G、 源极SP1(4)和漏极DP2(4)与源极SP2(3)(4)和导体322电分离。导体334(1) (见图3A)、394D、394G和MD/VD层中的过孔提供网络net0，如图1 所示。在一些实施例中，网络net0中的导体通过更高金属层中的一个或多 个导体彼此连接。
导体394H设置在金属层M0中，导体394H跨漏极DN2(1)和源极SN1(1)两者的长度延伸。MD/VD层中的多个过孔将导体394H连接到漏极 DN2(1)，并且MD/VD层中的多个过孔将导体394H连接到源极SN1(1)。 实际上，这还将晶体管MN1(1)的主体连接到源极SN1(1)和漏极DN2(1)。 源极SN1(1)和漏极DN2(1)与导体340和源极SN2(1)(2)电分离。
导体394I设置在金属层M0中，导体394I跨源极SN2(1)(2)的长度延 伸。MD/VD层中的多个过孔将导体394I连接到源极SN2(1)(2)。导体394I 直接连接到导体340。因此，导体394I也被配置为接收参考电压VSSPST。
导体394J设置在金属层M0中，导体394J跨漏极DN2(2)(3)和源极 SN1(2)(3)两者的长度延伸。MD/VD层中的多个过孔将导体394J连接到漏 极DN2(2)(3)，并且MD/VD层中的多个过孔将导体394J连接到源极 SN1(2)(3)。实际上，这还将晶体管MN1(2)、MN1(3)的主体连接到源极 SN1(2)(3)和漏极DN2(2)(3)。导体394J、源极SN1(2)(3)和漏极DN2(2)(3)与导体340、源极SN2(1)(2)和源极SN2(3)(4)电分离。
导体394K设置在金属层M0中，导体394K跨源极SN2(3)(4)的长度延 伸。MD/VD层中的多个过孔将导体394K连接到源极SN2(3)(4)。导体 394K直接连接到导体340。因此，导体394K也被配置为接收参考电压 VSSPST。
导体394L设置在金属层M0中，导体394L跨漏极DN2(4)和源极SN1(4) 两者的长度延伸。MD/VD层中的多个过孔将导体394L连接到漏极DN2(4)， 并且MD/VD层中的多个过孔将导体394L连接到源极SN1(4)。实际上，这 还将晶体管MN1(4)的主体连接到源极SN1(4)和漏极DN2(4)。源极SN1(4) 和漏极DN2(4)与导体340和源极SN2(3)(4)电分离。在一些实施例中，通 过使用公共OD区域390、391、392、393，布局图300C的空间效率提高 了30％。导体350(1)(见图3A)、394J、394L和MD/VD层中的过孔提供 网络net1，如图1所示。在一些实施例中，网络net1中的导体通过更高金 属层中的一个或多个导体彼此连接。
图3F是PMOS晶体管P沿着图3A中的截面线3F的截面图。
PMOS晶体管P提供了图3A、图3B和图3C中的PMOS晶体管MP2、 MP1的配置的一个实施例。如图所示，PMOS晶体管P形成在半导体衬底301中。在至少一个实施例中，半导体衬底由硅、硅锗(SiGe)、砷化镓、 或其他合适的半导体材料形成。
在半导体衬底301内形成N阱NW。N阱NW是扩散有N型杂质的区 域。在N阱NW内，形成OD区域ODP。OD区域ODP包括重掺杂P区域 395、轻掺杂N区域396和重掺杂P区域397。重掺杂P区域395用于形成 漏极/源极区域。轻掺杂N区域396位于重掺杂P区域395、397之间。
重掺杂N区域398设置在N阱NW中，重掺杂N区域398与重掺杂P 区域395、轻掺杂N区域396和重掺杂P区域397分开。重掺杂N区域398 被配置为提供与PMOS晶体管P的主体的连接。
在一些实施例中，OD区域ODP包括外延生长的硅(epi Si)、碳化硅、 或硅锗。在一些情况下，与栅极结构相关联的IC器件的OD区域ODP在 外延工艺期间被原位掺杂或未被掺杂。在一些情况下，当OD区域ODP在 外延工艺期间未被掺杂时，OD区域ODP在随后的工艺期间被掺杂。
过孔V位于MD/VD层中的重掺杂P区域395、397上。MD/VD层相 对于平行于Z轴的第三方向位于半导体衬底301之上。栅极G位于Poly层 中的轻掺杂N区域396上。导体C位于金属层M0中，其相对于第三方向 在MD/VD层正上方。过孔V将导体C连接到它们各自的OD区域ODP的 部分。重掺杂N区域398上的过孔V和导体C连接到PMOS晶体管P的主 体。关于上面讨论的PMOS晶体管MP1，导体C连接到PMOS晶体管MP1 的源极和PMOS晶体管MP2的漏极。关于PMOS晶体管MP2，导体C被 配置为接收参考电压VDDPST。
图3G是NMOS晶体管N沿着图3A中的截面线3G的截面图。
NMOS晶体管N提供了图3A、图3B和图3C中的PMOS晶体管MN2、 MN1的配置的一个实施例。如图所示，NMOS晶体管N形成在半导体衬底 301中。在至少一个实施例中，半导体衬底由硅、硅锗(SiGe)、砷化镓、 或其他合适的半导体材料形成。
形成OD区域ODN。OD区域ODN包括重掺杂N区域395’、轻掺杂P 区396’和重掺杂N区域397’。重掺杂N区域395’用于形成漏极/源极区域。 轻掺杂P区域396’位于重掺杂N区域395’、397’之间。
重掺杂P区域398’设置在N阱NW中，其与重掺杂N区域395’、轻掺 杂P区域396’和重掺杂N区域397’分开。重掺杂P区域398’被配置为提供 与NMOS晶体管N的主体的连接。
在一些实施例中，OD区域ODN包括外延生长的硅(epi Si)、碳化 硅、或硅锗。在一些情况下，与栅极结构相关联的IC器件的OD区域ODN 在外延工艺期间被原位掺杂或未被掺杂。在一些情况下，当OD区域ODN 在外延工艺期间未被掺杂时，OD区域ODN在随后的工艺期间被掺杂。
过孔V位于MD/VD层中的重掺杂N区域395’、397’上。MD/VD层相 对于平行于Z轴的第三方向位于半导体衬底301之上。栅极G位于Poly层 中的轻掺杂P区域396’上。导体C位于金属层M0中，其相对于第三方向 在MD/VD层正上方。过孔V将导体C连接到它们各自的OD区域ODN的 部分。重掺杂P区域398’上的过孔V和导体C连接到NMOS晶体管N的 主体。关于上面讨论的NMOS晶体管MN1，导体C连接到NMOS晶体管 MN1的源极和NMOS晶体管MN2的漏极。关于NMOS晶体管NP2，导体 C被配置为接收参考电压VSSPST。
图4A是根据一些实施例的半导体器件的布局图400A。
布局图400A将半导体器件的各种特征表示为形状。参考所示形状代 表的半导体组件讨论了布局图400A的特征。
布局图400A包括电路402A(1)、电路402A(2)、电路402A(3)和电路 402A(4)。电路402A(1)、电路402A(2)、电路402A(3)和电路402A(4)中的 每一个是图1的半导体器件100中所示的电路的示例。应注意，电路 402A(1)的组件被详细讨论，并且应假设电路402A(2)、电路402A(3)和电 路402A(4)具有相似的组件和布置。此外，图1中的二极管D1、D2在图 4A中未示出。
现在参考图4A和图4D，布局图400A包括半导体衬底401。图4D是 示出根据一些实施例的半导体衬底401的布局图。
半导体衬底401是绝缘体上硅型半导体衬底。半导体衬底401限定第 一阱区域404。第一阱区域404是N阱区域。第一阱区域404具有沿着第 一方向(在本实施例中为平行于X轴的第一水平方向)延伸的长轴。在第 一阱区域404内是第一行有源区域408(1)、408(2)、408(3)、408(4)和第二 行有源区域410(1)、410(2)、410(3)、410(4)。第一行有源区域408(1)、 408(2)、408(3)、408(4)和第二行有源区域410(1)、410(2)、410(3)、410(4) 相对于第二方向(在本实施例中为平行于Y轴)间隔开。有源区域408(1)、 408(2)、408(3)、408(4)和有源区域410(1)、410(2)、410(3)、410(4)有时被 称为OD区域。
有源区域408(1)、408(2)、408(3)、408(4)各自分开并用于在电路 402A(1)、电路402A(2)、电路402A(3)和电路402A(4)中形成与图1中的 PMOS晶体管MP2相对应的PMOS晶体管，如下面进一步详细解释的。更 具体地，有源区域408(1)、408(2)、408(3)、408(4)相对于第一方向(平行 于X轴)彼此分开，并且相对于第二方向(平行于Y轴)对齐。因此，电 路402A(1)、电路402A(2)、电路402A(3)和电路402A(4)中的与图1中的 PMOS晶体管MP2相对应的一行PMOS晶体管由有源区域408(1)、408(2)、 408(3)、408(4)提供。有源区域408(1)、408(2)、408(3)、408(4)中的每一个 都具有P型导电性。
在第一阱区域404内是有源区域410(1)、410(2)、410(3)、410(4)，它 们相对于第二方向与有源区域408(1)、408(2)、408(3)、408(4)分开。有源 区域410(1)、410(2)、410(3)、410(4)各自分开并用于在电路402A(1)、电路 402A(2)、电路402A(3)和电路402A(4)中形成与图1中的PMOS晶体管MP1 相对应的PMOS晶体管，如下面进一步详细解释的。更具体地，有源区域 410(1)、410(2)、410(3)、410(4)相对于第一方向彼此分开并且相对于第二方向彼此分开。因此，电路402A(1)、电路402A(2)、电路402A(3)和电路 402A(4)中的与图1中的PMOS晶体管MP1相对应的一行PMOS晶体管由 有源区域410(1)、410(2)、410(3)、410(4)提供。有源区域410(1)、410(2)、 410(3)、410(4)中的每一个都具有P型导电性。有源区域410(1)、410(2)、 410(3)、410(4)中的每一个相对于第二方向(平行于Y轴)对齐并且相对于第一方向(平行于X轴)分开。
有源区域414(1)、414(2)、414(3)、414(4)相对于第二方向在有源区域 410(1)、410(2)、410(3)、410(4)下方分开。有源区域414(1)、414(2)、414(3)、414(4)各自分开并用于在电路402A(1)、电路402A(2)、电路 402A(3)和电路402A(4)中形成与图1中的NMOS晶体管MN1相对应的 NMOS晶体管，如下面进一步详细解释的。更具体地，有源区域414(1)、 414(2)、414(3)、414(4)相对于第一方向(平行于X轴)彼此分开并且相对 于第二方向(平行于Y轴)对齐。因此，电路402A(1)、电路402A(2)、电 路402A(3)和电路402A(4)中的每一个中的与图1中的NMOS晶体管MN1 相对应的一行NMOS晶体管由有源区域414(1)、414(2)、414(3)、414(4)提 供。有源区域414(1)、414(2)、414(3)、414(4)中的每一个都具有N型导电 性。
半导体衬底401还具有有源区域416(1)、416(2)、416(3)、416(4)，它 们相对于第二方向在有源区域414(1)、414(2)、414(3)、414(4)下方分开。 有源区域416(1)、416(2)、416(3)、416(4)相对于第一方向对齐。有源区域 416(1)、416(2)、416(3)、416(4)各自分开并用于在电路402A(1)、电路 402A(2)、电路402A(3)和电路402A(4)中形成与图1中的NMOS晶体管 MN2相对应的NMOS晶体管，如下面进一步详细解释的。因此，电路 402A(1)、电路402A(2)、电路402A(3)和电路402A(4)中的每一个中的与图 1中的NMOS晶体管MN2相对应的一行NMOS晶体管由有源区域416(1)、 416(2)、416(3)、416提供(4)。有源区域416(1)、416(2)、416(3)、416(4)中 的每一个都具有N型导电性。
有源区域416(1)相对于第二方向与有源区域408(1)、410(1)、414(1)分 开，但相对于第一方向与有源区域408(1)、410(1)、414(1)对齐。有源区域 408(1)、410(1)、414(1)、416(1)因此形成一列有源区域。有源区域408(2)、 410(2)、414(2)、416(2)以类似方式形成一列有源区域。有源区域408(3)、 410(3)、414(3)、416(3)也以类似方式形成一列有源区域。最后，有源区域 408(4)、410(4)、414(4)、416(4)也以类似方式形成一列有源区域。该示例 实施例不包括深N阱区域。
再次参考图4A，现在提供对电路402A(1)的详细解释。应注意，电路 402A(2)、402A(3)、402A(4)均具有与电路402A(1)的布置类似的布置。因 此，为了简洁起见省略了对电路402A(2)、402A(3)、402A(4)的解释。关于 电路402A(1)，电路402A(1)包括对应于图1中的晶体管MP2的晶体管 MP2(1)、对应于图1中的晶体管MP1的晶体管MP1(1)、对应于图1中的 晶体管MN2的晶体管MN2(1)、以及对应于图1中的晶体管MN1的晶体管 MN1(1)。
栅极电极418(1)具有在第一有源区域408(1)和第二有源区域410(1)两 者上沿着第二方向(平行于Y轴)延伸的长轴。栅极电极418(1)形成在 Poly层中的第一有源区域408(1)和第二有源区域410(1)上并高于这两者。 平行于Y方向的第二个方向有时称为Poly方向。
因此，第一有源区域408(1)上的栅极电极418(1)的部分GP2(1)是晶体 管MP2(1)的栅极，并且第二有源区域410(1)上的栅极电极418(1)的部分 GP1(1)是晶体管MP1(1)的栅极。第一有源区域408(1)的位于栅极电极 418(1)的GP2(1)部分右侧的部分是晶体管MP2(1)的漏极DP2(1)，并且第一 有源区域408(1)的位于栅极电极418(1)的部分GP2(1)左边的部分是晶体管 MP2(1)的源极SP2(1)。注意，有源区域408(1)的部分BP2(1)相对于第二方向延伸经过栅极GP2(1)。该部分BP2(1)用于连接到晶体管MP2(1)的主体。
第二有源区域410(1)的位于栅极GP1(1)右侧的部分是晶体管MP1(1)的 源极SP1(1)，并且第二有源区域410(1)的位于栅极GP1(1)左侧的部分是晶 体管MP1(1)的漏极DP1(1)。注意，有源区域408(1)的部分BP1(1)相对于第 二方向延伸经过栅极GP1(1)。该部分BP1(1)用于连接到晶体管MP1(1)的 主体。
栅极电极420(1)具有在第三有源区域414(1)和第四有源区域416(1)两 者上沿着第二方向(平行于Y轴)延伸的长轴。栅极电极420(1)形成在 Poly层中的第三有源区域414(1)和第四有源区域416(1)上并高于这两者。
因此，第三有源区域414(1)上的栅极电极420(1)的部分是晶体管 MN1(1)的栅极GN1(1)，并且第四有源区域416(1)上的栅极电极420(1)的部 分是晶体管MN1(1)的栅极GN1(1)。第三有源区域414(1)的位于栅极GN1(1) 左侧的部分是晶体管MN1(1)的漏极DN1(1)，并且第三有源区域414(1)的 位于GN1(1)右侧的部分是晶体管MN1(1)的源极SN1(1)。注意，有源区域 414(1)的部分BN1(1)相对于第二方向延伸经过栅极GN2(1)。该部分BN1(1) 用于连接到晶体管MN1(1)的主体。
第四有源区域416(1)的位于栅极GN2(1)左侧的部分是晶体管MN2(1) 的源极SN2(1)，并且第四有源区域416(1)的位于栅极GN2(1)右侧的部分是 晶体管MN2(1)的漏极DN2(1)。注意，有源区域416(1)的部分BN2(1)相对 于第二方向延伸经过栅极GN2(1)。该部分BN2(1)用于连接到晶体管 MN2(1)的主体。
用于源极SP2(1)、漏极DP2(1)、源极SP1(1)、漏极DP1(1)、源极 SN2(1)、漏极DN2(1)、源极SN1(1)、漏极DN1(1)的接触件形成在MD/VD 层中的有源区域408(1)、410(1)、414(1)、416(1)上并高于这些区域。
导体422具有沿着第一方向(平行于X轴)延伸的长轴。导体422被 配置为接收参考电压VDDPST并且对应于图1中的电源参考节点104。导 体422在晶体管MP2(1)的部分BP2(1)之上延伸。MD/VD层中的多个过孔 将导体422连接到部分BP2(1)。因此，部分BP2(1)(以及因此晶体管 MP2(1)的主体)被配置为接收参考电压VDDPST。
导体424(1)具有沿着第二方向(平行于Y轴)延伸的长轴。导体424(1) 连接到导体422，并因此也被配置为接收参考电压VDDPST。导体424(1) 沿着第二方向(平行于Y轴)直接在源极SP2(1)的整个长度上延伸。导体 422、424(1)均设置在金属层M0中。在该实施例中，跨导体424(1)的整个 长度在MD/VD层中提供多个过孔，这些过孔将晶体管MP2(1)的源极SP2(1) 连接到导体424(1)。
导体426沿着第一方向延伸穿过截面BP1(1)。导体426在金属层M0 中。MD/VD层中的多个过孔将导体426连接到部分BP1(1)。以此方式，导 体426连接到晶体管MP1(1)的主体。导体426和部分BP1(1)与导体422和 源SP2(1)电分离。
导体428具有沿着第一方向(平行于X轴)延伸的长轴，并且被配置 为接收输入/输出信号并对应于图1中的节点B。导体426和导体428均位 于金属层M0中。
导体430(1)具有沿着第二方向(平行于Y轴)延伸的长轴。导体430(1) 连接到导体428，并因此也被配置为接收输入/输出信号。导体430(1)沿着 第二方向(平行于Y轴)直接在漏极DP1(1)的整个长度上延伸，并沿着第 二方向直接在漏极DN1(1)的整个长度上延伸。导体430(1)设置在金属层 M0中。在本实施例中，跨漏极DP1(1)的整个长度设置MD/VD层中的多个 过孔，这些过孔将晶体管MP1(1)的漏极DP1(1)连接到导体430(1)，并且跨 DN1(1)的整个长度设置MD/VD层中的多个过孔，这些过孔将晶体管 MN1(1)的漏极DN1(1)连接到导体430(1)。导体430(1)直接连接到导体428。
导体434(1)具有沿着第二方向(平行于Y轴)延伸的长轴。导体434(1) 在晶体管MP2(1)的漏极DP2(1)的整个长度上和晶体管MP1(1)的源极SP1(1) 的整个长度上延伸。导体434(1)设置在金属层M0中。跨漏极DP2(1)的整 个长度设置MD/VD层中的多个过孔，以将漏极DP2(1)连接到导体434(1)。 跨源极SP1(1)的整个长度设置MD/VD层中的多个过孔，以将源极SP1(1) 连接到导体434(1)。导体434(1)直接连接到导体426。以此方式，晶体管 MP2(1)的漏极DP2(1)、晶体管MP1(1)的源极SP1(1)、以及晶体管MP1(1) 的主体连接彼此。然而，导体434(1)与晶体管MP2(1)的主体、源极SP2(1) 和导体422、424(1)电分离。导体426、434(1)和MD/VD层中的过孔提供网 络net0，如图1所示。在一些实施例中，网络net0中的导体通过更高金属 层中的一个或多个导体彼此连接。
导体439位于金属层M0中，并且沿着第一方向在部分BN1(1)之上延 伸。MD/VD层中的多个过孔将导体439连接到部分BN1(1)。以此方式， 导体439提供与晶体管MN1(1)的主体的连接。
导体440具有沿着第一方向(平行于X轴)延伸的长轴。导体440被 配置为接收参考电压VSSPST，并且对应于图1中的电源参考节点106。导 体440位于金属层M0中。导体440在晶体管MN2(1)的BN2(1)部分之上延 伸。MD/VD层中的多个过孔将部分BN2(1)连接到导体440。以此方式，晶 体管MN2(1)的主体被配置为接收参考电压VSSPST。导体439和部分 BN1(1)与导体440和源极SN2(1)电分离。
导体442(1)具有沿着第二方向(平行于Y轴)延伸的长轴。导体442(1) 连接到导体440，并因此也被配置为接收参考电压VSSPST。导体442(1)沿 着第二方向(平行于Y轴)直接在源极SN2(1)的整个长度上延伸。导体442(1)位于金属层M0中。在该实施例中，跨导体442(1)的整个长度提供 MD/VD层中的多个过孔，这些过孔将晶体管MN2(1)的源极SN2(1)连接到 导体442(1)。
导体446(1)具有沿着第二方向(平行于Y轴)延伸的长轴。导体446(1) 连接到导体439并连接到晶体管MN1(1)的主体。导体446(1)沿着第二方向 (平行于Y轴)在漏极DN2(1)的整个长度上延伸，并在晶体管MN1(1)的 漏极DN2(1)和源极SN1(1)的整个长度上延伸。导体446(1)设置在金属层 M0中。在该实施例中，跨导体446(1)的整个长度提供多个过孔，这些过孔 将晶体管MN2(1)的漏极DN2(1)连接到导体446(1)。跨晶体管MN1(1)的源 极SN1(1)的整个长度提供多个过孔。以此方式，晶体管MN1(1)的主体连 接到源极SN1(1)和漏极DN2(1)。然而，导体446(1)与晶体管MN2(1)的主 体、源极SN2(1)和导体440、442(1)电分离。导体439、446(1)和MD/VD 层中的过孔提供网络net1，如图1所示。在一些实施例中，网络net1中的 导体通过更高金属层中的一个或多个导体彼此连接。
电路402A(2)、402A(3)、402A(4)以与电路402A(1)相同的方式布置， 因此本文不再重复对其布置的描述。导体422、426、439和440并行地连 接电路402A(1)、402A(2)、402A(3)、402A(4)。
图4B是根据一些实施例的半导体器件的布局图400B。
布局图400B将半导体器件的各种特征表示为形状。参考所示形状代 表的半导体组件讨论了布局图400B的特征。
布局图400B包括电路402B(1)、电路402B(2)、电路402B(3)和电路 402B(4)。电路402B(1)、电路402B(2)、电路402B(3)和电路402B(4)中的每 一个是图1的半导体器件100中所示的电路的示例。
半导体衬底401在布局图400B中以与图4A和图4D的布局图400A中 相同的方式布置。因此，阱404以与400A中相同的方式设置在布局图 400B中，如图4A和图4D所示。类似地，有源区域408(1)、408(2)、408(3)、 408(4)、410(1)、410(2)、410(3)、410(4)、414(1)、414(2)、414(3)、414(4)、 416(1)、416(2)、416(3)、416(4)在布局图400B中以与图4A和图4D中的布 局图400A相同的方式设置。
此外，以下布置在图4A的电路402B(1)中以与图4B的402A(1)相同的 方式布置：晶体管MP2(1)具有源极SP2(1)、栅极GP2(1)、漏极DP2(1)， 晶体管MP1(1)具有源极SP1(1)、栅极GP1(1)、漏极DP1(1)，晶体管MN2(1) 具有源极SN2(1)、栅极GN2(1)、漏极DN2(1)，晶体管MN1(1)具有源极 SN1(1)、栅极GN1(1)、漏极DN1(1)。为清楚起见没有在图4B中重复电路402B(1)的这些元件编号。
然而，电路402B(2)被布置为电路402B(1)关于Y轴的镜像。因此，晶 体管MP2(2)具有位于栅极GP2(2)右侧的源极SP2(2)和位于栅极GP2(2)左 侧的漏极DP2(2)。晶体管DP1(2)具有设置在栅极GP1(2)左侧的源极SP1(2) 和设置在栅极GP1(2)右侧的漏极DP1(2)。晶体管MN1(2)具有位于栅极 GN1(2)右侧的漏极DN1(2)和位于栅极GN1(2)左侧的源极SN1(2)。晶体管 MN2(1)具有位于栅极GN2(2)左侧的漏极DN2(2)和位于栅极GN2(2)右侧的 源极SN2(2)。
导体424(2)具有沿着第二方向(平行于Y轴)延伸的长轴。导体424(2) 连接到导体422，并因此也被配置为接收参考电压VDDPST。导体424(2) 沿着第二方向(平行于Y轴)直接在源极SP2(2)的整个长度上延伸。导体 422、424(2)均设置在金属层M0中。在该实施例中，跨导体424(2)的整个 长度在MD/VD层中设置多个过孔，这些过孔将晶体管MP2(2)的源极SP2(2) 连接到导体424(2)。MD/VD层中的多个过孔还将导体422连接到部分 BP2(2)。以此方式，晶体管MP2(2)的主体被配置为接收参考电压VDDPST。
导体426在晶体管MP1(2)的部分BP1(2)之上延伸。MD/VD层中的多 个过孔将导体426连接到部分BP1(2)。以此方式，导体426提供与晶体管 MP1(2)的主体的连接。
导体430(2)具有沿着第二方向(平行于Y轴)延伸的长轴。导体430(2) 连接到导体428，并因此也被配置为接收输入/输出信号。导体430(2)沿着 第二方向(平行于Y轴)直接在漏极DP1(2)的整个长度上延伸，并沿着第 二方向直接在漏极DN1(2)的整个长度上延伸。导体430(2)设置在金属层 M0中。在该实施例中，跨漏极DP1(2)的整个长度设置MD/VD层中的多个 过孔，这些过孔将晶体管MP1(2)的漏极DP1(2)连接到导体430(2)，并且跨 漏极DN1(2)的整个长度设置MD/VD层中的多个过孔，这些过孔将晶体管 MN1(2)的漏极DN1(2)连接到导体430(2)。导体430(2)直接连接到导体428。
导体434(2)具有沿着第二方向(平行于Y轴)延伸的长轴。导体434(2) 在晶体管MP2(2)的漏极DP2(2)的整个长度上和晶体管MP1(2)的源极SP1(2) 的整个长度上延伸。导体434(2)设置在金属层M0中。跨漏极DP2(2)的整 个长度设置MD/VD层中的多个过孔，以将漏极DP2(2)连接到导体434(2)。 跨源极SP1(2)的整个长度设置MD/VD层中的多个过孔，以将源极SP1(2) 连接到导体434(2)。导体434(2)直接连接到导体426。以此方式，晶体管 MP2(2)的漏极DP2(2)、晶体管MP1(2)的源极SP1(2)和晶体管MP1(2)的主 体彼此连接。然而，导体434(2)与晶体管MP2(2)的主体、源极SP2(2)和导 体422、424(2)电分离。导体426、434(2)和MD/VD层中的过孔提供网络 net0，如图1所示。在一些实施例中，网络net0中的导体通过更高金属层 中的一个或多个导体彼此连接。
导体439也沿着第一方向在部分BN1(2)之上延伸。MD/VD层中的多 个过孔将导体439连接到部分BN1(2)。以此方式，导体439提供与晶体管 MN1(2)的主体的连接。导体439和部分BN1(2)也与源极SN2(2)和导体440 电分离。
导体440也在晶体管MN2(2)的BN2(2)部分之上延伸。MD/VD层中的 多个过孔将部分BN2(2)连接到导体440。以这种方式，晶体管MN2(2)的主 体被配置为接收参考电压VSSPST。
导体442(2)具有沿着第二方向(平行于Y轴)延伸的长轴。导体442(2) 连接到导体440，并因此也被配置为接收参考电压VSSPST。导体442(2)沿 着第二方向(平行于Y轴)直接在源极SN2(2)的整个长度上延伸。导体 442(2)位于金属层M0中。在该实施例中，跨导体442(2)的整个长度设置 MD/VD层中的多个过孔，这些过孔将晶体管MN2(2)的源极SN2(2)连接到 导体442(2)。
导体446(2)具有沿着第二方向(平行于Y轴)延伸的长轴。导体446(2) 连接到导体439并连接到晶体管MN1(2)的主体。导体446(2)沿着第二方向 (平行于Y轴)直接在漏极DN2(2)的整个长度上延伸，并直接在晶体管MN1(2)的源极SN1(2)的整个长度上延伸。导体446(2)设置在金属层M0中。 在该实施例中，跨导体446(2)的整个长度设置多个过孔，这些过孔将晶体 管MN2(2)的漏极DN2(2)连接到导体446(2)。跨晶体管MN1(2)的源极 SN1(2)的整个长度设置多个过孔。以此方式，晶体管MN1(2)的主体连接到 源极SN1(2)和漏极DN2(2)。然而，导体446(2)与晶体管MN2(2)的主体、 源极SN2(2)和导体440、442(2)电分离。导体439、446(2)和MD/VD层中 的过孔提供网络net1，如图1所示。在一些实施例中，网络net1中的导体 通过更高金属层中的一个或多个导体彼此连接。
电路402B(3)和402B(4)的布置之间的关系与电路402B(1)和402B(2)之 间的关系相同，因此不再重复。导体422、426、439和440并行地连接电 路402B(1)、402B(2)、402B(3)、402B(4)。
图4C是根据一些实施例的半导体器件的布局图400C。
布局图400C将半导体器件的各种特征表示为形状。参考所示形状代 表的半导体组件讨论了布局图400C的特征。
布局图400C包括电路402C(1)、电路402C(2)、电路402C(3)和电路 402C(4)。电路402C(1)、电路402C(2)、电路402C(3)和电路402C(4)中的每 一个是图1的半导体器件100中所示的电路的示例。
参考图4C和图4F，图4F是示出半导体衬底401的另一实施例的布局 图，该另一实施例是图4C中使用的实施例。
不同于如图4A和图4F具有有源区域408(1)、408(2)、408(3)、408(4)， 其中，晶体管MP2(1)、MP2(2)、MP2(3)、MP2(4)中的每一个形成在有源 区域408(1)、408(2)、408(3)、408(4)中的对应一个上，在图4C和图4F中， 晶体管MP2(1)、MP2(2)、MP2(3)、MP2(4)均形成在有源区域490中。有源 区域490设置在阱404中。有源区域490具有相对于第二方向经过栅极 GP2(1)、GP2(2)、GP2(3)、GP2(4)的部分BP2。部分BP2提供与晶体管 MP2(1)、MP2(2)、MP2(3)、MP2(4)的主体的连接。导体422包括相对于第 一方向跨部分BP2的整个长度的多个过孔。以此方式，晶体管MP2(1)、 MP2(2)、MP2(3)、MP2(4)的主体均被配置为接收参考电压VDDPST。
另外，不同于如图4A具有有源区域410(1)、410(2)、410(3)、410(4)， 其中，晶体管MP1(1)、MP1(2)、MP1(3)、MP1(4)中的每一个形成在有源 区域410(1)、410(2)、410(3)、410(4)中的对应一个上。然而，在图4C中， 晶体管MP1(1)、MP1(2)、MP1(3)、MP1(4)均形成在有源区域491中。有源 区域491设置在阱404中。部分BP1提供与晶体管MP1(1)、MP1(2)、 MP1(3)、MP1(4)的主体的连接。导体426包括相对于第一方向跨部分BP1 的整个长度的多个过孔。以此方式，导体426连接到晶体管MP1(1)、 MP1(2)、MP1(3)、MP1(4)的主体。
此外，不同于如图4A具有有源区域414(1)、414(2)、414(3)、414(4)， 其中，晶体管MN1(1)、MN1(2)、MN1(3)、MN1(4)中的每一个形成在有源 区域414(1)、414(2)、414(3)、414(4)中的对应一个上。然而，在图4C中， 晶体管MN1(1)、MN1(2)、MN1(3)、MN1(4)均形成在有源区域492中。
最后，不同于如图4A具有有源区域416(1)、416(2)、416(3)、416(4)， 其中，晶体管MN2(1)、MN2(2)、MN2(3)、MN2(4)中的每一个形成在有源 区域416(1)、416(2)、416(3)、416(4)中的对应一个上。然而，在图4C中， 晶体管MN2(1)、MN2(2)、MN2(3)、MN2(4)均形成在有源区域493中。
关于有源区域490、491，有源区域490、491具有P型导电性。在电 路402C(1)内，电极具有在有源区域490、491两者上沿着第二方向(平行 于Y轴)延伸的长轴，使得有源区域490上的电极的一部分形成晶体管 MP2(1)的栅极GP2(1)，并且有源区域491上的电极的另一部分形成晶体管 MP1(1)的栅极GP1(1)。在电路402C(2)内，电极具有在有源区域490、491两者上沿着第二方向(平行于Y轴)延伸的长轴，使得有源区域490上的 电极的一部分形成晶体管MP2(2)的栅极GP2(2)，并且有源区域491上的电 极的另一部分形成晶体管MP1(2)的栅极GP1(2)。在电路402C(3)内，电极 具有在有源区域490、491两者上沿着第二方向(平行于Y轴)延伸的长 轴，使得有源区域490上的电极的一部分形成晶体管MP2(3)的栅极GP2(3)， 并且有源区域491上的电极的另一部分形成晶体管MP1(3)的栅极GP1(3)。 在电路402C(4)内，电极具有在有源区域490、491两者上沿着第二方向 (平行于Y轴)延伸的长轴，使得有源区域490上的电极的一部分形成晶 体管MP2(4)的栅极GP2(4)，并且有源区域491上的电极的另一部分形成晶 体管MP1(4)的栅极GP1(4)。该示例实施例不包括深N阱区域。
关于有源区域492、493，有源区域492、493具有N型导电性。在电 路402C(1)内，电极具有在有源区域492、493两者上沿着第二方向(平行 于Y轴)延伸的长轴，使得有源区域492上的电极的一部分形成晶体管 MN1(1)的栅极GN1(1)，并且有源区域493上的电极的另一部分形成晶体管 MN2(1)的栅极GN2(1)。在电路402C(2)内，电极具有在有源区域492、493两者上沿着第二方向(平行于Y轴)延伸的长轴，使得有源区域492上的 电极的一部分形成晶体管MN1(2)的栅极GN1(2)，并且有源区域493上的 电极的另一部分形成晶体管MN2(2)的栅极GN2(2)。在电路402C(3)内，电 极具有在有源区域492、493两者上沿着第二方向(平行于Y轴)延伸的长 轴，使得有源区域492上的电极的一部分形成晶体管MN1(3)的栅极GN1(3)， 并且有源区域493上的电极的另一部分形成晶体管MN2(3)的栅极GN2(3)。 在电路402C(4)内，电极具有在有源区域492、493两者上沿着第二方向 (平行于Y轴)延伸的长轴，使得有源区域492上的电极的一部分形成晶 体管MN1(4)的栅极GN1(4)，并且有源区域493上的电极的另一部分形成 晶体管MN2(4)的栅极GN2(4)。
区域490的与栅极GP2(1)相邻并直接位于其左侧的部分是晶体管 MP2(1)的源极SP2(1)。区域490的与栅极GP2(1)相邻并直接位于其右侧以 及与栅极GP2(2)相邻并直接位于其左侧的部分是晶体管MP2(1)和晶体管 MP2(2)两者的漏极DP2(1)(2)。区域490的与栅极GP2(2)相邻并直接位于其 右侧以及与栅极GP2(3)相邻并直接位于其左侧的部分是晶体管MP2(2)和晶 体管MP2(3)两者的源极SP2(2)(3)。区域490的与栅极GP2(3)相邻并直接 位于其右侧以及与栅极GP2(4)相邻并直接位于其左侧的部分是晶体管 MP2(3)和晶体管MP2(4)两者的漏极DP2(3)(4)。区域490的与栅极GP2(4) 相邻并直接位于其右侧的部分是晶体管MP2(4)的源极SP2(4)。
区域491的与栅极GP1(1)相邻并直接位于其左侧的部分是晶体管 MP1(1)的漏极DP1(1)。区域491的与栅极GP1(1)相邻并直接位于其右侧以 及与栅极GP1(2)相邻并直接位于其左侧的部分是晶体管MP1(1)和晶体管 MP1(2)两者的源极SP1(1)(2)。区域491的与栅极GP1(2)相邻并直接位于其 右侧以及与栅极GP1(3)相邻并直接位于其左侧的部分是晶体管MP1(2)和晶 体管MP1(3)两者的漏极DP1(2)(3)。区域491的与栅极GP1(3)相邻并直接 位于其右侧以及与栅极GP1(4)相邻并直接位于其左侧的部分是晶体管 MP1(3)和晶体管MP1(4)两者的源极SP1(3)(4)。区域491的与栅极GP1(4) 相邻并直接位于其右侧的部分是晶体管MP1(4)的漏极DP1(4)。
区域492的与栅极GN1(1)相邻并直接位于其左侧的部分是晶体管 MN1(1)的漏极DN1(1)。区域492的与栅极GN1(1)相邻并直接位于其右侧 以及与栅极GN1(2)相邻并直接位于其左侧的部分是晶体管MN1(1)和晶体 管MN1(2)两者的源极SN1(1)(2)。区域492的与栅极GN1(2)相邻并直接位 于其右侧以及与栅极GN1(3)相邻并直接位于其左侧的部分是晶体管MN1(2) 和晶体管MN1(3)两者的漏极DN1(2)(3)。区域492的与栅极GN1(3)相邻并 直接位于其右侧以及与栅极GN1(4)相邻并直接位于其左侧的部分是晶体管 MN1(3)和晶体管MN1(4)两者的源极SN1(3)(4)。区域492的与栅极GN1(4) 相邻并直接位于其右侧的部分是晶体管MN1(4)的漏极DN1(4)。
区域493的与栅极GN2(1)相邻并直接位于其左侧的部分是晶体管 MN2(1)的源极SN2(1)。区域493的与栅极GN2(1)相邻并直接位于其右侧 以及与栅极GN2(2)相邻且直接与其左侧的部分是晶体管MN2(1)和晶体管 MN2(2)两者的漏极DN2(1)(2)。区域493的与栅极GN2(2)相邻并直接位于 其右侧以及与栅极GN2(3)相邻并直接位于其左侧的部分是晶体管MN2(2) 和晶体管MN2(3)两者的源极SN2(2)(3)。区域493的与栅极GN2(3)相邻并 直接位于其右侧以及与栅极GN2(4)相邻并直接位于其左侧的部分是晶体管 MN2(3)和晶体管MN2(4)两者的漏极DN2(3)(4)。区域493的与栅极GN2(4) 相邻且直接位于其右侧的部分是晶体管MN2(4)的源极SN2(4)。
导体494A设置在金属层M0中，导体494A跨源极SP2(1)的长度延伸。 MD/VD层中的多个过孔将导体494A连接到源极SP2(1)。导体494A直接 连接到导体422。以此方式，源极SP2(1)被配置为接收参考电压VDDPST。
导体494B设置在金属层M0中，导体494B跨漏极DP2(1)(2)和源极 SP1(1)(2)的长度延伸。MD/VD层中的多个过孔将导体494B连接到漏极 DP2(1)(2)，并且MD/VD层中的多个过孔将导体494B连接到源极SP1(1)(2)。 以此方式，导体494B将漏极DP2(1)(2)连接到源极SP1(1)(2)。
导体494C设置在金属层M0中，导体494C跨源极SP2(2)(3)的长度延 伸。MD/VD层中的多个过孔将导体494C连接到源极SP2(2)(3)。导体494C 直接连接到导体422。以此方式，源极SP2(2)(3)被配置为接收参考电压 VDDPST。
导体494D设置在金属层M0中，导体494D跨漏极DP2(2)(3)和漏极 DN1(2)(3)两者的长度延伸。MD/VD层中的多个过孔将导体494D连接到漏 极DP2(2)(3)，并且MD/VD层中的多个过孔将导体494D连接到漏极 DN1(2)(3)。导体494D连接到导体428。以此方式，漏极DP2(2)(3)和漏极 DN1(2)(3)被配置为接收输入/输出信号。
导体494E设置在金属层M0中，导体494E跨漏极DP2(3)(4)的长度并 跨源极SP1(3)(4)的长度延伸。MD/VD层中的多个过孔将导体494E连接到 漏极DP2(3)(4)，并且MD/VD层中的多个过孔将导体494E连接到源极 SP1(3)(4)。以此方式，导体494E将漏极DP2(3)(4)连接到源极SP1(3)(4)。 导体426、494B、494E和MD/VD层中的过孔提供网络net0，如图1所示。 在一些实施例中，网络net0中的导体通过更高金属层中的一个或多个导体 彼此连接。
导体494F设置在金属层M0中，导体494F跨源极SP2(4)的长度延伸。 MD/VD层中的多个过孔将导体494F连接到源极SP2(4)。导体494F直接连 接到导体422。以此方式，源极SP2(4)被配置为接收参考电压VDDPST。
导体494G设置在金属层M0中，导体494G跨漏极DP1(1)和漏极 DN1(1)两者的长度延伸。MD/VD层中的多个过孔将导体494G连接到漏极 DP1(1)，并且MD/VD层中的多个过孔将导体494G连接到漏极DN1(1)。 以此方式，导体494G将漏极DP1(1)连接到漏极DN1(1)。
导体494H设置在金属层M0中，导体494H跨源极SN2(1)的长度延伸。 MD/VD层中的多个过孔将导体494H连接到源极SN2(1)。导体494H直接 连接到导体440。以此方式，源极SN2(1)被配置为接收参考电压VSSPST。
导体494I设置在金属层M0中，导体494I跨漏极DN2(1)(2)和源极 SN1(1)(2)的长度延伸。MD/VD层中的多个过孔将导体494I连接到漏极DN2(1)(2)，并且MD/VD层中的多个过孔将导体494I连接到源极SN1(1)(2)。 以此方式，导体494I将漏极DN2(1)(2)和源极SN1(1)(2)彼此连接。
导体494J设置在金属层M0中，导体494J跨源极SN2(2)(3)的长度延 伸。MD/VD层中的多个过孔将导体494J连接到源极SN2(2)(3)。导体494J 直接连接到导体440。以此方式，源极SN2(2)(3)被配置为接收参考电压 VSSPST。
导体494K设置在金属层M0中，导体494K跨漏极DN2(3)(4)和源极 SN1(3)(4)的长度延伸。MD/VD层中的多个过孔将导体494K连接到漏极 DN2(3)(4)，并且MD/VD层中的多个过孔将导体494K连接到源极 SN1(3)(4)。以此方式，导体494K将漏极DN2(3)(4)和源极SN1(3)(4)彼此连 接。导体439、494I、494K和MD/VD层中的过孔提供网络net1，如图1所 示。在一些实施例中，网络net1中的导体通过更高金属层中的一个或多个 导体彼此连接。
导体494L设置在金属层M0中，导体494L跨漏极DP1(4)和漏极DN1(4) 两者的长度延伸。MD/VD层中的多个过孔将导体494L连接到漏极DP1(4)， 并且MD/VD层中的多个过孔将导体494L连接到漏极DN1(4)。以此方式， 导体494G将漏极DP1(1)连接到漏极DN1(4)。
导体422、源极SP2(1)、SP2(4)、SP2(2)(3)与导体426和部分BP1电分 离。导体440、源极SN2(1)、SN2(4)、SN2(2)(3)与导体426和部分BN1电 分离。这提供了晶体管BP1、BP2和晶体管BN2、BN1之间的隔离，从而 提高了晶体管BP1、BN1的击穿电压。
图4E示出了图4A、图4B和图4D中所示的衬底401，其中PO层形 成在衬底401上。
相应地，阱404以与400A中相同的方式设置在衬底401中，如图4A、 图4B和图4D所示。类似地，有源区域408(1)、408(2)、408(3)、408(4)、 410(1)、410(2)、410(3)、410(4)、414(1)、414(2)、414(3)、414(4)、416(1)、 416(2)、416(3)、416(4)以与图4A、图4B和图4D中的布局图400A相同的 方式设置。如图所示，PO层的部分VP沿着第二方向(平行于Y轴)延伸，并形成PMOS晶体管和NMOS晶体管的栅极，如上文关于图4A、图4B所 述。PO层中的部分HP沿着第一方向(平行于X轴)延伸并连接部分VP。
图4G示出了图4C和图4F中所示的衬底401，其中PO层形成在衬底 401上。
相应地，阱404以与400A中相同的方式设置在衬底401中，如图4C 和图4F所示。类似地，有源区域490、491、492、493以与图4C和图4F 中的布局图400A相同的方式设置。如图所示，PO层的部分VP沿着第二 方向(平行于Y轴)延伸，并形成PMOS晶体管和NMOS晶体管的栅极， 如上文关于图4C所述。PO层中的部分HP沿着第一方向(平行于X轴) 延伸并且连接部分VP。
图4H是PMOS晶体管P’沿着图4A中的截面线4H的截面图。
PMOS晶体管P’提供了图4A、图4B和图4C中的PMOS晶体管MP2、 MP1的配置的一个实施例。如图所示，PMOS晶体管P’形成在半导体衬底 401中。在至少一个实施例中，半导体衬底401由硅、硅锗(SiGe)、砷 化镓、或其他合适的半导体材料形成。
绝缘层形成在半导体衬底401的顶部以相对于第三方向(平行于Z轴) 限定绝缘层I。在一些实施例中，绝缘层包括氧化硅，例如，二氧化硅 (SiO2)。OD区域ODP’位于绝缘层I上。OD区域ODP’包括重掺杂P区 域495、轻掺杂N区域496和重掺杂P区域497。重掺杂P区域495用于形 成漏极/漏极区域。轻掺杂N区域496位于重掺杂P区域495、497之间。
在一些实施例中，OD区域ODP’包括外延生长的硅(epi Si)、碳化硅、 或硅锗。在一些情况下，与栅极结构相关联的IC器件的OD区域ODP’在 外延工艺期间被原位掺杂或未被掺杂。在一些情况下，当OD区域ODP’在 外延工艺期间未被掺杂时，OD区域ODP’在随后的工艺期间被掺杂。
过孔V位于MD/VD层中的重掺杂P区域495、497上。MD/VD层相 对于平行于Z轴的第三方向位于半导体衬底401之上。栅极G位于Poly层 中的轻掺杂N区域496上。导体C位于金属层M0中，其相对于第三方向 在MD/VD层正上方。过孔V将导体C连接到它们各自的OD区域ODP’的 部分。
图4I是与PMOS晶体管P’的体连接沿着图4A中的截面线4I的截面 图。
如图所示，相对于第二方向(平行于Y轴)与轻掺杂N区域496相邻， OD区域ODP’包括重掺杂N区域BP。重掺杂N区域BP相对于第三方向 (平行于Z轴)位于绝缘层I上并高于绝缘层I。重掺杂N区域BP被配置 为提供与晶体管P’的体连接。MD/VD层中的过孔V位于晶体管P’的Poly 硅层中的栅极G附近的重掺杂区域BP上。重掺杂区域BP上的过孔V将重 掺杂区域BP连接到金属层MD/VD中的导体C。导体C和相应的过孔V限 定晶体管MP1的体连接，并连接到晶体管MP1的源极。晶体管MP2的体 连接被类似地配置，不同之处为晶体管MP2的体连接中的导体C连接到 VDDPST。
图4J是NMOS晶体管N’沿着图4A中的截面线4J的截面图。
NMOS晶体管N’提供了图4A、图4B和图4C中的PMOS晶体管MN2、 MN1的配置的一个实施例。如图所示，NMOS晶体管N’形成在半导体衬 底401中。
OD区域ODN’位于绝缘层I上。OD区域ODN’包括重掺杂N区域495’、 轻掺杂P区域496’和重掺杂N区域497’。重掺杂N区域495’用于形成漏极 /源极区域。轻掺杂P区域496’位于重掺杂N区域495’、497’之间。重掺杂 N区域495’、轻掺杂P区域496’和重掺杂N区域497’形成在N阱NW中。
在一些实施例中，OD区域ODN’包括外延生长的硅(epi Si)、碳化 硅、或硅锗。在一些情况下，与栅极结构相关联的IC器件的OD区域ODN’ 在外延工艺期间被原位掺杂或未被掺杂。在一些情况下，当OD区域ODN’ 在外延工艺期间未被掺杂时，OD区域ODN’在随后的工艺期间被掺杂。 OD区域ODN’也形成在N阱NW中。
过孔V位于MD/VD层中的重掺杂N区域495’、497’上。MD/VD层相 对于平行于Z轴的第三方向位于半导体衬底401之上。栅极G位于Poly层 中的轻掺杂P区域496’上。导体C位于金属层M0中，其相对于第三方向 在MD/VD层正上方。过孔V将导体C连接到它们各自的OD区域ODN’ 的部分。
图4K是与NMOS晶体管N’的体连接沿着图4A中的截面线4K的截面 图。
如图所示，相对于第二方向(平行于Y轴)与轻掺杂P区域496’相邻， OD区域ODN’包括重掺杂N区域BN。重掺杂N区域BN相对于第三方向 (平行于Z轴)位于绝缘层I上并高于绝缘层I。重掺杂N区域BN被配置 为提供与晶体管N’的体连接。MD/VD层中的过孔V位于晶体管N’的Poly 层中的栅极G旁边的重掺杂区域BP上。重掺杂区域BP上的过孔V将重掺 杂区域BP连接到金属层MD/VD中的导体C。导体C和相应的过孔V限定 晶体管MN1的体连接，并连接到晶体管MN1的源极。晶体管MN2的体连 接被类似地配置，不同之处为晶体管MN2的体连接中的导体C连接到 VSSPST，。
图5A是根据一些实施例的半导体器件的布局图500A。
布局图500A将半导体器件的各种特征表示为形状。参考所示形状代 表的半导体组件讨论了布局图500A的特征。
布局图500A包括电路502A(1)、电路502A(2)、电路502A(3)和电路 502A(4)。电路502A(1)、电路502A(2)、电路502A(3)和电路502A(4)中的 每一个是图1的半导体器件100中所示的电路的示例。应注意，电路 502A(1)的组件被详细讨论，并且应假设电路502A(2)、电路502A(3)和电 路502A(4)具有相似的组件和布置。此外，图1中的二极管D1、D2未在图 5A中未示出。
布局图500A包括半导体衬底501。半导体衬底501是绝缘体上硅型半 导体衬底。半导体衬底501限定第一阱区域504。第一阱区域504是N阱 区域。第一阱区域504具有沿着第一方向(在本实施例中为平行于X轴的 第一水平方向)延伸的长轴。在第一阱区域504内是一行有源区域508(1)、 508(2)、508(3)、508(4)(统称为有源区域508)和有源区域510(1)、510(2)、 510(3)、510(4)(统称为有源区域510)。有源区域508和510在行中交替。 因此，有源区域从左到右的顺序是508(1)、510(1)、508(2)、510(2)、 508(3)、510(3)、508(4)、510(4)。有源区域508、510中的每一个都具有P 型导电性。有源区域508(1)、508(2)、508(3)、508(4)和有源区域510(1)、 510(2)、510(3)、510(4)有时被称为OD区域。有源区域508(1)、508(2)、508(3)、508(4)和有源区域510(1)、510(2)、510(3)、510(4)具有P型导电性。 有源区域508(1)、508(2)、508(3)、508(4)用于在电路502A(1)、电路 502A(2)、电路502A(3)和电路502A(4)中形成与图1中的PMOS晶体管MP2 相对应的PMOS晶体管，如下面进一步详细解释的。更具体地，有源区域 508(1)、508(2)、508(3)、508(4)相对于第一方向(平行于X轴)彼此分开， 并且相对于第二方向对齐，其中第二方向垂直于第一方向。因此，电路 502A(1)、电路502A(2)、电路502A(3)和电路502A(4)中的与图1中的 PMOS晶体管MP1相对应的PMOS晶体管由有源区域508(1)、508(2)、 508(3)、508(4)提供。
在第一阱区域504内是有源区域510(1)、510(2)、510(3)、510(4)，它 们相对于第一方向与有源区域508(1)、508(2)、508(3)、508(4)交错。有源 区域510(1)、510(2)、510(3)、510(4)相对于第二方向与有源区域508(1)、 508(2)、508(3)、508(4)稍微偏移，使得有源区域508(1)、508(2)、508(3)、 508(4)的大部分区域和有源区域510(1)、510(2)、510(3)、510(4)的大部分 区域相对于第二方向对齐。在电路502A(1)、电路502A(2)、电路502A(3)和电路502A(4)中提供与图1中的PMOS晶体管MP2相对应的PMOS晶体 管，如下面进一步详细解释的。有源区域508(1)、508(2)、508(3)、508(4)、 510(1)、510(2)、510(3)、510(4)中的每一个相对于第二方向对齐意味着每 个有源区域相对于第二方向(平行于Y轴)至少部分地占用相同的位置。
布局图500A包括一行有源区域512(1)、512(2)、512(3)、512(4)(统称 为有源区域512)和有源区域514(1)、514(2)、514(3)、514(4)(统称为有 源区域514)。有源区域512和514在行中交替。因此，有源区域从左到右 的顺序是512(1)、514(1)、512(2)、514(2)、512(3)、514(3)、512(4)、 514(4)。有源区域512、514中的每一个都具有N型导电性。有源区域512(1)、512(2)、512(3)、512(4)和有源区域514(1)、514(2)、514(3)、514(4) 有时被称为OD区域。有源区域512(1)、512(2)、512(3)、512(4)和有源区 域514(1)、514(2)、514(3)、514(4)具有N型导电性。有源区域512(1)、 512(2)、512(3)、512(4)用于在电路502A(1)、电路502A(2)、电路502A(3) 和电路502A(4)中形成与图1中的NMOS晶体管MN1相对应的NMOS晶体管，如下面进一步详细解释的。更具体地，有源区域512(1)、512(2)、 512(3)、512(4)相对于第一方向(平行于X轴)彼此分开，并且相对于第二 方向对齐，其中第二方向垂直于第一方向。因此，电路502A(1)、电路 502A(2)、电路502A(3)和电路502A(4)中的与图1中的NMOS晶体管MN2 相对应的NMOS晶体管由有源区域512(1)、512(2)、512(3)、512(4)提供。
有源区域514(1)、514(2)、514(3)、514(4)相对于第一方向与有源区域 512(1)、512(2)、512(3)、512(4)交错。有源区域514(1)、514(2)、514(3)、 514(4)相对于第二方向与有源区域512(1)、512(2)、512(3)、512(4)稍微偏 移，使得有源区域512(1)、512(2)、512(3)、512(4)的大部分区域和有源区 域514(1)、514(2)、514(3)、514(4)的大部分区域相对于第二方向对齐。在 电路502A(1)、电路502A(2)、电路502A(3)和电路502A(4)提供与图1中的 NMOS晶体管MN2相对应的NMOS晶体管，如下面进一步详细解释的。 有源区域512(1)、512(2)、512(3)、512(4)、514(1)、514(2)、514(3)、514(4) 中的每一个相对于第二方向对齐意味着每个有源区域相对于第二方向(平 行于Y轴)至少部分地占用相同的位置。
现在提供对电路502A(1)的详细解释。应注意，电路502A(2)、 502A(3)、502A(4)各自具有与电路502A(1)的布置类似的布置。因此为了简 洁起见，省略对电路502A(2)、502A(3)、502A(4)的解释。关于电路 502(A)(1)，电路502A(1)包括对应于图1中的晶体管MP2的晶体管MP2(1)、 对应于图1中的晶体管MP1的晶体管MP1(1)、对应于图1中的晶体管MN2 的晶体管MN2(1)、以及对应于图1中的晶体管MN1的晶体管MN1(1)。
栅极电极具有在有源区域508(1)上沿着第二方向(平行于Y轴)延伸 的长轴，以形成晶体管MP1(1)的栅极GP1(1)。栅极电极具有在有源区域 510(1)上沿着第二方向(平行于Y轴)延伸的长轴，以形成晶体管MP2(1) 的栅极GP2(1)。栅极GP1(1)和栅极GP2(2)相对于第二方向对齐并且相对于 第一方向分开。
有源区域508(1)的位于栅极GP1(1)左侧的部分是晶体管MP1(1)的漏极 DP1(1)，并且有源区域510(1)的位于栅极GP1(1)右侧的部分是晶体管 MP1(1)的源极SP1(1)。注意，有源区域508(1)的部分BP1(1)相对于第二方 向延伸经过栅极GP1(1)并在其上方。该部分BP1(1)用于连接到晶体管 MP1(1)的主体。
有源区域510(1)的位于栅极GP2(1)右侧的部分是晶体管MP2(1)的源极 SP2(1)，并且有源区域510(1)的位于栅极GP2(1)左侧的部分是晶体管 MP2(1)的漏极DP2(1)。注意，有源区域510(1)的部分BP2(1)相对于第二方 向延伸经过栅极GP2(1)并在其下方。该部分BP2(1)用于连接到晶体管 MP2(1)的主体。
栅极电极具有在有源区域512(1)上沿着第二方向(平行于Y轴)延伸 的长轴，以形成晶体管MN1(1)的栅极GN1(1)。栅极电极具有在有源区域 514(1)上沿着第二方向(平行于Y轴)延伸的长轴，以形成晶体管MN2(1) 的栅极GN2(1)。栅极GN1(1)和栅极GN2(2)相对于第二方向对齐并且相对 于第一方向分开。注意，有源区域512(1)的部分BN1(1)相对于第二方向延 伸经过栅极GN1(1)并在其下方。该部分BN1(1)用于连接到晶体管MN1(1) 的主体。此外注意，有源区域514(1)的部分BN2(1)相对于第二方向延伸经 过栅极GN2(1)并在其上方。该部分BN2(1)用于连接到晶体管MN2(1)的主 体。
有源区域512(1)的位于栅极GN1(1)左侧的部分是晶体管MN1(1)的漏 极DN1(1)，并且有源区域514(1)的位于栅极GN1(1)右侧的部分是晶体管 MN1(1)的源极SN1(1)。注意，有源区域512(1)的部分BN1(1)相对于第二 方向延伸经过栅极GN1(1)并在其上方。该部分BN1(1)用于连接到晶体管 MN1(1)的主体。
有源区域514(1)的位于栅极GN2(1)右侧的部分是晶体管MN2(1)的源 极SN2(1)，并且有源区域514(1)的位于栅极GN2(1)左侧的部分是晶体管 MN2(1)的漏极DN2(1)。注意，有源区域514(1)的部分BN2(1)相对于第二 方向延伸经过栅极GN2(1)并在其下方。该部分BN2(1)用于连接到晶体管 MN2(1)的主体。
用于源极SP2(1)、漏极DP2(1)、源极SP1(1)、漏极DP1(1)、源极 SN2(1)、漏极DN2(1)、源极SN1(1)、漏极DN1(1)的接触件形成在MD/VD 层中的有源区域508(1)、510(1)、514(1)、516(1)上并高于这些区域。
导体522(1)具有沿着第一方向(平行于X轴)延伸的长轴。导体522(1) 被配置为接收参考电压VDDPST，并且对应于图1中的电源参考节点104。 导体522(1)在晶体管MP2(1)的部分BP2(1)之上延伸。MD/VD层中的多个 过孔将导体522(1)连接到部分BP2(1)。因此，部分BP2(1)(以及因此晶体 管MP2(1)的主体)被配置为接收参考电压VDDPST。
导体524(1)具有沿着第二方向(平行于Y轴)延伸的长轴。导体524(1) 连接到导体522(1)，并因此也被配置为接收参考电压VDDPST。导体524(1) 沿着第二方向(平行于Y轴)直接在源极SP2(1)的整个长度上延伸。导体 522(1)、524(1)均设置在金属层M0中。在该实施例中，跨导体524(1)的整 个长度在MD/VD层中设置多个过孔，这些过孔将晶体管MP2(1)的源极 SP2(1)连接到导体524(1)。以此方式，源极SP2(1)和晶体管MP2(2)的主体 (通过部分BP2(1))被配置为接收参考电压VDDPST。
导体526沿着第一方向延伸穿过截面BP1(1)。导体526在金属层M0 中。MD/VD层中的多个过孔将导体526连接到部分BP1(1)。以此方式，导 体526连接到晶体管MP1(1)的主体。
导体527(1)沿着第二方向延伸跨过源极SP1(1)的整个长度。导体527(1) 在金属层M0中并直接连接到导体526。MD/VD层中的多个过孔将导体 527(1)连接到晶体管MP1(1)的源极SP1(1)。
导体528具有沿着第一方向(平行于X轴)延伸的长轴，并且被配置 为接收输入/输出信号并对应于图1中的节点B。导体526和导体528均位 于金属层M0中。
导体529(1)沿着第二方向延伸跨过漏极DP2(1)的整个长度。导体529(1) 在金属层M0中并且直接连接到导体529(1)。MD/VD层中的多个过孔将导 体529(1)连接到晶体管MP2(1)的漏极DP2(2)。因此，导体526、527(1)、 529(1)连接晶体管MP1(1)的主体(通过部分BP1(1))、晶体管MP1(1)的源 极SP1(1)、以及晶体管MP2(2)的漏极DP2(2)。在该实施例中，导体526、 527(1)、529(1)和MD/VD层中的过孔提供网络net0，如图1所示。在其他 实施例中，网络net0中的导体可以设置在相互连接的更高金属层中。
导体530(1)具有沿着第二方向(平行于Y轴)延伸的长轴。导体530(1) 连接到导体528，并因此也被配置为接收输入/输出信号。导体530(1)沿着 第二方向(平行于Y轴)直接在漏极DP1(1)的整个长度上延伸，并沿着第 二方向直接在漏极DN1(1)的整个长度上延伸。导体530(1)设置在金属层 M0中。在该实施例中，跨漏极DP1(1)的整个长度设置MD/VD层中的多个 过孔，这些过孔将晶体管MP1(1)的漏极DP1(1)连接到导体530(1)，并且跨 DN1(1)的整个长度设置MD/VD层中的多个过孔，这些过孔将晶体管 MN1(1)的漏极DN1(1)连接到导体530(1)。
导体534(1)具有沿着第二方向(平行于Y轴)延伸的长轴并设置在金 属层M0中。导体534(1)在晶体管MP2(1)的漏极DP2(1)的整个长度上延伸 并且在晶体管MN1(1)的漏极DN1(1)的整个长度上延伸。导体534(1)连接 到导体528，并因此被配置为接收输入/输出信号。以此方式，漏极DP2(1) 和漏极DN1(1)均被配置为接收沿着导体528传播的输入/输出信号。
导体536沿着第一方向延伸穿过截面BN1(1)。导体536在金属层M0 中。MD/VD层中的多个过孔将导体536连接到部分BN1(1)。以此方式， 导体536连接到晶体管MN1(1)的主体。
导体537(1)沿着第二方向跨源极SN1(1)的整个长度延伸。导体537(1) 在金属层M0中并直接连接到导体536。MD/VD层中的多个过孔将导体 537(1)连接到晶体管MN1(1)的源极SN1(1)。因此，导体536、537(1)、 539(1)连接晶体管MN1(1)的主体(通过部分BN1(1))、晶体管MN1(1)的 源极SN1(1)、以及晶体管MN2(2)的漏极DN2(2)。
导体539(1)沿着第二方向跨漏极DN2(1)的整个长度延伸。导体539(1) 在金属层M0中并直接连接到导体536。MD/VD层中的多个过孔将导体 539(1)连接到晶体管MN2(1)的漏极DN2(1)。在该实施例中，导体536、 537(1)、539(1)和MD/VD层中的过孔提供网络net1，如图1所示。在其他 实施例中，网络net1中的导体可以设置在相互连接的更高金属层中。
导体540(1)具有沿着第一方向(平行于X轴)延伸的长轴。导体540(1) 被配置为接收参考电压VSSPST并且对应于图1中的电源参考节点106。 导体540(1)在晶体管MN2(1)的部分BN2(1)之上延伸。MD/VD层中的多个 过孔将导体540(1)连接到部分BN2(1)。因此，部分BN2(1)(以及因此晶体 管MN2(1)的主体)被配置为接收参考电压VSSPST。
导体542(1)具有沿着第二方向(平行于Y轴)延伸的长轴。导体542(1) 连接到导体540(1)，并因此也被配置为接收参考电压VSSPST。导体542(1) 沿着第二方向(平行于Y轴)直接在源极SN2(1)的整个长度上延伸。导体 540(1)、542(1)均设置在金属层M0中。在该实施例中，跨导体542(1)的整 个长度在MD/VD层中设置多个过孔，这些过孔将晶体管MN2(1)的源极 SN2(1)连接到导体542(1)。以此方式，源极SN2(1)和晶体管MN2(2)的主体 (通过部分BN2(1))被配置为接收参考电压VSSPST。
电路502A(2)、502A(3)、502A(4)以与电路502A(1)相同的方式布置， 因此本文不再重复对其布置的描述。
图5B是根据一些实施例的半导体器件的布局图500B。
布局图500B将半导体器件的各种特征表示为形状。参考所示形状代 表的半导体组件讨论了布局图500B的特征。
布局图500B包括电路502B(1)、电路502B(2)、电路502B(3)和电路 502B(4)。电路502B(1)、电路502B(2)、电路502B(3)和电路502B(4)中的每 一个是图1的半导体器件100中所示的电路的示例。
不同于如图5A具有有源区域508(1)、508(2)、508(3)、508(4)、510(1)、 510(2)、510(3)、510(4)，其中，晶体管MP2(1)、MP2(2)、MP2(3)、 MP2(4)、MP1(1)、MP1(2)、MP1(3)、MP1(4)中的每一个形成在有源区域 508(1)、508(2)、508(3)、508(4)、510(1)、510(2)、510(3)、510(4)中的对应 一个上。然而，在图5B中，晶体管MP1(1)、MP1(2)、MP1(3)、MP1(4) (统称为或总体称为(一个或多个)晶体管MP1)和晶体管MP2(1)、 MP2(2)、MP2(3)、MP2(4)(统称为或总体称为(一个或多个)晶体管 MP2)均形成在有源区域590中。为方便起见，栅极GP1(1)、GP1(2)、 GP1(3)、GP1(4)统称为或总体称为(一个或多个)栅极GP1，并且栅极 GP2(1)、GP2(2)、GP2(3)、GP2(4)统称为或总体称为(一个或多个)栅极 GP2。
此外，不同于如图5A具有有源区域514(1)、514(2)、514(3)、514(4)、 516(1)、516(2)、516(3)、516(4)，其中，晶体管MN1(1)、MN1(2)、MN1(3)、MN1(4)、MN2(1)、MN2(2)、MN2(3)、MN2(4)中的每一个形成 在有源区域514(1)、514(2)、514(3)、514(4)、516(1)、516(2)、516(3)、 516(4)中的对应一个上。然而，在图5B中，晶体管MN1(1)、MN1(2)、 MN1(3)、MN1(4)(统称为或总体称为(一个或多个)晶体管MN1)和晶 体管MN2(1)、MN2(2)、MN2(3)、MN2(4)(统称为或总体称为(一个或多 个)晶体管MN2)均形成在有源区域592中。为方便起见，栅极GN1(1)、 GN1(2)、GN1(3)、GN1(4)统称为或总体称为(一个或多个)栅极GN1， 并且栅极GN2(1)、GN2(2)、GN2(3)、GN2(4)统称为或总体称为(一个或 多个)栅极GN2。
OD区域590中晶体管从左到右的顺序如下：晶体管MP1(1)、MP2(1)、 MP2(2)、MP1(2)、MP1(3)、MP2(3)、MP2(4)、MP1(4)。对于漏极和源极， 晶体管MP1(1)、MP2(1)、MP2(2)、MP1(2)、MP1(3)、MP2(3)、MP2(4)、 MP1(4)中的每一个是与它直接相邻的晶体管MP1(1)、MP2(1)、MP2(2)、 MP1(2)、MP1(3)、MP2(3)、MP2(4)、MP1(4)的镜像(相对于平行于Y轴 的第二方向)。此外，相对于第一方向彼此直接相邻的晶体管的漏极/源极 被收缩成单个漏极/源极区域。当晶体管MP1与晶体管MP2相邻时，共享 的漏极/源极区域是晶体管MP1的源极和晶体管MP2的漏极。这些类型的 区域中的每一个称为漏极/源极DSP。例如，OD区域590的位于栅极GP1(1) 右侧并且位于栅极GP2(1)左侧的部分是漏极/源极DSP之一。
导体591A各自具有沿着第二方向(平行于Y轴)延伸的长轴，并且 各自连接到导体540。每个导体591A位于金属层M0中并且跨漏极/源极 DSP的长度延伸。对于每个导体591A，多个过孔位于MD/VD层中，该 MD/VD层将每个相应的导体591A与其相应的漏极/源极区域DSP连接。 导体526、591A和MD/VD层中的过孔提供网络net0，如图1所示。在一 些实施例中，网络net0中的导体通过更高金属层中的一个或多个导体彼此 连接。
当晶体管MP2与另一晶体管MP2相邻时，共享的漏极/源极区域是一 个晶体管MP2的漏极和另一晶体管MP2的漏极。这些类型的区域中的每 一个被称为漏极/源极DDP。例如，OD区域590的位于栅极GP2(1)右侧并 且位于栅极GP2(2)左侧的部分是漏极/源极区域DDP之一。
导体591B各自具有沿着第二方向(平行于Y轴)延伸的长轴。每个 导体591B位于金属层M0中并且跨漏极/源极区域DDP的长度延伸。对于 每个导体591B，多个过孔位于MD/VD层中，该MD/VD层将每个相应的 导体591B与其相应的漏极/源极区域DDP连接。
此外，当晶体管MP2与另一晶体管MP2相邻时，区域590的部分BP2 相对于第二方向延伸经过两个晶体管MP2的栅极GPS并在其下方。在该 示例中，部分BP2被设置为经过栅极GP2(1)、GP2(2)并在其下方，并且部 分BP2被设置为经过栅极GP2(3)、GP2(4)并在其下方。部分BP2用于连接 到相邻晶体管MP2的主体。对于每个部分BP2，导体591C位于金属层M0中，其具有沿着第一方向(平行于X轴)延伸的长轴。对于每个部分BP2， 导体591C相对于第一方向(平行于X轴)跨部分BP2的整个长度延伸。 此外，对于每个部分BP2，位于MD/VD层中的多个过孔将导体591C连接 到部分BP2。
OD区域592中晶体管从左到右的顺序如下：晶体管MN1(1)、MN2(1)、 MN2(2)、MN1(2)、MN1(3)、MN2(3)、MN2(4)、MN1(4)。关于漏极和源 极，晶体管MN1(1)、MN2(1)、MN2(2)、MN1(2)、MN1(3)、MN2(3)、 MN2(4)、MN1(4)中的每一个是与它直接相邻的晶体管MN1(1)、MN2(1)、 MN2(2)、MN1(2)、MN1(3)、MN2(3)、MN2(4)、MN1(4)的镜像(相对于 平行于Y轴的第二方向)。此外，相对于第一方向彼此直接相邻的晶体管 的漏极/源极被收缩成单个漏极/源极区域。当晶体管MN1与晶体管MN2相 邻时，共享的漏极/源极区域是晶体管MN1的源极和晶体管MN2的漏极。 这些类型的区域中的每一个称为漏极/源极DSN。例如，OD区域592的位 于栅极GN1(1)右侧并且位于栅极GN2(1)左侧的部分是漏极/源极DSN之一。
导体593A各自具有沿着第二方向(平行于Y轴)延伸的长轴，并且 各自连接到导体540。每个导体593A位于金属层M0中并且跨漏极/源极 DSN的长度延伸。对于每个导体593A，多个过孔位于MD/VD层中，该 MD/VD层将每个相应的导体593A与其相应的漏极/源极区域DSN连接。 导体540、593A和MD/VD层中的过孔提供网络net1，如图1所示。在一 些实施例中，网络net1中的导体通过更高金属层中的一个或多个导体彼此 连接。
当晶体管MN2与另一晶体管MN2相邻时，共享的漏极/源极区域是一 个晶体管MN2的漏极和另一晶体管MN2的漏极。这些类型的区域中的每 一个称为漏极/源极DDN。例如，OD区域592的位于栅极GN2(1)右侧并且 位于栅极GN2(2)左侧的部分是漏极/源极区域DDN之一。
导体593B各自具有沿着第二方向(平行于Y轴)延伸的长轴。每个 导体593B位于金属层M0中并且跨漏极/源极区域DDN的长度延伸。对于 每个导体593B，多个过孔位于MD/VD层中，该MD/VD层将每个相应的 导体593B与其相应的漏极/源极区域DDN连接。
此外，当晶体管MN2与另一晶体管MN2相邻时，区域592的部分 BN2相对于第二方向延伸经过两个晶体管MN2的栅极GPS并在其下方。 在该示例中，部分BN2被设置为经过栅极GN2(1)、GN2(2)并在其下方， 并且部分BN2被设置为经过栅极GN2(3)、GN2(4)并在其下方。部分BN2 用于连接到相邻晶体管MN2的主体。对于每个部分BN2，导体593C位于 金属层M0中，其具有沿着第一方向(平行于X轴)延伸的长轴。对于每 个部分BN2，导体593C相对于第一方向(平行于X轴)跨部分BN2的整 个长度延伸。此外，对于每个部分BN2，位于MD/VD层中的多个过孔将 导体593C连接到部分BN2。
晶体管MP1(2)与晶体管MP1(3)相邻，这是晶体管MP1彼此相邻的唯 一位置。部分BP1(2)(3)相对于第二方向经过栅极GP1(2)、GP1(3)并在其上 方。部分BP1(2)(3)用于连接到晶体管MP1(2)、MP1(3)的主体。在栅极 GP1(2)的右侧和栅极GP1(3)的左侧，设置漏极/源极区域DDP，该漏极/源 极区域DDP是晶体管MP1(2)的漏极和晶体管MP1(3)的漏极。
在区域592内，未在晶体管MN1(1)的左侧设置晶体管。因此，栅极 GN1(1)的左侧是漏极DN1(1)，晶体管MN1(1)不将其与另一晶体管共享。 区域592的部分BN1(1)经过栅极GN1(1)并在其下方。部分BN1(1)提供与 晶体管MN1(1)主体的连接。此外，在区域592内，未在晶体管MN1(4)的 右侧设置晶体管。因此，栅极GN1(4)的右侧是漏极DN1(4)，晶体管MN1(4)不将其与另一晶体管共享。区域592的部分BN1(4)经过栅极GN1(4) 并在其下方。部分BN1(4)提供与晶体管MN1(4)的主体的连接。
晶体管MN1(2)与晶体管MN1(3)相邻，这是晶体管MN1彼此相邻的唯 一位置。部分BN1(2)(3)相对于第二方向经过栅极GN1(2)、GN1(3)并在其 下方。部分BN1(2)(3)用于连接到晶体管MN1(2)、MN1(3)的主体。在栅极 GN1(2)的右侧和栅极GN1(3)的左侧，设置漏极/源极区域DDN，该漏极/源 极区域DDN是晶体管MN1(2)的漏极和晶体管MN1(3)的漏极。
在区域592内，未在晶体管MN1(1)的左侧设置晶体管。因此，栅极 GN1(1)的左侧是漏极DN1(1)，晶体管MN1(1)不将其与另一晶体管共享。 区域592的部分BN1(1)经过栅极GN1(1)并在其下方。部分BN1(1)提供与 晶体管MN1(1)的主体的连接。此外，在区域592内，未在晶体管MN1(4) 的右侧设置晶体管。因此，栅极GN1(4)的右侧是漏极DN1(4)，晶体管 MN1(4)不将其与另一晶体管共享。区域592的部分BN1(4)经过栅极GN1(4) 并在其下方。部分BN1(4)提供与晶体管MN1(4)的主体的连接。
导体526沿着第一方向(平行于X轴)跨部分BP1(1)的整个长度延伸 到部分BP1(2)(3)。导体526沿着第一方向(平行于X轴)跨部分BP1(2)(3) 的整个长度延伸到部分BP1(4)。导体526沿着第一方向(平行于X轴)跨 部分BP1(4)的整个长度延伸。MD/VD层中的多个过孔将导体526连接到部 分BP1(1)。MD/VD层中的多个过孔将导体526连接到部分BP1(2)(3)。最后，MD/VD层中的多个过孔将导体526连接到部分BP1(4)。
导体540沿着第一方向(平行于X轴)跨部分BN1(1)的整个长度延伸 到部分BN1(2)(3)。导体540沿着第一方向(平行于X轴)跨部分BN1(2)(3) 的整个长度延伸到部分BN1(4)。导体540沿着第一方向(平行于X轴)跨 部分BN1(4)的整个长度延伸。MD/VD层中的多个过孔将导体540连接到 部分BN1(1)。MD/VD层中的多个过孔将导体540连接到部分BN1(2)(3)。最后，MD/VD层中的多个过孔将导体540连接到部分BN1(4)。
导体530(1)连接到导体528，并因此也被配置为接收输入/输出信号。 导体530(1)沿着第二方向(平行于Y轴)直接在漏极DP1(1)的整个长度上 延伸，并且沿着第二方向直接在漏极DN1(1)的整个长度上延伸。导体530(1)设置在金属层M0中。在该实施例中，跨漏极DP1(1)的整个长度设 置MD/VD层中的多个过孔，这些过孔将晶体管MP1(1)的漏极DP1(1)连接 到导体530(1)，并且跨DN1(1)的整个长度设置MD/VD层中的多个过孔， 这些过孔将晶体管MN1(1)的漏极DN1(1)连接到导体530(1)。
导体530(2)(3)连接到导体528，并因此也被配置为接收输入/输出信号。 导体530(2)(3)位于金属层M0中。导体530(2)(3)沿着第二方向(平行于Y 轴)直接在漏极DP1(2)(3)的整个长度上延伸，并且沿着第二方向直接在漏 极DN1(2)(3)的整个长度上延伸。导体530(2)(3)设置在金属层M0中。在该 实施例中，跨漏极DP1(2)(3)的整个长度设置MD/VD层中的多个过孔，这 些过孔将晶体管MP1(2)(3)的漏极DP1(2)(3)连接到导体530(2)(3)，并且跨DN1(2)(3)的整个长度设置MD/VD层中的多个过孔，这些过孔将晶体管 MN1(2)(3)的漏极DN1(2)(3)连接到导体530(2)(3)。
导体530(4)连接到导体528，并因此也被配置为接收输入/输出信号。 导体530(4)位于金属层M0中。导体530(4)沿着第二方向(平行于Y轴) 直接在漏极DP1(4)的整个长度上延伸，并且沿着第二方向直接在漏极 DN1(4)的整个长度上延伸。导体530(4)设置在金属层M0中。在该实施例 中，跨漏极DP1(4)的整个长度设置MD/VD层中的多个过孔，这些过孔将晶体管MP1(4)的漏极DP1(4)连接到导体530(4)，并且跨DN1(4)的整个长 度设置MD/VD层中的多个过孔，这些过孔将晶体管MN1(4)的漏极DN1(4) 连接到导体530(4)。
图6是根据一些实施例的半导体器件的布局图600。在布局图600中， 对于每个PMOS或NMOS器件，沿着Y轴在PMOS或NMOS器件的两侧 设置体连接。这不同于布局图500A、500B，其中对于每个PMOS或 NMOS器件，沿着Y轴在PMOS或NMOS器件的一侧设置体连接。在一些实施例中，由于在每个PMOS或NMOS器件的两侧设置体连接，对应于 布局图600的半导体器件实现了改进的ESD性能。
布局图600将半导体器件的各种特征表示为形状。参考所示形状代表 的半导体组件讨论了布局图600的特征。
布局图600包括电路602(1)、电路602(2)、电路602(3)和电路602(4)。 电路602(1)、电路602(2)、电路602(3)和电路602(4)中的每一个是图1的半 导体器件100中所示的电路的示例。应注意，电路602(1)的组件被详细讨 论，并且应假设电路602(2)、电路602(3)和电路602(4)具有相似的组件和 布置。此外，图1中的二极管D1、D2未在图6中示出。
布局图600包括半导体衬底601。半导体衬底601是绝缘体上硅型半导 体衬底。半导体衬底601限定第一阱区域604。第一阱区域604是N阱区 域。第一阱区域604具有沿着第一方向(在本实施例中为平行于X轴的第 一水平方向)延伸的长轴。在第一阱区域604内是一行有源区域606(I)、 606(II)(总体称为或统称为(一个或多个)有源区域606)和有源区域 607(I)、607(II)、607(III)(总体称为或统称为(一个或多个)有源区域 607)。有源区域606(I)设置在行的左端，而有源区域606(II)设置在行的右 端。有源区域607(I)是直接位于有源区域606(I)右侧的有源区域607。有源 区域607(III)是直接位于有源区域606(II)左侧的有源区域607。有源区域 607(II)直接位于有源区域607(I)右侧并且直接位于有源区域607(III)左侧。
有源区域606、607相对于第二方向(平行于Y轴)彼此对齐并且相对 于第一方向(平行于X轴)彼此分开。有源区域606、607中的每一个都具 有P型导电性。有源区域606、607有时被称为OD区域。有源区域606、 607用于形成PMOS晶体管。更具体地，有源区域606(I)在电路602(1)内形 成对应于图1中的晶体管MP2的PMOS晶体管MP2(1)。有源区域607(I)在 电路602(1)内形成对应于图1中的晶体管MP1的PMOS晶体管MP1(1)， 并在电路602(2)内形成对应于图1中的晶体管MP1的PMOS晶体管MP1(2)。 有源区域607(II)在电路602(2)内形成对应于图1中的晶体管MP2的PMOS 晶体管MP2(2)，并在电路602(3)内形成对应于图1中的晶体管MP2的 PMOS晶体管MP2(3)。有源区域607(III)在电路602(3)内形成对应于图1中 的晶体管MP1的PMOS晶体管MP1(3)，并在电路602(4)内形成对应于图1 中的晶体管MP1的PMOS晶体管MP1(4)。有源区域606(II)在电路602(4) 内形成对应于图1中的晶体管MP2的PMOS晶体管MP2(4)。
有源区域606、607相对于第一方向均具有相同的长度。然而，有源区 域606相对于第二方向在长度上更短，而有源区域607相对于第二方向更 长。这是因为在有源区域606中形成一个PMOS晶体管，而在有源区域607 上形成两个PMOS晶体管，如上所述。
在有源区域606(I)内，Poly层中的电极位于有源区域606(I)上，该有源 区域606(I)沿着第二方向(平行于Y轴)延伸并且是晶体管MP2(1)的栅极 GP2(1)。在有源区域607(I)内，在Poly层中设置两个电极，这两个电极位 于有源区域607(I)上，该有源区域607(I)沿着第二方向(平行于Y轴)延 伸并且是晶体管MP1(1)的栅极GP1(1)和晶体管MP1(2)的栅极GP1(2)。栅 极GP1(1)和栅极GP1(2)相对于第一方向(平行于X轴)分开。在有源区域 607(II)内，在Poly层中设置两个电极，这两个电极位于有源区域607(II)上， 该有源区域607(II)沿着第二方向(平行于Y轴)延伸并且是晶体管MP2(2) 的栅极GP2(2)和晶体管MP2(3)的栅极GP2(3)。栅极GP2(2)和栅极GP2(3) 相对于第一方向(平行于X轴)分开。在有源区域607(III)内，在Poly层 中设置两个电极，这两个电极位于有源区域607(III)上，该有源区域607(III) 沿着第二方向(平行于Y轴)延伸并且是晶体管MP1(3)的栅极GP1(3)和 晶体管MP1(4)的栅极GP1(4)。栅极GP1(3)和栅极GP1(4)相对于第一方向 (平行于X轴)分开。在有源区域606(II)内，Poly层中的电极位于有源区 域606(II)上，该有源区域606(II)沿着第二方向(平行于Y轴)延伸并且是 晶体管MP2(4)的栅极GP2(4)。栅极GP1(1)、GP1(2)、GP1(3)、GP1(4)总体 称为或统称为(一个或多个)栅极GP1，并且栅极GP2(1)、GP2(2)、 GP2(3)、GP2(4)总体称为或统称为(一个或多个)栅极GP2。栅极GP1和 GP2总体称为或统称为(一个或多个)栅极GP。
poly轨(polyrail)RPT跨有源区域606、607中的每一个延伸并且连接 到每个栅极GP的顶部。另一poly轨RPB跨有源区域606、607中的每一 个延伸并且连接到每个栅极GP的底部。在poly轨RPT上方，有源区域 606、607中的每一个提供部分BPT，该部分BPT经过栅极GP和poly轨 RPT并在它们上方。每个部分BPT被提供为连接到形成在有源区域606、 607上的相应晶体管MP2、MP1的主体。在poly轨RPT下方，有源区域 606、607中的每一个提供部分BPB，该部分BPB经过栅极GP和poly轨 RPB并在它们下方。每个部分BPB也被提供为连接到形成在有源区域606、607上的相应晶体管MP2、MP1的主体。
在第一阱区域604下方是一行有源区域608(I)、608(II)(总体称为或统 称为(一个或多个)有源区域608)和有源区域609(I)、609(II)、609(III) (总体称为或统称为(一个或多个)有源区域609)。有源区域608(I)设置 在行的左端，而有源区域608(II)设置在行的右端。有源区域609(I)是直接 位于有源区域608(I)右侧的有源区域609。有源区域609(III)是直接位于有 源区域608(II)左侧的有源区域609。有源区域609(II)直接位于有源区域 609(I)右侧并且直接位于有源区域609(III)左侧。
有源区域608、609相对于第二方向(平行于Y轴)彼此对齐并且相对 于第一方向(平行于X轴)彼此分开。有源区域608、609中的每一个都具 有N型导电性。有源区域608、609有时被称为OD区域。有源区域608、 609用于形成PMOS晶体管。更具体地，有源区域608(I)在电路602(1)内形 成对应于图1中的晶体管MN2的PMOS晶体管MN2(1)。有源区域609(I) 在电路602(1)内形成对应于图1中的晶体管MN1的PMOS晶体管MN1(1)， 并且在电路602(2)内形成对应于图1中晶体管MN1的PMOS晶体管MN1(2)。 有源区域609(II)在电路602(2)内形成对应于图1中的晶体管MN2的PMOS 晶体管MN2(2)，并在电路602(3)内形成对应于图1中的晶体管MN2的 PMOS晶体管MN2(3)。有源区域609(III)在电路602(3)内形成对应于图1中 的晶体管MN1的PMOS晶体管MN1(3)，并且在电路602(4)内形成对应于 图1中晶体管MN1的PMOS晶体管MN1(4)。有源区域608(II)在电路602(4) 内形成对应于图1中的晶体管MN2的PMOS晶体管MN2(4)。
有源区域608、609相对于第一方向均具有相同的长度。然而，有源区 域608相对于第二方向在长度上更短，而有源区域609相对于第二方向更 长。这是因为在有源区域608中形成一个PMOS晶体管，而在有源区域609 上形成两个PMOS晶体管，如上所述。
在有源区域608(I)内，Poly层中的电极位于有源区域608(I)上，该有源 区域608(I)沿着第二方向(平行于Y轴)延伸并且是晶体管MN2(1)的栅极 GN2(1)。在有源区域609(I)内，在Poly层中设置两个电极，这两个电极位 于有源区域609(I)上，该有源区域609(I)沿着第二方向(平行于Y轴)延 伸并且是晶体管MN1(1)的栅极GN1(1)和晶体管MN1(2)的栅极GN1(2)。 栅极GN1(1)和栅极GN1(2)相对于第一方向(平行于X轴)分开。在有源 区域609(II)内，在Poly层中设置两个电极，这两个电极位于有源区域 609(II)上，该有源区域609(II)沿着第二方向(平行于Y轴)延伸并且是晶 体管MN2(2)的栅极GN2(2)和晶体管MN2(3)的栅极GN2(3)。栅极GN2(2) 和栅极GN2(3)相对于第一方向(平行于X轴)分开。在有源区域609(III) 内，在Poly层中设置两个电极，这两个电极位于有源区域609(III)上，该 有源区域609(III)沿着第二方向(平行于Y轴)延伸并且是晶体管MN1(3) 的栅极GN1(3)和晶体管MN1(4)的栅极GN1(4)。栅极GN1(3)和栅极GN1(4) 相对于第一方向(平行于X轴)分开。在有源区域608(II)内，Poly层中的 电极位于有源区域608(II)上，该有源区域608(II)沿着第二方向(平行于Y 轴)延伸并且是晶体管MN2(4)的栅极GN2(4)。栅极GN1(1)、GN1(2)、 GN1(3)、GN1(4)总体称为或统称为(一个或多个)栅极GN1，并且栅极 GN2(1)、GN2(2)、GN2(3)、GN2(4)总体称为或统称为(一个或多个)栅 极GN2。栅极GN1和GN2总体称为或统称为(一个或多个)栅极GN。
poly轨RNT跨有源区域608、609中的每一个延伸并且连接到每个栅 极GN的顶部。另一poly轨RNB跨有源区域608、609中的每一个延伸并 且连接到每个栅极GN的底部。在poly轨RNT上方，有源区域608、609 中的每一个提供部分BNT，该部分BNT经过栅极GN和poly轨RNT并在 它们上方。每个部分BNT被提供为连接到形成在有源区域608、609上的 相应晶体管MN2、MN1的主体。在poly轨RNT下方，有源区域608、609 中的每一个提供部分BNB，该部分BNB经过栅极GN和poly轨RNB并在 它们下方。每个部分BNB也被提供为连接到形成在有源区域608、609上 的相应晶体管MN2、MN1的主体。
在行的末端设置有源区域606、608，如上所述。晶体管MP2(1)是晶体 管MP2(4)的镜像，并且晶体管MN2(1)是晶体管MN2(4)的镜像。对于晶体 管MP2(1)、MP2(4)、MN2(1)、MN2(4)中的每一个，有源区域606、608的 位于相应栅极GP2、GN2的不与另一晶体管相邻的一侧上的部分提供晶体 管MP2(1)、MP2(4)、MN2(1)、MN2(4)的源极SE。跨每个源极SE，形成 金属层M0中的导体CE，该导体CE沿着第二方向跨源极SE的长度延伸， 使得导体CE的一端延伸至其各自的区域606、608的部分BPT、BNT，并 且导体CE的另一端延伸至其各自的区域606、608的部分BPB、BNB。 MD/VD层中的多个过孔将导体CE连接到区域606、608中的每一个内的 源极SE。在每一端，导体HE沿着第一方向延伸，跨其各自的部分BPB、 BNB的长度延伸。对于每个导体CE，MD/VD层中的多个过孔将导体HE 连接到其各自的部分BPB、BNB。区域606中的导体HE、CE被配置为接 收参考电压VDDPST，而区域608中的导体HE、CE被配置为接收参考电压VSSPST。有源区域606、608的位于相应栅极GP2、GN2的与源极SE 相对的一侧的部分是晶体管MP2(1)、MP2(4)、MN2(1)、MN2(4)中的每一 个的漏极DE。
如上所述，一对MP1晶体管位于区域607(I)、607(III)中的每一个上， 并且一对MN1位于区域609(I)、609(III)中的每一个上。区域607(I)、 607(III)的在两个栅极GP1之间、poly轨RPT下方并且poly轨RPB上方的 部分是该对MP1晶体管的共享漏极区域DS。区域609(I)、609(III)的在两 个栅极GN1之间、poly轨RNT下方并且poly轨RNB上方的部分是该对 MN1晶体管的共享漏极区域DS。对于每个漏极区域DS，金属层MD/VD 中的导体CS跨漏极区域DS的长度延伸。对于每个导体CS，金属层 MD/VD中的多个过孔将导体CS连接到漏极区域DS。有源区域607(I)中的 漏极区域DS连接到有源区域609(I)中的漏极区域DS。类似地，有源区域 607(III)中的漏极区域DS连接到有源区域609(III)中的漏极区域DS。在一 些实施例中，漏极区域DS之间的这些连接(未明确示出)通过高于 MD/VD层和金属层M0的金属层(未示出)和过孔层(未示出)来提供。 在一些实施例中，漏极区域DS之间的这些连接(未明确示出)通过掩埋 在半导体衬底601下方的金属层(未示出)和过孔层(未示出)来提供。
有源区域607(I)、609(I)的分别在栅极GP1(1)、GN1(1)左侧的部分以及 有源区域607(III)、609(III)的分别在栅极GP1(4)、GN1(4)右侧的部分是晶 体管MP1(1)、MN1(1)、MP1(4)、MN1(4)的源极SS。对于每个源极SS， 在金属层M0中设置导体CF。导体CF沿着第一方向具有从源极SS延伸到 相邻的漏极DE的宽度。每个导体CF沿着第二方向具有跨它们各自的源极 SS和各自的漏极DE的整个长度延伸的长度。此外，对于每个导体CF， MD/VD层中的多个过孔将导体CF连接到漏极DE，并且MD/VD层中的多 个过孔将导体CF连接到源极SS。
有源区域607(I)、609(I)的分别在栅极GP1(2)、GN1(2)右侧的部分以及 有源区域607(III)、609(III)的分别在栅极GP1(3)、GN1(3)左侧的部分是晶 体管MP1(2)、MN1(2)、MP1(3)、MN1(3)的源极SO。有源区域607(II)、 609(II)的分别在栅极GP2(2)、GN2(2)左侧的部分以及有源区域607(II)、 609(II)的分别在栅极GP2(3)、GN2(3)右侧的部分是晶体管MP2(2)、 MN2(2)、MP2(3)、MN2(3)的漏极DO。对于源极SO和漏极DO中的每一 个，在金属层M0中设置导体CO。导体CO沿着第一方向具有从源极SO 延伸到相邻的漏极DO的宽度。每个导体CO沿着第二方向具有跨它们各 自的源极SO和各自的漏极DO的整个长度延伸的长度。此外，对于每个导 体CO，MD/VD层中的多个过孔将导体CO连接到漏极DO，并且MD/VD 层中的多个过孔将导体CO连接到源极SO。
对于有源区域607(I)、609(I)、607(III)、609(III)中的每一个，金属层 M0中的导体CH沿着第一方向跨部分BPT、BNT的整个长度延伸，并且 金属层M0中的另一导体CH沿着第一方向跨部分BPB、BNB的整个长度 延伸。每个导体CH连接到导体CF之一和导体CO之一。MD/VD层中的 多个过孔将导体CH连接到它们各自的部分BPT、BNT。导体CH和 MD/VD层中的相应过孔提供图1中的网络net0、net1。
有源区域607(II)、609(II)的分别在栅极GP2(2)、GN2(2)右侧、栅极 GP2(3)、GN2(3)左侧的部分是晶体管MP2(2)、MP2(3)和晶体管MN2(2)、 MN2(3)的共享源极SM。
跨每个源极SM，形成金属层M0中的导体CM，其沿着第二方向跨源 极SM的长度延伸，使得导体CM的一端延伸至它们各自的区域607(II)、 609(II)的部分BPT、BNT，并且导体CM的另一端延伸至它们各自的区域 607(II)、609(II)的部分BPB、BNB。MD/VD层中的多个过孔将导体CM连 接到区域607(II)、609(II)中的每一个内的源极SM。在导体CM的每一端， 导体HM沿着第一方向延伸，其沿着该第一方向跨区域607(II)、609(II)中 的它们各自的部分BPT、BNT、BPB、BNB的长度延伸。对于每个导体 CM，MD/VD层中的多个过孔将导体HM连接到它们各自的部分BPT、 BNT、BPB、BNB。区域607(II)中的导体HM、CM被配置为接收参考电压VDDPST，而区域609(II)中的导体HM、CM被配置为接收参考电压 VSSPST。
图7是根据一些实施例的制造半导体器件的方法700的流程图。
根据一些实施例，可以使用EDA系统900(图9，下面讨论)和集成 电路(IC)制造系统1000(图10，下面讨论)来实现方法700。
在图7中，方法700包括框702-704。在框702，生成布局图。在框 702生成的示例布局图包括图3A中的布局图300A、图3B中的布局图300B、 图3C中的布局图300C、图4A中的布局图400A、图4B中的布局图400B、 图4C中的布局图400C、图5A中的布局图500A、图5B中的布局图500B 和图6中的布局图600。在一些实施例中，框702中的布局图由下面图9中 讨论的EDA系统900生成。从框702，流程进行到框704。
在框704，基于布局图，执行下列项中的至少一项：(A)进行一次或 多次光刻曝光、或(b)制造一个或多个半导体掩模、或(C)制造半导体 器件的层中的一个或多个组件。参见以下对图10中的IC制造系统1000的 讨论。
图8A是根据一些实施例的生成布局图的方法的流程图800A。
流程图800A是图7中的框702的示例性实施例。由流程图800A生成 的示例布局图包括图3A中的布局图300A、图3B中的布局图300B、图3C 中的布局图300C、图4A中的布局图400A、图4B中的布局图400B、图 4C中的布局图400C、图5A中的布局图500A和图6中的布局图600。在 一些实施例中，框800A中的布局图由下面图9中讨论的EDA系统900实 现。
在框802，生成包括第一有源区域图案和第二有源区域图案的衬底图 案，其中，第一有源区域图案和第二有源区域图案是分开的。衬底图案的 示例包括：图3A、图3B、图3C、图3D、图3E中的衬底301；图4A、图4B、图4C、图4D、图4E、图4F中的衬底401；图5A中的衬底501；以 及图6中的衬底图案601。第一有源区域图案的示例包括：图3A、图3B、 图3D中的有源区域308(1)-308(4)、316(1)-316(4)；图3C、图3E中的有源 区域390、393；图4A、图4B、图4D中的有源区域408(1)-408(4)、416(1)- 416(4)；图4C、图4E中的有源区域490、493；图5A中的有源区域508(1)- 508(4)、514(1)-514(4)；以及图6中的有源区域606(I)、607(II)、606(II)、 608(I)、609(II)、608(II)。第二有源区域图案的示例包括：图3A、图3B、 图3D中的有源区域310(1)-310(4)、314(1)-314(4)；图3C、图3E中的有源 区域391、392；图4A、图4B、图4D中的有源区域410(1)-410(4)、414(1)- 414(4)；图4C、图4E中的有源区域491、492；图5A中的有源区域510(1)- 510(4)、512(1)-512(4)；以及图6中的有源区域607(I)、607(III)、609(I)、 609(III)。
在框804，生成第一晶体管图案，其中，第一晶体管图案的第一主体 和第一漏极在第一有源区域图案中。第一晶体管图案的示例包括图3A、图 3B、图3C、图4A、图4B、图4C、图5A、图6中的晶体管MP2(1)-MP2(4) 和MN2(1)-MN2(4)。
在框806，生成第二晶体管图案，其中，第二晶体管图案的第二主体 在第二有源区域图案中。第一晶体管图案的示例包括图3A、图3B、图3C、 图4A、图4B、图4C、图5A、图6中的晶体管MP1(1)-MP1(4)和MN1(1)- MN1(4)。
在框808，生成第一导体图案，该第一导体图案被配置为接收第一参 考电压，其中，第一导体图案被连接以利用第一参考电压偏置第一晶体管 图案的第一主体。第一导体图案的示例包括：图3A中的导体324(1)、 342(1)；图3B中的导体360、365、370、371；图3C中的导体394B、394F、 394K、394M；图4A、图4B和图4C中的导体422、440；图5A中的导体 522(1)、540(1)；以及图6中的导体HE、HM。
在框810，生成第二导体图案，该第二导体图案将第二晶体管图案的 第二主体连接到第一晶体管图案的第一漏极，其中，第一导体图案与第二 导体图案电分离。第二导体图案的示例包括：图3A中的导体334(1)、350(1)；图3B中的导体380、385、375、377；图3C中的导体394E、394H、 394L、394N；图4A中的导体434(1)、446(1)；图4B中的导体434(2)、 446(2)；图4C中的导体494B、494E、494I、494K；图5A中的导体526、 536；以及图6中的导体CH。
图8B是根据一些实施例的制造半导体器件的方法的流程图800B。
流程图800B是图7中的框704的示例性实施例。由流程图800B制造 的示例半导体器件包括图1中的半导体器件100、图2中的半导体器件200、 以及由图3A中的布局图300A、图3B中的布局图300B、图3C中的布局 图300C、图4A中的布局图400A、图4B中的布局图400B、图4C中的布 局图400C、图5A中的布局图500A、图5B中的布局图500B和图6中的 布局图600表示的半导体器件。在一些实施例中，框800C中的布局图由下 面图10中讨论的IC制造系统实现。
在框812，在衬底中形成第一有源区域和第二有源区域。在一些实施 例中，衬底是包括硅、硅锗(SiGe)、砷化镓、或其他合适的半导体材料 的半导体衬底。使用与本文描述的布局图中的一个或多个有源区域相对应 的一个或多个掩模，在衬底中或之上形成有源区域。半导体衬底的示例包 括图3A-3F中的半导体衬底301、图4A-4K中的半导体衬底401、图5A和 图5B中的半导体衬底501和图6中的半导体衬底601。在一些实施例中， 在半导体衬底中形成一个或多个N阱区域。N阱区域的示例包括：图3A- 3D中的N阱区域304、306、312；图3F、图4J和图4K中的N阱区域NW。 流程然后进行到框814。有源区域的示例包括：图3A、图3B、图3D中的 有源区域308(1)-308(4)、310(1)-310(4)、314(1)-314(4)、316(1)-316(4)；图3C、图3E中的有源区域390、391、392、293；图3F中的有源区域395、 396、397、398；图3G中的有源区域395’、396’、397’、398’；图4A、图 4B、图4D、图4E中的有源区域408(1)-408(4)、410(1)-410(4)、414(1)- 414(4)、416(1)-416(4)；图4C、图4F、图4G中的有源区域490、491、492、 493；图4H、图4I中的有源区域495、496、497、498；图4J、图4K中的 有源区域495’、496’、497’、498’；图5A中的有源区域508(1)-508(4)、 514(1)-514(4)；图5B中的有源区域590、592；以及图6中的有源区域606(I)、607(I)、607(II)、607(III)、606(II)、608(I)、609(I)、609(II)、 609(III)、608(II)。流程然后进行到框814。
在框814，在有源区域中的至少一个上形成至少一个栅极电极以获得 第一晶体管和第二晶体管，其中，第一晶体管具有第一主体并且第二晶体 管具有第二主体。在示例制造工艺中，在衬底之上沉积栅极电介质材料层。 栅极电介质材料层的示例材料包括但不限于高k电介质层、界面层、和/或 它们的组合。在一些实施例中，栅极电介质材料层通过原子层沉积(ALD) 或其他合适的技术而沉积在衬底之上。栅极电极层沉积在栅极电介质材料层之上。栅极电极层的示例材料包括但不限于多晶硅、金属、Al、AlTi、 Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN和/或其他合适的导电 材料。在一些实施例中，栅极电极层通过化学气相沉积(CVD)、物理气 相沉积(PVD或溅射)、电镀、原子层沉积(ALD)、和/或其他合适的工艺来沉积。然后使用与本文描述的布局图中的一个或多个栅极电极相对 应的一个或多个掩模来执行图案化工艺。结果，栅极电介质材料层被图案 化为一个或多个栅极电介质层。在至少一个实施例中，通过沉积和图案化 在每个栅极电极的相反侧上形成间隔件。间隔件的示例材料包括但不限于 氮化硅、氮氧化硅、碳化硅和其他合适的材料。示例沉积工艺包括但不限 于等离子体增强化学气相沉积(PECVD)、低压化学气相沉积 (LPCVD)、亚大气压化学气相沉积(SACVD)、原子层沉积(ALD)等。 示例图案化工艺包括但不限于湿法蚀刻工艺、干法蚀刻工艺或其组合。在 衬底的有源区域中形成漏极/源极区域。在至少一个实施例中，漏极/源极 区域通过将栅极电极和间隔件用作掩模来形成。例如，漏极/源极区域的形 成通过离子注入或扩散工艺来执行。根据器件或晶体管的类型，漏极/源极 区域掺杂有p型掺杂剂(例如，硼或BF2)、n型掺杂剂(例如，磷或砷)、 和/或它们的组合。栅极电极的示例在图3A-3C、图3F、图3G、图4A-4C、 图4E、图4G、图4H-4I、图5A、图5B、图6中的PO层中示出。第一晶 体管的示例包括图1和图2中的晶体管MP2、MN2，图3A、图3B、图3C、 图4A、图4B、图4C、图5A、图6中的晶体管MP2(1)-MP2(4)和MN2(1)- MN2(4)。第二晶体管的示例包括图1中的晶体管MP1、MN1，图2中的晶 体管MP1、MP0、MN1、MN0，图3A、图3B、图3C、图4A、图4B、图 4C、图5A、图6中的晶体管MP1(1)-MP1(4)和MN1(1)-MN1(4)。流程进行 到框816。
在框816，形成导体和导电过孔，使得第一晶体管的第一端子连接到 被配置为接收第一参考电压的导体，第一晶体管的第二端子和第二晶体管 的第一端子彼此电连接，第一晶体管的第一主体电连接到第一晶体管的第 一端子，并且第二晶体管的第二主体电连接到第一晶体管的第二端子。在 示例制造工艺中，导电层(例如，金属)被沉积在衬底之上，并且在衬底 上形成有晶体管，从而形成与晶体管的漏极/源极区域和栅极的电连接。执 行平坦化工艺以平坦化导电层，从而产生接触件结构。平坦化工艺包括例 如化学机械抛光(CMP)工艺。电介质层被沉积在衬底之上，并且在衬底 上形成有漏极/源极接触件。电介质层被蚀刻，并且被蚀刻的部分填充有导 电材料，例如，金属，以形成一个或多个过孔结构，例如，VD和VG过孔 结构。执行平坦化工艺。包括诸如金属之类的导电材料的导电层被沉积在 经平坦化的结构之上，并且被图案化以形成各种导电图案。电介质层被沉 积在经图案化的金属层之上。电介质层被蚀刻，并且被蚀刻的部分填充有 导电材料，例如，金属，以形成一个或多个导电过孔。第一晶体管的第一 端子的示例是图3A中的端子SP2(1)、SN2(1)。第一晶体管的第二端子的示 例包括图3A中的端子DP2(1)、DN2(1)。第二晶体管的第一端子的示例是 图3A中的端子SP1(1)、SN1(1)。第一参考电压的示例是图3A中的 VDDPST、VSSPST。接收第一参考电压的导体的示例包括图3A中的导体 324(1)、342(1)。连接第一晶体管的第二端子和第二晶体管的第一端子的导 体的示例包括图3A中的导体334(1)、350(1)。导电过孔在图3A中的 MD/VD层中示出。第一晶体管的第一主体或第二晶体管的第二主体的示 例被示为图3F中的主体398和图3G中的主体398’。
图9是根据一些实施例的EDA系统900的框图。
在一些实施例中，EDA系统900包括APR系统。根据一些实施例，本 文描述的根据一个或多个实施例的设计布局图的方法可以例如使用EDA系 统900来实施。
在一些实施例中，EDA系统900是通用计算设备，包括硬件处理器 902和非暂时性计算机可读存储介质904。存储介质904还编码有(即存储) 计算机程序代码906，即一组可执行指令。由硬件处理器902执行指令906 (至少部分地)表示实施本文描述的根据一个或多个实施例的方法(在下 文中，所述过程和/或方法)的一部分或全部的EDA工具。
处理器902通过总线908电耦合至计算机可读存储介质904。处理器 902还通过总线908电耦合至I/O接口910。网络接口912也通过总线908 电连接到处理器902。网络接口912连接到网络914，以便处理器902和计 算机可读存储介质904能够通过网络914连接到外部元件。处理器902被 配置为执行编码在计算机可读存储介质904中的计算机程序代码906，以 使EDA系统900可用于执行所述过程和/或方法的一部分或全部。在一个 或多个实施例中，处理器902是中央处理单元(CPU)、多处理器、分布 式处理系统、专用集成电路(ASIC)、和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质904是电、磁、光、电 磁、红外、和/或半导体系统(或装置或设备)。例如，计算机可读存储介 质904包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存 储器(RAM)、只读存储器(ROM)、刚性磁盘、和/或光盘。在使用光 盘的一个或多个实施例中，计算机可读存储介质904包括光盘只读存储器 (CD-ROM)、读/写光盘(CD-R/W)、和/或数字视频盘(DMD/VD)。
在一个或多个实施例中，存储介质904存储计算机程序代码906，该 计算机程序代码906被配置为使系统900(其中这种执行(至少部分地) 代表EDA工具)可用于执行所述过程和/或方法的一部分或全部。在一个 或多个实施例中，存储介质904还存储有助于执行所述过程和/或方法的一 部分或全部的信息。在一个或多个实施例中，存储介质904存储标准单元 的库907，包括本文所公开的这种标准单元。在一个或多个实施例中，存 储介质904存储与本文公开的一个或多个布局相对应的一个或多个布局图 909。
EDA系统900包括I/O接口910。I/O接口910耦合到外部电路。在一 个或多个实施例中，I/O接口910包括用于将信息和命令传送到处理器902 的键盘、小键盘、鼠标、轨迹球、触控板、触摸屏、和/或光标方向键。
EDA系统900还包括耦合到处理器902的网络接口912。网络接口912 允许EDA系统900与网络914进行通信，一个或多个其他计算机系统连接 到网络914。网络接口912包括：无线网络接口，例如，蓝牙、WIFI、 WIMAX、GPRS或WCDMA；或有线网络接口，例如，以太网、USB或 IEEE-1364。在一个或多个实施例中，在两个或更多个系统900中实施所述 过程和/或方法的一部分或全部。
系统900被配置为通过I/O接口910接收信息。通过I/O接口910接收 的信息包括指令、数据、设计规则、标准单元库、和/或用于由处理器902 处理的其他参数中的一个或多个。信息经由总线908传输到处理器902。 EDA系统900配置为通过I/O接口910接收与UI相关的信息。该信息作为 用户界面(UI)942存储在计算机可读介质904中。
在一些实施例中，所述过程和/或方法的一部分或全部被实现为用于由 处理器执行的独立软件应用。在一些实施例中，所述过程和/或方法的一部 分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例 中，所述过程和/或方法的一部分或全部被实现为软件应用的插件。在一些 实施例中，所述过程和/或方法中的至少一个被实现为作为EDA工具的一 部分的软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被 实现为EDA系统900所使用的软件应用。在一些实施例中，使用诸如可从 铿腾电子科技有限公司(CADENCE DESIGN SYSTEMS，Inc.)获得的
Figure BDA0003223105130000661
之类的工具、或另一合适的布局生成工具来生成包括标准单 元的布局图。
在一些实施例中，这些过程被实现为存储在非暂时性计算机可读记录 介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于 外部/可移动和/或内部/内置存储装置或存储器单元，例如，光盘(例如， DMD/VD)、磁盘(例如，硬盘)、半导体存储器(例如，ROM、 RAM)、存储卡等中的一项或多项。
图10是根据一些实施例的IC制造系统1000的框图及与其相关联的IC 制造流程。
在一些实施例中，基于布局图，使用制造系统1000来制造下列项中的 至少一项：(A)一个或多个半导体掩模、或(b)半导体集成电路的层中 的至少一个组件。
在图10中，IC制造系统1000包括在与制造IC器件1060有关的设计、 开发、以及制造周期和/或服务中彼此交互的实体，例如，设计室1020、 掩模室1030和IC制造商/制造者(“fab”)1050。系统1000中的实体通 过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例 中，通信网络是各种不同的网络，例如，内部网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向 一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一 些实施例中，设计室1020、掩模室1030和IC制造商/制造者1050中的两 个或更多个由单个较大公司拥有。在一些实施例中，设计室1020、掩模室 1030和IC制造商/制造者1050中的两个或更多个在公共设施中共存并使用 公共资源。
设计室(或设计团队)1020生成IC设计布局图1022。IC设计布局图 1022包括为IC器件1060设计的各种几何图案。几何图案对应于组成要制 造的IC器件1060的各种组件的金属、氧化物、或半导体层的图案。各个 层进行组合以形成各种IC特征。例如，IC设计布局图1022的一部分包括 在半导体衬底(例如，硅晶圆)中形成的各种IC特征(例如，有源区域、栅极电极、源极和漏极、层间互连的金属线或过孔、以及焊盘的开口)、 以及设置在半导体衬底上的各种材料层。设计室1020实施适当的设计过程 以形成IC设计布局图1022。设计过程包括逻辑设计、物理设计、或布局 和布线中的一个或多个。IC设计布局图1022呈现在具有几何图案信息的 一个或多个数据文件中。例如，IC设计布局图1022以GDSII文件格式或DFII文件格式表达。
掩模室1030包括数据准备1032和掩模制造1044。掩模室1030使用 IC设计布局图1022来制造一个或多个掩模1045，其被用来根据IC设计布 局图1022制造IC器件1060的各个层。掩模室1030执行掩模数据准备 1032，其中，IC设计布局图1022被转换成代表性数据文件(“RDF”)。 掩模数据准备1032将RDF提供给掩模制造1044。掩模制造1044包括掩模 直写机。掩模直写机将RDF转换为衬底上的图像，例如，掩模(调制盘) 1045或半导体晶圆1053。掩模数据准备1032处理设计布局图1022，以符 合掩模直写机的特定特性和/或IC制造商/制造者1050的要求。在图10中， 掩模数据准备1032和掩模制造1044被示为单独的要素。在一些实施例中， 掩模数据准备1032和掩模制造1044被统称为掩模数据准备。
在一些实施例中，掩模数据准备1032包括光学接近校正(OPC)，其 使用光刻增强技术来补偿图像误差，例如，可能由衍射、干涉、其他工艺 影响等引起的图像误差。OPC调整IC设计布局图1022。在一些实施例中， 掩模数据准备1032包括进一步的分辨率增强技术(RET)，例如，离轴照 明、子分辨率辅助特征、相移掩模、其他合适的技术等、或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备1032包括掩模规则检查器(MRC)， 其利用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局 图1022，该组掩模创建规则包含某些几何和/或连接性限制以确保足够的 余量，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改 IC设计布局图1022以补偿掩模制造1044期间的限制，这可以撤消由OPC 执行的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备1032包括光刻工艺检查(LPC)，其 模拟将由IC制造商/制造者1050实施以制造IC器件1060的工艺。LPC基 于IC设计布局图1022来模拟该工艺以创建模拟制造器件，例如，IC器件 1060。LPC模拟中的工艺参数可以包括与IC制造周期的各个工艺相关联的 参数、与用于制造IC的工具相关联的参数、和/或制造工艺的其他方面。 LPC考虑了各种因素，例如，航空图像对比度、焦深(DOF)、掩模误差 增强因素(MEEF)、其他合适的因素等、或其组合。在一些实施例中， 在通过LPC创建了模拟制造器件之后，如果模拟器件在形状上不够接近以 满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图1022。
应当理解，为了清楚起见，掩模数据准备1032的以上描述已被简化。 在一些实施例中，数据准备1032包括诸如逻辑操作(LOP)之类的附加特 征，以根据制造规则来修改IC设计布局图1022。此外，可以以各种不同 的顺序执行在数据准备1032期间应用于IC设计布局图1022的工艺。
在掩模数据准备1032之后以及掩模制造1044期间，基于经修改的IC 设计布局图1022来制造掩模1045或一组掩模1045。在一些实施例中，掩 模制造1044包括基于IC设计布局图1022来执行一个或多个光刻曝光。在 一些实施例中，基于经修改的IC设计布局图1022，使用电子束(e-beam) 或多个电子束的机制来在掩模(光掩模或调制盘)1045上形成图案。以各 种技术形成掩模1045。在一些实施例中，掩模1045是使用二进制技术形 成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光 已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例 如，紫外线(UV)束)被不透明区域阻挡并透射通过透明区域。在一个 示例中，掩模1045的二元掩模版本包括透明衬底(例如，熔融石英)以及 涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例 中，使用相移技术形成掩模1045。在掩模1045的相移掩模(PSM)版本 中，在相移掩模上形成的图案中的各个特征被配置为具有适当的相差以增 强分辨率和成像质量。在各个示例中，相移掩模是衰减PSM或交替PSM。 由掩模制造1044生成的(一个或多个)掩模被用于各个工艺中。例如，这 样的(一个或多个)掩模被用于离子注入工艺以在半导体晶圆1053中形成 各种掺杂区域、被用于蚀刻工艺以在半导体晶圆1053中形成各种蚀刻区域、 和/或用于在其他合适的工艺。
IC制造商/制造者1050是IC制造企业，其包括一个或多个用于制造各 种不同的IC产品的制造设施。在一些实施例中，IC制造商/制造者1050是 半导体铸造厂。例如，可能存在用于多个IC产品的前端制造(前端 (FEOL)制造)的制造设施，而第二制造设施可以提供用于互连和封装 IC产品的后端制造(后端(BEOL)制造)，并且第三制造设施可以为铸 造企业提供其他服务。
IC制造商/制造者1050包括制造工具1052，其被配置为对半导体晶圆 1053执行各种制造操作，使得根据(一个或多个)掩模(例如，掩模1045) 来制造IC器件1060。在各种实施例中，制造工具1052包括下列项中的一 项或多项：晶圆步进式光刻机、离子注入机、光致抗蚀剂涂布机、处理室 (例如，CMD/VD室或LPCMD/VD炉)、CMP系统、等离子体蚀刻系统、 晶圆清洁系统、或能够执行如本文所讨论的一个或多个合适的制造工艺的 其他制造设备。
IC制造商/制造者1050使用由掩模室1030制造的(一个或多个)掩模 1045来制造IC器件1060。因此，IC制造商/制造者1050至少间接地使用 IC设计布局图1022来制造IC器件1060。在一些实施例中，半导体晶圆 1053由IC制造商/制造者1050使用(一个或多个)掩模1045来制造以形 成IC器件1060。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1022来执行一次或多次光刻曝光。半导体晶圆1053包括硅衬底、或 在其上形成有材料层的其他合适的衬底。半导体晶圆1053还包括(在随后 的制造步骤中形成的)各种掺杂区域、电介质特征、多级互连等中的一个 或多个。
关于集成电路(IC)制造系统(例如，图10的系统1000)以及与其 相关联的IC制造流程的详细信息可以在例如2016年2月9日授权的美国 专利No.9,256,709、2015年10月1日公开的美国授权前公开No. 20150278429、2014年2月6日公开的美国授权前公开No.20140040838、 以及2007年8月21日授权的美国专利No.7,260,442中找到，它们中的每一个通过引用整体结合于此。
在一些实施例中，一种半导体器件包括：第一晶体管，具有第一主体， 其中，第一晶体管的第一主体被连接以接收第一参考电压；以及第二晶体 管，具有第二主体，其中：第一晶体管和第二晶体管串联地电连接，并且 第二晶体管的第二主体与第一晶体管的第一主体电分离。
在一些实施例中，一种半导体器件包括：衬底，包括第一有源区域和 第二有源区域，其中，第一有源区域和第二有源区域分开；第一晶体管， 其中，第一晶体管的第一主体和第一漏极位于第一有源区域中；第二晶体 管，其中，第二晶体管的第二主体位于第二有源区域中；第一导体被配置 为接收第一参考电压，其中，第一导体连接到第一晶体管的第一主体；以 及第二导体，将第二晶体管的第二主体连接到第一晶体管的第一漏极，其 中，第一导体与第二导体电分离。
在一些实施例中，一种制造半导体器件的方法包括：在半导体衬底中 形成有源区域；在有源区域的至少一个上形成至少一个栅极电极，以得到 第一晶体管和第二晶体管，其中，第一晶体管具有第一主体并且第二晶体 管具有第二主体；以及形成导体和导电过孔，使得第一晶体管被连接以接 收第一参考电压，第一晶体管和第二晶体管串联地电连接，并且第二晶体 管的第二主体与第一晶体管的第一主体电分离。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开 作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或 实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到， 这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公 开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例
示例1.一种半导体器件，包括：第一晶体管，具有第一主体，其中， 所述第一晶体管的第一主体被连接以接收第一参考电压；以及第二晶体管， 具有第二主体，其中：所述第一晶体管和所述第二晶体管串联地电连接， 并且所述第二晶体管的第二主体与所述第一晶体管的第一主体电分离。
示例2.根据示例1所述的半导体器件，其中：所述第一晶体管具有第 一源极和第一漏极，其中，所述第一源极被配置为接收所述第一参考电压， 并且所述第二晶体管具有第二源极和第二漏极，其中，所述第二晶体管的 所述第二源极和第二主体连接到所述第一晶体管的第一漏极。
示例3.根据示例1所述的半导体器件，其中，所述第一晶体管和所述 第二晶体管具有相同的导电类型。
示例4.根据示例1所述的半导体器件，还包括具有第三主体的第三晶 体管，其中：所述第三晶体管与所述第一晶体管和所述第二晶体管串联地 电连接，并且所述第三晶体管的第三主体与所述第一晶体管的第一主体和 所述第二晶体管的第二主体电分离。
示例5.根据示例1所述的半导体器件，还包括：输入/输出节点；第三 晶体管，具有第三主体，其中，所述第三晶体管的第三体被配置为接收第 二参考电压；以及第四晶体管，具有第四主体，其中，所述第四晶体管的 第四主体与所述第三晶体管的第三主体电分离：其中：所述第一参考电压 与所述第二参考电压不同，所述第二晶体管位于所述第一晶体管和所述输 入/输出节点之间，所述第三晶体管与所述第四晶体管串联地电连接，其中， 所述第四晶体管位于所述第三晶体管与所述输入/输出节点之间，并且所述 第四主体与所述第三主体电分离。
示例6.根据示例5所述的半导体器件，其中：所述第一晶体管具有第 一源极和第一漏极，其中，所述第一源极被配置为接收所述第一参考电压， 所述第二晶体管具有第二源极和第二漏极，其中，所述第二晶体管的第二 源极和第二主体连接到所述第一晶体管的第一漏极，并且所述第二漏极连 接到所述输入/输出节点，所述第三晶体管具有第三源极和第三漏极，其中， 所述第三源极被配置为接收所述第二参考电压，并且所述第四晶体管具有 第四源极和第四漏极，其中，所述第四晶体管的第四源极和第四主体连接 到所述第三晶体管的第三漏极，并且所述第四漏极连接到所述输入/输出节 点。
示例7.根据示例6所述的半导体器件，其中：所述第一晶体管和所述 第二晶体管均具有第一导电类型，并且所述第三晶体管和所述第四晶体管 均具有第二导电类型，其中，所述第一导电类型不同于所述第二导电类型。
示例8.根据示例7所述的半导体器件，还包括：第一二极管，具有连 接到所述输入/输出节点的第一阴极和连接到所述第一晶体管的第一源极的 第一阳极；以及第二二极管，具有连接所述到输入/输出节点的第二阴极和 连接到所述第三晶体管的第三源极的第二阳极。
示例9.一种半导体器件，包括：衬底，包括第一有源区域和第二有源 区域，其中，所述第一有源区域和所述第二有源区域分开；第一晶体管， 其中，所述第一晶体管的第一主体和第一漏极位于所述第一有源区域中； 第二晶体管，其中，所述第二晶体管的第二主体位于所述第二有源区域中； 第一导体，被配置为接收第一参考电压，其中，所述第一导体连接到所述 第一晶体管的第一主体；以及第二导体，将所述第二晶体管的第二主体连 接到所述第一晶体管的第一漏极，其中，所述第一导体与所述第二导体电 分离。
示例10.根据示例9所述的半导体器件，还包括第一栅极和第二栅极， 其中：所述第一栅极形成在所述第一有源区域上，并且所述第一晶体管包 括所述第一栅极、所述第一漏极、所述第一主体和第一源极，所述第二栅 极形成在所述第二有源区域上，并且所述第二晶体管包括所述第二栅极、 所述第二主体、第二漏极和第二源极，所述第一导体还连接到所述第一晶 体管的第一源极，并且所述第二导体还将所述第二晶体管的第二源极连接到所述第一晶体管的第一漏极。
示例11.根据示例10所述的半导体器件，还包括第一栅极电极和第三 导体，其中：所述衬底是体块半导体衬底，所述衬底包括第一阱和第二阱， 其中，所述第一阱与所述第二阱分开，所述第一阱包括所述第一有源区域 并且所述第二阱包括所述第二有源区域，其中，所述第一有源区域和所述 第二有源区域相对于第一方向对齐并且相对于第二方向分开，所述第一栅 极电极在所述第一有源区域和所述第二有源区域两者上沿着所述第二方向 延伸，并且所述第一栅极电极的第一部分提供所述第一栅极并且所述第一 栅极电极的第二部分提供所述第二栅极，并且所述第三导体被配置为接收 输入/输出信号，其中，所述第三导体连接到所述第二晶体管的第二漏极。
示例12.根据示例11所述的半导体器件，还包括第二栅极电极、第四 导体、第五导体和第六导体，其中：所述第一阱包括第三有源区域，该第 三有源区域沿着所述第一方向与所述第一有源区域分开，所述第二阱包括 第四有源区域，该第四有源区域沿着所述第一方向与所述第二有源区域分 开，所述第二栅极电极沿着所述第二方向在所述第三有源区域和所述第四 有源区域之上延伸，以在所述第三有源区域中限定第三晶体管并且在所述第四有源区域中限定第四晶体管，所述第三晶体管包括作为所述第二栅极 电极的第一部分的第三栅极、第三漏极、第三源极、以及在所述第三有源 区域中的第三主体，所述第四晶体管包括作为所述第二栅极电极的第二部 分的第四栅极、第四漏极、第四源极、以及在所述第四有源区域中的第四 主体，所述第四导体被配置为接收所述第一参考电压并连接到所述第三源 极和所述第三主体，并且所述第四导体连接到所述第一导体，所述第五导 体将所述第四晶体管的第四源极和第四主体连接到所述第三晶体管的第三 漏极，并且所述第五导体与所述第四导体电分离，并且所述第六导体连接 到所述第四晶体管的第四漏极。
示例13.根据示例11所述的半导体器件，还包括第二栅极电极、第四 导体、第五导体和第六导体，其中：所述第二栅极电极沿着所述第二方向 在所述第一有源区域和所述第二有源区域之上延伸，以在所述第一有源区 域中限定第三晶体管并且在所述第二有源区域中限定第四晶体管，所述第 三晶体管包括作为所述第二栅极电极的第一部分的第三栅极、第三漏极、 第三源极、以及在所述第一有源区域中的第三主体，所述第四晶体管包括作为所述第二栅极电极的第二部分的第四栅极、第四漏极、第四源极、以 及在所述第二有源区域中的第四主体，所述第四导体被配置为接收所述第 一参考电压并连接到所述第三源极和所述第三主体，并且所述第四导体连 接到所述第一导体，所述第五导体将所述第四晶体管的第四源极和第四主 体连接到所述第三晶体管的第三漏极，并且所述第五导体与所述第四导体 电分离，所述第六导体连接到所述第四晶体管的第四漏极。
示例14.根据示例10所述的半导体器件，还包括第一栅极电极、第三 导体和第四导体，其中：所述衬底是绝缘体上硅衬底，所述衬底包括第一 阱，该第一阱包括所述第一有源区域和所述第二有源区域，其中，所述第 一有源区域和所述第二有源区域相对于第一方向对齐并且相对于与所述第 一方向垂直的第二方向分开，所述第一栅极电极在所述第一有源区域和所 述第二有源区域两者上沿着所述第二方向延伸，并且所述第一栅极电极的第一部分提供所述第一栅极并且所述第一栅极电极的第二部分提供所述第 二栅极，所述第一有源区域具有第一部分，该第一部分相对于所述第二方 向延伸经过所述第一栅极电极，并且所述第一部分提供与所述第一主体的 连接，所述第二有源区域具有第二部分，该第二部分相对于所述第二方向 延伸经过所述第一栅极电极，并且所述第二部分提供与所述第二主体的连 接，所述第三导体连接到所述第一导体和所述第一有源区域的第一部分，其中，所述第三导体被配置为接收所述第一参考电压，并且所述第四导体 连接到所述第二导体和所述第二有源区域的第二部分。
示例15.根据示例10所述的半导体器件，还包括第一栅极电极、第二 栅极电极、第三导体和第四导体，其中：所述第一有源区域和所述第二有 源区域相对于第一方向分开并且相对于与所述第一方向垂直的第二方向对 齐，所述第一栅极由沿着所述第二方向在所述第一有源区域上延伸的所述 第一栅极电极提供，所述第二栅极由沿着所述第二方向在所述第二有源区 域上延伸的所述第二栅极电极提供，其中，所述第一栅极电极和所述第二栅极电极沿着所述第一方向分开，所述第一有源区域具有第一部分，该第 一部分相对于所述第二方向延伸经过所述第一栅极电极，并且所述第一部 分提供与所述第一主体的连接，所述第二有源区域具有第二部分，该第二 部分相对于所述第二方向延伸经过所述第二栅极电极，所述第二部分提供 与所述第二主体的连接，并且所述第一部分和所述第二部分相对于所述第 一方向位于相反侧，所述第三导体连接到所述第二导体和所述第一有源区 域的第一部分，其中，所述第三导体被配置为所述接收所述第一参考电压， 并且所述第四导体连接到所述第二导体和所述第二有源区域的第二部分。
示例16.根据示例10所述的半导体器件，还包括第一栅极电极、第二 栅极电极、第三导体、第四导体、第五导体和第六导体，其中：所述第一 有源区域和所述第二有源区域相对于第一方向分开并且相对于与所述第一 方向垂直的第二方向对齐，所述第一栅极由沿着所述第二方向在所述第一 有源区域上延伸的所述第一栅极电极提供，所述第二栅极由沿着所述第二 方向在所述第二有源区域上延伸的所述第二栅极电极提供，其中，所述第一栅极电极和所述第二栅极电极沿着所述第一方向分开，所述第一有源区 域具有下列项：第一部分，该第一部分相对于所述第二方向延伸经过所述 第一栅极电极，并且提供与所述第一主体的连接，以及第二部分，该第二 部分相对于所述第二方向延伸经过所述第一栅极电极，并且提供与所述第 一主体的连接，所述第一部分和所述第二部分相对于所述第一方向位于相 反侧，所述第二有源区域具有下列项：第三部分，该第三部分相对于所述 第二方向延伸经过所述第二栅极电极，并且提供与所述第一主体的连接， 以及第四部分，该第四部分相对于所述第二方向延伸经过所述第二栅极电 极，并且提供与所述第一主体的连接，所述第三部分和所述第四部分相对 于所述第一方向位于相反侧，所述第三导体连接到所述第二导体和所述第 一有源区域的第一部分，其中，所述第三导体被配置为接收所述第一参考 电压，所述第四导体连接到所述第一有源区域的第二部分，其中，所述第 四导体被配置为接收所述第一参考电压，其中，所述第一导体将所述第三 导体连接到所述第四导体，所述第五导体连接到所述第二有源区域的第三 部分，并且所述第六导体连接到所述第二有源区域的第四部分，其中，所 述第二导体连接所述第五导体和所述第六导体。
示例17.根据示例10所述的半导体器件，其中所述第一导体和所述第 二导体位于所述第一晶体管和所述第二晶体管之上的最低金属层中。
示例18.一种制造半导体器件的方法，该方法包括：在衬底之上形成 第一有源区域和第二有源区域；在所述第一有源区域和所述第二有源区域 之上形成至少一个栅极电极以获得第一晶体管和第二晶体管，其中，所述 第一晶体管具有第一主体，并且所述第二晶体管具有第二主体；以及形成 导体和导电过孔，使得：所述第一晶体管的第一端子连接到被配置为接收 第一参考电压的导体，所述第一晶体管的第二端子和所述第二晶体管的第 一端子彼此电连接，所述第一晶体管的第一主体电连接到所述第一晶体管 的第一端子，并且所述第二晶体管的第二主体电连接到所述第一晶体管的 第二端子。
示例19.根据示例18所述的方法，其中，所述第一有源区域和所述第 二有源区域具有相同的半导体类型，并且在所述衬底之上彼此物理分离。
示例20.根据示例19所述的方法，还包括：在所述衬底之上形成掺杂 区域，其中所述掺杂区域具有与所述第一有源区域和所述第二有源区域相 同的半导体类型，并且在所述衬底之上与所述第一有源区域和所述第二有 源区域物理分离，并且在所述形成导体和导电过孔时，被配置为接收所述 第一参考电压的所述导体电连接到所述掺杂区域。

Claims (10)

1.一种半导体器件，包括：
第一晶体管，具有第一主体，其中，所述第一晶体管的第一主体被连接以接收第一参考电压；以及
第二晶体管，具有第二主体，其中：
所述第一晶体管和所述第二晶体管串联地电连接，并且
所述第二晶体管的第二主体与所述第一晶体管的第一主体电分离。
2.根据权利要求1所述的半导体器件，其中：
所述第一晶体管具有第一源极和第一漏极，其中，所述第一源极被配置为接收所述第一参考电压，并且
所述第二晶体管具有第二源极和第二漏极，其中，所述第二晶体管的所述第二源极和第二主体连接到所述第一晶体管的第一漏极。
3.根据权利要求1所述的半导体器件，其中，所述第一晶体管和所述第二晶体管具有相同的导电类型。
4.根据权利要求1所述的半导体器件，还包括具有第三主体的第三晶体管，其中：
所述第三晶体管与所述第一晶体管和所述第二晶体管串联地电连接，并且
所述第三晶体管的第三主体与所述第一晶体管的第一主体和所述第二晶体管的第二主体电分离。
5.根据权利要求1所述的半导体器件，还包括：
输入/输出节点；
第三晶体管，具有第三主体，其中，所述第三晶体管的第三体被配置为接收第二参考电压；以及
第四晶体管，具有第四主体，其中，所述第四晶体管的第四主体与所述第三晶体管的第三主体电分离：
其中：
所述第一参考电压与所述第二参考电压不同，
所述第二晶体管位于所述第一晶体管和所述输入/输出节点之间，
所述第三晶体管与所述第四晶体管串联地电连接，其中，所述第四晶体管位于所述第三晶体管与所述输入/输出节点之间，并且
所述第四主体与所述第三主体电分离。
6.根据权利要求5所述的半导体器件，其中：
所述第一晶体管具有第一源极和第一漏极，其中，所述第一源极被配置为接收所述第一参考电压，
所述第二晶体管具有第二源极和第二漏极，其中，所述第二晶体管的第二源极和第二主体连接到所述第一晶体管的第一漏极，并且所述第二漏极连接到所述输入/输出节点，
所述第三晶体管具有第三源极和第三漏极，其中，所述第三源极被配置为接收所述第二参考电压，并且
所述第四晶体管具有第四源极和第四漏极，其中，所述第四晶体管的第四源极和第四主体连接到所述第三晶体管的第三漏极，并且所述第四漏极连接到所述输入/输出节点。
7.根据权利要求6所述的半导体器件，其中：
所述第一晶体管和所述第二晶体管均具有第一导电类型，并且
所述第三晶体管和所述第四晶体管均具有第二导电类型，其中，所述第一导电类型不同于所述第二导电类型。
8.根据权利要求7所述的半导体器件，还包括：
第一二极管，具有连接到所述输入/输出节点的第一阴极和连接到所述第一晶体管的第一源极的第一阳极；以及
第二二极管，具有连接所述到输入/输出节点的第二阴极和连接到所述第三晶体管的第三源极的第二阳极。
9.一种半导体器件，包括：
衬底，包括第一有源区域和第二有源区域，其中，所述第一有源区域和所述第二有源区域分开；
第一晶体管，其中，所述第一晶体管的第一主体和第一漏极位于所述第一有源区域中；
第二晶体管，其中，所述第二晶体管的第二主体位于所述第二有源区域中；
第一导体，被配置为接收第一参考电压，其中，所述第一导体连接到所述第一晶体管的第一主体；以及
第二导体，将所述第二晶体管的第二主体连接到所述第一晶体管的第一漏极，其中，所述第一导体与所述第二导体电分离。
10.一种制造半导体器件的方法，该方法包括：
在衬底之上形成第一有源区域和第二有源区域；
在所述第一有源区域和所述第二有源区域之上形成至少一个栅极电极以获得第一晶体管和第二晶体管，其中，所述第一晶体管具有第一主体，并且所述第二晶体管具有第二主体；以及
形成导体和导电过孔，使得：
所述第一晶体管的第一端子连接到被配置为接收第一参考电压的导体，
所述第一晶体管的第二端子和所述第二晶体管的第一端子彼此电连接，
所述第一晶体管的第一主体电连接到所述第一晶体管的第一端子，并且
所述第二晶体管的第二主体电连接到所述第一晶体管的第二端子。
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