CN110970417A

CN110970417A - 集成电路

Info

Publication number: CN110970417A
Application number: CN201910927018.9A
Authority: CN
Inventors: 彭士玮; 赖志明; 曾健庭; 林威呈
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-09-28
Filing date: 2019-09-27
Publication date: 2020-04-07
Also published as: US20200104445A1; US10878161B2; TW202013673A

Abstract

一种集成电路包含沿第一方向延伸的主动区域、与沿垂直于第一方向的第二方向延伸的间隙壁。间隙壁凸伸于基材中且将主动区域分成第一部分与第二部分。集成电路包含第一导电部与第二导电部均沿第二方向延伸且位于基材与金属层之间的中间层中。第一导电部与主动区域的第一部分中的第一晶体管的主动区形成导电接触，第二导电部与主动区域的第二部分中的第二晶体管的主动区形成导电接触。间隙壁连接第一导电部与第二导电部，而电性隔离第一导电部与第二导电部。

Description

集成电路

技术领域

本揭露的实施方式是有关于集成电路。

背景技术

近来小型化集成电路(IC)的趋势已产生更小的元件，这些更小的元件消耗较小的电力但在更高速下提供更多功能。小型化过程亦已在集成电路的电路的布局设计上造成更严格的限制。在集成电路的电路的布局设计期间，功能或实体单元经常设于电路布局中且经绕线而形成功能电路。这些单元的尺寸的缩减经常增加集成电路的电路的电路密度。

发明内容

本揭露的一态样是关于一种集成电路。此集成电路包含半导体基材、沿第一方向延伸的主动区域、与沿垂直于第一方向的第二方向延伸的间隙壁。间隙壁将主动区域分成第一部分与第二部分，随着间隙壁凸伸于半导体基材中，间隙壁将第一部分与第二部分彼此导电隔离。集成电路包含第一晶体管位于主动区域的第一部分中、第二晶体管位于主动区域的第二部分中、以及第一栅极带与第二栅极带均沿第二方向延伸。第一晶体管具有由一通道区分开的二主动区。第二晶体管具有由一通道区分开的二主动区。第一栅极带越过并覆盖第一晶体管的通道区，第二栅极带越过并覆盖第二晶体管的通道区。集成电路包含第一导电部与第二导电部均沿第二方向延伸且位于中间层中。中间层为介于半导体基材与一金属层之间的一层。金属层位于半导体基材上的层间介电层上方。第一导电部越过且与第一晶体管中的二主动区的第一者，第二导电部越过且与第二晶体管中的二主动区的第一者接触。在集成电路中，间隙壁连接第一导电部与第二导电部，而电性隔离第一导电部与第二导电部。

附图说明

从以下结合所附附图所做的详细描述，可对本揭露的态样有更佳的了解。应注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸都可任意地增加或减少。

图1是绘示依照一些实施方式的一种集成电路的电路的布局设计的一部分的示意图；

图2A至图2C是绘示依照一些实施方式的图1中的集成电路的电路的一些部分的剖面图；

图3A与图3B是绘示依照一些实施方式的图2A的主动区域的透视图，主动区域具有一或多个鳍状结构位于栅极带(gate strip)与导电部下；

图4A是绘示依照一些实施方式的一种反向器(inverter)单元的布局设计的示意图，反向器单元具有间隙壁位于垂直单元边界；

图4B是绘示依照一些实施方式的图4A的布局设计中的反向器单元的棍形图(stick diagram)；

图4C是绘示依照一些实施方式的图4B的反向器的电路图；

图4D、图4Dx、与图4Dy是绘示依照一些实施方式的介于导电部与电轨(powerrail)之间的导电连接的示意图；

图4E是绘示依照一些实施方式的一种反向器单元的布局设计的示意图，反向器单元具有间隙壁位于垂直单元边界、以及电轨位于第一金属层中；

图4Ex与图4Ey是绘示依照一些实施方式的介于导电部与第一金属层中的电轨之间的导电连接的示意图；

图5A是绘示依照一些实施方式的一种反向器单元的另一布局设计的示意图，反向器单元具有间隙壁位于垂直单元边界；

图5B是绘示依照一些实施方式的图5A的布局设计中的反向器单元的棍形图；

图5C是绘示依照一些实施方式的图5B的反向器的电路图；

图5D是绘示依照一些实施方式的一种反向器单元的布局设计的示意图，反向器单元具有间隙壁位于垂直单元边界、以及电轨位于第二金属层中；

图5Dx与图5Dy是绘示依照一些实施方式的介于导电部与第二金属层中的电轨之间的导电连接的示意图；

图6A是绘示依照一些实施方式的一种反及(NAND)栅极单元的布局设计的示意图，反及栅极单元具有间隙壁位于垂直单元边界；

图6B是绘示依照一些实施方式的图6A的布局设计中的反及栅极单元的棍形图；

图6C是绘示依照一些实施方式的图6B的反及栅极的电路图；

图7A是绘示依照一些实施方式的一种反及栅极单元的另一布局设计的示意图，反及栅极单元具有间隙壁位于垂直单元边界；

图7B是绘示依照一些实施方式的图7A的布局设计中的反及栅极单元的棍形图；

图7C是绘示依照一些实施方式的图7B的反及栅极的电路图；

图8A与图8B以及图9A与图9B是绘示依照一些实施方式的二邻接单元的布局设计的示意图，此二邻接接胞由其垂直单元边界处的间隙壁所隔开；

图10A是绘示依照一些实施方式的一种与或反向(AND-OR-INVERT)逻辑单元的布局设计的示意图，与或反向逻辑单元具有间隙壁位于垂直单元边界；

图10B是绘示依照一些实施方式的图10A的布局设计中的与或反向逻辑单元的棍形图；

图10C是绘示依照一些实施方式的图10B的与或反向逻辑电路的电路图；

图11A是绘示依照一些实施方式的一种与或反向逻辑单元的另一布局设计的示意图，与或反向逻辑单元具有间隙壁位于垂直单元边界；

图11B是绘示依照一些实施方式的图11A的布局设计中的与或反向逻辑单元的棍形图；

图11C是绘示依照一些实施方式的图11B的与或反向逻辑电路的电路图；

图12A与图12B是绘示依照一些实施方式的一种单元的布局设计的示意图，此单元具有间隙壁位于单元内及其边界；

图13A至图13J是绘示依照一些实施方式的于制作间隙壁的制程中制造的元件的剖面图，此间隙壁分开主动区域且隔离位于中间扩散层(MD layer)中的二相邻导电部；

图14是绘示依照一些实施方式的一种电子设计自动化(EDA)系统的方块图；

图15是绘示依照一些实施方式的一种集成电路制造系统及与其相关的集成电路制造流程的方块图。

【符号说明】

20 基材

24 金属线/导电绕线

25 层间介电层

26 金属线/导电绕线

28 金属线/导电绕线

31 通道区

32 主动区

33 通道区

34 主动区

36 主动区

37 通道区

38 主动区

39 通道区

40 栅极带

42 栅极带

44 栅极带

46 栅极带

48 栅极带

50 间隙壁

51 开口沟渠

52 开口

53 开口

56 绝缘材料

62 导电部

64 导电部

66 导电部

68 导电部

80 主动区域

80n 主动区域

80p 主动区域

82 第一部分

84 第二部分

85n 主动区域

85p 主动区域

100 反向器单元/单元

102 电轨/水平线

104 电轨/水平线

112 绕线/水平棍

114 绕线

116 绕线

118 绕线/水平棍

121 垂直绕线

121n 垂直绕线

121p 垂直绕线

124 绕线

129 绕线

144 栅极带

152 间隙壁

154 间隙壁

164n 导电部/垂直棍

164p 导电部/垂直棍

168 导电部/垂直棍

191 水平边界

192 垂直边界

193 水平边界

194 垂直边界

200 反及栅极单元/单元

202 电轨

204 电轨

212 绕线

214 绕线

215 水平绕线

216 绕线

218 绕线

221 绕线/垂直导电路径

222 绕线/垂直导电路径

225 绕线/垂直导电路径

226 绕线/垂直导电路径

229 绕线/垂直导电路径

242 栅极带

246 栅极带

252 间隙壁

254 间隙壁

261n 导电部

261p 导电部

262 导电部

262n 导电部

262p 导电部

266n 导电部

266p 导电部

291 水平边界

292 垂直单元边界/垂直边界

293 水平边界

294 垂直单元边界/垂直边界

300 与或反向逻辑单元/单元/与或反向逻辑单元电路

302 电轨

304 电轨

312 绕线

314A 绕线

314B 绕线

316A 绕线

316B 绕线

318A 绕线

318B 绕线

320 绕线

320n 绕线/垂直导电路径

320p 绕线/垂直导电路径

321 绕线/垂直导电路径

322 绕线/垂直导电路径

323 绕线/垂直导电路径

324 绕线/垂直导电路径

325 绕线/垂直导电路径

325p 绕线

325n 绕线

326 绕线/垂直导电路径

327 绕线/垂直导电路径

328 绕线/垂直导电路径

329 绕线/垂直导电路径

332 水平绕线

335 水平绕线

342 栅极带

344 栅极带

346 栅极带

348 栅极带

352 间隙壁

354 间隙壁

360n 导电部

360p 导电部

362 导电部

362n 导电部

362p 导电部

364 导电部

364n 导电部

364p 导电部

366 导电部

366n 导电部

366p 导电部

368n 导电部

368p 导电部

391 水平边界

392 垂直单元边界/垂直边界

393 水平边界

394 垂直单元边界/垂直边界

400 单元

420A 绕线

420B 绕线

421A 绕线

421B 绕线

422A 绕线

422B 绕线

423 绕线

424 绕线

425B 绕线

425C 绕线

426 绕线

427A 绕线

427B 绕线

427C 绕线

428A 绕线

428B 绕线

429A 绕线

429B 绕线

440 栅极带

442A 栅极带

442B 栅极带

443 栅极带

444 栅极带

445B 栅极带

445C 栅极带

446 栅极带

447A 栅极带

447B 栅极带

447C 栅极带

448A 栅极带

448B 栅极带

448C 栅极带

449 栅极带

452 间隙壁

454 间隙壁

456 间隙壁

458 间隙壁

460 导电部

461 导电部

462p 导电部

462n 导电部

463 导电部

464 导电部

465 导电部

466p 导电部

466n 导电部

467 导电部

468 导电部

469p 导电部

469n 导电部

470 导电部

470A 绕线

470B 绕线

471 绕线

471p 导电部

471n 导电部

472A 绕线

472B 绕线

472p 导电部

472n 导电部

473 导电部

473A 绕线

473B 绕线

474A 绕线

474B 绕线

474p 导电部

474n 导电部

475A 绕线

475B 绕线

475p 导电部

475n 导电部

476 导电部

476A 绕线

476B 绕线

477 导电部

477A 绕线

477B 绕线

478 绕线

478p 导电部

478n 导电部

479 绕线

479p 导电部

479n 导电部

900 电子设计自动化系统/系统

902 处理器

904 储存媒体

906 计算机程序码/指令

907 程序库

908 总线

910 输入/输出接口

912 网络接口

914 网络

942 使用者界面

1000 系统

1020 设计公司

1022 集成电路设计布局图

1030 光罩公司

1032 数据准备

1044 光罩制造

1045 光罩

1050 集成电路制造厂

1052 晶圆制造

1053 半导体晶圆

1060 集成电路元件

A1 第一输入线

A2 第二输入线

A-A’ 剖切平面

B-B’ 剖切平面

C-C’ 剖切平面

CPP 接触多晶间距

h 高度

ILD0 层件介电质

ILD1 层间介电层

M0 金属层/第一金属层

M1 金属层/第二金属层

P-P’ 剖切平面

p-p’ 剖切平面

Q-Q’ 剖切平面

q-q’ 剖切平面

SAC1 绝缘材料

SAC2 绝缘材料

T1 晶体管

T2 晶体管

T3 晶体管

T4 晶体管

T5 晶体管

T6 晶体管

T7 晶体管

T8 晶体管

V0 介层窗

VB 介层窗

VD 介层窗

VDD 供电电压/第一电源

VG 介层窗

VIA0 介层窗

VSS 供电电压/第二电源

w 宽度

ZN 输出

具体实施方式

以下的揭露提供了许多不同实施方式或例子，以实施所揭露的标的的不同特征。以下描述的构件、数值、步骤、操作、材料、与安排等等的特定例子是用以简化本揭露的实施方式。当然，这些仅为例子，并非用以作为限制。其他构件、数值、操作、材料、与安排等等为所欲。举例而言，于描述中，第一特征形成于第二特征的上方或之上，可能包含第一特征与第二特征以直接接触的方式形成的实施方式，亦可能包含额外特征可能形成在第一特征与第二特征之间的实施方式，如此第一特征与第二特征可能不会直接接触。此外，本揭露的实施方式可能会在各例子中重复参考数字及/或文字。这样的重复是基于简化与清楚的目的，以其本身而言并非用以指定所讨论的各实施方式及/或配置之间的关系。

再者，在此可能会使用空间相对用语，例如“在下(beneath)”、“下方(below)”、“较低(lower)”、“上方(above)”、“较高(upper)”与类似用语，以方便说明来描述如附图所绘示的一构件或一特征与另一(另一些)构件或特征之间的关系。除了在图中所绘示的方位外，这些空间相对用词意欲含括元件在使用或操作中的不同方位。设备/元件可能以不同方式定位(旋转90度或在其他方位上)，因此可利用同样的方式来解释在此所使用的空间相对描述符号。

图1是绘示依照一些实施方式的一种集成电路的电路的布局设计的一部分的示意图。图2A至图2C是绘示依照一些实施方式的图1中的集成电路的电路的一些部分的剖面图。如图1的布局设计所具体指明的集成电路包含沿X方向延伸的主动区域80、沿Y方向延伸的间隙壁50、沿Y方向延伸的栅极带(例如，栅极带42、44、46、与48)、沿Y方向延伸的导电部(例如，导电部62、64、66、与68)、以及沿X方向延伸的金属线(例如，金属线24、26、与28)。

在一些实施方式中，主动区域80的边界是在布局过程期间由氧化物定尺寸图案(oxide dimensioning pattern)所逻辑指明，且主动区域80是利用一或多个光罩而于包含氧化、蚀刻、扩散、与其他步骤的制程中制造。在图2A至图2C中，半导体基材20中的主动区域80包含供制作场效晶体管(FET)的源极/漏极端的主动区(例如，主动区32、34、36、与38)。在一些实施方式中，主动区以遮罩的扩散制程来制作。当一导电部(例如，导电部62、64、66、与68)越过主动区(例如，主动区32、34、36、与38)的一的上方且与此主动区形成导电接触时，此导电部成为连接一场效晶体管的源极或漏极的导线。场效晶体管中的通道区(例如，通道区31、33、37、与39)形成于栅极带(例如，栅极带42、44、46、与48)的下方，而这些栅极带越过主动区域80的上方。在一些实施方式中，X方向上的鳍状结构制作在主动区域80中，鳍式场效晶体管的栅极以栅极带越过鳍状结构的形式形成于通道区之上。在一些实施方式中，其他类型的场效晶体管的栅极形成于通道区之上，而栅极带越过主动区域80上方。

图2A是绘示图1中的集成电路的电路沿剖切平面A-A’的剖面图。如图1与图2A所示，间隙壁50凸伸于半导体基材20中，且将主动区域80分隔成第一部分82与第二部分84。主动区域80的第一部分82与第二部分84透过间隙壁50而彼此在导电上隔离。在一些实施方式中，于制作间隙壁50凸伸于半导体基材20中之前，以连续氧化物扩散(CNOD)区域形式制作主动区域80，连续氧化物扩散区域在二相邻单元之间的边界并未中断以供建造功能电路。打断主动区域80的间隙壁50以绝缘材料制作。在一些实施方式中，间隙壁50以氮化硅(Si₃N₄)制作。在图1与图2A中，间隙壁50实体连接导电部62与导电部64，而防止此二导电部62与64之间的导电接触。

在图1与图2A中，具有介于二主动区(例如，主动区32与36)之间的通道区31的第一晶体管形成于主动区域80的第一部分82，具有介于二主动区(例如，主动区34与38)之间的通道区33的第二晶体管形成于主动区域80的第二部分84。在一些实施方式中，间隙壁50位于第一单元与第二单元之间的边界处，每一第一单元与第二单元包含一或多个逻辑功能。具有通道区31的第一晶体管位于第一单元内，具有通道区33的第二晶体管位于第二单元内。在一些实施方式中，第一单元包含具有形成于主动区域80的第一部分82中的通道区37的另一晶体管，第二单元包含具有形成于主动区域80的第二部分84中的通道区39的另一晶体管。

图3A与图3B是绘示依照一些实施方式的图2A的主动区域80的透视图，主动区域80具有一或多个鳍状结构位于栅极带(例如，栅极带42)与导电部(例如，导电部62与66)下。在图3A中，为主动区域80制作沿X方向延伸的一鳍状结构，且栅极通道形成在栅极带42与此鳍状结构之间。在图3B中，为主动区域80制作沿X方向延伸的二鳍状结构，且栅极通道形成在栅极带42与此二鳍状结构之间。在图3A与图3B中，二导电部(例如，导电部62与66)的每一个导电接触位于栅极带42下方的栅极通道的任一侧上的主动区之一，且形成鳍式场效晶体管的源极连接或漏极连接之一，鳍式场效晶体管使其栅极连接至栅极带42。在一些实施方式中，为主动区域80制作栅极支撑结构而非鳍状结构，制作其他类型的场效晶体管[例如，栅极全环(Gate-all-around)场效晶体管、Ω状栅极(Omega-gate)场效晶体管、或三栅极(Tri-gate)场效晶体管]于主动区域80中的栅极支撑结构上。

图2B是绘示图1的集成电路的电路沿剖切平面B-B’的剖面图。图2C是绘示图1的集成电路的电路沿剖切平面C-C’的剖面图。在图2B与图2C中，导电部(例如，导电部62、64、66、与68)制作于半导体基材20与金属层M0之间的中间层中，例如中间扩散层(MD layer)。金属层M0位于半导体基材20上的层间介电(ILD)层(例如，层间介电层25)上方。导电绕线(例如，导电绕线24、26、与28)制作在金属层M0中。在图2B中，导电绕线24透过介层窗VD的一导电连接于导电部62，且导电绕线26透过介层窗VD的另一个导电连接于导电部64。在图2C中，导电绕线28透过介层窗VG导电连接于栅极带42。

在一些实施方式中，如图2B所示，于选择性移除用以制作自我对准接触(self-aligned contact)的绝缘材料SAC2的一部分，以制作一介层窗开口后，一介层窗VD制作在一导电部的顶部上，介层窗开口亦穿过层间介电层25。介层窗开口中的导电填充物将金属层M0中的导电绕线(例如，导电绕线24)与中间扩散层中的对应导电部(例如，导电部62)连接。在一些实施方式中，如图2C所示，于选择性移除用以制作自我对准接触的绝缘材料SAC1的一部分，以制作一介层窗开口后，一介层窗VG制作在一栅极带的顶部上，介层窗开口亦穿过层间介电层25。介层窗开口中的导电填充物将金属层M0中的导电绕线(例如，导电绕线28)与跨越主动区域80的对应栅极带(例如，栅极带42)连接。

图4A是绘示依照一些实施方式的一种反向器单元100的布局设计的示意图，反向器单元100具有间隙壁位于垂直单元边界。图4B是绘示图4A的布局设计中的反向器单元100的棍形图。图4C是绘示图4B的反向器的电路图。在图4A中，反向器单元100设于二电轨102与104之间。电轨102与104对应提供第一供电电压VDD与第二供电电压VSS给反向器单元。电轨102与104亦提供供电电压VDD与VSS给与反向器单元设于相同列的一些其他单元(未绘示于图中)。在一些实施方式中，电轨102与104为埋入式电轨，其制作在用以制作导电绕线的第一金属层的下方的层中。在其他实施方式中，电轨102与104制作在第一金属层或用以制作导电绕线的另一金属层中。

图4A的反向器单元100具有水平边界(例如，水平边界191与193)以及垂直边界(例如，垂直边界192与194)。水平边界191与193分别位于电轨102与104处，且将反向器单元100与包含此反向器单元的列之上或之下的列中的相邻单元隔开。图4A中的反向器单元具有间隙壁152与154位于对应的垂直边界192与194处。垂直边界192与194将反向器单元100与和此反向器单元位于相同列中的相邻单元隔开。在图4A中，反向器单元具有高度“h”与宽度“w”。

图4B的棍形图中的多个棍与连接代表图4A的用以制作反向器单元100的布局设计中的对应导电元件。举例而言，图4A中的每个导电部(例如，导电部164p、164n、与168)以图4B中的一对应垂直线表示。图4A的栅极带144以图4B的具有相同阴影图案的垂直棍表示。图4A中的二主动区域(例如，主动区域80p与80n)的每一个以图4B中具有相同阴影图案的水平棍表示。图4A中的每个水平绕线(例如，水平绕线112、114、116、与118)以图4B中具有相同阴影图案的水平棍表示。图4A中的每个电轨(例如，电轨102与104)以图4B中的一水平线表示。

在图4B中，一栅极带(例如，栅极带144)与一主动区域(例如，主动区域80p与80n)之间的每个交叉点代表一晶体管的一栅极。一导电部(例如，导电部164p、164n、与168)与一主动区域(例如，主动区域80p与80n)之间的每个交叉点(以“x”标记)代表一晶体管的一源极/漏极。举例而言，栅极带144与主动区域80p之间的交叉点代表一p型通道晶体管的栅极。导电部164p与主动区域80p之间的交叉点代表此p型通道晶体管的源极。导电部168与主动区域80p之间的交叉点代表此p型通道晶体管的漏极。

在图4B中，水平棍118与栅极带144之间的交叉连接为介层窗VG。水平棍112与垂直棍168之间的交叉连接为介层窗VD。水平线102与垂直棍164p之间的交叉连接为介层窗VB。水平线104与垂直棍164n之间的交叉连接为另一介层窗VB。

在一些实施方式中，如图4A与图4B所示，导电部(例如，导电部164p、164n、与168)制作在一中间扩散层中，水平绕线(例如，水平绕线112、114、116、与118)制作在金属层M0中。中间扩散层为介于半导体基材与金属层M0之间的导电层。在如图2A至图2C所示的例子中，金属层M0位于半导体基材20上的层间介电层(例如，层间介电层25)上方。在一些实施方式中，水平绕线118透过介层窗VG导电连接至栅极带144，介层窗VG穿过第一金属层M0与栅极带144之间的绝缘材料。水平绕线112透过介层窗VD导电连接至导电部168，介层窗VD穿过第一金属层M0与中间扩散层之间的绝缘材料。

在一些实施方式中，图4A与图4B中的电轨102与104制作在中间扩散层与第一金属层M0两者下方的层中。导电部164p透过介层窗VB的一导电连接至电轨102，且导电部164n透过介层窗VB的另一个导电连接至电轨104。图4D、图4Dx、与图4Dy是绘示依照一些实施方式的介于导电部(例如，导电部164p)与电轨(例如，电轨102)之间的导电连接的示意图。图4D是绘示此导电连接的上视图。图4Dx是绘示图4D的导电连接沿剖切平面P-P’的剖面图。图4Dy是绘示图4D的导电连接沿剖切平面Q-Q’的剖面图。如图4D、图4Dx、与图4Dy所示，导电部164p与电轨102透过一介层窗VB导电连接，此介层窗VB穿过中间扩散层与电轨102的导电层之间的绝缘材料。

图4A至图4C所示的反向器具有以p型主动区域80p形成的p型通道晶体管、以及以n型主动区域80n形成的n型通道晶体管。当栅极带144跨越p型主动区域80p时，p型通道晶体管的栅极连接栅极带144。当栅极带144跨越n型主动区域80n时，n型通道晶体管的栅极连接栅极带144。导电部164p将p型通道晶体管的源极导电连接至电轨102，导电部164n将n型通道晶体管的源极导电连接至电轨104。导电部168将p型通道晶体管的漏极与n型通道晶体管的漏极导电连接。水平绕线118导电连接至栅极带144，并提供反向器输入线。水平绕线112导电连接至导电部168，并提供反向器输出线。在图4A与图4B所示的具体布局设计中，水平绕线114与116并未用来导电连接反向器中的元件。

图5A是绘示依照一些实施方式的一种反向器单元100的另一布局设计的示意图，反向器单元100具有间隙壁位于垂直单元边界。图5B是绘示图5A的布局设计中的反向器单元100的棍形图。图5C是绘示图5B的反向器的电路图。主动区域(例如，主动区域80p与80n)、栅极带144、导电部(例如，导电部164p、164n、与168)、以及间隙壁(例如，间隙壁152与154)的布局设计在图4A与图5A中是相同的。在图4A与图4B中，金属层M0中的绕线(例如，绕线112与118)为水平定向；在图5A与图5B中，金属层M0中的绕线(例如，绕线124与129)为垂直定向。垂直绕线124透过介层窗VG导电连接至栅极带144，并提供反向器输入线。垂直绕线129透过介层窗VD导电连接至导电部168，并提供反向器输出。垂直绕线121在图5A与图5B并未用来作为连接。

图4E是绘示依照一些实施方式的一种反向器单元100的布局设计的示意图，反向器单元100具有间隙壁位于垂直单元边界、以及电轨202与204位于第一金属层M0中。在图4E中，第一金属层M0中的电轨202与204作为图4A与图4B的埋入式电轨102与104的替代。导电部164p导电连接至第一金属层M0中的电轨202，且导电部164n导电连接至第一金属层M0中的电轨204。

图4Ex与图4Ey是绘示依照一些实施方式的介于导电部(例如，导电部164p或164n)与电轨(例如，电轨202或204)之间的导电连接的示意图。图4Ex是绘示图4E的导电连接沿剖切平面q-q’的剖面图。图4Ey是绘示图4E的导电连接沿剖切平面p-p’的剖面图。如图4E与图4Ex所示，导电部164n透过介层窗VD导电连接至电轨204，此介层窗VD穿过中间扩散层与第一金属层M0之间的绝缘材料。如图4E与图4Ey所示，导电部164p透过介层窗VD导电连接至电轨202，此介层窗VD穿过中间扩散层与第一金属层M0之间的绝缘材料。

图5D是绘示依照一些实施方式的一种反向器单元100的另一布局设计的示意图，反向器单元100具有间隙壁位于垂直单元边界、以及电轨302与304位于第二金属层M1中。在图5D中，第二金属层M1中的电轨302与304作为图4A与图4B的埋入式电轨102与104的替代。导电部164p导电连接于第二金属层M1中的电轨302，且导电部164n导电连接于第二金属层M1中的电轨304。

图5Dx与图5Dy是绘示依照一些实施方式的介于导电部(例如，导电部164p或164n)与电轨(例如，电轨302或304)之间的导电连接的示意图。图5Dx是绘示图5D的导电连接沿剖切平面q-q’的剖面图。图5Dy是绘示图5D的导电连接沿剖切平面p-p’的剖面图。如图5D与图5Dx所示，导电部164n透过介层窗VD导电连接至垂直绕线121n，此介层窗VD穿过中间扩散层与第一金属层M0之间的绝缘材料，而垂直绕线121n透过介层窗V0导电连接至电轨304，此介层窗V0穿过第一金属层M0与第二金属层M1之间的绝缘材料。如图5D与图5Dy所示，导电部164p透过介层窗VD导电连接至垂直绕线121p，此介层窗VD穿过中间扩散层与第一金属层M0之间的绝缘材料，而垂直绕线121p透过介层窗V0导电连接至电轨302，此介层窗V0穿过第一金属层M0与第二金属层M1之间的绝缘材料。

图6A是绘示依照一些实施方式的一种反及栅极单元200的布局设计的示意图，反及栅极单元200具有间隙壁位于垂直单元边界。图6B是绘示图6A的布局设计中的反及栅极单元200的棍形图。图6C是绘示图6B的反及栅极的电路图。图7A是绘示依照一些实施方式的一种反及栅极单元200的另一布局设计的示意图，反及栅极单元200具有间隙壁位于垂直单元边界。图7B是绘示图7A的布局设计中的反及栅极单元200的棍形图。图7C是绘示图7B的反及栅极的电路图。在图6A与图7A中，反及栅极单元设于二电轨102与104之间。电轨102与104对应提供第一供电电压VDD与第二供电电压VSS给反及栅极单元。图6A与图7A中的反及栅极单元200具有水平边界(例如，水平边界291与293)与垂直边界(例如，垂直边界292与294)。

棍形图(例如，图6B或图7B)中的多个棍与连接代表用以制作反及栅极单元200的布局设计(例如，图6A或图7A)中的对应导电元件。布局设计中的二主动区域(例如，主动区域80p与80n)的每一个以对应棍形图中的具有相同阴影图案的水平垂直棍表示。布局设计中的每个电轨(例如，电轨102与104)以对应棍形图中的一水平线表示。布局设计中的每个导电部(例如，导电部261p、261n、266p、266n、与262)以对应棍形图中的一对应垂直线表示。布局设计中的每个栅极带(例如，栅极带246与242)以对应棍形图中的具有相同阴影图案的对应垂直棍表示。

在图6A与图6B中，金属层M0中的绕线(例如，绕线212、214、216、与218)水平定向；在图7A与图7B中，金属层M0中的绕线(例如，绕线221、222、225、226、与229)垂直定向。图6A中的每个水平绕线(例如，绕线212、214、216、与218)以图6B中具有相同阴影图案的水平棍表示。图7A中的每个垂直导电路径(track)(例如，垂直导电路径221、222、225、226、与229)以图7B中具有相同阴影图案的垂直棍表示。

在图6B与图7B中，一栅极带(例如，栅极带246与242)与一主动区域(例如，主动区域80p与80n)之间的每个交叉点代表一晶体管的一栅极。一导电部(例如，导电部261p、261n、266p、266n、262p、与262n)与一主动区域(例如，主动区域80p与80n)之间的每个交叉点(以“x”标记)代表一晶体管的一源极/漏极。

在图6A至图6C与图7A至图7C中，反及栅极单元200具有以p型主动区域80p形成的二p型通道晶体管T1与T2、以及以n型主动区域80n形成的二n型通道晶体管T3与T4。p型通道晶体管T1的栅极与n型通道晶体管T3的栅极一起连接栅极带246。p型通道晶体管T2的栅极与n型通道晶体管T4的栅极一起连接栅极带242。导电部261n将n型通道晶体管T3的源极导电连接至电轨104。n型通道晶体管T3的漏极与n型通道晶体管T4的源极由n型主动区域80n中的扩散区导电连接在一起。

在图6A至图6C中，导电部266p将p型通道晶体管T1与T2的源极导电连接至电轨102。导电部261p透过介层窗VD的一将p型通道晶体管T1的漏极导电连接至水平绕线212。导电部262将p型通道晶体管T2的漏极导电连接至n型通道晶体管T4的漏极与水平绕线212两者。水平绕线212透过介层窗VD的一导电连接至导电部261p与导电部262的每一个。水平绕线212提供输出ZN给反及栅极。水平绕线218透过介层窗VG导电连接至栅极带246，且提供第一输入线A1给反及栅极。水平绕线216透过介层窗VG导电连接至栅极带242，且提供第二输入线A2给反及栅极。

在图7A至图7C中，导电部261p将p型通道晶体管T1的源极导电连接至电轨102，且导电部262p将p型通道晶体管T2的源极导电连接至电轨102。导电部266p透过介层窗VD的一将p型通道晶体管T1与T2的漏极导电连接至垂直绕线225。导电部262n透过介层窗VD的一将n型通道晶体管T4的漏极导电连接至垂直绕线229。金属层M0中的垂直绕线225与229透过介层窗VIA0而由另一金属层M1中的水平绕线215导电连接在一起。水平绕线215提供输出ZN给反及栅极。垂直绕线226透过介层窗VG导电连接至栅极带246，且提供第一输入线A1给反及栅极。垂直绕线222透过介层窗VG导电连接至栅极带242，且提供第二输入线A2给反及栅极。

图8A与图8B以及图9A与图9B是绘示依照一些实施方式的二邻接单元的布局设计的示意图，此二邻接单元由其垂直单元边界处的间隙壁所隔开。在图8A的布局设计中，图7A中的反及栅极单元200设于作为图5A的反向器单元100的单元的左边，且此二单元由间隙壁254/152所隔开。在图9A的布局设计中，图7A中的反及栅极单元200设于图5A的反向器单元100的右边，且此二单元由间隙壁154/252所隔开。在一些实施方式中，一单元中的二多晶线(代表二对应栅极带)之间的间距距离定义出一测量单位，其视为接触多晶间距CPP(contact poly pitch)。举例而言，在图8A与图9A中，栅极带246的中间线与栅极带242的中间线之间的距离为一个接触多晶间距CPP。

在图8A与图9A中，垂直绕线(例如，垂直绕线221、226、225、222、229、121、124、与129)以相同的间距距离设置。二相邻垂直绕线之间的间距距离为相同的0.5个接触多晶间距CPP。在同一单元中的二相邻垂直绕线之间的间距距离为0.5个接触多晶间距CPP。每个不同单元中的二相邻垂直绕线之间的间距距离亦为0.5个接触多晶间距CPP。举例而言，图8A中的垂直绕线229与121之间的间距距离为0.5个接触多晶间距CPP；且图9A中的垂直绕线129与221之间的间距距离为0.5个接触多晶间距CPP。

图8B为图8A的布局设计于移除电轨与绕线的布局图案后的简化示意图。图9B为图9A的布局设计于移除电轨与绕线的布局图案后的简化示意图。在图8B中，从栅极带242至单元200的垂直单元边界294的间距距离为0.75个接触多晶间距CPP，且从栅极带144至单元100的垂直单元边界192的间距距离为0.75个接触多晶间距CPP。因此，单元200中的栅极带242与单元100中的栅极带144之间的间距距离为1.5个接触多晶间距CPP。在图9B中，从栅极带144至单元200的垂直单元边界194的间距距离为0.75个接触多晶间距CPP，且从栅极带246至单元200的垂直单元边界292的间距距离为0.75个接触多晶间距CPP。因此，单元100中的栅极带144与单元200中的栅极带246之间的间距距离为1.5个接触多晶间距CPP。

反向器单元100与反及栅极单元200的总单元宽度小于根据扩散边缘上的连续多晶(continuous poly on diffusion edge，CPODE)技术的反向器单元与反及栅极单元的总单元宽度。利用扩散边缘上的连续多晶技术，虚设多晶(dummyPO)线位于二相邻的导电部之间的垂直单元边界处，此二相邻的导电部位于分开二相邻单元的垂直单元边界的两边上。利用扩散边缘上的连续多晶技术，从虚设多晶线至二相邻导电部的第一个(位于第一单元中)有第一间隔，且从虚设多晶线至二相邻导电部的第二个(位于第二单元中)有第二间隔。在图8B与图9B中，因位于垂直单元边界(介于二相邻单元之间)的两边上的二相邻导电部由一个间隙壁所隔开，因此反向器单元100与反及栅极单元200的总单元宽度缩减。扩散边缘上的连续多晶的垂直单元边界处的虚设多晶线被移除。扩散边缘上的连续多晶的从虚设多晶线至对应导电部的第一间隔与第二间隔亦被移除。依照一或多个实施方式，单元宽度的缩减改善了集成电路的电路的电路密度。

在图8B与图9B中，布局设计包含形成二平行主动区域的p型主动区域80p与n型主动区域80n，此二平行主动区域均沿X方向延伸。沿Y方向延伸的一间隙壁将此二平行主动区域(例如，p型主动区域80p与n型主动区域80n)的每一个分成位于第一单元中的第一部分与位于第二单元中的第二部分。

在图8B中，单元200中的栅极带242在间隙壁254/152的第一侧跨过此二平行主动区域(例如，p型主动区域80p与n型主动区域80n)，单元100中的栅极带144在间隙壁254/152的第二侧跨过此二平行主动区域(例如，p型主动区域80p与n型主动区域80n)。单元200中的导电部262p在间隙壁254/152的第一侧跨越p型主动区域80p，且与p型主动区域80p形成主动区接触。单元100中的导电部164p在间隙壁254/152的第二侧跨越p型主动区域80p，且与p型主动区域80p形成主动区接触。间隙壁254/152连接导电部262p与导电部164p，而防止此二导电部(即，导电部262p与164p)之间的导电接触。单元200中的导电部262n在间隙壁254/152的第一侧跨越n型主动区域80n，且与n型主动区域80n形成主动区接触。单元100中的导电部164n在间隙壁254/152的第二侧跨越n型主动区域80n，且与n型主动区域80n形成主动区接触。间隙壁254/152连结导电部262n与导电部164n，而防止此二导电部(即，导电部262n与164n)之间的导电接触。

在图9B中，单元100中的栅极带144在间隙壁154/252的第一侧跨过二平行主动区域(例如，p型主动区域80p与n型主动区域80n)，且单元200中的栅极带246在间隙壁154/252的第二侧跨过此二平行主动区域(例如，p型主动区域80p与n型主动区域80n)。单元100中的导电部168在间隙壁154/252的第一侧跨越p型主动区域80p与n型主动区域80n，且与p型主动区域80p和n型主动区域80n两者形成主动区接触。单元200中的导电部261p在间隙壁154/252的第二侧跨越p型主动区域80p，且与p型主动区域80p形成主动区接触。单元200中的导电部261n在间隙壁154/252的第二侧跨越n型主动区域80n，且与n型主动区域80n形成主动区接触。间隙壁154/252连结导电部168与导电部261p及261n，而防止导电部168导电接触导电部261p及261n。

图10A是绘示依照一些实施方式的一种与或反向逻辑单元(例如，与或反向逻辑单元AOI22)300的布局设计的示意图，与或反向逻辑单元300具有间隙壁位于垂直单元边界。图10B是绘示图10A的布局设计中的与或反向逻辑单元300的棍形图。图10C是绘示图10B的与或反向逻辑电路的电路图。图11A是绘示依照一些实施方式的一种与或反向逻辑单元300的另一布局设计的示意图，与或反向逻辑单元300具有间隙壁位于垂直单元边界。图11B是绘示图11A的布局设计中的与或反向逻辑单元300的棍形图。图11C是绘示图11B的与或反向逻辑电路的电路图。在图10A与图11A中，与或反向逻辑单元300设于二电轨102与104之间。电轨102与104对应提供第一供电电压VDD与第二供电电压VSS给与或反向逻辑单元300。图10A与图11A中的与或反向逻辑单元300具有水平边界(例如，水平边界391与393)以及垂直边界(例如，垂直边界392与394)。

制作布局设计(例如，图10A或图11A)中的与或反向逻辑电路的大多数导电元件以其对应棍形图(例如，图10B或图11B)中的多个棍与连接表示。布局设计中的二主动区域(例如，主动区域80p与80n)的每一个以对应棍形图中的具有相同阴影图案的水平垂直棍表示。布局设计中的每个电轨(例如，电轨102与104)以对应棍形图中的一水平线表示。布局设计中的每个导电部(例如，导电部364p、364n、368p、368n、360p、360n、366p、366n、362p、与362n)以对应棍形图中的一对应垂直线表示。布局设计中的每个栅极带(例如，栅极带344、348、346、与342)以对应棍形图中的具有相同阴影图案的对应垂直棍表示。

在图10A与图10B中，金属层M0中的绕线(例如，绕线312、316A、316B、318A、318B、314A、与314B)水平定向；在图11A与图11B中，金属层M0中的绕线(例如，绕线320p、320n、与321～329)垂直定向。图10A中的每个水平绕线(例如，水平绕线312、316A、316B、318A、318B、314A、与314B)以图10B中具有相同阴影图案的水平棍表示。图11A中的每个垂直导电路径(例如，垂直导电路径320p、320n、与321～329)以图11B中具有相同阴影图案的垂直棍表示。

在图10B与图11B中，一栅极带(例如，栅极带344、348、346、与342)与一主动区域(例如，主动区域80p与80n)之间的每个交叉点代表一晶体管的一栅极。一导电部(例如，导电部364p、364n、368p、368n、360p、360n、366p、366n、362p、与362n)与一主动区域(例如，主动区域80p与80n)之间的每个交叉点(以“x”标记)代表一晶体管的一源极/漏极。

在图10A至图10C与图11A至图11C中，与或反向逻辑单元300具有以p型主动区域80p形成的四个p型通道晶体管(例如，p型通道晶体管T1、T2、T3、与T4)、以及以n型主动区域80n形成的四个n型通道晶体管(例如，n型通道晶体管T5、T6、T7、与T8)。每个栅极带344、348、346、与342将p型通道晶体管的栅极与一对应n型通道晶体管的栅极连接(例如，p型通道晶体管T1与n型通道晶体管T5、p型通道晶体管T2与n型通道晶体管T6、p型通道晶体管T3与n型通道晶体管T7、以及p型通道晶体管T4与n型通道晶体管T8)。这四个p型通道晶体管(例如，p型通道晶体管T1、T2、T3、与T4)的半导体通道在p型主动区域80p内以连续氧化物扩散(continuous oxide diffusion，CNOD)的形式串连。这四个n型通道晶体管(例如，n型通道晶体管T5、T6、T7、与T8)的半导体通道在n型主动区域80n内以连续氧化物扩散的形式串连。p型通道晶体管T1与T2的源极导电连接至电轨102上的第一电源VDD(例如，透过介层窗VB)。n型通道晶体管T5与T8的源极导电连接至电轨104上的第二电源VSS(例如，透过介层窗VB)。

在图10A至图10C中，于导电部364p、360p、与362p透过介层窗VD而由水平绕线312导电连接在一起后，p型通道晶体管T1与T2的漏极和p型通道晶体管T3与T4的源极连接在一起。于导电部366p与360n以垂直绕线320与水平绕线316B与314A的组合导电连接在一起后，p型通道晶体管T3与T4的漏极和n型通道晶体管T6与T7的漏极连接在一起。水平绕线316B与314A以垂直绕线320且透过介层窗VIA0导电连接在一起，而导电部366p与360n对应连接至水平绕线316B与314A。水平绕线316A、318A、318B、与314B对应连接至栅极带344、348、346、与342，以提供与或反向逻辑单元电路的输入(例如，输入B2、B1、A1、与A2)。输出ZN位于水平绕线316B与314A的任一个上。

在图10A中，从栅极带344至垂直单元边界392的间距距离为0.75个接触多晶间距CPP，且从栅极带342至垂直单元边界394的间距距离为0.75个接触多晶间距CPP。若图10A中的单元300邻设于图5A的单元100或邻设与图6A的单元200，在二单元的共同垂直边界处的间隙壁二侧上的二栅极带之间的间距距离可设为1.5个接触多晶间距CPP。

在图11A至图11C中，导电部364、360p、360n、366、与362透过介层窗VD对应连接至垂直绕线321、325p、325n、327、与329。于垂直绕线321、325p、与329透过介层窗VIA0的一而由金属层M1中的水平绕线332导电连接在一起后，p型通道晶体管T1与T2的漏极以及p型通道晶体管T3与T4的源极连接在一起。于垂直绕线325n与327透过介层窗VIA0的一而由金属层M1中的水平绕线335导电连接在一起后，p型通道晶体管T3与T4的漏极以及n型通道晶体管T6与T7的漏极连接在一起。垂直绕线324、328、326、与322对应连接至栅极带344、348、346、与342，以提供与或反向逻辑单元电路300的输入(例如，输入B2、B1、A1、与A2)。输出ZN位于水平绕线335上。

在图11A中，垂直绕线(例如，对齐垂直绕线325n、326、327、322、与329的垂直绕线321、324、323、328、与325p)以相同间距距离设置。二相邻垂直绕线之间的间距距离为相同的0.5个接触多晶间距CPP。此外，从垂直绕线321至垂直单元边界392的间距距离为0.25个接触多晶间距CPP，且从垂直绕线329至垂直单元边界394的间距距离为0.25个接触多晶间距CPP。若图11A中的单元300邻设于图5A中的单元100或邻设于图6A中的单元200，二单元的布局中的二相邻垂直绕线之间的间距距离为相同的0.5个接触多晶间距CPP。类似于图8A与图9A中的二单元的布局，二单元的共同垂直边界处的间隙壁二侧上的二相邻垂直绕线之间的间距距离可设为0.5个接触多晶间距CPP。

在图6A、图7A、图8A、图9A、与图10A的实施方式中，供给电路单元的供电电压透过埋入式电轨102及104来传导。在其他实施方式中，供给电路单元的供电电压透过第一金属层中或用以制作导电绕线的另一金属层中的电轨来传导。在一些实施方式中，供给电路单元的供电电压可透过第一金属层M0中的电轨202与204(例如，类似于图4E中的电轨)来传导。在一些实施方式中，供给电路单元的供电电压可透过第二金属层M1的电轨302与304(例如，类似于图5D中的电轨)来传导。

图12A与图12B是绘示依照一些实施方式的一种单元400的布局设计的示意图，此单元400具有间隙壁位于单元内及其边界。在图12A中，将第一金属层下方的特定元件(例如，主动区域、栅极带、以及中间层中的导电部)以对应布局图案显示。在图12B中，第一金属层中的绕线以对应布局图案显示，而用以具体载明第一金属层下方的元件的图12A中的布局图案显示为微弱的背景。

在图12A中，单元400包含间隙壁452与454在其垂直边界处、间隙壁456与458在单元内、p型主动区域80p与85p、以及n型主动区域80n与85n。单元400包含栅极带441、442A与442B、443、444、445C与445B、446、447A、447B、447C、448A、448B、448C、449、与440。单元400亦包含导电部461、462p与462n、463、464、465、466p与466n、467、468、469p与469n、460、471p与471n、472p与472n、473、474p与474n、475p与475n、476、477、478p与478n、479p与479n、与470。间隙壁456分割主动区域80p与80n，且隔离二相邻导电部463与464。间隙壁458分割主动区域85p与85n，且将每个导电部475p及475n与其相邻的导电部476隔离。

在图12A中，若无单元中的间隙壁(例如，间隙壁456或458)介于二相邻栅极带之间，二相邻栅极带之间的间距距离为1个接触多晶间距CPP。举例而言，栅极带441与栅极带442A及442B之间的间距距离为1个接触多晶间距CPP，且栅极带443与栅极带445C及445B之间的间距距离为1个接触多晶间距CPP。

在图12A中，若有一个单元中的间隙壁(例如，间隙壁456或458)介于二相邻栅极带之间，二相邻栅极带之间的间距距离为1.5个接触多晶间距CPP。举例而言，栅极带442A及442B与444之间的间距距离为1.5个接触多晶间距CPP，且栅极带445B及445C与447A、447B、及447C之间的间距距离为1.5个接触多晶间距CPP。

在图12A中，一栅极带与其相邻的间隙壁(例如，间隙壁452、454、456、或458)之间的间距距离为0.75个接触多晶间距CPP。举例而言，栅极带441与间隙壁452之间的间距距离为0.75个接触多晶间距CPP，栅极带440与间隙壁454之间的间距距离为0.75个接触多晶间距CPP，间隙壁456与其相邻的栅极带(例如，栅极带442A及442B或444)之间的间距距离为0.75个接触多晶间距CPP，间隙壁458与其相邻的栅极带(例如，栅极带445C及445B或447A、447B、及447C)之间的间距距离为0.75个接触多晶间距CPP。

当二相邻的栅极带之间的间距距离(Lgg＝1CPP)减去一栅极带与其相邻的间隙壁之间的间距距离(Lgs＝0.75CPP)，二间距距离之间的差(Lgg-Lgs＝0.25CPP)定义为1个多晶凸出基数单位(poly-jog base unit)。二栅极带之间的间距距离、二间隙壁之间的间距距离、和一栅极带与一间隙壁之间的间距距离可表示为一个整数倍的多晶凸出基数单位。举例而言，间隙壁456与栅极带443之间的间距距离为0.25个接触多晶间距CPP，其为1个多晶凸出基数单位。栅极带442A及442B与444之间的间距距离为6个多晶凸出基数单位。栅极带443与445C及445B之间的间距距离为4个多晶凸出基数单位。间隙壁452与456之间的间距距离为10个多晶凸出基数单位。

在图12B中，第一金属层中的绕线包含绕线421A、421B、422A、422B、423、424、425B、425C、426、427A、427B、427C、428A、428B、429A、429B、420A、420B、471、472A、472B、473A、473B、474A、474B、475A、475B、476A、476B、477A、477B、478、479、以及470A与470B。在图12B中，第一金属层中的绕线垂直定位。二相邻绕线之间的间距距离可以按照多晶凸出基数单位来量测。举例而言，图12B中的任二相邻绕线之间的间距距离为0.5个接触多晶间距CPP，其为2个多晶凸出基数单位。图12B中的每个垂直绕线对齐一个下方的栅极带或导电部。可透过一或多个介层窗在垂直绕线与其对应下方的栅极带或下方导电部之间形成导电接触。举例而言，图12A中的每个栅极带透过介层窗VG的一而与图12B中的一垂直绕线导电连接。导电部可透过介层窗VD的一而与一垂直绕线导电连接。举例而言，导电部463与464透过介层窗VD对应连接至绕线473A与474A。

在图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、与图12A中，间隙壁(例如，间隙壁152、154、252、254、352、354、452、454、456、与458)的宽度小于0.5个接触多晶间距CPP。在一些实施方式中，间隙壁的宽度小于0.25个接触多晶间距CPP。在一些实施方式中，间隙壁的宽度小于0.2个接触多晶间距CPP。在一些实施方式中，间隙壁的宽度小于0.1个接触多晶间距CPP。在一些实施方式中，间隙壁的宽度小于0.05个接触多晶间距CPP。在一些实施方式中，间隙壁的宽度亦小于3nm。

图13A至图13J是绘示依照一些实施方式的于制作间隙壁的制程中制造的元件的剖面图，此间隙壁分开主动区域且隔离位于中间扩散层中的二相邻导电部。于制作图13J的间隙壁50之前，制作越过主动区域80的栅极带(例如，栅极带42、44、与48)于半导体基材上，如图13A的剖面图所示。在一些实施方式中，亦制作介于栅极带42与44之间的栅极带40于半导体基材上。在一些实施方式中，于间隙壁制作前，所制作的主动区域80为连续氧化物扩散主动区域的形式。在图13A至图13J中，栅极带44的中间线与栅极带48的中间线之间的距离定义出一测量单位，此测量单位标示为CPP(“接触多晶间距(contacted poly pitch)”)。在图13A的实施方式中，栅极带42的中间线与栅极带44的中间线之间的距离为1.5个CPP。在图13A中，栅极间隙壁制作在每个栅极带(例如，栅极带42、44、48、或40)的二侧上。以层间介电质(例如，层间介电质ILD0)填充栅极间隙壁之间的间隙。以绝缘材料SAC1覆盖栅极带的顶部，来制作自我对准接触。

在下一步骤中，如图13B所示，开口沟渠51制作在供制作间隙壁50的位置处。开口沟渠51切入基材且将主动区域80切成二部分。在一些实施方式中，若有栅极带40介于栅极带42与44之间，亦在制作开口沟渠51的制程期间移除此栅极带40。

在下一步骤中，如图13C所示，以绝缘材料56[例如，氮化硅(Si₃N₄)]填充开口沟渠51。接着，在下一步骤中，如图13D所示，移除过量的绝缘材料56[例如，氮化硅(Si₃N₄)]，且制作间隙壁50。间隙壁50凸伸于半导体基材20中，并将主动区域80分成二部分，间隙壁50将此二部分彼此导电隔离。

在下一步骤中，如图13E所示，形成供制作导电部(例如，图13J中的导电部62、64、与68)的开口52于基材20的上方。接着，在下一步骤中，如图13F所示，填充开口52，因此导电部(例如，导电部62、64、与68)越过主动区域80并与主动区域80中的主动区形成导电接触。

在下一步骤中，如图13G所示，凹入导电部(例如，导电部62、64、与68)的顶层，并以供制作自我对准接触的绝缘材料SAC2覆盖凹入后的导电部(例如，导电部62、64、与68)。接着，沉积一层层间介电质(例如，层间介电层ILD1)，并以CMP(“化学机械平坦化(chemicalmechanical planarization)”)或类似制程予以平坦化。

在下一步骤中，如图13H所示，于选择性移除部分的层间介电质ILD1与绝缘材料SAC2后，在用以制造介层窗VD的位置处制作出开口53。接着，于下一步骤中，如图13I所示，以导电材料填充开口53，藉以形成供连接至导电部62与64的介层窗VD。接下来，如图13J所示，制作导电绕线于层间介电层(例如，层间介电层ILD1)上方的金属层M0中，这些导电绕线(导电绕线24与26)中的一些透过介层窗VD导电连接至导电部(例如，导电部62与64)。

图14是绘示依照一些实施方式的一种电子设计自动化(EDA)系统900的方块图。

在一些实施方式中，电子设计自动化系统900包含自动布局布线(APR)系统。在此依照一或多个实施方式所描述的设计布局图的方法描写绕线安排，且依照一些实施方式可例如使用电子设计自动化系统900来执行。

在一些实施方式中，电子设计自动化系统900为通用计算装置，此通用计算装置包含硬件处理器902以及非暂态且计算机可读取的储存媒体904。除别的以外，储存媒体904以计算机程序码906，即一组可执行的指令，编码，即储存。由硬件处理器902执行的指令906代表(至少部分)电子设计自动化工具，此电子设计自动化工具执行例如在此依照一或多个实施方式描述的方法(以下称为所提到的制程及/或方法)的一部分或全部。

处理器902通过总线908电性耦合于计算机可读取的储存媒体904。处理器902亦利用总线908电性耦合于输入/输出接口910。网络接口912亦透过总线908电性连接至处理器902。网络接口912连接至网络914，因此处理器902与计算机可读取的储存媒体904可通过网络914连接至外部元件。处理器902配置以执行编码于计算机可读取的储存媒体904中的计算机程序码906，以使系统900可用于进行所提到的制程及/或方法的一部分或全部。在一或多个实施方式中，处理器902为中央处理单元(CPU)、多元处理器(multi-processor)、分散式处理系统、特殊应用集成电路(ASIC)、及/或适合的处理单元。

在一或多个实施方式中，计算机可读取的储存媒体904为电子、磁、光学、电磁、红外线、及/或半导体系统(或设备或装置)。举例而言，计算机可读取的储存媒体904包含半导体或固态记忆体、磁带、可拆卸计算机磁盘、随机存取记忆体(RAM)、只读记忆体(ROM)、硬磁盘、及/或光盘。在使用光盘的一或多个实施方式中，计算机可读取的储存媒体904包含只读光盘机(CD-ROM)、可读写光盘机(CD-R/W)、及/或数字影音光盘(DVD)。

在一或多个实施方式中，储存媒体904储存计算机程序码906，此计算机程序码906配置以使系统900[这样的执行代表(至少部分)电子设计自动化工具]可用于进行所提到的制程及/或方法的一部分或全部。在一或多个实施方式中，储存媒体904亦储存有利于进行所提到的制程及/或方法的一部分或全部的信息。在一或多个实施方式中，储存媒体904储存标准单元的程序库(library)907，这些标准单元包含如在此所揭露的这类标准单元。

电子设计自动化系统900包含输入/输出接口910。输入/输出接口910耦合于外部电路。在一或多个实施方式中，输入/输出接口910包含用以传送信息与命令给处理器902的键盘(keyboard)、键板(keypad)、鼠标、轨迹球(trackball)、触控板(trackpad)、触控屏幕(touchscreen)、及/或游标箭头键(cursor direction key)。

电子设计自动化系统900亦包含耦合于处理器902的网络接口912。网络接口912使系统900可与网络914沟通，一或多个其他计算机系统连接于网络914。网络接口912包含无线网络接口，例如蓝牙、无线网络(WIFI)、全球互通微波存取(WIMAX)、通用封包无线服务(GPRS)、或宽频码分多址(WCDMA)；或有线网络接口，例如乙太网络(ETHERNET)、通用序列总线(USB)、或IEEE-1364。在一或多个实施方式中，在二个或更多系统900中执行所提到的制程及/或方法的一部分或全部。

系统900配置以透过输入/输出接口910接收信息。透过输入/输出接口910接收的信息包含一或多个指令、数据、设计规则、标准单元程序库、及/或其他供处理器902处理的参数。信息透过总线908传送给处理器902。电子设计自动化系统900配置以透过输入/输出接口910接收与使用者界面(UI)有关的信息。此信息储存在计算机可读取的储存媒体904中作为使用者界面(UI)942。

在一些实施方式中，将所提到的制程及/或方法的一部分或全部实施为独立的计算机软件应用，以供处理器执行。在一些实施方式中，将所提到的制程及/或方法的一部分或全部实施为一软件应用，此软件应用为另一软件应用的一部分。在一些实施方式中，将所提到的制程及/或方法的一部分或全部实施为一软件应用的外挂程序(plug-in)。在一些实施方式中，将至少一个所提到的制程及/或方法实施为一软件应用，此软件应用为电子设计自动化工具的一部分。在一些实施方式中，将所提到的制程及/或方法的一部分或全部实施为电子设计自动化系统900所使用的一软件应用。在一些实施方式中，使用例如购自益华计算机股份有限公司(CADENCE DESIGN SYSTEMS,Inc.)的

或另一适合的布局产生工具的工具来产生包含标准单元的布局图。

在一些实施方式中，将制程实现为程序的功能，此程序储存在非暂态计算机可读取记录媒体中。非暂态计算机可读取记录媒体的例子包含但不限于，外部/可卸除及/或内部/内建储存或记忆单元，例如一或多个光盘机，像是数字影音光盘；磁盘机，像是硬盘；以及半导体记忆体，像是只读记忆体、随机存取记忆体、记忆卡、及其类似元件。

图15是绘示依照一些实施方式的一种集成电路制造系统1000及与其相关的集成电路制造流程的方块图。在一些实施方式中，根据布局图，利用制造系统100制造半导体集成电路的一层中的(A)一或多个半导体光罩或(B)至少一构件的至少一者。

在图15中，集成电路制造系统1000包含数个实体，例如设计公司(design house)1020、光罩公司(mask house)1030、以及集成电路制造厂(manufacturer/fabricator)(“fab”)1050，他们在与制造集成电路元件1060有关的设计、开发、制造周期及/或服务上彼此互动。系统1000中的实体利用通讯网络连接。在一些实施方式中，通讯网络为单一网络。在一些实施方式中，通讯网络为各种不同网络，例如内部网络与网际网络。通讯网络包含有线及/或无线通讯管道。每个实体与一或多个其他实体互动，且对一或多个其他实体提供服务及/或从一或多个其他实体接受服务。在一些实施方式中，设计公司1020、光罩公司1030、集成电路制造厂1050中二或多个是单一大公司所拥有。在一些实施方式中，设计公司1020、光罩公司1030、集成电路制造厂1050中二或多个共存于一共用设施中且使用共同资源。

设计公司(或设计团队)1020产生集成电路设计布局图1022。集成电路设计布局图1022包含许多为集成电路元件1060设计的几何图案。这些几何图案对应于金属、氧化物、或半导体层的图案，这些金属、氧化物、或半导体层构成欲制造的集成电路元件1060的许多构件。这些层结合而形成许多集成电路特征。举例而言，集成电路设计布局图1022的一部分包含欲形成在半导体基材(例如硅晶圆)与设于半导体基材上的多个材料层中的许多集成电路特征，例如主动区、栅极电极、源极与漏极、层间互连(interlayer interconnection)的金属线或介层窗、与接合垫的开口。设计公司1020执行一适当的设计程序，以形成集成电路设计布局图1022。此设计程序包含逻辑设计、实体设计(physical design)、或布局与绕线中的一或多个。集成电路设计布局图1022以一或多个数据文件呈现，数据文件具有几何图案的信息。举例而言，集成电路设计布局图1022可以GDSII文件格式或DFII文件格式表示。

光罩公司1030包含数据准备1032与光罩制造1044。光罩公司1030使用集成电路设计布局图1022来制造一或多个光罩1045，光罩1045欲用以按照集成电路设计布局图1022来制造集成电路元件1060的各个层。光罩公司1030进行光罩数据准备1032，其中将集成电路设计布局图1022转换成代表性数据文件(“RDF”)。光罩数据准备1032提供RDF给光罩制造1044。光罩制造1044包含光罩直写机(mask writer)。光罩直写机将RDF转换成基材，例如光罩(倍缩光罩)1045或半导体晶圆1053，上的影像。利用光罩数据准备1032修改集成电路设计布局图1022，以符合光罩直写机的特别特性及/或集成电路制造厂1050的需求。在图15中，光罩数据准备1032与光罩制造1044是绘示成分开的元件。在一些实施方式中，光罩数据准备1032与光罩制造1044可共同称为光罩数据准备。

在一些实施方式中，光罩数据准备1032包含光学近接修正(OPC)，光学近接修正使用微影增益(lithography enhancement)技术来补偿影像误差，例如那些可能由衍射、干涉、其他制程影响等等所引起的影像误差。光学近接修正调整集成电路设计布局图1022。在一些实施方式中，光罩数据准备1032还包含解析度强化技术(RET)，例如离轴照明(off-axis illumination)、次解析辅助特征(sub-resolution assist features)、相移(phase-shifting)光罩、其他适合技术、及其类似技术或其组合。在一些实施方式中，亦使用反向式微影技术(ILT)，其将光学近接修正视为逆向成像(inverse imaging)问题。

在一些实施方式中，光罩数据准备1032包含光罩规则检查器(mask rulechecker，MRC)，光罩规则检查器以一组光罩创造规则来检查已经过光学近接修正的处理的集成电路设计布局图1022，藉以确保有足够的裕度来应付半导体制作制程等等中的变化性，此组光罩创造规则包含特定几何及/或连线(connectivity)限制。在一些实施方式中，光罩规则检查器修改集成电路设计布局图1022，以补偿光罩制作1044期间的限制，其为了符合光罩创造规则而可能取消光学近接修正所进行的修改的一部分。

在一些实施方式中，光罩数据准备1032包含微影制程检查(LPC)，微影制程检查模拟将由集成电路制造厂1050实施来制作集成电路元件1060的处理。微影制程检查根据集成电路设计布局图1022模拟此处理，以形成模拟的制造元件，例如集成电路元件1060。微影制程检查模拟中的处理参数可包含与集成电路制造周期的许多制程有关的参数、与用以制造集成电路的机台有关的参数、及/或制造制程的其他方面。微影制程检查考虑许多因素，例如空中(aerial)影像对比、聚焦深度(“DOF”)、光罩误差增强因子(“MEEF”)、其他适合因素、及其类似因素或其组合。在一些实施方式中，于模拟的制造元件已由微影制程检查所形成后，若所模拟的元件在形状上不够接近来满足设计规则，重复光学近接修正及/或光罩规则检查，以进一步改进集成电路设计布局图1022。

应了解到的是，上述光罩数据准备1032的描述为了清楚的目的，已经过简化。在一些实施方式中，光罩数据准备1032包含额外特征，例如逻辑操作(LOP)，以根据制造规则修改集成电路设计布局图1022。此外，在光罩数据准备1032期间应用于集成电路设计布局图1022的处理可以各种不同顺序执行。

于光罩数据准备1032后且在光罩制造1044期间，根据修改后的集成电路设计布局图1022制造一光罩1045或一组光罩1045。在一些实施方式中，光罩制造1044包含根据集成电路设计布局图1022，进行一或多道微影曝光。在一些实施方式中，根据集成电路设计布局图1022，利用一电子束(e-beam)或多电子束机构于光罩(光罩或倍缩光罩)1045上形成图案。可以各种技术形成光罩1045。在一些实施方式中，利用二元(binary)技术制作光罩1045。在一些实施方式中，光罩图案包含不透光区与透明区。用以曝光已经涂布在晶圆上的影像敏感材料层(例如，光阻)的辐射束，例如紫外光(UV)束，为不透光区所阻挡但穿过透明区。在一例子中，二元光罩版的光罩1045包含透明基板(例如，熔融石英)、以及涂布在二元光罩的不透光区中的不透光材料(例如，铬)。在另一例子中，利用相移技术制作光罩1045。在相移光罩(PSM)版的光罩1045中，形成在相移光罩上的图案中的各个特征配置以具有适合的相差，来提升解析度与成像品质。在许多例子中，相移光罩可为减光型相移光罩或交替型相移光罩。光罩制造1044所产生的一或多个光罩应用在各种制程中。举例而言，这样的一或多个光罩应用在离子植入制程中以于半导体晶圆1053中形成许多掺杂区，在蚀刻制程中以于半导体晶圆1053中形成许多蚀刻区，及/或在其他适合制程中。

集成电路制造厂1050包含晶圆制造1052。集成电路制造厂1050为集成电路制造企业，其包含一或多个用于各种不同集成电路产品的制造的制造设备。在一些实施方式中，集成电路制造厂1050为半导体代工厂(foundry)。举例而言，可能有制造设备是供数个集成电路产品的前段制造[产线前段(FEOL)制造]，而第二制造设备可提供集成电路产品的互连与封装的后段制造[产线后段(BEOL)制造]，第三制造设备可提供代工业务其他服务。

集成电路制造厂1050使用光罩公司1030所制造的一或多个光罩1045来制造集成电路元件1060。因此，集成电路制造厂1050至少间接使用集成电路设计布局图1022来制造集成电路元件1060。在一些实施方式中，透过使用一或多个光罩1045的集成电路制造厂1050来制造半导体晶圆1053，以形成集成电路元件1060。在一些实施方式中，集成电路制造包含至少间接根据集成电路设计布局图1022来进行一或多道微影曝光。半导体晶圆1053包含硅基材或其他具有材料层形成于其上的适合基材。半导体晶圆1053还包含各种掺杂区、介电特征、多层互连、等等(在后续制造步骤形成)中的一或多个。

关于与集成电路(IC)制造系统(例如，图15的系统1000)及集成电路制造流程有关的细节见于，例如2016年2月9日获准的美国专利编号9,256,709，2015年10月1日公开的美国核准前公开编号20150278429，2014年2月6日公开的美国核准前公开编号20140040838，以及2017年8月21日获准的美国专利编号7,260,442，每个案子的全体皆引用作为本说明书的揭示内容。

此说明的一态样是关于一种集成电路。此集成电路包含半导体基材、沿第一方向延伸的主动区域、与沿垂直于第一方向的第二方向延伸的间隙壁。间隙壁将主动区域分成第一部分与第二部分，随着间隙壁凸伸于半导体基材中，间隙壁将第一部分与第二部分彼此导电隔离。集成电路包含第一晶体管位于主动区域的第一部分中、第二晶体管位于主动区域的第二部分中、以及第一栅极带与第二栅极带均沿第二方向延伸。第一晶体管具有由一通道区分开的二主动区。第二晶体管具有由一通道区分开的二主动区。第一栅极带越过并覆盖第一晶体管的通道区，第二栅极带越过并覆盖第二晶体管的通道区。集成电路包含第一导电部与第二导电部均沿第二方向延伸且位于中间层中。中间层为介于半导体基材与一金属层之间的一层。金属层位于半导体基材上的层间介电层上方。第一导电部越过且与第一晶体管中的二主动区的第一者，第二导电部越过且与第二晶体管中的二主动区的第一者接触。在集成电路中，间隙壁连接第一导电部与第二导电部，而电性隔离第一导电部与第二导电部。

在一实施例中，集成电路还包含具有至少一逻辑功能的第一单元以及具有至少一逻辑功能的第二单元，其中第一晶体管位于第一单元内，第二晶体管位于第二单元内。在一实施例中，间隙壁位于分开第一单元与第二单元的边界处。在一实施例中，集成电路还包含均沿第二方向延伸第三导电部与第四导电部，其中第三导电部覆盖第一晶体管中的二主动区的第二者，第四导电部覆盖第二晶体管中的二主动区的第二者。在一实施例中，集成电路还包含第三栅极带，第三栅极带沿第二方向延伸且位于主动区域的第一部分之上，其中第三导电部介于第三栅极带与第一栅极带之间。在一实施例中，第一栅极带的中间线与第二栅极带的中间线之间的间隔为第一栅极带的中间线与第三栅极带的中间线之间的间隔的1.5倍。

此说明的另一态样是有关于一种集成电路。集成电路包含半导体基材、形成二平行主动区域且均沿第一方向延伸的p型主动区域与n型主动区域、以及沿垂直第一方向的第二方向延伸的间隙壁。间隙壁将二平行主动区域的每一个分成第一部分与第二部分。间隙壁凸伸于半导体基材中，且导电隔离二平行主动区域的每一个中的第一部分与第二部分，第一部分位于间隙壁的第一侧且第二部分位于间隙壁的第二侧。集成电路包含沿第二方向延伸的第一栅极带、沿第二方向延伸的第二栅极带、沿第二方向延伸的第一导电部、以及沿第二方向延伸的第二导电部。第一栅极带越过在间隙壁的第一侧的二平行主动区域的至少一个。第二栅极带越过在间隙壁的第二侧的二平行主动区域的至少一个。第一导电部越过且与在间隙壁的第一侧的二平行主动区域的至少一个形成主动区接触。第二导电部越过且与在间隙壁的第二侧的二平行主动区域的至少一个形成主动区接触。在集成电路中，间隙壁连接第一导电部与第二导电部，而电性隔离第一导电部与第二导电部，每个第一导电部与第二导电部位于半导体基材与一金属层之间的中间层中，金属层位于半导体基材上的层间介电层上方。

在一实施例中，每一第一栅极带与第二栅极带覆盖二平行主动区两者。在一实施例中，每一第一导电部与第二导电部覆盖二平行主动区两者。在一实施例中，集成电路还包含具有至少一逻辑功能的第一单元以及具有至少一逻辑功能的第二单元，其中第一导电部与第一栅极带位于第一单元内，第二导电部与第二栅极带位于第二单元内。在一实施例中，间隙壁位于分开第一单元与第二单元的边界处。在一实施例中，集成电路包含第三导电部沿第二方向延伸，第三导电部沿第二方向在间隙壁的第一侧对齐第一导电部，其中第一导电部覆盖在间隙壁的第一侧的二平行主动区域的一者，第三导电部覆盖在间隙壁的第一侧的二平行主动区域的另一者，第二导电部覆盖在间隙壁的第二侧的二平行主动区域两者。在一实施例中，间隙壁连接第三导电部与第二导电部，而电性隔离第三导电部与第二导电部。在一实施例中，集成电路还包含沿第二方向延伸的第三导电部以及沿第二方向延伸的第四导电部。第三导电部沿第二方向在间隙壁的第一侧对齐第一导电部，第四导电部沿第二方向在间隙壁的第二侧对齐第二导电部。第一导电部覆盖在间隙壁的第一侧的二平行主动区域的一者，第三导电部覆盖在间隙壁的第一侧的二平行主动区域的另一者，第二导电部覆盖在间隙壁的第二侧的二平行主动区域的一者，且第四导电部覆盖在间隙壁的第二侧的二平行主动区域的另一者。在一实施例中，间隙壁连接第三导电部与第四导电部，而电性隔离第三导电部与第四导电部。在一实施例中，集成电路还包含第三导电部以及第三栅极带。第三导电部沿第二方向延伸，且位于在间隙壁的第一侧的二平行主动区域的至少一者之上，其中第一栅极带介于第一导电部与第三导电部之间。第三栅极带沿第二方向延伸，且位于在间隙壁的第一侧的二平行主动区域的至少一者之上，其中第三导电部介于第三栅极带与第一栅极带之间。在一实施例中，集成电路还包含第三栅极带，第三栅极带沿第二方向延伸，且位于在间隙壁的第一侧的二平行主动区域的至少一者之上。第一栅极带的中间线与第二栅极带的中间线之间的间隔为第一栅极带的中间线与第三栅极带的中间线之间的间隔的1.5倍。在一实施例中，集成电路还包含第三栅极带以及数个绕线。第三栅极带沿第二方向延伸，且位于在间隙壁的第一侧的二平行主动区域的至少一者之上。绕线位于层间介电层上方的金属层中，且沿第二方向延伸，其中二相邻的绕线之间的间距距离为第一栅极带与第三栅极带之间的间距距离的0.5倍。

此说明的又一态样是关于一种利用处理器产生集成电路的布局设计的方法。此方法包含形成沿第一方向延伸的主动区域图案，此主动区域图案在半导体基材上具体指明主动区域。此方法包含形成沿垂直第一方向的第二方向延伸且越过主动区域图案的二中间层图案。此二中间层图案在中间层中具体指明二导电部。中间层为介于半导体基材与一金属层之间的一层，金属层位于半导体基材上的层间介电层上方。此方法包含形成间隙壁图案，此间隙壁图案沿第二方向延伸、连接二中间层图案、且将主动区域图案分成第一部分与第二部分。在此方法中，间隙壁图案具体指明间隙壁，此间隙壁将中间层中的二导电部彼此导电隔离，且将半导体基材中的主动区域的第一部分与主动区域的第二部分导电隔离。

在一实施例中，此方法还包含形成第一单元图案，第一单元图案具体指明具有至少一逻辑功能的第一单元，第一单元图案中具有二中间层图案的一者。形成第二单元图案，第二单元图案具体指明具有至少一逻辑功能的第二单元，第二单元图案中具有二中间层图案的另一者。间隙壁图案位于第一单元图案与第二单元图案之间的边界处。

在此技术领域中具有通常知识者将轻易领会一或多个所揭露的实施方式满足上述所提出的优点。于理解前述说明书后，具有通常知识者将有能力去以如在此所揭露般广泛地变更多种变化、等效替代、以及多个其他实施方式。因此，希望关于此所获准的保护仅受限于所附申请专利范围中所包含的定义及其等效。

Claims

1.一种集成电路，其特征在于，该集成电路包含：

一半导体基材；

一主动区域，沿一第一方向延伸；

一间隙壁，沿垂直于该第一方向的一第二方向延伸，该间隙壁将该主动区域分成一第一部分与一第二部分，随着该间隙壁凸伸于该半导体基材中，该间隙壁将该第一部分与该第二部分彼此导电隔离；

一第一晶体管，位于该主动区域的该第一部分中，且具有由一通道区分开的二主动区；

一第二晶体管，位于该主动区域的该第二部分中，且具有由一通道区分开的二主动区；

一第一栅极带与一第二栅极带，均沿该第二方向延伸，其中该第一栅极带覆盖该第一晶体管的该通道区，且该第二栅极带覆盖该第二晶体管的该通道区；

一第一导电部与一第二导电部，均沿该第二方向延伸且位于一中间层中，其中该中间层为介于该半导体基材与一金属层之间的一层，且该金属层位于该半导体基材上的一层间介电层上方；

其中该第一导电部与该第一晶体管中的该二主动区的一第一者形成导电接触，该第二导电部与该第二晶体管中的该二主动区的一第一者形成导电接触；以及

其中该间隙壁连接该第一导电部与该第二导电部，而电性隔离该第一导电部与该第二导电部。