TWI790619B - 積體電路結構 - Google Patents

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Abstract

一種積體電路結構包括：第一多個胞元列，在第一方向上延伸；以及第二多個胞元列，在第一方向上延伸。第一多個胞元列中的每一者具有第一列高度且包括設置在其中的多個第一胞元。第二多個胞元列中的每一者具有與第一列高度不同的第二列高度且包括設置在其中的多個第二胞元。所述多個第一胞元包括第一多個主動區，第一多個主動區中的每一者在第一方向上連續地延伸跨越所述多個第一胞元。所述多個第二胞元包括第二多個主動區，第二多個主動區中的每一者在第一方向上連續地延伸跨越所述多個第二胞元。第一多個主動區及第二多個主動區中的至少一個主動區具有沿著第一方向變化的寬度。

Description

積體電路結構
本發明的實施例是有關於積體電路結構和積體電路設計系統。
一般來說，電子設計自動化（electronic design automation，EDA）工具幫助半導體設計者取用所期望電路的純粹的行爲描述（behavioral description），並運作以形成準備製造的電路的最終布局。此過程經常取用電路的行爲描述，並將其轉化爲功能性描述（functional description），然後將其分解成數千個布爾函數，並使用標準胞元庫映射到相應的胞元列中。一旦被映射，便實行綜合（synthesis）以將結構設計轉化爲實體布局，構建時鐘樹以將結構性元素同步化，且設計在布局之後被優化。
爲避免來自各自不同的胞元庫的胞元之間的未對準（misalignment），通常使用來自標準胞元庫的胞元，所述胞元所具有的胞元高度等於胞元列的高度（下文中稱爲「列高度」）。因此，通常在相對早期的設計階段處針對將哪一「單個（single）」胞元高度用於設計從而也固定對應的列高度作出决定。然而，通過僅使用單個胞元高度，必須在電路性能、電路功率及製造製程之間進行一些折衷。例如，可通過沿著胞元列並排設置多個胞元來形成以性能爲取向的電路（performance-orientated circuit），所述多個胞元中的每一者具有較高數目的主動區（例如，鰭）；並且可通過沿著胞元列並排設置多個胞元來形成以功率/面積爲取向的電路（power/area-orientated circuit），所述多個胞元中的每一者具有較低數目的主動區。
因此，爲設計需要消耗低功率及占用小面積而不犧牲其性能的電路（例如，以平衡爲取向的電路（balance-orientated circuit）），通常進行各種設計折衷。例如，具有較低數目的鰭的第一多個胞元交替地設置在具有較高數目的主動區的第二多個胞元之間。此種布局在所述第二多個胞元中的主動區（通常被稱爲「斷裂鰭（broken fin）」，或者更一般地稱爲「斷裂主動區（broken active region）」）中的一者或多者的延伸部上造成不連續性，此可能不利地降低電路的性能（由於由斷裂鰭造成的鬆弛應變/應力）。因此，使用胞元設計電路的常規技術並不完全令人滿意。
本發明的實施例的一種積體電路結構包括：第一多個胞元列，在第一方向上延伸；以及第二多個胞元列，在第一方向上延伸。第一多個胞元列中的每一者具有第一列高度且包括設置在其中的多個第一胞元。第二多個胞元列中的每一者具有與第一列高度不同的第二列高度且包括設置在其中的多個第二胞元。所述多個第一胞元包括第一多個主動區，第一多個主動區中的每一者在第一方向上連續地延伸跨越所述多個第一胞元。所述多個第二胞元包括第二多個主動區，第二多個主動區中的每一者在第一方向上連續地延伸跨越所述多個第二胞元。第一多個主動區及第二多個主動區中的至少一個主動區具有沿著第一方向變化的寬度。
本發明的實施例的一種積體電路結構包括：第一多個胞元列，在第一方向上延伸；以及第二多個胞元列，在第一方向上延伸。第一多個胞元列中的每一者具有第一列高度且包括設置在其中的多個第一胞元。第二多個胞元列中的每一者具有與第一列高度不同的第二列高度且包括設置在其中的多個第二胞元。所述多個第一胞元中的每一者包括多個主動區，所述多個主動區中的每一者沿著第一方向以固定寬度延伸。所述多個第二胞元中的每一者包括多個主動區，所述多個主動區中的每一者沿著第一方向以固定寬度延伸。在第一多個胞元列及第二多個胞元列中的至少一個胞元列中，主動區數量沿著第一方向變化。
本發明的實施例的一種積體電路設計系統包括：非暫時性存儲介質，被用指令集進行編碼；以及硬體處理器，與非暫時性存儲介質通信耦合，且被配置成執行所述指令集，所述指令集被配置成使硬體處理器：提供包括多個第一胞元的第一庫，所述多個第一胞元各自具有第一胞元高度且包括沿著第一方向連續地延伸的多個主動區；提供包括多個第二胞元的第二庫，所述多個第二胞元各自具有第二胞元高度且包括沿著第一方向連續地延伸的多個主動區，其中第二胞元高度與第一胞元高度不同；從第一庫檢索所述多個第一胞元的第一子集及從第二庫檢索所述多個第二胞元的第二子集；以及將沿著第一方向延伸的所述多個第一胞元的第一子集放置在第一多個胞元列中，且將沿著第一方向延伸的所述多個第二胞元的第二子集放置在第二多個胞元列中。在第一多個胞元列及第二多個胞元列中的至少一個胞元列中，主動區數量沿著第一方向變化。
本公開闡述用於實施主題的不同特徵的各種示例性實施例。下面闡述組件及布置的具體實例以簡化本公開。當然，這些僅爲實例而非旨在進行限制。例如，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成爲直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考編號和/或字母。此種重複使用是出於簡單及清晰的目的，且自身並不表示所論述的各種實施例和/或配置之間的關係。
此外，爲易於說明，本文中可能使用例如「在……下方（beneath）」、「在……下面（below）」、「下部的（lower）」、「在……上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括元件在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
本公開提供使用多個胞元列或列來設計電路的系統及方法的各種實施例，所述多個胞元列或列中的每一者包括沿著第一方向並排設置的一個或多個胞元，且各自具有沿著第一方向延伸的相同數目的主動區（例如，鰭）。更具體來說，設置在每一列內的相應主動區各自連續地延伸跨越所述一個或多個胞元。此外，根據一些實施例，此種多個列可沿著與第一方向實質上正交的第二方向設置，且可具有至少兩個各自不同的列高度。換句話說，設置在具有不同列高度的相應列內的胞元具有不同數目的主動區。因此，其中的每一者可用於各自不同的應用（例如，以性能爲取向的應用、以功率/面積爲取向的應用、以平衡爲取向的應用等）的各種電路可使用所公開的系統及方法來設計，而不具有現有技術通常遇到的斷裂鰭問題，如上所述。
常規的單個數位設計區塊（single digital design block）可具有三種情景：（1）高性能（HP）應用，具有高胞元、高速、高功率及大面積；（2）低功率（LP）應用，具有短胞元、低功率、小面積及低速度；以及（3）平衡應用，具有高胞元、中等速度、低功率及大面積。本公開提供系統及方法的各種實施例，以示出通過混合HP胞元與LP胞元以獲得較小的面積來優化平衡應用的高效方式。這些實施例可應用於平面板、鰭型場效電晶體（FinFET）、或者例如閘極全包圍式（gate-all-around，GAA）奈米片材或奈米走線等下一代元件。在所公開的混合列結構中，HP對LP列比率對於不同的應用而言可爲靈活的。根據列比率，對於平面板或奈米片材中的HP胞元及LP胞元二者，可在放置功能性胞元之後以靈活主動區寬度和/或靈活片材寬度放置一些填充胞元。對於FinFET或奈米走線，HP胞元及LP胞元可根據列比率以靈活鰭數目和/或靈活走線數目放置。在一些實施例中，不同列上的主動區可利用從一個胞元到另一個胞元的靈活主動區轉變進行合併。
圖1A、圖1B、圖1C分別示出根據一些實施例的由本發明的系統及方法設計的示例性積體電路100、140及180的示意圖。然而，並非需要所有所示出的組件，且本發明的一些實施例可包括未在圖1A到圖1C中示出的附加組件。在不背離本文中所述本發明的範圍的情况下，可對組件的布置及類型進行變化。可包括附加的、不同的或更少的組件。
首先參照圖1A，積體電路100包括相對於網格101布置（例如，布局）在相應的「胞元列」或「列」中的胞元組100-1、100-2、100-3、100-4及100-5。此外，在一些實施例中，每一胞元組包括沿著相應的列並排設置的一個或多個（標準）胞元。例如，胞元組100-1包括布置在網格101的列1中的胞元100-1a、100-1b、100-1c及100-1d；胞元組100-2包括布置在網格101的列2中的胞元100-2a、100-2b、100-2c及100-2d；胞元組100-3包括布置在網格101的列3中的胞元100-3a、100-3b、100-3c及100-3d；胞元組100-4包括布置在網格101的列4中的胞元100-4a、100-4b、100-4c及100-4d；並且胞元組100-5包括布置在網格101的列5中的胞元100-5a、100-5b、100-5c及100-5d。
在一些實施例中，積體電路100的列可呈現至少兩個各自不同的「列高度」。如所示，列1、2、4及5可共享實質上相似的列高度，下文中稱爲「列高度A」；且列3可具有列高度，下文中稱爲「列高度B」，其中列高度A大於列高度B。在一些實施例中，此種列高度對應於放置在其中的胞元的胞元高度，此將被論述如下。
在一些實施例中，胞元組100-1、100-2、100-3、100-4及100-5的胞元是從具有不同胞元高度的相應標準胞元庫檢索。更具體來說，胞元組100-1、100-2、100-4及100-5的胞元可從包括多個胞元的第一標準胞元庫（下文中稱爲「胞元庫A」）檢索，所述多個胞元中的每一者共享第一胞元高度（下文中稱爲「胞元高度A」）；並且胞元組100-3的胞元可從包括多個胞元的第二標準胞元庫（下文中稱爲「胞元庫B」）檢索，所述多個胞元中的每一者共享第二胞元高度（下文中稱爲「胞元高度B」）。換句話說，胞元100-1a到100-1d、100-2a到100-2d、100-4a到100-4d及100-5a到100-5d是胞元庫A的子集，且胞元100-3a到100-3d是胞元庫B的子集。胞元庫A中的胞元100-1a到100-1d、100-2a到100-2d、100-4a到100-4d及100-5a到100-5d中的每一者及胞元庫B中的胞元100-3a到100-3d與特定邏輯功能和/或特性（例如，定時特性）相關聯。因此，應注意，儘管胞元100-1a到100-1d、100-2a到100-2d、100-4a到100-4d及100-5a到100-5d是從胞元庫A檢索，然而所述胞元並非全部共享相同的胞元寬度，對於此情形，胞元庫B的胞元100-3a到100-3d是相似的。在一些實施例中，通過如所示般布置胞元組100-1到100-5，積體電路100可呈現例如以速度爲取向的電路、以平衡爲取向的電路或以功率/面積爲取向的電路等特定特性，此將在下文進一步詳細論述。
如上所述，每一列的列高度對應於放置在其中的胞元的胞元高度。在一些實施例中，每一列的列高度實質上接近放置在其中的胞元的胞元高度。此外，胞元組100-1到100-5的胞元中的每一者的胞元高度可對應於在第一方向（例如，X方向）上連續地延布且沿著第二方向（例如，Y方向）設置的一定數目的主動區。在一些實施例中，此種主動區可爲一個或多個三維場效電晶體（例如，FinFET、閘極全包圍式（GAA）電晶體）的鰭形區，或者一個或多個平面金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect-transistor，MOSFET）的氧化物界定（oxide-definition，OD）區，其中主動區可用作相應電晶體的源極特徵或汲極特徵。例如，胞元100-1a到100-1d、100-2a到100-2d、100-4a到100-4d及100-5a到100-5d的胞元高度A可對應於沿著Y方向設置的較高數目的主動區；並且胞元100-3a到100-3d的胞元高度B可對應於沿著Y方向的較低數目的主動區，此將在下文參照圖2A進一步詳細示出及論述。
參照圖1B，積體電路140包括相對於網格141布置（例如，布局）在相應的「列」中的胞元組140-1、140-2、140-3、140-4、140-5、140-6、140-7及140-8。例如，胞元組140-1包括布置在網格141的列1中的胞元140-1a、140-1b、140-1c及140-1d；胞元組140-2包括布置在網格141的列2中的胞元140-1a、140-2b、140-2c及140-2d；胞元組140-3包括布置在網格141的列3中的胞元140-3a及140-3b；胞元組140-4包括布置在網格141的列4中的胞元140-4a、140-4b及140-4c；胞元組140-5包括布置在網格141的列5中的胞元140-5a、140-5b、140-5c及140-5d；胞元組140-6包括布置在網格141的列6中的胞元140-6a、140-6b及140-6c；胞元組140-7包括布置在網格141的列7中的胞元140-7a及140-7b；並且胞元140-8包括布置在網格141的列8中的胞元140-8a、140-8b、140-8c、140-8d及140-8e。在一些實施例中，胞元組140-1、140-2、140-4、140-5、140-7及140-8的胞元可從上述標準胞元庫B檢索（例如，與積體電路100的胞元100-3a到100-3d相同）；並且胞元組140-3及140-6的胞元可從上述標準胞元庫A檢索（例如，與積體電路100的胞元100-1a到100-1d相同）。在一些實施例中，積體電路140的列1、2、4、5、7及8可各自具有與列高度B實質上相似的列高度；並且積體電路140的列3及6可各自具有與列高度A實質上相似的列高度。因此，胞元140-1a到140-1d、140-2a到140-2d、140-4a到140-4c、140-5a到140-5d、140-7a到140-7b及140-8a到140-8e可各自具有與胞元高度B實質上相同的胞元高度；並且胞元140-3a到140-3b及140-6a到140-6c可各自具有與胞元高度A實質上相同的胞元高度。
然後參照圖1C，積體電路180包括相對於網格181布置（例如，布局）在相應的「列」中的胞元組180-1、180-2、180-3、180-4、180-5及180-6。例如，胞元組180-1包括布置在網格181的列1中的胞元180-1a及180-1b；胞元組180-2包括布置在網格181的列2中的胞元180-2a、180-2b、180-2c及180-2d；胞元組180-3包括布置在網格181的列3中的胞元180-3a、180-3b及180-3c；胞元組180-4包括布置在網格181的列4中的胞元180-4a、180-4b及180-4c；胞元組180-5包括布置在網格181的列5中的胞元180-5a、180-5b、180-5c及180-5d；並且胞元組180-6包括布置在網格181的列6中的胞元180-6a、180-6b、180-6c、180-6d及180-6e。在一些實施例中，胞元組180-1、180-3及180-5的胞元可從上述標準胞元庫A檢索；並且胞元組180-2、180-4及180-6的胞元可從上述標準胞元庫B檢索。在一些實施例中，積體電路180的列1、3及5可各自具有與列高度A實質上相似的列高度；並且積體電路180的列2、4及6可各自具有與列高度B實質上相似的列高度。因此，胞元180-1a到180-1b、180-3a到180-3c及180-5a到180-5d可各自具有與胞元高度A實質上相同的胞元高度；並且胞元180-2a到180-2d、180-4a到180-4c及180-6a到180-6e可各自具有與胞元高度B實質上相同的胞元高度。
如以上所論述，胞元高度A對應於沿著Y方向設置的較高數目的主動區，且胞元高度B對應於沿著Y方向設置的較低數目的主動區。此外，在一些實施例中，與具有較低數目的主動區的胞元相比，具有較高數目的主動區的胞元可呈現較高的性能（例如，較快的速度），而具有較低數目的主動區的胞元可占用較小的面積，與具有較高數目的主動區的胞元相比，其通常也呈現較低的功耗。
因此，積體電路100（其所包括的具有胞元高度A的胞元多於具有胞元高度B的胞元）可在積體電路100到180（即，以速度爲取向的電路）中呈現相對較高的性能；積體電路140（其所包括的具有胞元高度B的胞元多於具有胞元高度A的胞元）可在積體電路100到180（即，以功率/面積爲取向的電路）中呈現相對較低的功耗；並且積體電路180（其包括相等數目的具有胞元高度A及B的胞元）可呈現比積體電路140相對更高的性能及比積體電路100相對更低的功耗（即，以平衡爲取向的電路）。與形成以平衡爲取向的電路（其通常在一個或多個相應的主動區中具有延伸不連續性）的現有技術相比，例如通過所公開的系統及方法形成的積體電路180可呈現平衡特性，而不會在相應的主動區中形成延伸不連續性。
更具體來說，視所設計的積體電路的特性而定，根據本發明的一些實施例，可相應地確定列比率，列比率定義具有胞元高度A的胞元的數目對具有胞元高度B的胞元的數目的比率。使用以上提供的積體電路來舉例說明，當使用所公開的系統及方法設計旨在具有高性能的積體電路100時，可確定爲4的較高列比率（因爲具有胞元高度A及B的胞元的數目分別爲4及1）；當使用所公開的系統及方法設計旨在具有較低功耗的積體電路140時，可確定爲1/3的較低列比率（因爲具有胞元高度A及B的胞元的數目分別爲2及6）；並且當使用所公開的系統及方法設計旨在具有平衡特性的積體電路180時，可確定爲1的中間列比率（因爲具有胞元高度A及B的胞元的數目分別爲3及3）。積體電路100到180被提供作爲例示性實例。因此，應理解，所公開的系統及方法可用於設計具有例如（舉例來說）1/2、2/3、3/2、1/4、3、4等任何其他列比率（在將分數約分到相應的最簡項之後）的積體電路，同時仍然在本發明的範圍內。
根據本發明的一些實施例，通過所公開的系統及方法設計的積體電路包括多個列，且所述多個列中的每一者包括共享相同的胞元高度的一個或多個並排設置的胞元。此外，此種相同的高度對應於跨越這些並排設置的胞元的相同數目的主動區，所述主動區在與所述多個列沿其進行布置的另一方向實質上正交的方向上延布。因此，並排設置的胞元的主動區可沿著所述列連續地延伸跨越相應的胞元。如以上所論述，通過跨越積體電路的多個並排胞元連續地延伸主動區，可增加主動區內的壓縮應變，此可有利地改善積體電路的性能（例如，較高的驅動電流），同時使得積體電路能够通過布置具有各自不同的列高度（胞元高度）的兩個或更多個列而被設計成具有任何所期望的特性。使用積體電路180作爲代表性實例，此種連續地延伸的主動區將在下文進一步詳細例示及論述。
另外，遵循所公開的系統及方法的混合列設計的積體電路可在非定時關鍵路徑（non-timing critical path）上實現較小的面積、較低的功耗，同時保持鰭速度。在一個實例中，與傳統的高速度設計相比，所公開的積體電路具有相同的最高速度，但將功率降低到70%，將面積降低到87%，且對鰭應力具有强的抵抗力而不造成鰭斷裂。在另一個實例中，與傳統的低功率設計相比，所公開的積體電路具有相同的功率、相似的面積，但將最高速度從70%增加到100%（增加約43%），且對鰭應力具有强的抵抗力而不造成鰭斷裂。在又一個實例中，與傳統的高速度及部分低功率設計相比，所公開的積體電路具有相同的功率，但將最高速度從90%增加到100%（增加約11%），將面積减少到87%，且對鰭應力具有相對强的抵抗力而不造成鰭斷裂。
圖2A示出根據一些實施例的積體電路180在一個或多個第一布局層級處的對應布局設計的俯視圖，且圖2B示出根據一些實施例的積體電路180在所述一個或多個第一布局層級上方的第二布局層級處的對應布局設計的俯視圖。在一些其他實施例中，第二布局層級可低於或相同於所述一個或多個第一布局層級。出於清晰目的，圖2C及圖2D示出分別沿著線A-A及B-B截取的積體電路180的胞元180-1a及180-1b的對應剖視圖的部分。
如圖2A中所示，沿著網格181的列1，胞元180-1a及180-1b分別包括沿著X方向連續地延伸跨越胞元180-1a到180-1b的四個主動區212-1、212-2、212-3及212-4；沿著網格181的列2，胞元180-2a、180-2b、180-2c及180-2d分別包括沿著X方向連續地延伸跨越胞元180-2a到180-2d的兩個主動區222-1及222-2；沿著網格181的列3，胞元180-3a、180-3b及180-3c分別包括沿著X方向連續地延伸跨越胞元180-3a到180-3c的四個主動區232-1、232-2、232-3及232-4；沿著網格181的列4，胞元180-4a、180-4b及180-4c分別包括沿著X方向連續地延伸跨越胞元180-4a到180-4c的兩個主動區242-1及242-2；沿著網格180的列5，胞元180-5a、180-5b、180-5c及180-5d分別包括沿著X方向連續地延伸跨越胞元180-5a到180-5d的四個主動區252-1、252-2、252-3及252-4；並且沿著網格181的列6，胞元180-6a、180-6b、180-6c、180-6d及180-6e分別包括沿著X方向連續地延伸跨越胞元180-6a到180-6e的兩個主動區262-1及262-2。
如上所述，積體電路180的胞元的主動區用作相應電晶體的源極特徵或汲極特徵，且積體電路180的每一胞元被配置成實行特定邏輯功能。因此，應理解，積體電路180的每一胞元可包括植入有n型摻雜劑的第一區、植入有p型摻雜劑的第二區及相應的多個閘極圖案。在一些實施例中，相應主動區的一個子集形成在第一區之上以形成p型MOSFET，且相應主動區的另一個子集形成在第二區之上以形成n型MOSFET。此外，根據一些實施例，相應的所述多個閘極圖案可在與主動區沿其進行延伸的方向實質上正交的方向上延布，以形成p型MOSFET及n型MOSFET的相應閘極。因此，積體電路180的胞元可呈現不同的閘極圖案布局，以實行相應的特定邏輯功能。
例如，仍然參照圖2A，胞元180-1a包括植入有n型摻雜劑的第一區214及植入有p型摻雜劑的第二區216以及閘極圖案218-1、218-2及218-3，第一區214與第二區216是通過線215來劃分，閘極圖案218-1、218-2及218-3彼此間隔開相應的距離且各自在Y方向上延布。在一些實施例中，主動區212-1到212-4可各自設置在第一區214或第二區216之上，且閘極圖案218-1到218-3可各自設置在相應的主動區212-1到212-4之上，此將參照圖2C及圖2D示出。相似地，相鄰胞元180-1b也包括第一區214及第二區216以及閘極圖案218-4、218-5、218-6及218-7，主動區212-1到212-4設置在第一區214及第二區216之上，閘極圖案218-4、218-5、218-6及218-7彼此間隔開相應的距離且各自在Y方向上延布。
在一些實施例中，沿著其他列設置的積體電路180的胞元的主動區也設置在相應的第一植入區及第二植入區之上，且一個或多個相應的閘極圖案也在Y方向上延布，因此沿著其他列設置的積體電路180的胞元的相應配置簡要闡述如下。
沿著列2，胞元180-2a到180-2d包括植入有n型摻雜劑的第一區224及植入有p型摻雜劑的第二區226，第一區224與第二區226通過線225來劃分，其中主動區222-1設置在第一區224之上，且主動區222-2設置在第二區226之上。胞元180-2a還包括閘極圖案228-1、228-2及228-3，閘極圖案228-1、228-2及228-3彼此間隔開相應的距離且各自在Y方向上延布；胞元180-2b還包括閘極圖案228-4及228-5，閘極圖案228-4與228-5彼此間隔開相應的距離且各自在Y方向上延布；胞元180-2c還包括閘極圖案228-6、228-7、228-8及228-9，閘極圖案228-6、228-7、228-8及228-9彼此間隔開相應的距離且各自在Y方向上延布；並且胞元180-2d還包括閘極圖案228-10、228-11及228-12，閘極圖案228-10、228-11及228-12彼此間隔開相應的距離且各自在Y方向上延布。
沿著列3，胞元180-3a到180-3c包括植入有n型摻雜劑的第一區234及植入有p型摻雜劑的第二區236，第一區234與第二區236通過線235來劃分，其中主動區232-1及232-2設置在第一區234之上，且主動區232-3及232-4設置在第二區236之上。胞元180-3a還包括閘極圖案238-1、238-2及238-3，閘極圖案238-1、238-2及238-3彼此間隔開相應的距離且各自在Y方向上延布；胞元180-3b還包括閘極圖案238-4、238-5及238-6，閘極圖案238-4、238-5及238-6彼此間隔開相應的距離且各自在Y方向上延布；並且胞元180-3c還包括閘極圖案238-7、238-8及238-9，閘極圖案238-7、238-8及238-9彼此間隔開相應的距離且各自在Y方向上延布。
沿著列4，胞元180-4a到180-4c包括植入有n型摻雜劑的第一區244及植入有p型摻雜劑的第二區246，第一區244與第二區246通過線245來劃分，其中主動區242-1設置在第一區244之上，且主動區242-2設置在第二區246之上。胞元180-4a還包括閘極圖案248-1、248-2及248-3，閘極圖案248-1、248-2及248-3彼此間隔開相應的距離且各自在Y方向上延布；胞元180-4b還包括閘極圖案248-4、248-5及248-6，閘極圖案248-4、248-5及248-6彼此間隔開相應的距離且各自在Y方向上延布；並且胞元180-4c還包括閘極圖案248-7、248-8、248-9及248-10，閘極圖案248-7、248-8、248-9及248-10彼此間隔開相應的距離且各自在Y方向上延布。
沿著列5，胞元180-5a到180-5d包括植入有n型摻雜劑的第一區254及植入有p型摻雜劑的第二區256，第一區254與第二區256通過線255來劃分，其中主動區252-1及252-2設置在第一區254之上，且主動區252-3及252-4設置在第二區256之上。胞元180-5a還包括閘極圖案258-1、258-2及258-3，閘極圖案258-1、258-2及258-3彼此間隔開相應的距離且各自在Y方向上延布；胞元180-5b還包括閘極圖案258-4及258-5，閘極圖案258-4與258-5彼此間隔開相應的距離且各自在Y方向上延布；胞元180-5c還包括閘極圖案258-6、258-7及258-8，閘極圖案258-6、258-7及258-8彼此間隔開相應的距離且各自在Y方向上延布；並且胞元180-5d還包括閘極圖案258-9、258-10及258-11，閘極圖案258-9、258-10及258-11彼此間隔開相應的距離且各自在Y方向上延布。
沿著列6，胞元180-6a到180-6e包括植入有n型摻雜劑的第一區264及植入有p型摻雜劑的第二區266，第一區264與第二區266通過線265來劃分，其中主動區262-1設置在第一區264之上，且主動區262-2設置在第二區266之上。胞元180-6a還包括閘極圖案268-1及268-2，閘極圖案268-1與268-2彼此間隔開相應的距離且各自在Y方向上延布；胞元180-6b還包括閘極圖案268-3及268-4，閘極圖案268-3與268-4彼此間隔開相應的距離且各自在Y方向上延布；胞元180-6c還包括閘極圖案268-5及268-6，閘極圖案268-5與268-6彼此間隔開相應的距離且各自在Y方向上延布；胞元180-6d還包括閘極圖案268-7及268-8，閘極圖案268-7與268-8彼此間隔開相應的距離且各自在Y方向上延布；並且胞元180-6e還包括閘極圖案268-9及268-10，閘極圖案268-9與268-10彼此間隔開且各自在Y方向上延布。
在一些實施例中，積體電路180的每一胞元的第一植入區及第二植入區、主動區及閘極圖案可在一個或多個第一布局層級上形成在基板之上，此將在圖2C及圖2D所示剖視圖中示出。如上所述，圖2B示出積體電路180在所述一個或多個第一布局層級上方的第二布局層級處的布局設計的俯視圖。
根據本發明的一些實施例，在第二布局層級處，每一胞元包括在Y方向上（即，與主動區平行）延布且位於相應的閘極圖案之上的多個導體圖案。在一些實施例中，包括所述多個導體圖案的此種第二布局層級直接設置在包括閘極圖案的所述一個或多個第一布局層級上方（即，其間沒有設置中間布局層級），第二布局層級在本文中被稱爲「M1層級（第一金屬層級/層）」。此外，M1層級中的所述多個導體圖案各自通過至少一個通路結構（未示出）電耦合到以上論述的p型MOSFET及n型MOSFET中的一者或多者，從而使得p型MOSFET及n型MOSFET中的每一者能够被供電，或者電連接到其他MOSFET或元件。
如圖2B中所示，M1層級包括在Y方向上延布的多個導體圖案，例如（舉例來說）電源軌條270-1、270-2、270-3、270-4、270-5、270-6及270-7，以及M1內連線272-1、272-2、272-3、272-4、272-5、272-6、272-7、272-8、272-9、272-10、272-11、272-12、272-13、272-14、272-15、272-16及272-17。在一些實施例中，當從M1層級的頂部觀察時，沿著每一列的胞元設置在各自被配置成載送電源訊號（例如，VDD、接地等）的兩個相鄰電源軌條之間。此外，在這兩個相鄰電源軌條之間，M1內連線的相應子集彼此平行地在胞元之上延布。
例如，列1處的胞元組180-1的胞元設置在電源軌條270-1與270-2之間，M1內連線272-1到272-4在所述胞元上延布；列2處的胞元組180-2的胞元設置在電源軌條270-2與270-3之間，M1內連線272-5到272-6在所述胞元上延布；列3處的胞元組180-3的胞元設置在電源軌條270-3與270-4之間，M1內連線272-7到272-10在所述胞元上延布；列4處的胞元組180-4的胞元設置在電源軌條270-4與270-5之間，M1內連線272-11到272-12在所述胞元上延布；列5處的胞元組180-5的胞元設置在電源軌條270-5與270-6之間，M1內連線272-13到272-16在所述胞元上延布；並且列6處的胞元組180-6的胞元設置在電源軌條270-6與270-7之間，M1內連線272-17到272-18在所述胞元上延布。
在一些實施例中，在胞元之上延布的M1內連線的數目可對應於所述胞元中所包括的主動區的數目。更具體來說，對於具有較大列高度（即，其中的胞元各自具有較高數目的主動區）的列，可包括更多的M1內連線，而對於具有較短列高度（即，其中的胞元各自具有較低數目的主動區）的列，可包括更少的M1內連線。例如，在設置在列1處的具有4個主動區（例如，212-1到212-4）的胞元之上延布的M1內連線的數目可多於在設置在列2處的具有2個主動區（例如，222-1及222-2）的胞元之上延布的M1內連線的數目。在圖2B的所示實施例中，設置在列1處的M1內連線的數目是4（等於列1處的胞元的主動區的數目），且設置在列2處的M1內連線的數目是2（等於列2處的胞元的主動區的數目）。然而，應理解，M1內連線的數目不限於等於上面延布有M1內連線的主動區的數目。
此外，在一些實施例中，M1內連線272-1到272-17中的每一者可沿著X方向共享實質上共形的寬度273，且可與相鄰的M1內連線或電源軌條分隔開實質上相似的距離275。此種對M1內連線形成的設計約束可有利地降低設計複雜性。例如，M1內連線272-2沿著X方向具有共形的寬度273，且分別與M1內連線272-1及272-3分隔開距離275。
參照圖2C及圖2D，根據一些實施例，示出胞元180-1a及180-1b在第一一個或多個布局層級處分別沿線A-A及B-B截取的剖視圖。如圖2C及圖2D中分別所示，植入有n型摻雜劑的第一區214（本文中稱爲「n井214」）設置在基板280之上；且植入有p型摻雜劑的第二區216（本文中稱爲「p井216」）設置在基板280之上。在一些實施例中，基板280包含Si、Ge、SiGe、InAs、InGaAs、InAlAs、InP等；n井214包含Si、Ge、SiGe、InAs、InGaAs、InAlAs、InP等；並且p井216包含Si、Ge、SiGe、InAs、InGaAs、InAlAs、InP等。在一些實施例中，當基板280包含Si時，n井214也可包含Si，但摻雜有例如P、As等n型摻雜劑，且P井216也可包含Si，但摻雜有例如B、Ga等P型摻雜劑。
在一些實施例中，n井214還可包括被以提高的摻雜濃度植入p型摻雜劑的第一組區280-1、280-2、280-3、280-4及280-5；並且p井216還可包括被以提高的摻雜濃度植入n型摻雜劑的第二組區282-1、282-2、282-3、282-4及282-5。此種第一組植入區280-1到280-5及第二組植入區282-1到282-5可用作相應的MOSFET的源極或汲極，第一組植入區280-1到280-5及第二組植入區282-1到282-5中的每一者在X方向上設置在兩個相鄰閘極圖案之間。例如，在圖2C中，設置在閘極圖案218-1與218-2之間的區280-1可用作以閘極圖案218-1或218-2作爲其閘極的p型MOSFET的源極或汲極；並且在圖2D中，設置在閘極圖案218-2與218-3之間的區282-2可用作以閘極圖案218-2或218-3作爲其閘極的n型MOSFET的源極或汲極。
在圖2C及圖2D的所示實施例中，儘管相鄰胞元180-1a與180-1b的相應的「側」閘極圖案218-3與218-4被合併在一起以形成單個閘極圖案，然而此種側閘極圖案可通過源極/汲極彼此分隔開，同時仍然在本發明的範圍內。在如圖2E及圖2F中所示的其他實施例中，相鄰胞元180-1a與180-1b不共享側閘極圖案，而是在側閘極圖案218-3與218-4之間的淺溝槽隔離（shallow trench isolation，STI）290、292的中間具有胞元邊界。
根據一些實施例，包括第一組植入區280-1到280-5的n井214可形成連續地延伸的主動區212-1的部分，如圖2C中所示；並且包括第二組植入區282-1到282-5的p井216可形成連續地延伸的主動區212-3的部分，如圖2D中所示。
圖2G示出根據本發明一些實施例的示例性積體電路180在一個或多個第一布局層級處的另一對應布局設計的俯視圖。在此實施例中，如圖2G中所示，閘極圖案218-1到218-7中的每一者形成穿過積體電路180的不同列的直線。即，在閘極圖案218-1到218-7中的每一者中，不同列中的多晶矽閘極在Y方向上沿著相同的線彼此對準。但是不同列中的多晶矽閘極可在兩個相鄰列之間的邊界處分隔或隔離。即，閘極圖案218-1到218-7構成的每條線可在兩個相鄰列之間的邊界處具有斷點。
現在參照圖3，根據本發明的一些實施例，提供訊息處置系統（IHS）300的方塊圖。IHS 300可爲用於實施本文中所論述的任何或所有過程的計算機平臺，以設計具有混合列高度的積體電路（例如，積體電路100、140及180）。IHS 300可包括處理單元310，例如桌上型計算機、工作站、膝上型計算機或爲特定應用定制的專用單元。IHS 300可配備有顯示器314及一個或多個輸入/輸出（input/output，I/O）組件312，例如滑鼠、鍵盤或列印機。處理單元310可包括連接到匯流 330的中央處理器（central processing unit，CPU）320、記憶體322、大量儲存器324、視訊配接器326及I/O介面328。
匯流330可爲包括記憶體匯流或記憶體控制器、外圍匯流或視訊匯流在內的任何類型的幾種匯流架構中的一種或多種。CPU 320可包括任何類型的電子數據處理器，且記憶體322可包括任何類型的系統記憶體，例如靜態隨機存取記憶體（static random access memory，SRAM）、動態隨機存取記憶體（dynamic random access memory，DRAM）或唯讀記憶體（read-only memory，ROM）。
大量儲存器324可包括任何類型的記憶體件，所述記憶體件被配置成存儲數據、程式及其他訊息以及使得數據、程式及其他訊息可經由匯流330存取。大量儲存器324可包括例如硬磁碟驅動機、磁碟驅動機、光碟驅動機等中的一種或多種。
視訊配接器326及I/O介面328提供將外部輸入及輸出元件耦合到處理單元310的介面。如圖3中所示，輸入及輸出元件的實例包括耦合到視訊配接器326的顯示器314以及耦合到I/O介面328的I/O組件312，例如滑鼠、鍵盤、列印機等。其他元件可耦合到處理單元310，且可使用附加的或更少的介面卡。例如，串行介面卡（未示出）可用於爲列印機提供串行介面。處理單元310還可包括網路介面340，網路介面340可爲到局域網路（local area network，LAN）或廣域網路（wide area network，WAN）316的有線鏈路和/或無線鏈路。
應注意，IHS 300可包括其他組件/元件。例如，IHS 300可包括電源、電纜、母板、可拆卸存儲介質、殼體（case）等。儘管未示出，然而這些其他組件/元件被視爲IHS 300的部分。
在本發明的一些實施例中，電子設計自動化（EDA）是由CPU 320執行以分析用戶文件來獲得積體電路（例如，以上論述的積體電路100、140及180）的布局的程式碼。此外，在執行EDA期間，EDA可分析布局的功能性組件，如所屬領域中已知。程式碼可由CPU 320經由匯流330從記憶體322、大量儲存器324等存取，或者通過網路介面340遠程存取。
圖4示出根據本發明一些實施例的由IHS 300實行以産生包括混合列高度的積體電路的實體布局的示例性方法400的流程圖。在一些實施例中，此種方法400可統稱爲EDA。在各種實施例中，方法400的操作由圖3中所示的相應組件來實行。出於論述目的，將結合圖3闡述方法400的以下實施例。方法400的所示實施例僅爲實例。因此，應理解，可對各種操作中的任一者進行省略、重新排序和/或添加，同時仍然在本發明的範圍內。
方法400以提供操作「行爲/功能性設計402」、「設計約束404」及「混合列高度406」開始。在一些實施例中，行爲/功能性設計402基於施加到積體電路的整體設計的輸入的各種訊號或刺激來指定積體電路（例如，以上論述的積體電路100、140和/或180）的所期望行爲或功能，且可以例如硬體描述語言（hardware description language，HDL）等合適的語言書寫。可例如在EDA正在執行的同時由創建文件的用戶通過I/O介面328（圖3）將行爲/功能性設計402上傳到處理單元310中。作爲另外一種選擇，可將行爲/功能性設計402上傳和/或保存在記憶體322或大量儲存器324上，或者可通過網路介面340從遠程用戶（圖3）上傳行爲/功能性設計402。在這些情形中，在執行EDA期間，CPU 320將存取行爲/功能性設計402。
此外，用戶還提供設計約束404，以便約束行爲/功能性設計402的實體布局的整體設計。在一些實施例中，設計約束404可例如通過I/O介面328輸入、通過網路介面340下載等。設計約束404可指定定時、製程參數及行爲/功能性設計402一旦物理地形成爲積體電路就必須遵守的其他合適的約束。
此外，用戶還可提供混合列高度406，以便使得行爲/功能性設計402的實體布局能够被布置成多個列，所述多個列具有至少兩個各自不同的列高度。在一些實施例中，混合列高度406可例如通過I/O介面328輸入、通過網路介面340下載等。混合列高度406可指定列比率（即，如上所述的具有各自不同的列高度的列的數目的比率）、相對於實體布局 的網格具有各自不同的列高度的列的相應位置、和/或行爲/功能性設計402一旦物理地形成爲積體電路就必須遵守的其他合適的約束。
在提供行爲/功能性設計402、設計約束404及混合列高度406之後，方法400繼續進行到操作「綜合408」，以創建功能等效邏輯閘層次電路描述（logic gate-level circuit description），例如網表。綜合408通過在滿足由設計約束404及混合列高度406指定的約束的同時將行爲/功能性設計402所期望的行爲和/或功能匹配到來自胞元庫集合409的（標準）胞元來形成功能等效邏輯閘層次電路描述。
在一些實施例中，胞元庫集合409可包括具有各自不同的胞元高度的多個胞元庫，例如（舉例來說）胞元庫411、胞元庫413等。在一些實施例中，胞元庫411及413可分別對應於上述胞元庫A及胞元庫B。所述多個胞元庫中的每一者包含一系列預先設計的胞元，預先設計的胞元中的每一者具有共同的胞元高度且可在小規模上實行特定邏輯功能。例如，胞元庫A 411的胞元可共享胞元高度A，且胞元庫B 413的胞元可共享胞元高度B。胞元存儲在胞元庫（例如，胞元庫A 411、胞元庫B 413等）中作爲訊息，所述訊息包括內部電路元件、到這些電路元件的各種連接、包括胞元高度、摻雜劑類型、摻雜濃度、阱等的預先設計的實體布局圖案。另外，所存儲的胞元還可包括胞元的形狀、外部連接的端子位置、延遲特性、功耗等。
一旦綜合408使用胞元庫集合409（例如，胞元庫A 411、胞元庫B 413等）的胞元從行爲/功能性設計402、設計約束404及混合列高度406産生功能等效邏輯閘層次電路描述，方法400便繼續進行到第一判斷操作414，以檢查設計要求是否匹配。在一些實施例中，在第一判斷操作414中，可通過使用例如强調積體電路的模擬程式（Simulation Program with Integrated Circuit Emphasis，SPICE）等電路模擬器實行一個或多個模擬來檢查各種要求，例如（舉例來說）胞元庫A 411中的可用胞元對胞元庫B 413中的可用胞元的比率、功能等效邏輯閘層次電路描述的定時品質（timing quality）、功能等效邏輯閘層次電路描述的功率品質等。如果滿足第一判斷操作414中的所有設計要求，則方法400繼續進行到操作「放置及布線418」，此將在下文進一步詳細論述。另一方面，如果並未滿足第一判斷操作414中的所有設計要求，則方法400繼續進行到操作「查找根本原因416」，此也將在下文進一步詳細論述。
實行放置及布線418以産生整體結構的實際物理設計。放置及布線418通過從胞元庫集合409選取所選擇胞元並將其放置到相應的列中來形成物理設計。在一些實施例中，第一組此種列具有與設置在第一組列內的大多數胞元的高度實質上相似的第一列高度，使得電源軌條、植入物及阱可在胞元之間對準；並且第二組此種列具有與第一列高度不同的第二列高度，第二列高度與設置在第二組列內的大多數胞元的高度實質上相似，使得電源軌條、植入物及阱可在胞元之間對準。每一胞元在胞元列內的放置以及每一胞元列相對於其他胞元列的放置可由成本函數（cost function）來指導，以便最小化所得積體電路的走線長度及面積要求。此種放置可由放置及布線418自動完成，或者可作爲另外一種選擇部分地通過手動過程來實行，由此用戶可手動地將一個或多個胞元插入到一列中。
一旦放置及布線418完成産生整體結構的實際物理設計，方法400便繼續進行到第二判斷操作420，以檢查設計要求是否匹配。在一些實施例中，在第二判斷操作420中，可通過使用例如强調積體電路的模擬程式（SPICE）等電路模擬器實行一個或多個模擬來檢查各種要求，例如（舉例來說）在放置及布線418之後胞元庫A 411中的可用胞元對胞元庫B 413中的可用胞元的比率、整體結構的實際物理設計的定時品質、整體結構的實際物理設計的功率品質、是否存在局部擁塞問題等。如果滿足第二判斷操作420中的所有設計要求，則方法400繼續進行到操作「製造工具422」，此將在下文進一步詳細論述。另一方面，如果並未滿足第二判斷操作420中的所有設計要求，則方法400繼續進行到查找根本原因416，此將被論述如下。
根據一些實施例，實行查找根本原因416以查找導致在第一判斷操作414或第二判斷操作420中未能滿足設計要求的原因。各種原因可能導致未能滿足設計要求。基於原因是哪個或哪些，方法400可進行到相應的操作以重新實行此操作。例如，當原因是由於用於産生功能等效邏輯閘層次電路描述的胞元的不良功率、性能、面積（power, performance, area，PPA）特性和/或胞元庫集合409中缺少可用胞元時，方法400可進行到重新評估胞元庫集合409的胞元的品質/數量的操作；當原因是由於列的不正確布置時，方法400可返回到混合列高度406，以重新評估其中指定的約束；當原因是由於綜合功能等效邏輯閘層次電路描述的不可行性時，方法400可返回到設計約束404以重新評估其中指定的約束；並且當原因是由於産生實際物理設計的不可行性時，方法400可返回到放置及布線418以重新放置和/或重新布線。
重新參照第二判斷操作420，一旦已通過放置及布線418成功地産生物理設計，同時滿足所有設計要求，方法400便繼續進行到操作「製造工具422」以産生例如可在物理地製造物理設計中使用的光刻掩模。物理設計可通過此LAN/WAN 316發送到製造工具422。
圖5示出根據本發明一些實施例的各種混合列設計情景的不同應用。圖5示出五種示例性IC應用，所述五種示例性IC應用中的每一者對應於不同類型的混合列設計。混合列設計512、522、532、542、552在列-A（Row-A）與列-B（Row-B）之間具有不同的混合列比率，其中列-A代表包括來自胞元庫A的胞元的列的數量，且列-B代表包括來自胞元庫B的胞元的列的數量。在此實例中，來自胞元庫A的每一胞元的胞元高度大於來自胞元庫B的每一胞元的胞元高度。
例如，實現最高速度所期望的「速度最佳的」電路510可通過具有爲3:1的混合列比率的混合列設計512來實現，爲3:1的混合列比率意味著在混合列設計512中，列-A（包括來自胞元庫A的胞元的列的數量）與列-B（包括來自胞元庫B的胞元的列的數量）之間的比率是3:1。此是因爲胞元高度越大的胞元越多，則可有助於提高速度。
在另一個實例中，實現最小面積及最低功耗所期望的「功率/面積最佳的」電路550可通過具有爲1:3的混合列比率的混合列設計552來實現，爲1:3的混合列比率意味著在混合列設計552中，列-A（包括來自胞元庫A的胞元的列的數量）與列-B（包括來自胞元庫B的胞元的列的數量）之間的比率是1:3。此是因爲胞元高度越小的胞元越多，則可有助於節省電路面積及降低功耗。
在另一個實例中，「平衡的」電路530可通過具有爲1:1的混合列比率的混合列設計532來實現，爲1:1的混合列比率意味著在混合列設計532中，列-A（包括來自胞元庫A的胞元的列的數量）與列-B（包括來自胞元庫B的胞元的列的數量）之間的比率是1:1。「平衡的」電路530將保持不過高或過低的速度性能與面積/功率性能之間的平衡，其中面積不過大或過小且功耗不過高或過低。
在又一個實例中，實現高但不是最高的速度所期望的「以速度爲取向的」電路520可通過具有爲2:1的混合列比率的混合列設計522來實現，爲2:1的混合列比率意味著在混合列設計522中，列-A（包括來自胞元庫A的胞元的列的數量）與列-B（包括來自胞元庫B的胞元的列的數量）之間的比率是2:1。
在又一個實例中，實現高但不是最高的功率/面積性能所期望的「以功率/面積爲取向的」電路540可通過具有爲1:2的混合列比率的混合列設計542來實現，爲1:2的混合列比率意味著在混合列設計542中，列-A（包括來自胞元庫A的胞元的列的數量）與列-B（包括來自胞元庫B的胞元的列的數量）之間的比率是1:2。
圖6示出根據本發明一些實施例的用於設計包括混合列高度的積體電路的示例性過程。在操作610處，設計至少兩組庫：庫A及庫B。不同庫中的胞元具有不同的胞元高度和/或不同數目的金屬線。例如，庫A胞元具有較高的胞元高度及五條金屬線，而庫B胞元具有較低的胞元高度及三條金屬線。在操作620處，選擇平衡設計情景來保持所述兩個庫的胞元之間的混合列比率爲1:1。在操作630處，基於爲1:1的平衡混合列比率，用庫A及庫B的指定放置約束來初始化混合列布局規劃（mixed row floorplan）。
圖7示出根據本發明一些實施例的平面板或奈米片材中的胞元在一個或多個布局層級處的對應布局設計700的俯視圖。如圖7中所示，布局設計700包括布置在相同的列中的兩個相鄰胞元710、720。沿著此列，胞元710及720分別包括沿著X方向連續地延伸跨越胞元710及720的四個主動區702、704、706、708。布局設計700可用於包括胞元710、720的平面板，或者用於包括胞元710、720及沿著Z方向布置的附加層的奈米片材。
在一個實施例中，胞元720的主動區用作胞元720的相應電晶體的源極特徵或汲極特徵，以實行特定邏輯功能。所述四個主動區702、704、706、708中的每一者可包含半導體材料，例如矽，且可包含n型摻雜劑或p型摻雜劑。在一個實例中，主動區702、708植入有n型摻雜劑；並且主動區704、706植入有p型摻雜劑。
此外，根據一些實施例，胞元720包括多個閘極圖案722，閘極圖案722在與主動區沿其進行延伸的方向（X方向）實質上正交的方向（Y方向）上延伸，以形成p型MOSFET及n型MOSFET的相應閘極。在一個實施例中，每一閘極圖案可包括在主動區702、704、706、708上沿著Y方向延伸的介電層724，以及在介電層724上沿著Y方向延伸的金屬層726。
在一個實施例中，除胞元710填充到電路位置中以外，胞元710的主動區不實行任何特定功能。在圖7中所示的實例中，胞元720可被稱爲功能性胞元，且胞元710可被稱爲填充胞元（filler cell）。胞元710與胞元720具有相似的結構。在功能性胞元被放置到電路設計布局中之後，填充胞元被放置到沒有放置功能性胞元的電路位置中。在此實例中，胞元710包括在Y方向上延伸的多個虛設閘極圖案712。如圖7中所示，胞元710、720還具有設置在相鄰胞元之間的邊界上的邊緣閘極730。虛設閘極圖案712及邊緣閘極730可具有與功能性閘極圖案722相同的結構及材料。例如，虛設閘極圖案712及邊緣閘極730中的每一者可包括在主動區702、704、706、708上沿著Y方向延伸的介電層724，以及在介電層724上沿著Y方向延伸的金屬層726。
在一個實施例中，主動區702、704、706、708中的至少一者具有沿著X方向變化的寬度。如圖7中所示，主動區702、704、706、708中的每一者具有沿著X方向變化的寬度。例如，主動區702的寬度在每一胞元內改變，且沿著X方向跨越兩個相鄰胞元710、720改變。
圖8示出根據本發明一些實施例的FinFET或奈米走線中的胞元在一個或多個布局層級處的對應布局設計800的俯視圖。如圖8中所示，布局設計800包括布置在相同的列中的兩個相鄰胞元810、820。沿著此列，胞元810及820分別包括沿著X方向連續地延伸跨越胞元810及820的四個主動區組802、804、806、808。在此實例中，胞元810、820的每一主動區包括鰭形結構。主動區組802、804、806、808中的每一主動區可爲FinFET結構的鰭或者奈米走線結構的走線，所述奈米走線結構包括沿著Z方向布置的多個層。
在一個實施例中，胞元820的主動區用作胞元820的相應電晶體的源極特徵或汲極特徵，以實行特定邏輯功能。每一主動區可包含半導體材料，例如矽，且可包含n型摻雜劑或p型摻雜劑。在一個實例中，主動區組802、808植入有n型摻雜劑；並且主動區組804、806植入有p型摻雜劑。
此外，根據一些實施例，胞元820包括多個閘極圖案822，閘極圖案822在與主動區沿著其延伸的方向（X方向）實質上正交的方向（Y方向）上延伸，以形成p型電晶體及n型電晶體的相應閘極。在一個實施例中，每一閘極圖案可包括在主動區組802、804、806、808上沿著Y方向延伸的介電層824，以及在介電層824上沿著Y方向延伸的金屬層826。
在一個實施例中，除胞元810填充到電路位置中以外，胞元810的主動區不實行任何特定功能。在圖8中所示的實例中，胞元820可被稱爲功能性胞元，且胞元810可被稱爲填充胞元。胞元810與胞元820具有相似的結構。在功能性胞元被放置到電路設計布局中之後，填充胞元被放置到沒有放置功能性胞元的電路位置中。在此實例中，胞元810包括在Y方向上延伸的多個虛設閘極圖案812。如圖8中所示，胞元810、820還具有設置在相鄰胞元之間的邊界上的邊緣閘極830。虛設閘極圖案812及邊緣閘極830可具有與功能性閘極圖案822相同的結構及材料。例如，虛設閘極圖案812及邊緣閘極830中的每一者可包括在主動區組802、804、806、808上沿著Y方向延伸的介電層824，以及在介電層824上沿著Y方向延伸的金屬層826。
在一個實施例中，儘管主動區組802、804、806、808中的每一主動區在不同胞元之間具有固定寬度，然而主動區組802、804、806、808中的至少一者中的主動區數量沿著X方向變化。如圖8中所示，主動區組802中的主動區數量沿著X方向跨越所述兩個相鄰胞元810、820改變。主動區組804中的主動區數量沿著X方向在胞元820內改變。
圖9示出根據本發明一些實施例的平面板或奈米片材中的胞元結構900的俯視圖。如圖9中所示，胞元結構900包括沿著X方向延伸的p型主動區902及n型主動區904。不同的主動區902、904沿著與X方向正交的Y方向布置，以在奈米片材中形成平面板或片材，所述奈米片材具有沿著Z方向堆叠的多個片材。
如圖9中所示，p型主動區902的寬度被標記爲WP ，且n型主動區904的寬度被標記爲WN 。WP 及WN 中的每一者在胞元內可爲靈活的，且可沿著X方向改變。例如，WP 沿著X方向從左到右變窄；並且WN 沿著X方向從左到右變寬。此意味著p型主動區902及n型主動區904二者均容許主動區寬度轉變。
圖9示出根據本發明一些實施例的平面板或奈米片材中的胞元結構900的俯視圖。如圖9中所示，胞元結構900包括沿著X方向延伸的p型主動區902及n型主動區904。不同的主動區902、904沿著與X方向正交的Y方向布置，以在奈米片材中形成平面板或片材，所述奈米片材具有沿著Z方向堆叠的多個片材。胞元結構900還包括在主動區902、904上且跨越主動區902、904沿著Y方向延伸的多個閘極912。
如圖9中所示，p型主動區902的寬度被標記爲WP ，且n型主動區904的寬度被標記爲WN 。WP 及WN 中的每一者在胞元內可爲靈活的，且可沿著X方向改變。例如，WP 沿X方向從左到右變窄；並且WN 沿著X方向從左到右變寬。此意味著p型主動區902及n型主動區904二者均容許主動區寬度轉變。
圖10示出根據本發明一些實施例的FinFET或奈米走線中的胞元結構1000的俯視圖。如圖10中所示，胞元結構1000包括沿著X方向延伸的p型主動區組1002及n型主動區組1004。不同的主動區組1002、1004沿著與X方向正交的Y方向布置。胞元結構1000還包括在主動區組1002、1004上且跨越主動區組1002、1004沿著Y方向延伸的多個閘極1012。主動區組1002、1004中的每一主動區可爲FinFET結構的鰭或者奈米走線的走線，所述奈米走線具有沿著Z方向堆叠的多個層。
如圖10中所示，主動區組1002中的p型主動區數量被標記爲NP ，且主動區組1004中的n型主動區數量被標記爲NN 。爲簡化參考，將NP 及NN 二者稱爲鰭數目。對於具有如圖10中所示層設計的奈米走線，奈米走線的總走線數目等於層數目與一層奈米走線的總鰭數目的乘積。
如圖10中所示，NP 及NN 中的每一者在胞元內可爲靈活的，且可沿著X方向改變。例如，NP 沿著X方向從3變小到2；並且NN 沿著X方向從2變大到3。此意味著p型主動區組1002及n型主動區組1004二者均容許主動區數目轉變或鰭數目轉變。
圖11示出根據本發明一些實施例的由高性能（HP）胞元及低功率（LP）胞元構成的胞元系列。如圖11中所示，HP胞元1110包括沿著X方向延伸的p型主動區1112及n型主動區1114。不同的主動區1112、1114沿著與X方向正交的Y方向布置。HP胞元1110還包括在主動區1112、1114上且跨越主動區1112、1114沿著Y方向延伸的多個閘極1115。兩個相鄰閘極1115之間的距離被稱爲閘極節距（gate pitch）P。如圖11中所示，HP胞元1110具有胞元高度HHP 及胞元寬度WHP 。根據各種實施例，胞元寬度WHP 等於n1*P，其中n1是正整數。根據各種實施例，胞元高度HHP 等於m1*P，其中m1是介於2到1000之間的正整數。
如圖11中所示，HP胞元1110中的主動區1112、1114中的每一者具有沿著X方向變化的第一寬度。根據各種實施例，第一寬度在和胞元高度HHP 相關聯的第一最小寬度與第一最大寬度之間變化。在一個實例中，第一寬度在0到½ HHP 之間變化。
如圖11中所示，LP胞元1120包括沿著X方向延伸的p型主動區1122及n型主動區1124。不同的主動區1122、1124沿著Y方向布置。LP胞元1120還包括在主動區1122、1124上且跨越主動區1122、1124沿著Y方向延伸的多個閘極1125。每兩個相鄰的閘極1125也彼此具有閘極節距P。LP胞元1120具有胞元高度HLP 及胞元寬度WLP 。根據各種實施例，胞元寬度WLP 等於n2*P，其中n2是正整數。根據各種實施例，胞元高度HLP 等於m2*P，其中m2是介於2到1000之間的正整數，且m1 ＞ m2。因此，HHP ＞ HLP 。
如圖11中所示，LP胞元1120中的主動區1122、1124中的每一者具有沿著X方向變化的第二寬度。根據各種實施例，第二寬度在和胞元高度HLP 相關聯的第二最小寬度與第二最大寬度之間變化。在一個實例中，第二寬度在0到½ HLP 之間變化。在一個實施例中，第一最小寬度與第二最小寬度不同；並且第一最大寬度與第二最大寬度不同。
在一些實施例中，胞元1110、1120是從具有不同胞元高度的相應標準胞元庫檢索。更具體來說，胞元1110可從包括多個胞元的第一標準胞元庫（下文中稱爲「胞元庫HP」）檢索，所述多個胞元中的每一者共享第一胞元高度（下文中稱爲「胞元高度HHP 」）；並且胞元1120可從包括多個胞元的第二標準胞元庫（下文中稱爲「胞元庫LP」）檢索，所述多個胞元中的每一者共享第二胞元高度（下文中稱爲「胞元高度HLP 」）。
儘管圖11中的胞元1110、1120是平面板或奈米片材中的HP胞元及LP胞元，然而相似的胞元結構可應用於其中每一胞元具有沿著X方向延伸的一定數目的鰭的FinFET或奈米走線。每一鰭具有固定寬度，但是每一胞元中的鰭的數量可沿著X方向變化。在一個實施例中，HP胞元中的鰭的數量在和胞元高度HHP 相關聯的第一最小數量與第一最大數量之間變化；並且LP胞元中的鰭的數量在和胞元高度HLP 相關聯的第二最小數量與第二最大數量之間變化。在一個實施例中，第一最小數量與第二最小數量不同；並且第一最大數量與第二最大數量不同。例如，HP胞元中的鰭的數量在2到floor(HHP /Hf)之間變化；並且LP胞元中的鰭的數量在1到floor(HLP /Hf)之間變化，其中Hf代表一個鰭的固定寬度，且floor(x)代表以實數x作爲輸入的floor函數，且給出小於或等於x的最大整數作爲輸出。
比較圖11中的所述兩個胞元1110、1120，所述兩個胞元1110、1120可具有相同的閘極節距P、相同或不同的寬度WHP 與WLP 。然而，所述兩個胞元1110、1120具有不同的胞元高度HHP 與HLP ，其中HHP ＞ HLP 。儘管胞元1110具有較大的胞元高度以實現高性能（HP），然而胞元1120具有較小的胞元高度以實現低功率（LP）及小面積。高效的電路設計將包括混合所述兩種類型的胞元，以實現高性能與低功率二者。
圖12示出根據本發明一些實施例的具有各種HP對LP列比率的布局設計。圖12中的每一布局設計包括在X方向上延伸的第一多個胞元列（HP列），以及在X方向上延伸的第二多個胞元列（LP列）。圖12中的每一HP列具有第一列高度，且包括多個HP胞元如同圖11中公開的HP胞元1110；並且圖12中的每一LP列具有與第一列高度不同的第二列高度，且包括多個LP胞元如同圖11中公開的LP胞元1120。在一個實施例中，每一列的列高度對應於放置在其中的胞元的胞元高度。例如，每一列的列高度實質上等於放置在其中的胞元的胞元高度。
如圖12中所示，根據HP列的數目與LP列的數目之間的比率，HP列與LP列沿著與X方向垂直的Y方向進行混合和布置。例如，對於布局設計1210，HP列的數量與LP列的數量之間的比率是2/1，對於布局設計1220是1/1，且對於布局設計1230是1/2。根據各種實施例，例如1/3、2/3、3/2、1/4、3/1、4/1等任何其他列比率仍然在本發明的範圍內。
圖13示出根據本發明一些實施例的由合併式HP-LP胞元1310、1320、1330、1340構成的胞元系列。如圖13中所示，HLP胞元1310是通過沿著Y方向連結HP胞元1311與LP胞元1315而形成。HLP胞元1310包括均沿著X方向延伸的兩個p型主動區1312、1318及兩個n型主動區1314、1316。不同的主動區1312、1314、1316、1318沿著Y方向布置。如圖13中所示，HLP胞元1310具有胞元高度HHLP 及胞元寬度WHLP 。與圖11中的HP胞元及LP胞元的胞元高度相比，胞元高度關係爲：HHLP = HHP + HLP 。如圖13中所示，HLP胞元1310中的主動區1312、1314、1316、1318中的每一者具有沿著X方向變化的寬度，例如在0到½ HHP 之間。
與HLP胞元1310相似，圖13中的HLP胞元1320是通過沿著Y方向連結HP胞元1321與LP胞元1325而形成。HLP胞元1320包括均沿著X方向延伸的兩個n型主動區1322、1328及兩個p型主動區1324、1326。不同的主動區1322、1324、1326、1328沿著Y方向布置。儘管HLP胞元1310具有沿著Y方向布置的兩個相鄰的n型主動區1314、1316，然而HLP胞元1320具有沿著Y方向布置的兩個相鄰的p型主動區1324、1326。如圖13中所示，HLP胞元1320也具有胞元高度HHLP 及胞元寬度WHLP 。HLP胞元1320中的主動區1322、1324、1326、1328中的每一者具有沿著X方向變化的寬度，例如在0到½ HHP 之間。
與HLP胞元1310相似，圖13中的HLP+胞元1330是通過沿著Y方向連結HP胞元1331與LP胞元1335並將兩個相鄰的n型主動區合併成合併式主動區而形成。HLP+胞元1330包括均沿著X方向延伸的兩個p型主動區1332、1336及合併式n型主動區1334。不同的主動區1332、1334、1336沿著Y方向布置。如圖13中所示，HLP+胞元1330具有胞元高度HHLP+ 及胞元寬度WHLP+ 。與圖11中的HP胞元及LP胞元的胞元高度相比，胞元高度關係爲：HHLP+ = HHP + HLP 。如圖13中所示，HLP+胞元1330中的主動區1332、1334、1336中的每一者具有沿著X方向變化的寬度，例如在0到½ HHLP+ 之間。
與HLP胞元1320相似，圖13中的HLP+胞元1340是通過沿著Y方向連結HP胞元1341與LP胞元1345並將兩個相鄰的p型主動區合併成合併式主動區而形成。HLP+胞元1340包括均沿著X方向延伸的兩個n型主動區1342、1346及合併式p型主動區1344。不同的主動區1342、1344、1346沿著Y方向布置。如圖13中所示，HLP+胞元1340還具有胞元高度HHLP+ 及胞元寬度WHLP+ 。如圖13中所示，HLP+胞元1340中的主動區1342、1344、1346中的每一者具有沿著X方向變化的寬度，例如在0到½ HHLP+ 之間。根據各種實施例，HLP胞元的胞元寬度WHLP 及HLP+胞元的胞元寬度WHLP+ 中的每一者可等於n*P，其中n是正整數，且P是胞元中的兩個相鄰閘極之間的閘極節距。
在一些實施例中，合併式HP-LP胞元1310、1320、1330、1340是從具有不同胞元高度的相應標準胞元庫檢索。更具體來說，HLP胞元1310、1320可從包括多個胞元的第三標準胞元庫（下文中稱爲「胞元庫HLP」）檢索，所述多個胞元中的每一者共享第三胞元高度（下文中稱爲「胞元高度HHLP 」）；並且HLP+胞元1330、1340可從包括多個胞元的第四標準胞元庫（下文中稱爲「胞元庫HLP+」）檢索，所述多個胞元中的每一者共享第四胞元高度（下文中稱爲「胞元高度HHLP+ 」）。在一個實施例中，HHLP = HHLP+ = HHP + HLP 。當混合HP胞元與LP胞元以在布局設計中實現高性能及低功率二者時，HLP胞元可被計爲一個HP胞元及一個LP胞元；並且一個HLP+胞元也可被計爲一個HP胞元及一個LP胞元。
儘管圖13中的胞元1310、1320、1330、1340是平面板或奈米片材中的HLP胞元及HLP+胞元，然而相似的胞元結構可應用於其中每一胞元具有沿著X方向延伸的一定數目的鰭的FinFET或奈米走線。每一鰭具有固定寬度，但是每一胞元中的鰭的數量可沿著X方向變化。在一個實施例中，HLP胞元或HLP+胞元中的鰭的數量等於HP胞元中的鰭的第一數量與LP胞元中的鰭的第二數量的和。在一個實施例中，HLP+胞元中的主動區組的鰭是通過將HP胞元與LP胞元的兩個相鄰主動區組的鰭合併而形成。
圖14示出根據本發明一些實施例的具有1/1的HP/LP列比率的示例性積體電路的對應布局設計1400的俯視圖。如圖14中所示，積體電路的布局設計1400包括在第一方向（X方向）上延伸的第一多個胞元列1410、1430、1450，以及在第一方向上延伸的第二多個胞元列1420、1440。第一多個胞元列1410、1430、1450中的每一者具有第一列高度，且包括設置在其中的多個第一胞元；第二多個胞元列1420、1440中的每一者具有與第一列高度不同的第二列高度，且包括設置在其中的多個第二胞元。在一個實施例中，第一多個胞元列1410、1430、1450是LP列，且第一胞元是LP胞元；第二多個胞元列1420、1440是HP列，且第二胞元是HP胞元。HP列與LP列根據1/1比率沿著與第一方向垂直的第二方向（Y方向）進行混合。在圖14中所示的實例中，HP列與LP列根據1/1比率沿著Y方向交替設置。
如圖14中所示，每一LP列中的LP胞元包括第一多個主動區1412、1414，第一多個主動區1412、1414中的每一者在X方向上連續地延伸跨越LP胞元；並且每一HP列中的HP胞元包括第二多個主動區1442、1444，第二多個主動區1442、1444中的每一者在X方向上連續地延伸跨越HP胞元。第一多個主動區及第二多個主動區中的至少一個主動區具有沿著X方向變化的寬度。在圖14中所示的實例中，每一LP胞元所具有的胞元高度等於LP列1410、1430、1450的列高度；並且每一HP胞元所具有的胞元高度等於HP列1420、1440的列高度。
如圖14中所示，布局設計1400還可包括HLP胞元1462，HLP胞元1462是由沿著Y方向彼此相鄰的LP胞元與HP胞元一起形成的合併式胞元。因此，HLP胞元1462所具有的胞元高度等於LP列高度與HP列高度的和。
如圖14中所示，布局設計1400還可包括HLP+胞元1464，HLP+胞元1464是由沿著Y方向彼此相鄰的LP胞元與HP胞元一起、通過將LP胞元及HP胞元的兩個相鄰主動區合併以形成合併式主動區而形成的合併式胞元。合併式主動區沿著Y方向延伸跨越LP胞元及HP胞元，且具有沿著X方向變化的寬度。HLP+胞元1464所具有的胞元高度等於LP列高度與HP列高度的和。如圖14中所示，LP列1410、1430、1450中的每一LP胞元可爲獨立的LP胞元或者合併式HP-LP胞元（例如，HLP胞元或HLP+胞元）的LP胞元部分；HP列1420、1440中的每一HP胞元可爲獨立的HP胞元或者合併式HP-LP胞元（例如，HLP胞元或HLP+胞元）的HP胞元部分。
在圖14中所示的實例中，胞元的胞元寬度可爲靈活的，而無論所述胞元是：HP胞元、LP胞元、HLP胞元還是HLP+胞元。但是LP胞元的胞元高度比HP胞元的胞元高度短。另外，HLP胞元的胞元高度等於HLP+胞元的胞元高度，且等於LP胞元與HP胞元的胞元高度的和。
如圖14中所示，布局設計1400中的每一胞元可爲實行設計功能的功能性胞元，或者是除填充到功能性胞元之間的電路空間中以外不實行任何特定功能的填充胞元。功能性胞元及填充胞元可具有相似的結構。每一功能性胞元可具有與以下胞元中的一者相同的胞元結構：HP胞元、LP胞元、HLP胞元或HLP+胞元。相似地，每一填充胞元也可具有與以下胞元中的一者相同的胞元結構：HP胞元、LP胞元、HLP胞元或HLP+胞元。在製作電路期間，在功能性胞元的放置完成之後，可將填充胞元放置到功能性胞元之間的空間中。
在此實施例中，閘極圖案1470中的每一者形成穿過積體電路的不同列的直線。即，在每一閘極圖案1470中，不同列中的多晶矽閘極在Y方向上沿著相同的線彼此對準。在其他實施例中，不同列中的多晶矽閘極可不在Y方向上彼此對準。儘管布局設計1400是基於具有連續主動區的平面板或奈米片材，然而相似的布局設計可應用於具有量化（quantized）主動區或鰭的FinFET或奈米走線。
圖15示出根據本發明一些實施例的具有2/1的HP/LP列比率的示例性積體電路的對應布局設計1500的俯視圖。如圖15中所示，積體電路的布局設計1500包括在X方向上延伸的第一多個胞元列（LP列）1510、1540，以及在X方向上延伸的第二多個胞元列（HP列）1520、1530、1550。LP列1510、1540中的每一者具有第一列高度，且包括設置在其中的多個LP胞元；HP列1520、1530、1550中的每一者具有與第一列高度不同的第二列高度，且包括設置在其中的多個HP胞元。除布局設計1500中的HP列與LP列根據2/1比率沿著與X方向垂直的Y方向進列混合以外，布局設計1500與圖14中的布局設計1400相似。在圖15中所示的實例中，HP列與LP列沿著Y方向以2:1比率交替設置。由於所述2:1比率，在給定布局設計的總列數的情况下，與布局設計1400相比，布局設計1500具有較小數目的相鄰HP列與LP列。因此，與圖14中的布局設計1400相比，布局設計1500具有較少的可用胞元位置來放置HLP胞元或HLP+胞元。
圖16示出根據本發明一些實施例的具有1/2的HP/LP列比率的示例性積體電路的對應布局設計1600的俯視圖。如圖16中所示，積體電路的布局設計1600包括在X方向上延伸的第一多個胞元列（HP列）1610、1640，以及在X方向上延伸的第二多個胞元列（LP列）1620、1630、1650。HP列1610、1640中的每一者具有第一列高度，且包括設置在其中的多個HP胞元；LP列1620、1630、1650中的每一者具有與第一列高度不同的第二列高度，且包括設置在其中的多個LP胞元。除布局設計1600中的HP列與LP列根據1/2比率沿著與X方向垂直的Y方向進行混合以外，布局設計1600與圖14中的布局設計1400相似。在圖16中所示的實例中，HP列與LP列沿著Y方向以1:2比率交替設置。由於所述1:2比率，在給定布局設計的總列數的情况下，與布局設計1400相比，布局設計1600具有較小數目的相鄰HP列與LP列。因此，與圖14中的布局設計1400相比，布局設計1600具有較少的可用胞元位置來放置HLP胞元或HLP+胞元。
圖17示出根據本發明一些實施例的平面板或奈米片材中的胞元的對應布局設計1700的俯視圖，對應布局設計1700具有靈活主動區寬度及靈活主動區轉變。爲簡單起見，圖17中未示出閘極圖案。如圖17中所示，積體電路的布局設計1700包括在X方向上延伸的第一多個胞元列（LP列）1710、1730、1750，以及在X方向上延伸的第二多個胞元列（HP列）1720、1740。LP列1710、1730、1750中的每一者具有第一列高度，且包括設置在其中的多個LP胞元；HP列1720、1740中的每一者具有與第一列高度不同的第二列高度，且包括設置在其中的多個HP胞元。布局設計1700中的HP列與LP列沿著Y方向以1:1比率交替設置。在一個實施例中，布局設計1700中的一些胞元是功能性胞元，且布局設計1700中的其他胞元是填充胞元。
如圖17中所示，存在有在HP、LP、HLP及HLP+胞元上且跨越HP、LP、HLP及HLP+胞元沿著X方向延伸的p型主動區及n型主動區。主動區寬度或片材寬度可爲靈活的，且沿著X方向變化。在一個實例中，沿著X方向，LP列1730中的p型主動區可在一個位置處具有寬度W1，且在另一個位置處具有寬度W2。在此實例中，W1 ＞ W2，且W1及W2二者均小於½ HLP ，其中HLP 是LP胞元的胞元高度及LP列1730的列高度。
在另一個實例中，沿著X方向，HP列1740中的p型主動區可在一個位置處具有寬度W3，且在另一個位置處具有寬度W4。在此實例中，W3 ＞ W4，且W3及W4二者均小於½ HHP ，其中HHP 是HP胞元的胞元高度及HP列1740的列高度。
在又一個實例中，沿著X方向，跨越LP列1730及HP列1740設置的n型合併式主動區可在一個位置處具有寬度W5，且在另一個位置處具有寬度W6。在此實例中，W5 ＜ W6，且W5及W6二者均小於½(HLP + HHP ) = ½HHLP+ ，其中HHLP+ 是如圖13中所示的HLP+胞元的胞元高度，且等於LP列1730與HP列1740的列高度的和。
如圖17中所示，由於變化的片材寬度和/或合併式片材，因此在布局設計1700中存在各種主動區轉變1781、1782、1783、1784。在一個實例中，在轉變1781處，主動區沿著X方向從較窄的片材連續地轉變爲較寬的片材。在一個實例中，在轉變1782處，主動區沿著X方向從較寬的片材連續地轉變爲較窄的片材。
在另一個實例中，在轉變1783處，兩個主動區沿著X方向轉變爲一個合併式主動區。在又一個實例中，在轉變1784處，一個合併式主動區沿著X方向被分成兩個主動區。
圖18示出根據本發明一些實施例的FinFET或奈米走線中的胞元的對應布局設計1800的俯視圖，對應布局設計1800具有靈活鰭數目及靈活主動區轉變。爲簡單起見，圖18中未顯示閘極圖案。如圖18中所示，積體電路的布局設計1800包括在X方向上延伸的第一多個胞元列（LP列）1810、1830、1850，以及在X方向上延伸的第二多個胞元列（HP列）1820、1840。LP列1810、1830、1850中的每一者具有第一列高度，且包括設置在其中的多個LP胞元；HP列1820、1840中的每一者具有與第一列高度不同的第二列高度，且包括設置在其中的多個HP胞元。布局設計1800中的HP列與LP列沿著Y方向以1:1比率交替設置。在一個實施例中，布局設計1800中的一些胞元是功能性胞元，且布局設計1800中的其他胞元是填充胞元。
如圖18中所示，存在有在HP、LP、HLP及HLP+胞元上且跨越HP、LP、HLP及HLP+胞元沿著X方向延伸的p型主動區組及n型主動區組。每一主動區組的鰭數目或走線數目可爲靈活的，且沿著X方向變化。在一個實例中，沿著X方向，LP列1830中的p型主動區組可在一個位置處具有N1個鰭，且在另一個位置處具有N2個鰭。在此實例中，N1 ＞ N2，且N1及N2二者均爲正整數。在另一個實例中，沿著X方向，HP列1840中的p型主動區組可在一個位置處具有N3個鰭，且在另一個位置處具有N4個鰭。在此實例中，N3 ＞ N4，且N3及N4二者均爲正整數。在又一個實例中，沿著X方向，跨越LP列1830及HP列1840設置的n型合併式主動區組可在一個位置處具有N5個鰭，且在另一個位置處具有N6個鰭。在此實例中，N5 ＜ N6，且N5及N6二者均爲正整數。
如圖18中所示，由於變化的鰭數目和/或合併式鰭組，在布局設計1800中存在各種主動區轉變1881、1882、1883、1884。在一個實例中，在轉變1881處，鰭組或主動區組沿著X方向從較小數目的鰭連續地轉變爲較大數目的鰭。在一個實例中，在轉變1882處，鰭組沿著X方向從較大數目的鰭連續地轉變爲較小數目的鰭。
在另一個實例中，在轉變1883處，兩個鰭組沿著X方向轉變爲一個合併式鰭組，其中至少一個鰭沿著X方向從左到右在轉變1883之後出現。在又一個實例中，在轉變1884處，一個合併式鰭組沿著X方向被分成兩個鰭組，其中至少一個鰭沿著X方向從左到右在轉變1884之後終止。
圖19示出根據本發明一些實施例的用於産生用於製作的積體電路的實體布局的示例性方法1900的流程圖。在操作1902處，提供包括多個第一胞元的第一庫，所述多個第一胞元各自具有第一胞元高度且包括沿著第一方向連續地延伸的多個主動區。在操作1904處，提供包括多個第二胞元的第二庫，所述多個第二胞元各自具有與第一胞元高度不同的第二胞元高度且包括沿著第一方向連續地延伸的多個主動區。在操作1906處，從第一庫檢索所述多個第一胞元的第一子集，且從第二庫檢索所述多個第二胞元的第二子集。在操作1908處，將沿著第一方向延伸的所述多個第一胞元的第一子集放置在第一多個胞元列中，且將沿著第一方向延伸的所述多個第二胞元的第二子集放置在第二多個胞元列中。在操作1910處，例如基於積體電路的性能要求，確定沿著與第一方向垂直的第二方向布置的第一多個胞元列的數目與第二多個胞元列的數目之間的比率。在操作1912處，基於所述比率，沿著第二方向放置第一多個胞元列及第二多個胞元列，以形成布局。在操作1914處，基於所述布局來製作積體電路。在一個實施例中，在第一多個胞元列及第二多個胞元列中的每一胞元列中，主動區數量沿著第一方向變化。在各種實施例中，方法1900的操作是由圖3中所示的相應組件實行。根據本發明的各種實施例，圖19中的操作次序可進行改變。
在一個實施例中，一種積體電路結構包括：第一多個胞元列，在第一方向上延伸，第一多個胞元列中的每一者具有第一列高度且包括設置在其中的多個第一胞元；以及第二多個胞元列，在第一方向上延伸，第二多個胞元列中的每一者具有與第一列高度不同的第二列高度且包括設置在其中的多個第二胞元。所述多個第一胞元包括第一多個主動區，第一多個主動區中的每一者在第一方向上連續地延伸跨越所述多個第一胞元，且其中所述多個第二胞元包括第二多個主動區，第二多個主動區中的每一者在第一方向上連續地延伸跨越所述多個第二胞元。
在另一個實施例中，一種積體電路結構包括：多個第一胞元，各自具有第一胞元高度，其中所述多個第一胞元的第一子集沿著第一方向設置在第一胞元列中；以及多個第二胞元，各自具有與第一胞元高度不同的第二胞元高度，其中所述多個第二胞元的第二子集沿著第一方向設置在與第一胞元列不同的第二胞元列中。所述多個第一胞元各自包括第一多個主動區，第一多個主動區各自連續地延伸跨越所述多個第一胞元的第一子集，且其中所述多個第二胞元各自包括第二多個主動區，第二多個主動區各自連續地延伸跨越所述多個第二胞元的第二子集。
在又一個實施例中，一種積體電路設計系統包括：非暫時性存儲介質，被用指令集進行編碼；以及硬體處理器，與非暫時性存儲介質通信耦合，且被配置成執行所述指令集，所述指令集被配置成使處理器：提供包括多個第一胞元的第一庫，所述多個第一胞元各自包括沿著第一方向連續地延伸的第一多個主動區；提供包括多個第二胞元的第二庫，所述多個第二胞元各自包括沿著第一方向連續地延伸的第二多個主動區，其中第一多個主動區與第二多個主動區的相應數目彼此不同；從第一庫檢索所述多個第一胞元的第一子集和/或從第二庫檢索所述多個第二胞元的第二子集；以及將沿著第一方向延伸的所述多個第一胞元的第一子集放置在第一多個胞元列中，和/或將沿著第一方向延伸的所述多個第二胞元的第二子集放置在第二多個胞元列中。
在一個實施例中，一種積體電路結構包括：第一多個胞元列，在第一方向上延伸；以及第二多個胞元列，在第一方向上延伸。第一多個胞元列中的每一者具有第一列高度且包括設置在其中的多個第一胞元。第二多個胞元列中的每一者具有與第一列高度不同的第二列高度且包括設置在其中的多個第二胞元。所述多個第一胞元包括第一多個主動區，第一多個主動區中的每一者在第一方向上連續地延伸跨越所述多個第一胞元。所述多個第二胞元包括第二多個主動區，第二多個主動區中的每一者在第一方向上連續地延伸跨越所述多個第二胞元。第一多個主動區及第二多個主動區中的至少一個主動區具有沿著第一方向變化的寬度。在一實施例中，其中所述至少一個主動區的所述寬度在胞元內沿著所述第一方向改變。在一實施例中，其中所述至少一個主動區的所述寬度沿著所述第一方向跨越兩個相鄰胞元而改變。在一實施例中，其中所述第一多個主動區中的每一者具有沿著所述第一方向在第一最小寬度與第一最大寬度之間變化的第一寬度，並且所述第二多個主動區中的每一者具有沿著所述第一方向在第二最小寬度與第二最大寬度之間變化的第二寬度。在一實施例中，其中所述第一最小寬度及所述第一最大寬度與所述第一列高度相關聯，並且所述第二最小寬度及所述第二最大寬度與所述第二列高度相關聯。在一實施例中，其中所述第一最小寬度與所述第二最小寬度不同，並且所述第一最大寬度與所述第二最大寬度不同。在一實施例中，其中根據所述第一多個胞元列的數目與所述第二多個胞元列的數目之間的比率，所述第一多個胞元列與所述第二多個胞元列沿著與所述第一方向垂直的第二方向混合。在一實施例中，其中所述比率是以下中的一者：1/2、1/3、1/4、2/3、3/2、2/1、3/1、4/1及1/1。在一實施例中，其中所述多個第一胞元中的第一胞元與所述多個第二胞元中的第二胞元沿著與所述第一方向垂直的第二方向彼此相鄰，並且所述第一胞元與所述第二胞元一起形成合併式胞元，所述合併式胞元所具有的胞元高度等於所述第一列高度與所述第二列高度的和。在一實施例中，其中所述合併式胞元具有沿著所述第二方向延伸跨越所述第一胞元及所述第二胞元的合併式主動區，並且所述合併式主動區具有沿所述第一方向變化的寬度。
在不同的實施例中，一種積體電路結構包括：第一多個胞元列，在第一方向上延伸；以及第二多個胞元列，在第一方向上延伸。第一多個胞元列中的每一者具有第一列高度且包括設置在其中的多個第一胞元。第二多個胞元列中的每一者具有與第一列高度不同的第二列高度且包括設置在其中的多個第二胞元。所述多個第一胞元中的每一者包括多個主動區，所述多個主動區中的每一者沿著第一方向以固定寬度延伸。所述多個第二胞元中的每一者包括多個主動區，所述多個主動區中的每一者沿著第一方向以固定寬度延伸。在第一多個胞元列及第二多個胞元列中的至少一個胞元列中，主動區數量沿著第一方向變化。在一實施例中，其中所述主動區數量在胞元內沿著所述第一方向改變。在一實施例中，其中所述主動區數量沿著所述第一方向跨越兩個相鄰胞元而改變。在一實施例中，其中所述多個第一胞元具有數量沿著所述第一方向在第一最小數量與第一最大數量之間變化的主動區，並且所述多個第二胞元具有數量沿著所述第一方向在第二最小數量與第二最大數量之間變化的主動區。在一實施例中，其中所述第一最小數量及所述第一最大數量與所述第一列高度相關聯。所述第二最小數量及所述第二最大數量與所述第二列高度相關聯。所述第一最小數量與所述第二最小數量不同，並且所述第一最大數量與所述第二最大數量不同。在一實施例中，其中所述多個第一胞元及所述多個第二胞元的每一主動區包括具有鰭形結構的區。在一實施例中，其中所述多個第一胞元中的第一胞元與所述多個第二胞元中的第二胞元沿著與所述第一方向垂直的第二方向彼此相鄰，並且所述第一胞元與所述第二胞元一起形成合併式胞元，所述合併式胞元所具有的胞元高度等於所述第一列高度與所述第二列高度的和。
在另一個實施例中，一種積體電路設計系統包括：非暫時性存儲介質，被用指令集進行編碼；以及硬體處理器，與非暫時性存儲介質通信耦合，且被配置成執行所述指令集，所述指令集被配置成使硬體處理器：提供包括多個第一胞元的第一庫，所述多個第一胞元各自具有第一胞元高度且包括沿著第一方向連續地延伸的多個主動區；提供包括多個第二胞元的第二庫，所述多個第二胞元各自具有第二胞元高度且包括沿著第一方向連續地延伸的多個主動區，其中第二胞元高度與第一胞元高度不同；從第一庫檢索所述多個第一胞元的第一子集及從第二庫檢索所述多個第二胞元的第二子集；以及將沿著第一方向延伸的所述多個第一胞元的第一子集放置在第一多個胞元列中，且將沿著第一方向延伸的所述多個第二胞元的第二子集放置在第二多個胞元列中。在第一多個胞元列及第二多個胞元列中的至少一個胞元列中，主動區數量沿著第一方向變化。在一實施例中，其中在所述第一多個胞元列及所述第二多個胞元列中的每一胞元列中，所述主動區數量沿著所述第一方向變化。在一實施例中，其中所述指令集被配置成進一步使所述硬體處理器：基於所述積體電路的性能要求，確定沿著與所述第一方向垂直的第二方向布置的所述第一多個胞元列的數目與所述第二多個胞元列的數目之間的比率，以及基於所述比率，沿著所述第二方向放置所述第一多個胞元列及所述第二多個胞元列，以形成積體電路的布局。
以上概述了若干實施例的特徵，以使所屬領域中的普通技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本發明作爲設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本發明的精神及範圍，且在不背離本發明的精神及範圍的情况下，他們可對其進行各種改變、代替及變更。
100、140、180:積體電路 100-1、100-2、100-3、100-4、100-5、140-1、140-2、140-3、140-4、140-5、140-6、140-7、140-8、180-1、180-2、180-3、180-4、180-5、180-6:胞元組 100-1a、100-1b、100-1c、100-1d、100-2a、100-2b、100-2c、100-2d、100-3a、100-3b、100-3c、100-3d、100-4a、100-4b、100-4c、100-4d、100-5a、100-5b、100-5c、100-5d、140-1a、140-1b、140-1c、140-1d、140-2a、140-2b、140-2c、140-2d、140-3a、140-3b、140-4a、140-4b、140-4c、140-5a、140-5b、140-5c、140-5d、140-6a、140-6b、140-6c、140-7a、140-7b、140-8a、140-8b、140-8c、140-8d、140-8d、140-8e、180-1a、180-1b、180-2a、180-2b、180-2c、180-2d、180-3a、180-3b、180-3c、180-4a、180-4b、180-4c、180-5a、180-5b、180-5c、180-5d、180-6a、180-6b、180-6c、180-6d、180-6e、710、720、810、820:胞元 101、141、181:網格 212-1、212-2、212-3、212-4、222-1、222-2、232-1、232-2、232-3、232-4、242-1、242-2、252-1、252-2、252-3、252-4、262-1、262-2、702、704、706、708:主動區 214:第一區 215、225、235、245、255、265、A-A、B-B:線 216:第二區 218-1、218-2、218-3、218-4、218-5、218-6、218-7、228-1、228-2、228-3、228-4、228-5、228-6、228-7、228-8、228-9、228-10、228-11、228-12、238-1、238-2、238-3、238-4、238-5、238-6、238-7、238-8、238-9、248-1、248-2、248-3、248-4、248-5、248-6、248-7、248-8、248-9、248-10、258-1、258-2、258-3、258-4、258-5、258-6、258-7、258-8、258-9、258-10、258-11、268-1、268-2、268-3、268-4、268-5、268-6、268-7、268-8、268-9、268-10、722、822、1470:閘極圖案 224、234、244、254、264:第一區 226、236、246、256、266:第二區 270-1、270-2、270-3、270-4、270-5、270-6、270-7:電源軌條 272-1、272-2、272-3、272-4、272-5、272-6、272-7、272-8、272-9、272-10、272-11、272-12、272-13、272-14、272-15、272-16、272-17、272-18:M1內連線 273:共形的寬度 275:距離 280:基板 280-1、280-2、280-3、280-4、280-5:第一組植入區 282-1、282-2、282-3、282-4、282-5:第二組植入區 290、292:淺溝槽隔離（STI） 400、1900:方法 300:訊息處置系統 310:處理單元 312:組件 314:顯示器 316:廣域網路 320:中央處理器 322:記憶體 324:大量儲存器 326:視訊配接器 328:I/O介面 330:匯流 340:網路介面 402:行爲/功能性設計 404:設計約束 406:混合列高度 408:綜合 409:胞元庫集合 411:胞元庫A 413:胞元庫B 414:第一判斷操作 416:查找根本原因 418:放置及布線 420:第二判斷操作 422:製造工具 510:「速度最佳的」電路 512、522、532、542、552:混合列設計 520:「以速度爲取向的」電路 530:「平衡的」電路 540:「以功率/面積爲取向的」電路 550:「功率/面積最佳的」電路 610、620、630、1902、1904、1906、1908、1910、1912、1914:操作 700、800、1210、1220、1230、1400、1500、1600、1700、1800:布局設計 712、812:虛設閘極圖案 724、824:介電層 726、826:金屬層 730、830:邊緣閘極 802、804、806、808:主動區組 900、1000:胞元結構 902、1112、1122、1312、1318、1324、1326、1332、1336、1344:p型主動區 904、1114、1124、1316、1322、1328、1334、1342、1346:n型主動區 912、1012、1115、1125:閘極 1002:p型主動區組 1004、1314:n型主動區組 1110:HP胞元 1120:LP胞元 1310、1320:HLP胞元 1311、1321、1331、1341:HP胞元 1315、1325、1335、1345:LP胞元 1330、1340:HLP+胞元 1410、1430、1450、1510、1540、1710、1730、1750、1810、1830、1850、1610、1640:第一多個胞元列 1412、1414:第一多個主動區 1420、1440、1520、1530、1550、1720、1740、1820、1840、1620、1630、1650:第二多個胞元列 1442、1444:第二多個主動區 1462:HLP胞元 1464:HLP+胞元 1781、1782、1783、1784、1881、1882、1883、1884:轉變 HHP 、HHLP 、HHLP+ 、HLP :胞元高度 N1、N2、N3、N4、N5、N6:正整數 NP :p型主動區數量 NN :n型主動區數量 P:閘極節距 W1、W2、W3、W4、W5、W6、WP 、WN :寬度 WHP 、WLP 、WHLP 、WHLP+ :胞元寬度 X、Y、Z:方向
結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，各種特徵未必按比例繪製。事實上，爲論述清晰起見，可任意增大或减小各種特徵的尺寸。 圖1A、圖1B及圖1C分別示出根據本發明一些實施例的由本發明的系統及方法設計的示例性積體電路的示意圖。 圖2A示出根據本發明一些實施例的示例性積體電路在一個或多個第一布局層級處的對應布局設計的俯視圖。 圖2B示出根據本發明一些實施例的積體電路在所述一個或多個第一布局層級上方的第二布局層級處的對應布局設計的俯視圖。 圖2C、圖2D、圖2E及圖2F各自示出根據本發明一些實施例的積體電路的一些胞元的對應剖視圖的部分。 圖2G示出根據本發明一些實施例的示例性積體電路在一個或多個第一布局層級處的另一對應布局設計的俯視圖。 圖3示出根據本發明一些實施例的示例性訊息處置系統（information handling system，IHS）的方塊圖。 圖4示出根據本發明一些實施例的由IHS實行以産生包括混合列高度的積體電路的實體布局的示例性方法的流程圖。 圖5示出根據本發明一些實施例的各種混合列設計情景的不同應用。 圖6示出根據本發明一些實施例的用於設計包括混合列高度的積體電路的示例性過程。 圖7示出根據本發明一些實施例的平面板（planar）或奈米片材（nano-sheet）中的胞元在一個或多個布局層級處的對應布局設計的俯視圖。 圖8示出根據本發明一些實施例的鰭型場效電晶體（fin field-effect transistor，FinFET）或奈米走線（nano-wire）中的胞元在一個或多個布局層級處的對應布局設計的俯視圖。 圖9示出根據本發明一些實施例的平面板或奈米片材中的胞元結構的俯視圖。 圖10示出根據本發明一些實施例的FinFET或奈米走線中的胞元結構的俯視圖。 圖11示出根據本發明一些實施例的由高性能（high performance，HP）胞元及低功率（lower power，LP）胞元構成的胞元系列（cell family）。 圖12示出根據本發明一些實施例的具有各種HP對LP列比率（row ratio）的布局設計。 圖13示出根據本發明一些實施例的由合併式HP-LP胞元構成的胞元系列。 圖14示出根據本發明一些實施例的具有1/1的HP/LP列比率的示例性積體電路的對應布局設計的俯視圖。 圖15示出根據本發明一些實施例的具有2/1的HP/LP列比率的示例性積體電路的對應布局設計的俯視圖。 圖16示出根據本發明一些實施例的具有1/2的HP/LP列比率的示例性積體電路的對應布局設計的俯視圖。 圖17示出根據本發明一些實施例的平面板或奈米片材中的胞元的對應布局設計的俯視圖，所述對應布局設計具有靈活主動區寬度及靈活主動區轉變。 圖18示出根據本發明一些實施例的FinFET或奈米走線中的胞元的對應布局設計的俯視圖，所述對應布局設計具有靈活鰭數目及靈活主動區轉變。 圖19示出根據本發明一些實施例的用於産生用於製作的積體電路的實體布局的示例性方法的流程圖。
100:積體電路
100-1、100-2、100-3、100-4、100-5:胞元組
100-1a、100-1b、100-1c、100-1d、100-2a、100-2b、100-2c、100-2d、100-3a、100-3b、100-3c、100-3d、100-4a、100-4b、100-4c、100-4d、100-5a、100-5b、100-5c、100-5d:胞元
101:網格
X、Y:方向

Claims (10)

  1. 一種積體電路結構，包括：第一多個胞元列，在第一方向上延伸，其中所述第一多個胞元列中的每一者具有第一列高度且包括設置在其中的多個第一胞元；以及第二多個胞元列，在所述第一方向上延伸，其中所述第二多個胞元列中的每一者具有與所述第一列高度不同的第二列高度且包括設置在其中的多個第二胞元，其中：所述多個第一胞元包括第一多個主動區，所述第一多個主動區中的每一者在所述第一方向上連續地延伸跨越所述多個第一胞元，所述多個第二胞元包括第二多個主動區，所述第二多個主動區中的每一者在所述第一方向上連續地延伸跨越所述多個第二胞元，並且所述第一多個主動區及所述第二多個主動區中的至少一個主動區具有沿著所述第一方向變化的寬度。
  2. 如請求項1所述的積體電路結構，其中所述至少一個主動區的所述寬度在胞元內沿著所述第一方向改變。
  3. 如請求項1所述的積體電路結構，其中所述至少一個主動區的所述寬度沿著所述第一方向跨越兩個相鄰胞元而改變。
  4. 如請求項1所述的積體電路結構，其中：所述第一多個主動區中的每一者具有沿著所述第一方向在第 一最小寬度與第一最大寬度之間變化的第一寬度；並且所述第二多個主動區中的每一者具有沿著所述第一方向在第二最小寬度與第二最大寬度之間變化的第二寬度。
  5. 如請求項1所述的積體電路結構，其中根據所述第一多個胞元列的數目與所述第二多個胞元列的數目之間的比率，所述第一多個胞元列與所述第二多個胞元列沿著與所述第一方向垂直的第二方向混合。
  6. 如請求項1所述的積體電路結構，其中：所述多個第一胞元中的第一胞元與所述多個第二胞元中的第二胞元沿著與所述第一方向垂直的第二方向彼此相鄰；並且所述第一胞元與所述第二胞元一起形成合併式胞元，所述合併式胞元所具有的胞元高度等於所述第一列高度與所述第二列高度的和。
  7. 一種積體電路結構，包括：第一多個胞元列，在第一方向上延伸，其中所述第一多個胞元列中的每一者具有第一列高度且包括設置在其中的多個第一胞元；以及第二多個胞元列，在所述第一方向上延伸，其中所述第二多個胞元列中的每一者具有與所述第一列高度不同的第二列高度且包括設置在其中的多個第二胞元，其中：所述多個第一胞元中的每一者包括多個主動區，所述多個主動區中的每一者沿著所述第一方向以固定寬度延伸， 所述多個第二胞元中的每一者包括多個主動區，所述多個主動區中的每一者沿著所述第一方向以所述固定寬度延伸，並且在所述第一多個胞元列及所述第二多個胞元列中的至少一個胞元列中，主動區數量沿著所述第一方向變化。
  8. 如請求項7所述的積體電路結構，其中所述主動區數量在胞元內沿著所述第一方向改變。
  9. 如請求項7所述的積體電路結構，其中所述主動區數量沿著所述第一方向跨越兩個相鄰胞元而改變。
  10. 如請求項7所述的積體電路結構，其中：所述多個第一胞元具有數量沿著所述第一方向在第一最小數量與第一最大數量之間變化的主動區；並且所述多個第二胞元具有數量沿著所述第一方向在第二最小數量與第二最大數量之間變化的主動區。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170194349A1 (en) * 2014-09-23 2017-07-06 United Microelectronics Corp. Integrated circuit layout structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10236302B2 (en) * 2016-06-22 2019-03-19 Qualcomm Incorporated Standard cell architecture for diffusion based on fin count
US11011545B2 (en) * 2017-11-14 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells
US11152348B2 (en) * 2017-11-28 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with mixed row heights
KR102465964B1 (ko) * 2018-05-18 2022-11-10 삼성전자주식회사 다중 높이 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
KR102495912B1 (ko) * 2018-08-10 2023-02-03 삼성전자 주식회사 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
KR102495913B1 (ko) * 2018-08-10 2023-02-03 삼성전자 주식회사 다중 높이 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
US10970451B2 (en) * 2018-09-28 2021-04-06 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit layout method, device, and system
US10878161B2 (en) * 2018-09-28 2020-12-29 Taiwan Semiconductor Manufacturing Company Ltd. Method and structure to reduce cell width in integrated circuits

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170194349A1 (en) * 2014-09-23 2017-07-06 United Microelectronics Corp. Integrated circuit layout structure

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