TWI758974B - 產生積體電路佈局圖的方法、系統及積體電路元件 - Google Patents

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Abstract

本揭露提供一種產生積體電路(IC)佈局圖的方法、系 統及以及IC元件。所述方法包括在IC佈局圖的胞元中定位鄰近的第一主動區至第四主動區，第一主動區是n型或p型中的第一類型且對應於第一總鰭數，第二主動區是n型或p型中的第二類型且對應於第二總鰭數，第三主動區是第二類型且對應於第三總鰭數，且第四主動區是第一類型且對應於第四總鰭數。第一總鰭數及第二總鰭數中的每一者大於第三總鰭數及第四總鰭數中的每一者，且所述定位第一主動區、所述定位第二主動區、所述定位第三主動區或所述定位第四主動區中的至少一者是由處理器實行。

Description

產生積體電路佈局圖的方法、系統及積體電路 元件
本揭露是有關於一種佈局產生方法以及佈局產生系統，且特別是有關於一種產生積體電路佈局圖的方法、積體電路佈局產生系統及積體電路元件。
積體電路(integrated circuit，IC)不斷微型化的趨勢導致出現越來越多的更小的元件，該些元件較之早期技術消耗更少的功率，但又以更高的速度提供更多的功能性。在一些情形中，IC技術包括其中通道幾何結構被沿多鰭尺寸壓縮的鰭型場效電晶體(fin field-effect transistor，FinFET)。
此種微型化已藉由與日益嚴苛的規範相聯繫的設計及製造創新而達成。各種電子設計自動化(electronic design automation，FDA)工具被用於產生、修正及驗證半導體元件的設計，同時確保設計與製造規範相符。
本揭露的產生積體電路佈局圖的方法包括：在積體電路佈局圖的胞元中定位第一主動區，第一主動區是n型或p型中的第一類型且對應於第一總鰭數；在胞元中鄰近於第一主動區定位第二主動區，第二主動區是n型或p型中的第二類型且對應於第二總鰭數；在胞元中鄰近於第二主動區定位第三主動區，第三主動區是第二類型且對應於第三總鰭數；以及在胞元中鄰近於第三主動區定位第四主動區，第四主動區是第一類型且對應於第四總鰭數。第一總鰭數及第二總鰭數中的每一者大於第三總鰭數及第四總鰭數中的每一者。定位第一主動區、定位第二主動區、定位第三主動區或定位第四主動區中的至少一者是由處理器實行。
本揭露的積體電路佈局產生系統包括處理器以及非暫時性電腦可讀取儲存媒體。非暫時性電腦可讀取儲存媒體包括用於一或多個程式的電腦程式碼。非暫時性電腦可讀取儲存媒體及電腦程式碼被配置成與處理器一起使積體電路佈局產生系統：將電路的第一組區塊指派至第一鰭計數；使用積體電路佈局胞元的第一主動區及第二主動區佈置第一組區塊，第一主動區及第二主動區共同地對應於具有第一鰭計數的多個鰭；使用積體電路佈局胞元的第三主動區及第四主動區佈置電路的第二組區塊，第三主動區及第四主動區共同地對應於具有較第一鰭計數低的第二鰭計數的多個鰭；以及基於積體電路佈局胞元產生積體電路佈局檔案。
本揭露的積體電路元件包括第一電源軌、第二電源軌、第三電源軌、第一主動區域、第二主動區域、第三主動區域以及第四主動區域。第二電源軌電性連接至第一電源軌。第三電源軌位於第一電源軌與第二電源軌之間，且與第一電源軌及第二電源軌電性隔離。第一主動區域具有第一類型，鄰近於第一電源軌且包括第一總鰭數。第二主動區域具有與第一類型不同的第二類型，鄰近於第一主動區域及第三電源軌且包括第二總鰭數。第三主動區域具有第二類型，鄰近於第三電源軌且包括第三總鰭數。第四主動區域具有第一類型，鄰近於第三主動區域及第二電源軌且包括第四總鰭數。第一總鰭數與第二總鰭數的第一和大於第三總鰭數與第四總鰭數的第二和。
100、300:方法
110、120、130、140、150、160、170、180、190、310、312、314、320、322、324、330、332、334、340:操作
200、400C、400E、400G:IC佈局圖
200B、400CB、400EB、400GB:邊界
200C:胞元/雙倍高度胞元
400A:正反器電路
400B、400D、400F:電路/正反器電路
400CC、400EC、400GC:胞元
4H1、4H2、4H3、4I1、4I2、4I3:曲線
500:加法器電路
600:多工器(MUX)/MUX電路
700、960:IC元件
800:系統/IC佈局圖產生系統
802:處理器/硬體處理器
804:儲存媒體/電腦可讀取儲存媒體/非暫時性電腦可讀取儲存媒體
806:電腦程式碼/指令
807:胞元庫
808:匯流排
810:輸入/輸出(I/O)介面
812:網路介面
814:網路
842:使用者介面(UI)
900:系統/製造系統/IC製造系統
920:設計機構
922:設計佈局圖/IC設計佈局圖
930:罩幕機構
932:資料準備/罩幕資料準備
944:罩幕製作
945:罩幕
950:IC製造商/IC製作廠
952:製作工具/晶圓製作工具
953:半導體晶圓
A、B、C、D、G、I、J、K、L、M、N、O、Q、R:區塊
AA1、AA2、AA3、AA4:主動區域
AH1、AH2、AH3、AH4:高度
AR1、AR2、AR3、AR4:主動區
B1、B2、C1、CO、I0、I1、I2、I3、QO、S、S0、S1、ZO:訊號
BL1、BL2:區塊區
CH:高度/胞元高度
clkb、clkbb:內部時脈訊號
CP:切口多晶矽區/時脈訊號
D1、D2:距離
DI:資料
E、F、H:區塊/第一段
E’、F’、H’:第二段
F1:第一總鰭數
F2:第二總鰭數
F3:第三總鰭數
F4:第四總鰭數
FC1:第一鰭計數
FC2:鰭計數/第二鰭計數
G1、G2、G3:閘極結構
GR1、GR2、GR3:閘極區
GR4、GR5、GR6、GR7、GR8、GR9、GR10、GR11:附加閘極區
MS1:金屬段
P1、P2、P3:電源軌
PR1、PR2、PR3:電源軌區/導電區
s0b、s1b:內部訊號
SE、SI:控制訊號
seb:內部控制訊號
T1、T2、T3:軌道
TP:節距/標準胞元高度
V1、V2:通孔
VDD:電源供應電壓/電源供應電壓位準
VSS:參考電壓/參考電壓位準
X、Y:方向
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據工業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據一些實施例的產生IC佈局圖的方法的流程圖。
圖2繪示根據一些實施例的IC佈局圖。
圖3是根據一些實施例的產生IC佈局圖的方法的流程圖。
圖4A至圖6示出根據一些實施例的產生IC佈局圖的方法的操作的非限制性例子。
圖7是根據一些實施例的IC元件的圖。
圖8是根據一些實施例的IC佈局圖產生系統的方塊圖。
圖9是根據一些實施例的IC製造系統及與其相關聯的IC製造流程的方塊圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同的實施例或例子。以下闡述部件、材料、值、步驟、操作、材料、佈置等的具體例子，以簡化本揭露。當然，該些僅為例子且不旨在用於限制。設想存在其他部件、值、操作、材料、佈置等。舉例而言，在以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種例子中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，且自身並不表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在......之下(beneath)」、「下方(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等空間相對性用語來闡述圖中所示一個組件或特徵與另一(其他)組件或特徵的關係。所述空間相對性用語旨在除了圖中所繪示的定向以外亦囊括元件在使用或操作中的不同定 向。裝置可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在各種實施例中，IC佈局及基於IC佈局製造的元件包括在具有不同鰭計數的區中分佈的電晶體。相較於不將電晶體區塊指派至相對高的鰭計數及相對低的鰭計數的方式而言，藉由在相對高的鰭計數及相對低的鰭計數中分佈電晶體，相對高的鰭計數被選擇性地應用於關鍵電路區塊，進而使得電路功率能夠在維持速度及面積要求的同時降低。
圖1是根據一些實施例的產生IC佈局圖的方法100的流程圖。在一些實施例中，產生IC佈局圖包括產生IC佈局圖(例如，下文參照圖2論述的IC佈局圖200)，所述IC佈局圖對應於基於所產生的IC佈局圖製造的IC元件(例如，下文參照圖7論述的IC元件700)。IC元件的非限制性例子包括邏輯元件、正反器(flip-flop)、多工器、處理元件、訊號處理電路等。
在一些實施例中，方法100的操作中的一些操作或所有操作是由電腦的處理器執行。在一些實施例中，方法100的操作中的一些操作或所有操作是由下文參照圖8論述的IC佈局圖產生系統800的處理器802執行。
方法100的操作中的一些操作或所有操作能夠作為在設計機構(例如，下文參照圖9論述的設計機構920)中實行的設計程序的一部分來實行。
在一些實施例中，方法100的操作是以圖1中所繪示的 次序實行。在一些實施例中，方法100的操作是同時地實行及/或以圖1中所繪示的次序以外的次序實行。在一些實施例中，一或多個操作是在實行方法100的一或多個操作之前、之間、期間及/或之後實行。
在一些實施例中，方法100的操作中的一些操作或所有操作包括於操作IC製造系統的方法的一或多個操作(例如，下文參照圖3至圖6論述的方法300的操作340)中。
圖2繪示在一些實施例中藉由執行如下文論述的方法100的一或多個操作而產生的IC佈局圖200的非限制性例子。出於例示目的，簡化了IC佈局圖200。在各種實施例中，IC佈局圖200包括圖2中所繪示特徵以外的特徵，例如一或多個電晶體組件、通孔、接觸件、隔離結構、阱、導電組件等。
圖2繪示胞元200C、X方向及與X方向垂直的Y方向。出於例示目的，被繪示為相對於頁面為水平的X方向及被繪示為垂直的Y方向是非限制性例子。在各種實施例中，X方向與Y方向彼此垂直且具有圖2中所繪示定向以外的定向。X方向包括圖2中所繪示的正X方向及與正X方向相反的負X方向(未標記)。Y方向包括圖2中所繪示的正Y方向及與正Y方向相反的負Y方向(未標記)。
胞元200C包括在Y方向上自軌道T1延伸至軌道T3的邊界200B，藉此具有高度CH，胞元200C亦包括在X方向上延伸的主動區AR1至AR4以及在Y方向上延伸且與每一主動區AR1 至AR4相交的閘極區GR1至GR3。主動區AR1及AR2定位於軌道T1與軌道T2之間的區塊區BL1中，且主動區AR3及AR4定位於軌道T2與軌道T3之間的區塊區BL2中。切口多晶矽區(cut poly region)CP沿軌道T2在X方向上延伸，且在主動區AR2與AR3之間與閘極區GR2相交。
主動區(例如，主動區AR1至AR4)是IC佈局圖中作為在半導體基板中界定主動區域(在一些實施例中，亦稱作氧化物擴散或氧化物界定(oxide diffusion/oxide definition，OD))的一部分而包括於製造製程中的區。
主動區域是具有n型摻雜或p型摻雜的半導體基板的包括各種半導體結構(在一些實施例中，包括FinFET的一或多個鰭)的連續區段。在各種實施例中，主動區域位於阱(即，n阱或p阱)內、半導體基板內及/或藉由一或多個隔離結構(例如，一或多個淺溝槽隔離(shallow trench isolation，STI)結構)與半導體基板中的其他組件電性隔離。
鰭是主動區域的在第一方向(例如，圖2中所繪示的實施例中的X方向)上延伸且包含以下中的一或多者的凸起的細長部分：元素半導體，例如矽(Si)或鍺(Ge)；化合物半導體，例如矽鍺(SiGe)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)或銻化銦(ISb)；或者合金半導體，例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等。
每一主動區對應於總鰭數。在各種實施例中，給定的主 動區域對應於範圍介於一至六的總鰭數。在一些實施例中，給定的主動區域對應於大於六的總鰭數。
在一些實施例中，主動區域包括一或多個源極/漏極(source/drain，S/D)結構，所述一或多個S/D結構對應於主動區內用於界定主動區域的一或多個S/D區(未示出)。S/D結構是主動區域內鄰近於或包括所述一或多個鰭的部分且被配置成具有與主動區域的其他部分的摻雜類型相反的摻雜類型的半導體結構。在一些實施例中，S/D結構被配置成例如藉由包括摻雜濃度大於在其他情況下呈現於整個主動區域上的一或多種摻雜濃度的一或多個部分而具有較主動區域的其他部分低的電阻率(resistivity)。在各種實施例中，S/D結構包括由半導體材料(例如，Si、SiGe及/或SiC)形成的磊晶區。
閘極區(例如，閘極區GR1至GR3)是IC佈局圖中作為界定上覆於半導體基板之上的閘極結構的一部分而包括於製造製程中的區。
閘極結構是在與主動區域的延伸方向垂直的方向(例如，圖2中所繪示的實施例中的Y方向)上延伸且包括由一或多個介電層實質上環繞的閘電極的體積(volume)。閘電極包括一或多個導電段，所述一或多個導電段包含一或多種導電材料(例如，多晶矽)、一或多種金屬及/或一或多種其他適合的材料，且藉此，閘電極被配置成控制沿下伏的且鄰近的介電層的電壓。在各種實施例中，介電層包含二氧化矽及/或例如具有高於3.8或7.0的介 電常數(k)值的介電材料(在一些實施例中，亦稱作高k介電材料)等另一種適合的材料中的一或多者。在一些實施例中，高k介電材料包括氧化鋁、氧化鉿、氧化鑭或另一種適合的材料。
在一些情形中，在IC佈局圖中閘極區與主動區相交的位置對應於對應IC元件中的電晶體，所述電晶體包括對應閘極結構的上覆於對應主動區域之上的部分、主動區域的位於閘極結構下方且由閘極結構部分地環繞的部分以及鄰近於閘極結構的S/D結構。在各種實施例中，端視對應於相關聯主動區的主動區域的摻雜類型，所述晶體管是p型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)電晶體或n型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)電晶體。在其他情形中，閘極區在不對應於電晶體的位置處與主動區相交，且對應閘極結構在一些實施例中被稱作虛設閘極結構。
區塊區(例如，區塊區BL1或BL2)是IC佈局圖中作為界定電路的多個電晶體的子集(在一些實施例中，亦稱作區塊或電路區塊)的一或多個位置的一部分而包括於設計過程中的區。所述一或多個位置對應於與如下文論述的每一主動區相關聯且與如下文參照方法300及圖3至圖7論述的電路區塊指派相關聯的總鰭數。
在圖2中所繪示的實施例中，區塊區BL1中閘極區GR2與主動區AR1及AR2相交的位置對應於例如被配置成第一反相器的第一電晶體區塊(未標記)，且區塊區BL2中閘極區GR2與主 動區AR3及AR4相交的位置對應於例如被配置成第二反相器的第二電晶體區塊(未標記)。
切口多晶矽區(例如，切口多晶矽區CP)是IC佈局圖中作為在閘極結構的一些部分或所有部分中界定不連續性、進而使得對應閘電極分隔成彼此電性隔離的部分的一部分而包括於製造製程中的區。
在圖2中所繪示的實施例中，切口多晶矽區CP在對應於閘極區GR2的閘電極中部分地界定不連續性，進而使得電晶體的對應於區塊區BL1的閘極與電晶體的對應於區塊區BL2的閘極電性隔離。
軌道(例如，軌道T1至T3)是IC佈局圖中作為界定與基於所述軌道而定向的IC佈局特徵對應的IC結構的相對位置的一部分而包括於製造製程中的線。
在圖2中所繪示的實施例中，軌道T1至T3對應於由相應電源軌區PR1至PR3(在一些實施例中，亦稱作導電區PR1至PR3)部分地界定的電源軌的位置。
導電區(例如，電源軌區PR1至PR3)是IC佈局圖中作為在IC元件中界定一或多個導電層的一或多個段的一部分而包括於製造製程中的區。在各種實施例中，電源軌區PR1至PR3中的一或多者對應於IC元件中的相同或不同導電層的一或多個段。在各種實施例中，電源軌區PR1至PR3中的一或多者對應於IC元件中的隱埋式金屬層、第一金屬層、第二金屬層或更高金屬層中 的一或多者。
主動區AR1及AR4中的每一者是對應於n型摻雜的n型或對應於p型摻雜的p型中的一者，且主動區AR2及AR3中的每一者是n型或p型中的另一者。在其中主動區AR1及AR4是n型的實施例中，鄰近的電源軌區PR1及PR3中的每一者對應於被配置成帶有參考電壓位準的參考電源軌，且鄰近於主動區AR2及AR3的電源軌區PR2對應於被配置成帶有電源供應電壓位準的供應電源軌。在其中主動區AR1及AR4是p型的實施例中，鄰近的電源軌區PR1及PR3中的每一者對應於被配置成帶有電源供應電壓位準的供應電源軌，且電源軌區PR2對應於被配置成帶有參考電壓位準的參考電源軌。
主動區AR1對應於第一總鰭數，主動區AR2對應於第二總鰭數，主動區AR3對應於第三總鰭數，且主動區AR4對應於第四總鰭數。第一總鰭數及第二總鰭數中的每一者大於第三總鰭數及第四總鰭數中的每一者。因此，主動區AR1及AR2對應於較對應於主動區AR3及AR4的合計總鰭數大的合計總鰭數。
在各種實施例中，第一總鰭數與第二總鰭數是相同的總鰭數或不同的總鰭數。在各種實施例中，第三總鰭數與第四總鰭數是相同的總鰭數或不同的總鰭數。在一些實施例中，第一總鰭數及第二總鰭數中的每一者大於或等於三，且第三總鰭數及第四總鰭數中的每一者小於三。在一些實施例中，第一總鰭數或第二總鰭數中的一或兩者等於三或四。在一些實施例中，第三總鰭數 或第四總鰭數中的一或兩者等於一或二。
在一些實施例中，主動區(例如，主動區AR1至AR4)的寬度隨著對應於所述主動區的總鰭數而變化。在圖2中所繪示的實施例中，主動區AR1與AR2具有相同的總鰭數(例如，三個鰭)，主動區AR1在Y方向上具有高度AH1，且主動區AR2在Y方向上具有等於高度AH1的高度AH2。主動區AR3與AR4具有相同的總鰭數(例如，兩個鰭)，主動區AR3在Y方向上具有高度AH3，且主動區AR4在Y方向上具有等於高度AH3的高度AH4。在各種實施例中，高度AH2不等於高度AH1及/或高度AH4不等於高度AH3。
在圖2中所繪示的實施例中，根據主動區AR1及AR2中的每一者所對應於的總鰭數大於對應於主動區AR3及AR4中的每一者的總鰭數，高度AH1及AH2大於高度AH3及AH4。在各種實施例中，對應於相同的總鰭數的主動區具有不同的高度及/或對應於不同的總鰭數的主動區具有相同的高度。
在圖2中所繪示的實施例中，鄰近的主動區AR1與AR2分隔開距離D1，且鄰近的主動區AR3與AR4分隔開距離D2。距離D2大於距離D1，此對應於高度AH3及AH4小於高度AH1及AH2。在各種實施例中，具有不同高度的鄰近的主動區對之間的距離相同及/或具有相同高度的鄰近的主動區對之間的距離彼此不同。
兩個主動區會基於沒有其他主動區定位於所述兩個主動 區之間而被視為鄰近的，而無論是否有另一IC佈局特徵定位於所述兩個主動區之間。在圖2中所繪示的實施例中，主動區AR1與AR2彼此鄰近，主動區AR2與AR3彼此鄰近，且主動區AR3與AR4彼此鄰近。
在圖2中所繪示的實施例中，主動區AR1至AR4中的每一者在X方向上在閘極區GR1與GR3之間延伸。在各種實施例中，主動區AR1至AR4中的一或多者在閘極區GR2與閘極區GR1或GR3中的一者之間延伸及/或在X方向上延伸超過邊界200B，例如延伸至鄰近於胞元200C的胞元(未示出)中。
軌道T1至T3基於節距(pitch)TP在Y方向上間隔開，進而使得軌道T1與T2分隔開等於節距TP的距離，且軌道T2與T3分隔開等於節距TP的距離。節距TP對應於標準胞元高度，且在一些實施例中被稱為標準胞元高度TP。藉此，高度CH對應於等於節距TP的兩倍的距離，且在一些實施例中，胞元200C被稱作具有胞元高度CH的雙倍高度胞元。
在圖2中所繪示的實施例中，電源軌區PR1至PR3與胞元200C交疊，進而使得胞元200C被視為包括電源軌區PR1至PR3中的每一者的部分。在一些實施例中，電源軌區PR1至PR3的部分或全部不被視為包括於胞元200C中，且基於軌道T1至T3相對於胞元200C而對準。
在圖2中所繪示的實施例中，閘極區GR1及GR3在X方向上的整體寬度(未標記)在邊界200B內與胞元200C交疊。 在各種實施例中，閘極區GR1及GR3中的一或兩者的寬度的部分或全部定位於邊界200B之外，且藉此不與胞元200C交疊。在各種實施例中，閘極區GR1至GR3中的一或多者是閘極區的與胞元200C以外的一或多個胞元(未示出)共用的部分。
在圖2中所繪示的實施例中，總共三個閘極區GR1至GR3與胞元200C交疊。在各種實施例中，總共少於三個或大於三個閘極區與胞元200C交疊。
在圖2中所繪示的實施例中，切口多晶矽區CP與軌道T2對準、在主動區AR2和AR3之間與閘極區GR2相交且不與閘極區GR1或GR3中的任一者相交。在各種實施例中，切口多晶矽區CP不與軌道T2對準，且以其他方式在主動區AR2和AR3之間與閘極區GR2相交、在主動區AR1和AR2之間與閘極區GR2相交或者在主動區AR3和AR4之間與閘極區GR2相交。在各種實施例中，切口多晶矽區CP與閘極區GR1或GR3中的一或兩者相交、不與閘極區GR2相交及/或超過邊界200B延伸至胞元200C之外。
在圖2中所繪示的實施例中，IC佈局圖200包括單一切口多晶矽區CP。在一些實施例中，IC佈局圖200不包括切口多晶矽區CP。在各種實施例中，除了圖2中所繪示的切口多晶矽區CP的實例以外，IC佈局圖200亦包括切口多晶矽區CP的一或多個實例(圖2中未示出)。
藉此，切口多晶矽區CP的所述一或多個實例至少部分地 在對應於閘極區(例如，閘極區GR1至GR3)的閘極結構中界定不連續性，進而使得定位於區塊區BL1中的電路部分或區塊與定位於區塊區BL2中的電路部分電性隔離。藉此，電性隔離的電路部分能夠獨立地電性連接至相同電路的其他電路部分或者電性連接至一或多個分隔開的電路。藉此，區塊區BL1及BL2中對應於不與切口多晶矽區CP的一或多個實例相交的一或多個閘極區的電路部分藉由所述一或多個閘極區彼此電性連接。
在操作110處，在IC佈局圖的胞元中定位第一主動區，第一主動區對應於第一總鰭數且是n型或p型中的第一類型。在胞元中定位第一主動區包括將第一主動區定位成在第一方向上延伸且在與第一方向垂直的第二方向上具有第一高度。在一些實施例中，具有第一高度的第一主動區包括對應於第一總鰭數的具有第一高度的第一主動區。
對應於第一總鰭數的第一主動區包括大於臨限鰭計數的第一總鰭數。在各種實施例中，臨限鰭計數等於一個、兩個或三個鰭。在一些實施例中，對應於第一總鰭數的第一主動區包括等於三或四的第一總鰭數。
在一些實施例中，在胞元中定位第一主動區包括在雙倍高度胞元的第一區中定位第一主動區，所述第一區對應於標準胞元高度且雙倍高度胞元是標準胞元高度的雙倍。在一些實施例中，在IC佈局圖的胞元中定位第一主動區包括在IC佈局圖200中的雙倍高度胞元200C的區塊區BL1中定位主動區AR1。
在操作120處，在胞元中鄰近於第一主動區定位第二主動區，第二主動區是n型或p型中的第二類型且對應於第二總鰭數。在胞元中定位第二主動區包括將第二主動區定位成在第一方向上延伸且在第二方向上具有第二高度。在一些實施例中，具有第二高度的第二主動區包括對應於第二總鰭數的具有第二高度的第二主動區。
對應於第二總鰭數的第二主動區包括大於臨限鰭計數的第二總鰭數。在一些實施例中，對應於第二總鰭數的第二主動區包括等於第一總鰭數的第二總鰭數。在一些實施例中，對應於第二總鰭數的第二主動區包括等於三或四的第二總鰭數。
在一些實施例中，在胞元中定位第二主動區包括在雙倍高度胞元中定位第二主動區。在一些實施例中，在胞元中鄰近於第一主動區定位第二主動區包括使第一主動區及第二主動區定位於總共三個軌道中的相同的兩個軌道之間，所述相同的兩個軌道對應於標準高度胞元且所述三個軌道對應於雙倍高度胞元。
在一些實施例中，在胞元中鄰近於第一主動區定位第二主動區包括在IC佈局圖200中的雙倍高度胞元200C的區塊區BL1中鄰近於主動區AR1定位主動區AR2。
在操作130處，在胞元中鄰近於第二主動區定位第三主動區，第三主動區是n型或p型中的第二類型且對應於第三總鰭數。在胞元中定位第三主動區包括將第三主動區定位成在第一方向上延伸且在第二方向上具有第三高度。在一些實施例中，具有 第三高度的第三主動區包括對應於第三總鰭數的具有第三高度的第三主動區。
對應於第三總鰭數的第三主動區包括小於或等於臨限鰭計數的第三總鰭數。在一些實施例中，對應於第三總鰭數的第三主動區包括等於一或二的第三總鰭數。
在一些實施例中，在胞元中定位第三主動區包括在雙倍高度胞元中定位第三主動區。在一些實施例中，在胞元中鄰近於第二主動區定位第三主動區包括使第二主動區定位於對應於雙倍高度胞元的所述總共三個軌道中對應於標準高度胞元的前兩個軌道之間，且使第三主動區定位於所述總共三個軌道中的後兩個軌道之間，所述後兩個軌道亦對應於標準高度胞元。
在一些實施例中，在胞元中鄰近於第二主動區定位第三主動區包括對第二主動區及第三主動區跨設電源軌軌道。在各種實施例中，存在以下中的任一種情形：電源軌軌道對應於參考電源軌且第二類型是n型；或者電源軌軌道對應於供應電源軌且第二類型是p型。
在一些實施例中，在胞元中鄰近於第二主動區定位第三主動區包括在IC佈局圖200中的胞元200C中鄰近於區塊區BL1中的主動區AR2在區塊區BL2中定位主動區AR3。
在操作140處，在胞元中鄰近於第三主動區定位第四主動區，第四主動區是n型或p型中的第一類型且對應於第四總鰭數。在胞元中定位第四主動區包括將第四主動區定位成在第一方 向上延伸且在第二方向上具有第四高度。在一些實施例中，具有第四高度的第四主動區包括對應於第四總鰭數的具有第四高度的第四主動區。
對應於第四總鰭數的第四主動區包括小於或等於臨限鰭計數的第四總鰭數。在一些實施例中，對應於第四總鰭數的第四主動區包括等於第三總鰭數的第四總鰭數。在一些實施例中，對應於第四總鰭數的第四主動區包括等於一或二的第四總鰭數。
在一些實施例中，在胞元中定位第四主動區包括在雙倍高度胞元中定位第四主動區。在一些實施例中，在胞元中鄰近於第三主動區定位第四主動區包括使第三主動區與第四主動區定位於對應於雙倍高度胞元的所述總共三個軌道中的相同的所述後兩個軌道之間。
在一些實施例中，在胞元中鄰近於第三主動區定位第四主動區包括在IC佈局圖200中的胞元200C中鄰近於區塊區BL2中的主動區AR3在區塊區BL2中定位主動區AR4。
在操作150處，在一些實施例中，使第一主動區至第四主動區中的每一者與閘極區相交。使第一主動區至第四主動區中的每一者與閘極區相交包括至少部分地界定基於IC佈局圖(例如，IC佈局圖200)形成的電晶體的至少一個位置。在一些實施例中，使第一主動區至第四主動區中的每一者與閘極區相交包括至少部分地界定基於IC佈局圖形成的多個電晶體的多個區塊區(例如，區塊區BL1及BL2)中的位置，所述多個電晶體包括具 有第一總鰭數或第二總鰭數的至少一個電晶體以及具有第三總鰭數或第四總鰭數的至少一個電晶體。在一些實施例中，使第一主動區至第四主動區中的每一者與閘極區相交包括至少部分地界定包括具有第一總鰭數、第二總鰭數、第三總鰭數及第四總鰭數中的每一者的至少一個電晶體在內的所述多個電晶體的位置。在一些實施例中，使第一主動區至第四主動區中的每一者與閘極區相交包括至少部分地界定虛設閘極的至少一個位置。
在一些實施例中，使第一主動區至第四主動區中的每一者與閘極區相交是使第一主動區至第四主動區中的一或多者與多個閘極區中的多於一個閘極區相交的一部分。在一些實施例中，使第一主動區至第四主動區中的每一者與閘極區相交包括在IC佈局圖200中使主動區AR1至AR4中的每一者與閘極區GR1至GR3中的至少一者相交。
在操作160處，在一些實施例中，使閘極區與切口多晶矽區相交。使閘極區與切口多晶矽區相交是在基於閘極區製造的閘電極中界定具有不連續性的位置、進而使得對應閘電極分隔成彼此電性隔離的部分的一部分。
在各種實施例中，使閘極區與切口多晶矽區相交是使多個閘極區中的一或多個閘極區與多個切口多晶矽區中的一或多個切口多晶矽區相交的一部分。
在一些實施例中，使閘極區與切口多晶矽區相交包括在IC佈局圖200中使閘極區GR2與切口多晶矽區CP相交。
在操作170處，在一些實施例中，在儲存元件中產生及儲存IC佈局圖。產生IC佈局圖是由處理器(例如，下文參照圖8論述的IC佈局圖產生系統800的處理器802)實行。
在一些實施例中，產生IC佈局圖包括定位與一或多個IC結構對應的一或多個特徵(未示出)(例如，接觸件、通孔或導電區)，所述一或多個IC結構是基於所述一或多個特徵製造且被配置成向對應於主動區AR1至AR4的主動區域及/或對應於閘極區GR1至GR3的閘電極中的一或多者提供電性連接。
在各種實施例中，在儲存元件中儲存IC佈局圖包括在非揮發性電腦可讀取記憶體或胞元庫(例如，資料庫)中儲存IC佈局圖，及/或包括藉由網路儲存IC佈局圖。在各種實施例中，在儲存元件中儲存IC佈局圖包括在下文參照圖8論述的IC佈局圖產生系統800的胞元庫807中儲存IC佈局圖及/或藉由下文參照圖8論述的IC佈局圖產生系統800的網路814儲存IC佈局圖。
在各種實施例中，產生及儲存IC佈局圖包括產生及儲存上文參照圖2論述的IC佈局圖200或下文參照圖4A至圖4I論述的IC佈局圖400C、400E或400G中的一或多者。
在操作180處，在一些實施例中，基於IC佈局圖製作一或多個半導體罩幕或半導體IC層中的至少一個部件中的至少一者。下文參照IC製造系統900及圖9論述製作一或多個半導體罩幕或半導體IC層中的至少一個部件。
在各種實施例中，製作一或多個半導體罩幕或半導體IC 層中的至少一個部件是基於上文參照圖2論述的IC佈局圖200或下文參照圖4A至圖4I論述的IC佈局圖400C、400E或400G中的一或多者。
在操作190處，在一些實施例中，基於IC佈局圖實行一或多個製造操作。在一些實施例中，實行一或多個製造操作包括基於IC佈局圖實行一或多個微影曝光(lithographic exposure)。下文參照圖9論述基於IC佈局圖實行一或多個製造操作(例如，一或多個微影曝光)。
在各種實施例中，實行一或多個製造操作是基於上文參照圖2論述的IC佈局圖200或下文參照圖4A至圖4I論述的IC佈局圖400C、400E或400G中的一或多者。
藉由執行方法100的操作中的一些操作或所有操作，會產生IC佈局圖(例如，IC佈局圖200)，其中一組電晶體被界定為具有包括相對高的鰭計數及相對低的鰭計數在內的子集，進而使得對應於IC佈局圖的電路包括具有鰭計數組合的電晶體。由於電源及驅動能力且藉此由於速度各自隨著鰭計數的增大而增大，因此界定具有鰭計數組合的一組電晶體使得相對高的鰭計數能夠選擇性地應用於其中時序對應總體電路速度目標最為關鍵的電路區塊。因此，相較於其中電路對應於不包括相對高的鰭計數及相對低的鰭計數的IC佈局圖的方式，電路功率能夠在維持速度及面積要求的同時降低。
圖3是根據一些實施例的操作IC製造系統的方法300的 流程圖。在一些實施例中，操作IC製造系統包括產生IC佈局圖(例如，上文參照圖1及圖2論述的IC佈局圖200，或者下文參照圖4A至圖4I論述的IC佈局圖400C、400E或400G)，所述IC佈局圖對應於基於所產生的所述IC佈局圖製造的IC結構(例如，下文參照圖7論述的IC元件700)。
在一些實施例中，方法300的操作中的一些操作或所有操作是由電腦的處理器執行。在一些實施例中，方法300的操作中的一些操作或所有操作是由下文參照圖8論述的IC佈局圖產生系統800的處理器802執行。
方法300的操作中的一些操作或所有操作能夠作為在設計機構(例如，下文參照圖9論述的設計機構920)中實行的設計程序的一部分來實行。
在一些實施例中，方法300的操作是以圖3中所繪示的次序實行。在一些實施例中，方法300的操作是同時地實行及/或以圖3中所繪示的次序以外的次序實行。在一些實施例中，一或多個操作是在實行方法300的一或多個操作之前、之間、期間及/或之後實行。
圖4A至圖6示出根據一些實施例的方法300的操作的非限制性例子。如下文所進一步論述，圖4A至圖4I示出基於正反器電路的非限制性例子且包括分別在圖4C、圖4E及圖4G中繪示的IC佈局圖400C、400E及400G。圖4A是正反器電路的對應於執行操作310的示意圖，圖4B及圖4C分別是對應於對正反器電 路執行操作312至340中的一些操作或所有操作的第一非限制性例子的示意佈局圖，圖4D及圖4E分別是對應於對正反器電路執行操作312至340中的一些操作或所有操作的第二非限制性例子的示意佈局圖，且圖4F及圖4G分別是對應於對正反器電路執行操作312至340中的一些操作或所有操作的第三非限制性例子的示意佈局圖。圖4H及圖4I繪示對應於圖4A至圖4G所示非限制性例子的操作參數。
如下文所進一步論述，圖5示出基於對加法器電路執行操作310至340中的一些操作或所有操作的非限制性例子，且圖6繪示基於對多工器(multiplexer，MUX)電路執行操作310至340中的一些操作或所有操作的非限制性例子。
IC佈局圖400C、400E及400G中的每一者是上文參照圖1及圖2論述的IC佈局圖200的實施例，且出於清晰目的進行了簡化。在各種實施例中，IC佈局圖400C、400E或400G中的一或多者包括除了圖4C、圖4E及圖4G中所繪示的特徵以外的特徵，例如一或多個電晶體組件、電源軌、隔離結構、阱、導電組件等。圖4C、圖4E及圖4G中的每一者進一步繪示上文參照圖2論述的X方向及Y方向。
在操作310處，將電路的第一組區塊指派至第一鰭計數。所述電路包括多個PMOS電晶體及NMOS電晶體，且將第一組區塊指派至第一鰭計數包括指派包括至少一個PMOS電晶體及至少一個NMOS電晶體的至少一個電路區塊。第一鰭計數是對應於所 述至少一個PMOS電晶體或至少一個NMOS電晶體中的一者的第一總鰭數與對應於所述至少一個PMOS電晶體或至少一個NMOS電晶體中的另一者的第二總鰭數之和。在一些實施例中，所述電路包括所述多個PMOS電晶體及NMOS電晶體中被配置成電晶體對(例如，反相器及/或傳輸閘極)的一些電晶體或所有電晶體。
在一些實施例中，將第一組區塊指派至第一鰭計數包括第一鰭計數大於或等於六。在各種實施例中，將第一組區塊指派至第一鰭計數包括第一總鰭數等於第二總鰭數或者第一總鰭數不同於第二總鰭數。在各種實施例中，將第一組區塊指派至第一鰭計數包括第一總鰭數或第二總鰭數中的一或兩者等於三或四。在一些實施例中，將第一組區塊指派至第一鰭計數包括將第一組區塊指派至區塊區BL1，區塊區BL1包括對應於第一總鰭數的主動區AR1及對應於第二總鰭數的主動區AR2，如上文參照圖1及圖2所論述。
在一些實施例中，將第一組區塊指派至第一鰭計數包括自胞元庫接收IC佈局胞元。在一些實施例中，自胞元庫接收IC佈局胞元包括接收被預指派至較第一鰭計數低的第二鰭計數的所述多個PMOS電晶體及NMOS電晶體。在一些實施例中，將第一組區塊指派至第一鰭計數包括留下第二組區塊指派至第二鰭計數。在一些實施例中，將第一組區塊指派至第一鰭計數包括例如自資料庫或使用者介面(user interface，UI)(例如下文參照圖8論述的使用者介面842)接收區塊指派。
在各種實施例中，電路區塊包括相等數目的PMOS電晶體與NMOS電晶體、較NMOS電晶體的數目大的PMOS電晶體或者較PMOS電晶體的數目大的NMOS電晶體。
在一些實施例中，將第一組區塊指派至第一鰭計數包括分析所述電路(例如，對所述電路應用演算法)以將所述電路劃分成區塊。分析所述電路包括基於以下中的一或多者對所述電路應用一組準則：電路大小(即，總電晶體數)、區塊界定或者訊號路徑、邏輯閘、控制部分、分支或其他功能性佈置中的包括情況。下文參照正反器電路400A及圖4A論述分析電路以將所述電路劃分成區塊的非限制性例子。
在各種實施例中，基於電路大小應用準則包括使用功能性能力來確定被視為包含於所述電路中的總電晶體數。在各種實施例中，功能性能力包括實行一或多個邏輯或數學功能、訊號處理、時序、產生、選擇、位準移位(level-shifting)、延遲或響應功能，及/或一或多種其他適合的IC功能。具有基於功能性能力的大小的電路的非限制性例子包括鎖存器、正反器(例如，正反器電路400A)、加法電路(例如，加法器電路500)、選擇電路(例如，MUX 600)、位準移位器、驅動器、振盪器、電壓參考、放大器、記憶體胞元等。
在一些實施例中，總電晶體數隨著功能性能力的增大而增大。在一些實施例中，確定電路的總電晶體數包括使所述總電晶體數的範圍介於四至大於100。在一些實施例中，確定電路的總 電晶體數包括使所述總電晶體數的範圍介於16至96。在一些實施例中，確定電路的總電晶體數包括使所述總電晶體數的範圍介於32至64。
在各種實施例中，基於區塊界定應用準則包括辨識被佈置成達成特定電路功能或子功能(例如，對訊號進行傳播、阻擋、反相、隔離及/或延遲，或對電路的一些部分或所有部分進行致能或禁能(例如，電力開啟(power up)或電力切斷(power down)))的電晶體。在一些實施例中，辨識電晶體包括辨識PMOS與NMOS電晶體對。
在一些實施例中，辨識電晶體包括基於目標區塊大小辨識電晶體數。在一些實施例中，目標區塊大小是基於達成所述特定電路功能或子功能所需的最小電晶體數，例如達成三態反相器(tristate inverter)所需的至少四個電晶體或者達成傳輸閘極所需的兩個電晶體。在一些實施例中，目標區塊大小是基於佈局考慮，例如目標在於在雙倍高度胞元中達成最大佈局靈活性的兩個電晶體。
在各種實施例中，基於訊號路徑包括情況應用準則包括辨識特定訊號路徑(例如，多個訊號路徑中的一個訊號路徑)中所包括的電晶體及/或所述特定訊號路徑的一或多個預定部分(例如，時序關鍵位置及/或回饋段)中所包括的電晶體。在各種實施例中，辨識所述特定訊號路徑中所包括的電晶體包括辨識PMOS電晶體、NMOS電晶體或PMOS與NMOS電晶體對。
在各種實施例中，基於邏輯閘包括情況應用準則包括辨識被佈置成實行特定邏輯功能或子功能(例如，被佈置成反相器、及閘、或閘、反及閘、反或閘、互斥或閘或者其他邏輯閘中的一些或所有者)的電晶體。
在各種實施例中，基於控制部分包括情況應用準則包括辨識被配置成實行特定電路控制功能(例如，因應於一或多個致能訊號、控制訊號或其他訊號，選擇性地對電路的一部分或全部進行致能)的電晶體。
在各種實施例中，基於分支包括情況應用準則包括辨識佈置於電路的特定部分(例如，多個可選擇輸入路徑中的一者)內的電晶體。
在一些實施例中，將第一組區塊指派至第一鰭計數包括例如自資料庫或使用者介面(例如下文參照圖8論述的使用者介面842)接收區塊劃分資訊。
在一些實施例中，將第一組區塊指派至第一鰭計數包括對電路的一些部分或所有部分實行時序分析(例如，辨識一或多個關鍵高速訊號路徑)。在一些實施例中，實行時序分析包括將時序關鍵性排名指派至各種電路部分(例如，多個訊號路徑)。在各種實施例中，將第一組區塊指派至第一鰭計數包括應用時序分析，以確定第一組區塊中特定區塊的包括情況(例如，基於特定區塊是特定訊號路徑的一部分而包括或不包括所述區塊)。
在各種實施例中，時序分析是在將電路劃分成區塊之後 實行，所述電路是在實行時序分析之後劃分成區塊，或者時序分析與電路區塊劃分被加以組合或迭代進行。在一些實施例中，實行時序分析包括例如自資料庫或使用者介面(例如下文參照圖8論述的使用者介面842)接收時序資訊。
在各種實施例中，實行時序分析包括基於第一總鰭數或第二總鰭數中的一或兩者分析一或多個電晶體的時序。在一些實施例中，實行時序分析包括基於第一總鰭數或第二總鰭數以外的鰭數分析一或多個電晶體的時序。在一些實施例中，實行時序分析包括計算一或多個電晶體的一或多種開關速度(switching speed)。
在一些實施例中，將第一組區塊指派至第一鰭計數包括獨立於對電路的時序分析之外，例如基於時序資訊中對電路速度的非關鍵性的指示來指派第一組區塊。
在一些實施例中，將第一組區塊指派至第一鰭計數包括對電路的一些部分或所有部分實行功率分析(例如，辨識一或多個關鍵高功率電路部分)。在一些實施例中，實行功率分析包括將功率關鍵性排名指派至各種電路部分(例如，多個訊號路徑)。在各種實施例中，將第一組區塊指派至第一鰭計數包括應用功率分析，以確定第一組區塊中特定區塊的包括情況(例如，基於特定區塊是特定訊號路徑的一部分而包括或不包括所述區塊)。
在各種實施例中，功率分析是在將電路劃分成區塊之後實行，所述電路是在實行功率分析之後劃分成區塊，或者功率分 析與電路區塊劃分被加以組合或迭代進行。
在各種實施例中，實行及/或應用功率分析中的一些或所有者與實行及/或應用時序分析中的一些或所有者被加以組合。在各種實施例中，實行及/或應用功率分析中的一些或所有者及/或實行及/或應用時序分析中的一些或所有者在一些實施例中被用於與其他因數(例如，如下文論述的面積效率位準)相組合地確定區塊優先排序，進而使得區塊基於所述區塊優先排序而包括於或不包括於第一組區塊中。
在一些實施例中，將第一組區塊指派至第一鰭計數包括基於第一鰭計數計算第一組區塊的功率位準。計算功率位準(例如，第一組區塊的功率位準)包括功率位準相對於鰭計數(例如，第一鰭計數)而變化，進而使得功率位準隨著鰭計數值的增大而增大。
在各種實施例中，計算功率位準包括執行一組軟體指令(例如，電路或元件模擬程式)，以基於功率資訊(例如，一或多個操作電壓位準、頻率及/或溫度)計算直流(direct current，DC)及/或交流(alternating current，AC)接通狀態電流位準、一或多個關斷狀態洩露位準及/或與電路功率相關的另一電路參數中的一或多者。在一些實施例中，計算功率位準包括使所述功率位準基於電路佈局內的各種電晶體、區塊或其他特徵的接近度及/或與電路相關的一或多個附加因數。在一些實施例中，計算功率位準包括使所述功率位準基於電路佈局(例如，由於執行下文論述的操 作340)。
在一些實施例中，計算第一組區塊的功率位準包括例如自資料庫或使用者介面(例如下文參照圖8論述的使用者介面842)接收功率資訊。
在一些實施例中，將第一組區塊指派至第一鰭計數包括例如因應於實行下文論述的操作312、322或332中的一或多者而將至少一個區塊添加至現有的第一組區塊及/或自現有的第一組區塊移除至少一個區塊。
在操作312處，在一些實施例中，基於第一組區塊被指派至第一鰭計數計算電路的速度位準V，且將速度位準V與臨限速度位準Vth進行比較。在各種實施例中，計算速度位準V包括執行一組軟體指令(例如，電路或元件模擬程式)，以計算電晶體開關速度、電路區塊設置時間、頻率響應、頻寬及/或與電晶體速度相關的另一電路參數中的一或多者。
基於第一組區塊被指派至第一鰭計數計算速度位準V包括速度位準V相對於第一鰭計數中的第一總鰭數及第二總鰭數中的一或兩者而變化，進而使得速度位準V相對於第一鰭計數值的增大而增大。速度位準V相對於第一總鰭數及第二總鰭數中的一或兩者而變化對應於使速度位準V基於所述至少一個PMOS電晶體或至少一個NMOS電晶體中對應於第一總鰭數的所述一者及/或所述至少一個PMOS電晶體或至少一個NMOS電晶體中對應於第二總鰭數的所述另一者。
在各種實施例中，計算速度位準V包括使速度位準V基於第一組區塊中的所有者或子集、給定區塊內的電晶體的子集、給定區塊內的區塊或電晶體的階層排名、電路佈局內的各種電晶體、區塊或其他特徵的接近度、及/或與電路速度相關的一或多個附加因數。
在各種實施例中，計算速度位準V包括使速度位準V基於不在第一組區塊中的電路區塊(例如，例如由於執行下文論述的操作320而被預指派或指派至第二鰭計數的第二組區塊)中的所有電路區塊、一些電路區塊或所有此類電路區塊。在一些實施例中，計算速度位準V包括使速度位準V基於電路佈局(例如，由於執行下文論述的操作340)。
在各種實施例中，計算速度位準V包括實行對與第一組區塊及/或第二組區塊的各別區塊對應的一或多個速度的求和、代數組合及/或最慢速度辨識。
在一些實施例中，將速度位準V與臨限速度位準Vth進行比較包括臨限速度位準Vth是基於應用所述電路的效能規範。在一些實施例中，將速度位準V與臨限速度位準Vth進行比較包括例如自資料庫或使用者介面(例如下文參照圖8論述的使用者介面842)接收臨限速度位準Vth。
在一些實施例中，基於速度位準V等於或大於臨限速度位準Vth來執行操作314，且基於速度位準V低於臨限速度位準Vth來執行操作320。
在操作314處，在一些實施例中，基於速度位準V低於臨限速度位準Vth，藉由返回至操作310而將一或多個附加電路區塊指派至第一鰭計數。在各種實施例中，將所述一或多個附加區塊指派至第一鰭計數是基於應用先前確定的區塊優先排序、實行進一步的時序分析及/或例如自資料庫或使用者介面(例如下文參照圖8論述的使用者介面842)接收指派資訊。
在操作320處，在一些實施例中，將電路的第二組區塊指派至較第一鰭計數低的第二鰭計數。將第二組區塊指派至第二鰭計數包括指派包括至少一個PMOS電晶體及至少一個NMOS電晶體的至少一個電路區塊。第二鰭計數是對應於所述至少一個PMOS電晶體或至少一個NMOS電晶體中的一者的第三總鰭數與對應於所述至少一個PMOS電晶體或至少一個NMOS電晶體中的另一者的第四總鰭數之和。
在一些實施例中，將第二組區塊指派至第二鰭計數包括第二鰭計數小於或等於四。在各種實施例中，將第二組區塊指派至第二鰭計數包括第三總鰭數等於第四總鰭數或者第三總鰭數不同於第四總鰭數。在各種實施例中，將第二組區塊指派至第二鰭計數包括第三總鰭數或第四總鰭數中的一或兩者等於一或二。在一些實施例中，將第二組區塊指派至第二鰭計數包括將第二組區塊指派至區塊區BL2，區塊區BL2包括對應於第三總鰭數的主動區AR3及對應於第四總鰭數的主動區AR4，如上文參照圖1及圖2所論述。
在一些實施例中，將第二組區塊指派至第二鰭計數包括例如自胞元庫接收被預指派至第二鰭計數的第二組區塊。在一些實施例中，將第二組區塊指派至第二鰭計數包括例如自資料庫或使用者介面(例如下文參照圖8論述的使用者介面842)接收區塊指派。
在一些實施例中，將第二組區塊指派至第二鰭計數包括基於時序分析(例如，在操作310中實行的時序分析)辨識一或多個區塊。在一些實施例中，將第二組區塊指派至第二鰭計數包括獨立於電路的一或多個操作活動之外，基於一或多種區塊功能(例如，偏壓、電力開啟/電力切斷或休眠模式功能)來指派一或多個區塊。
在一些實施例中，將第二組區塊指派至第二鰭計數包括基於第二鰭計數計算第二組區塊的功率位準，如上文參照操作310所論述。在一些實施例中，計算第二組區塊的功率位準包括基於第一鰭計數計算第一組區塊的功率位準。
在各種實施例中，計算第二組區塊的功率位準包括例如自資料庫或使用者介面(例如下文參照圖8論述的使用者介面842)接收功率資訊。在一些實施例中，在操作310中將第一組區塊指派至第一鰭計數及在操作320中將第二組區塊指派至第二鰭計數包括獨立於計算第一組區塊及第二組區塊的功率位準之外，例如基於功率資訊中對電路功率的非關鍵性的指示來指派第一組區塊及第二組區塊。
在操作322中，在一些實施例中，將電路功率位準P計算為基於第一鰭計數的第一組區塊的功率位準與基於第二鰭計數的第二組區塊的功率位準之和，且將電路功率位準P與臨限功率位準Pth進行比較。上文參照操作310及320論述了計算基於第一鰭計數的第一組區塊的功率位準與基於第二鰭計數的第二組區塊的功率位準。
在一些實施例中，將功率位準P與臨限功率位準Pth進行比較包括臨限功率位準Pth是基於應用所述電路的效能規範(例如，總體電路設計的功率預算)。在一些實施例中，將功率位準P與臨限功率位準Pth進行比較包括例如自資料庫或使用者介面(例如下文參照圖8論述的使用者介面842)接收臨限功率位準Pth。
在一些實施例中，基於功率位準P超過臨限功率位準Pth來執行操作324，且基於功率位準P等於或低於臨限功率位準Pth來執行操作330。
在操作324處，在一些實施例中，基於電路功率位準P超過臨限功率位準Pth，將第一組區塊中的區塊重新指派至第二鰭計數。在各種實施例中，將第一組區塊中的所述區塊重新指派至第二鰭計數包括返回至操作310或320中的一者。在各種實施例中，將所述區塊重新指派至第二鰭計數是基於應用先前確定的區塊優先排序、實行進一步的時序分析及/或例如自資料庫或使用者介面(例如下文參照圖8論述的使用者介面842)接收指派資訊。
在操作330處，在一些實施例中，基於第一組區塊被指 派至第一鰭計數且第二組區塊被指派至第二鰭計數，計算面積效率位準EL。在一些實施例中，計算效率位準EL包括基於第一組區塊中的總電晶體數X及第二組區塊中的總電晶體數Y來計算效率比率。在一些實施例中，效率位準EL由以下公式EL=(X+Y)/(2×max(X,Y)) (1)得出，進而使得效率位準EL的最大值等於一對應於總電晶體數X等於總電晶體數Y。
在各種實施例中，效率位準EL等於比率X/Y或Y/X中的一者，進而使得總電晶體數X等於總電晶體數Y對應於效率位準EL的值等於一。
在操作332處，在一些實施例中，將面積效率位準EL與面積效率限值進行比較。在各種實施例中，將面積效率位準EL與面積效率限值進行比較包括使面積效率限值為高於及/或低於一的值。在一些實施例中，將面積效率位準EL與面積效率限值進行比較包括使面積效率限值為0.7及/或1.3。
在一些實施例中，將面積效率位準EL與面積效率限值進行比較包括將面積效率位準EL與預定製造限值進行比較。在一些實施例中，將面積效率位準EL與面積效率限值進行比較包括例如自資料庫或使用者介面(例如下文參照圖8論述的使用者介面842)接收面積效率限值。
在一些實施例中，基於面積效率位準EL在面積效率限值之外來執行操作334，且基於面積效率位準EL處於面積效率限值或在面積效率限值內來執行操作340。
在操作334處，在一些實施例中，基於面積效率位準EL在面積效率限值之外，藉由進行以下中的至少一者來重新平衡鰭計數指派：將第二組區塊中的區塊重新指派至第一鰭計數，或者將第一組區塊中的區塊重新指派至第二鰭計數。在各種實施例中，重新平衡鰭計數指派包括返回至操作310或330中的一者。在各種實施例中，重新平衡鰭計數指派是基於應用先前確定的區塊優先排序、實行進一步的時序分析及/或例如自資料庫或使用者介面(例如下文參照圖8論述的使用者介面842)接收指派資訊。
在操作340處，基於相應的第一鰭計數及第二鰭計數，佈置第一組區塊及第二組區塊。佈置第一組區塊包括使用IC佈局胞元的第一區塊區的第一主動區及第二主動區，第一主動區及第二主動區共同地對應於具有第一鰭計數的多個鰭。佈置第二組區塊包括使用IC佈局胞元的第二區塊區的第三主動區及第四主動區，第三主動區及第四主動區共同地對應於具有第二鰭計數的多個鰭。
在各種實施例中，佈置第一組區塊及第二組區塊包括使用對應於PMOS電晶體的第一主動區及第四主動區及對應於NMOS電晶體的第二主動區及第三主動區，或者使用對應於NMOS電晶體的第一主動區及第四主動區及對應於PMOS電晶體的第二主動區及第三主動區。
在第一區塊區中佈置第一組區塊及在第二區塊區中佈置第二組區塊包括確定各種區塊彼此之間的相對接近度。在一些實 施例中，在第一區塊區中佈置第一組區塊及在第二區塊區中佈置第二組區塊包括選擇多種可能佈置中的一種佈置，進而使得各種區塊彼此之間的相對接近度是任意的。
在一些實施例中，確定各種區塊彼此之間的相對接近度包括基於一組一或多個準則來確定相對接近度。在各種實施例中，準則包括以下中的至少一者：基於給定區塊相對於另一區塊或外部電路的接近度的電路速度、給定區塊的功率耗散相對於一或多個接近特徵的功率耗散的關係、在區塊之間及/或向外部電路進行佈線的容易程度、或者例如使切口多晶矽區的數目最小化等設計考慮。
在各種實施例中，使用第一主動區至第四主動區佈置第一組區塊及第二組區塊包括執行方法100的操作110至170中的一或多者，藉此產生包括胞元200C的區塊區BL1的主動區AR1及AR2及區塊區BL2的主動區AR3及AR4的IC佈局圖200，如上文參照圖1及圖2所論述。
在各種實施例中，使用第一主動區至第四主動區佈置第一組區塊及第二組區塊包括使用如下文參照圖4C、圖4E及圖4G論述的胞元400CC、400EC及400GC的主動區AR1至AR4佈置區塊A至J。
在一些實施例中，佈置第一組區塊及第二組區塊包括執行方法100的操作170至190中的一或多者，例如藉此儲存IC佈局圖及/或基於IC佈局圖實行附加操作，如上文參照圖1及圖2 所論述。
藉由執行方法300的操作中的一些操作或所有操作，產生IC佈局圖(例如，IC佈局圖200、400C、400E或400G中的一者)，其中電路區塊被指派成使得電晶體在相對高的鰭計數及相對低的鰭計數中分佈，藉此達成上文參照方法100及IC佈局圖200論述且如下文參照圖4A至圖6進一步論述的益處。
在圖4A中所示的非限制性例子中，正反器電路400A包括輸入端子、電源供應節點及輸出端子，所述輸入端子被配置成接收控制訊號SI及SE、資料DI及時脈訊號CP，所述電源供應節點被配置成接收電源供應電壓位準VDD及參考電壓位準VSS，所述輸出端子被配置成輸出訊號QO。反相器被配置成自控制訊號SE產生內部控制訊號seb及自時脈訊號CP產生內部時脈訊號clkb及clkbb。
基於執行操作310，將正反器電路400A劃分成如在表1中列出且在下文論述的十個區塊。
Figure 109141594-A0305-02-0040-1
Figure 109141594-A0305-02-0041-3
藉由基於正反器電路的功能性能力而應用準則(即，因應於控制訊號SI及SE、資料DI及時脈訊號CP而輸出訊號QO)，正反器電路400A包括被佈置成16個PMOS與NMOS電晶體對且如圖4A中所繪示般進行配置的總共32個電晶體。
藉由基於透過辨識被佈置成反相器的電晶體來界定區塊且基於時脈訊號路徑中的包括情況而應用準則，將正反器電路400A部分地劃分成區塊A及B，區塊A及B各自包括在路徑中佈置成反相器的電晶體對，時脈訊號CP沿所述路徑被接收且隨後被反相以產生內部時脈訊號clkb及clkbb。
藉由基於透過辨識被佈置成反相器的電晶體來界定區塊且基於選擇控制部分中的包括情況而應用準則，將正反器電路400A進一步劃分成區塊C，區塊C包括佈置成反相器的電晶體對，所述反相器被配置成產生可與控制訊號SE一起用於選擇功能的內部控制訊號seb。
藉由基於進一步辨識選擇控制部分中所包括的電晶體而應用準則，將正反器電路400A進一步劃分成區塊D，區塊D包括被配置成因應於控制訊號SE及SI以及內部控制訊號seb來實行 選擇功能的兩個PMOS電晶體及兩個NMOS電晶體。
藉由基於透過辨識被佈置用於實行資料輸入功能的電晶體來界定區塊而應用準則，將正反器電路400A進一步劃分成區塊E，區塊E在第一段E中包括兩個PMOS電晶體且在第二段E’中包括兩個NMOS電晶體，所述四個電晶體被配置成因應於控制訊號SE及內部控制訊號seb選擇性地輸入資料DI。
藉由基於辨識主鎖存器回饋訊號路徑中所包括的電晶體而應用準則，將正反器電路400A進一步劃分成區塊F，區塊F在第一段F中包括電晶體對且在第二段F’中包括兩個PMOS電晶體及兩個NMOS電晶體，所述六個電晶體被配置成提供具有由內部時脈訊號clkb及clkbb控制的時序的主鎖存器回饋訊號路徑。
藉由基於透過辨識被佈置成反相器的電晶體來界定區塊且基於辨識主鎖存器轉送訊號路徑中所包括的電晶體而應用準則，將正反器電路400A進一步劃分成區塊G，區塊G包括被佈置成反相器且包括於主鎖存器轉送訊號路徑中的電晶體對。
藉由基於辨識從鎖存器回饋訊號路徑中所包括的電晶體而應用準則，將正反器電路400A進一步劃分成區塊H，區塊H在第一段H中包括被佈置成傳輸閘極的電晶體對且在第二段H’中包括兩個PMOS電晶體及兩個NMOS電晶體，所述六個電晶體被配置成提供具有由內部時脈訊號clkb及clkbb控制的時序的從鎖存器回饋訊號路徑。
藉由基於透過辨識被佈置成反相器的電晶體來界定區塊 且基於辨識從鎖存器轉送訊號路徑中所包括的電晶體而應用準則，將正反器電路400A進一步劃分成區塊I，區塊I包括被佈置成反相器且包括於從鎖存器轉送訊號路徑中的電晶體對。
藉由基於透過辨識被佈置成反相器的電晶體來界定區塊且基於辨識輸出緩衝器部分中所包括的電晶體而應用準則，將正反器電路400A進一步劃分成區塊J，區塊J包括被佈置成被配置用於輸出訊號QO的反相器的電晶體對。
如圖4A、圖4B、圖4D及圖4F中所繪示，正反器電路400A藉此被劃分成包括單一反相器的區塊A、B、C、G、I及J、包括兩個PMOS電晶體及兩個NMOS電晶體的區塊D、在第一段E中包括兩個PMOS電晶體且在第二段E’中包括兩個NMOS電晶體的區塊E、在第一段F中包括反相器且在第二段F’中包括閘控反相器的區塊F、以及在第一段H中包括傳輸閘極且在第二段H’中包括閘控反相器的區塊H。
在正反器電路400A中，主鎖存器轉送訊號路徑、主鎖存器回饋訊號路徑及從鎖存器回饋路徑中的每一者是關鍵高速訊號路徑，進而使得區塊F至H中的每一者對應於關鍵高速訊號路徑。基於與操作頻率、資料活動以及和閘極相關的電流位準及其他寄生電容位準對應的設計準則，區塊F至H中的每一者亦對應於相對於電路區塊A至E及J的功率位準而言的高的功率位準。
藉由執行操作310至334中的一些操作或所有操作，將正反器電路400A的第一組區塊及第二組區塊A至J分別指派至第 一鰭計數FC1或較第一鰭計數FC1低的第二鰭計數FC2，進而使得按需要應對速度及功率要求，如由下文論述的非限制性例子所示。
在圖4B、圖4D及圖4E中所繪示的實施例中，正反器電路400B、400D及400F包括作為對應於PMOS電晶體的第一總鰭數F1與對應於NMOS電晶體的第二總鰭數F2之和的第一鰭計數FC1，以及作為對應於NMOS電晶體的第三總鰭數F3與對應於PMOS電晶體的第四總鰭數F4之和的第二鰭計數FC2。在一些實施例中，第一總鰭數F1及第四總鰭數F4對應於NMOS電晶體，且第二總鰭數F2及第三總鰭數F3對應於PMOS電晶體。
在圖4B中所繪示的第一非限制性例子中，基於電路速度是非關鍵要求，將正反器電路400A配置成正反器電路400B，藉此對應於其中電路功率位準被最小化的情形。因此，基於相對於區塊F至H而言的低的功率位準將區塊A、C、D、E、I及J中的每一者指派至第一鰭計數FC1，且基於相對高的功率位準將區塊B、F、G及H中的每一者指派至第二鰭計數FC2。由於電路速度不是關鍵的且功率位準隨著鰭計數的增大而增大，因此正反器電路400B的總體功率位準藉由區塊指派而最小化。
在各種實施例中，將區塊A、C、D、E、I及J指派至第一鰭計數FC1且將區塊B、F、G及H指派至第二鰭計數FC2包括執行操作310至334的各種子集或操作310至334中的所有操作。在一些實施例中，在操作310中將區塊A、C、D、E、I及J 指派至第一鰭計數FC1，不執行操作312，在操作320中將區塊B、F、G及H指派至第二鰭計數FC2，在操作322中計算功率位準P且確認功率位準P等於或低於臨限功率位準Pth，且在操作330中計算面積效率位準EL。
在一些實施例中，在操作310中將區塊A、C、D、E、I及J以外的一或多個區塊指派至第一鰭計數FC1，在操作320中將其餘區塊指派至第二鰭計數FC2，在操作322中計算功率位準P且確定功率位準P超過臨限功率位準Pth，且在操作324中將區塊A、C、D、E、I或J中的一或多者重新指派至第一鰭計數FC1。
在一些實施例中，基於區塊A、C、D、E、I及J被指派至第一鰭計數FC1且區塊B、F、G及H被指派至第二鰭計數FC2，在操作330中計算面積效率位準EL且基於總電晶體數X及總電晶體數Y中的每一者等於16來確認面積效率位準EL處於預定限值或在預定限值內。
在一些實施例中，基於區塊A、C、D、E、I及J以外的一或多個區塊被指派至第一鰭計數FC1且區塊B、F、G及H以外的一或多個區塊被指派至第二鰭計數FC2，在操作330中計算面積效率位準EL且基於總電晶體數X及Y等於16以外的值來確定面積效率位準EL在預定限值之外，且在操作334中重新平衡區塊指派。
在圖4D中所繪示的第二非限制性例子中，基於電路速度及電路功率中的每一者是關鍵要求，將正反器電路400A配置成正 反器電路400D，藉此對應於其中電路速度與功率之間達成折衷的情形。因此，將區塊A及D至F中的每一者指派至第一鰭計數FC1，且將區塊B、C及G至J中的每一者指派至第二鰭計數FC2。基於被指派至第一鰭計數FC1的區塊F及被指派至第二鰭計數FC2的區塊G及H的相對高的功率位準及速度關鍵性，正反器電路400D的總體電路速度與功率位準藉由區塊指派而得到平衡。
相似於上文參照圖4B所論述的例子，在各種實施例中，將區塊A及D至F指派至第一鰭計數FC1且將區塊B、C及G至J指派至第二鰭計數FC2包括執行操作310至334的各種子集或操作310至334中的所有者。
舉例而言，在一些實施例中，在操作310中將區塊A及D至F以外的一或多個區塊指派至第一鰭計數FC1，在操作312中計算速度位準V且確定速度位準V低於臨限速度位準Vth，且在操作314中將區塊B、C或G至J中的一或多者重新指派至第一鰭計數FC1。
在圖4F中所繪示的第三非限制性例子中，基於電路功率是非關鍵要求，將正反器電路400A配置成正反器電路400F，藉此對應於其中電路速度位準被最大化的情形。因此，基於電路區塊F至H的相對高的速度關鍵性將區塊A及F至H中的每一者指派至第一鰭計數FC1，且基於相對低的速度關鍵性將區塊B至E、I及J中的每一者指派至第二鰭計數FC2。由於電路功率不是關鍵的且速度位準隨著鰭計數的增大而增大，因此正反器電路400F的 總體速度位準藉由區塊指派而最大化。
相似於上文參照圖4B及圖4D所論述的例子，在各種實施例中，將區塊A及F至H指派至第一鰭計數FC1且將區塊B至E、I及J指派至第二鰭計數FC2包括執行操作310至334的各種子集或操作310至334中的所有者。
基於以上論述的配置，正反器電路400B、400D及400F具有如在下表2中表示的相對電路速度位準及功率位準。
Figure 109141594-A0305-02-0047-5
如表2中所示，基於電路區塊指派，正反器電路400B相對於正反器電路400D及400F具有慢的速度位準及低的功率位準，正反器電路400D相對於正反器電路400B及400F具有中等速度位準及功率位準，且正反器電路400F相對於正反器電路400B及400D具有快的速度位準及高的功率位準。
根據一些實施例，基於執行操作340，分別使用正反器電路400B、400D及400F來產生圖4C、圖4E及圖4G中所繪示的IC佈局圖400C、400E及400G。IC佈局圖400C、400E及400G中的每一者包括上文參照圖1及圖2論述的主動區AR1至AR4、閘極區GR1至GR3以及切口多晶矽區CP的多個實例，以及與閘 極區GR1至GR3相似的附加閘極區GR4至GR11。主動區AR1對應於第一總鰭數F1，主動區AR2對應於第二總鰭數F2，主動區AR3對應於第三總鰭數F3，且主動區AR4對應於第四總鰭數F4。
IC佈局圖400C包括具有邊界400CB的胞元400CC，IC佈局圖400E包括具有邊界400EB的胞元400EC，且IC佈局圖400G包括具有邊界400GB的胞元400GC。胞元400CC、400EC及400GC中的每一者包括根據表示上文參照圖1及圖2論述的區塊區BL1及BL2此兩個實例的區塊A至J進行佈置的切口多晶矽區CP的所述多個實例，以及根據相應的正反器電路400B、400D及400F的配置指派的電路區塊。
如由正反器電路400B、400D及400F以及相應的IC佈局圖400C、400E及400G的非限制性例子所示，藉由實行方法300的操作中的一些操作或所有操作而生成的多種電路配置使得能夠達成使速度與功率之間的折衷為可選擇的選項。在由正反器電路400B、400D及400F以及相應的IC佈局圖400C、400E及400G表示的選項中，由於每一配置包括第一組區塊中的總電晶體數X等於十六且第二組區塊中的總電晶體數Y等於十六，因此總體電路面積不受到影響。藉此，正反器電路400B、400D及400F以及相應的IC佈局圖400C、400E及400G中的每一者對應於當根據上文論述的實施例進行計算時，面積效率位準EL等於一。
圖4H及圖4I中的每一者繪示對應於相應的IC佈局圖 400C、400E及400G的正反器電路400B、400D或400F中的給定一者與以藉由實行方法300的操作中的一些操作或所有操作以外的其他方式進行配置的正反器電路之間的比較。
圖4H繪示作為資料活動的功能的正規化功率，且包括曲線4H1至4H3。曲線4H1表示其中所有電晶體對應於第一鰭計數FC1的正反器電路，曲線4H2表示正反器電路400B、400D或400F中的給定一者，且曲線4H3表示其中所有電晶體對應於第二鰭計數FC2的正反器電路。如圖4H中所示，正反器電路400B、400D或400F中的所述給定一者對於資料活動位準的整個範圍具有介於其他功率位準之間的功率位準P。
圖4I繪示時序特性(相對於設置時間)，且包括曲線4I1至4I3。曲線4I1表示其中所有電晶體對應於第一鰭計數FC1的正反器電路，曲線4I2表示正反器電路400B、400D或400F中的給定一者，且曲線4I3表示其中所有電晶體對應於第二鰭計數FC2的正反器電路。如圖4I中所示，正反器電路400B、400D或400F中的所述給定一者具有介於其他正反器電路的時序特性之間的時序特性。
如圖4H及圖4I中所繪示的非限制性例子中所示，藉由執行方法300的操作中的一些操作或所有操作而配置的電路能夠具有與在不執行方法300的操作中的一些操作或所有操作的情況下配置的電路的功率及時序特性一致的功率及時序特性，同時使得能夠達成以上論述的益處。
在下文論述的圖5及圖6中示出了藉由執行方法300的操作中的一些操作或所有操作而配置且藉此能夠具有上文論述的益處的電路的附加非限制性例子。
圖5繪示根據一些實施例的加法器電路500，且圖6繪示根據一些實施例的MUX電路600。加法器電路500及MUX電路600中的每一者包括各自在上文參照圖4A論述的被配置成接收電源供應電壓VDD及參考電壓VSS的電源供應節點。
加法器電路500包括被配置成接收訊號B1、B2及C1的輸入端子，以及被配置成輸出訊號S及CO的端子。基於執行操作310，加法器電路500被劃分成區塊K、區塊L及區塊M，區塊K包括被佈置成第一功能性部分的五個PMOS電晶體及五個NMOS電晶體，區塊L包括被佈置成反相器的電晶體對，區塊M包括被佈置成第二功能性部分的八個PMOS電晶體及五個NMOS電晶體。
基於以上文參照圖4B、圖4D及圖4G論述的方式執行操作312至334中的一些操作或所有操作，將區塊K及L指派至第一鰭計數FC1，且將區塊M指派至鰭計數FC2。在圖5中所繪示的實施例中，加法器電路500包括作為對應於PMOS電晶體的第一總鰭數P1與對應於NMOS電晶體的第二總鰭數F2之和的第一鰭計數FC1，以及作為對應於NMOS電晶體的第三總鰭數F3與對應於PMOS電晶體的第四總鰭數F4之和的第二鰭計數FC2。在一些實施例中，第一總鰭數F1及第四總鰭數F4對應於NMOS電晶 體，且第二總鰭數F2及第三總鰭數F3對應於PMOS電晶體。
MUX電路600包括被配置成接收訊號I0至I3、S0及S1的輸入端子，以及被配置成輸出訊號ZO的端子。基於執行操作310，MUX電路600被劃分成區塊N、區塊O、區塊Q及區塊R，區塊N包括被佈置成被配置成基於訊號S0產生內部訊號s0b且基於訊號S1產生內部訊號s1b的反相器的兩個電晶體對，區塊O包括被佈置成兩個閘控反相器及一個傳輸閘極的五個PMOS電晶體及五個NMOS電晶體，區塊Q包括被佈置成兩個閘控反相器及一個傳輸閘極的五個PMOS電晶體及五個NMOS電晶體，區塊R包括被佈置成反相器的電晶體對。
基於以上文參照圖4B、圖4D及圖4G論述的方式執行操作312至334中的一些操作或所有操作，將區塊O及R指派至第一鰭計數FC1，且將區塊N及Q指派至鰭計數FC2。在圖6中所繪示的實施例中，MUX電路600包括作為對應於NMOS電晶體的第一總鰭數F1與對應於PMOS電晶體的第二總鰭數F2之和的第一鰭計數FC1，以及作為對應於PMOS電晶體的第三總鰭數F3與對應於NMOS電晶體的第四總鰭數F4之和的第二鰭計數FC2。在一些實施例中，第一總鰭數F1及第四總鰭數F4對應於PMOS電晶體，且第二總鰭數F2及第三總鰭數F3對應於NMOS電晶體。
圖7是根據一些實施例的IC元件700的圖。IC元件700包括主動區域AA1至AA4、閘極結構G1至G3、電源軌P1至P3、通孔V1及V2、以及金屬段MS1。主動區域AA1至AA4對應於 主動區AR1至AR4，閘極結構G1至G3對應於閘極區GR1至GR3，且電源軌P1至P3對應於電源軌區PR1至PR3，主動區AR1至AR4、閘極區GR1至GR3及電源軌區PR1至PR3各自在上文參照IC佈局圖200以及圖1及圖2進行了論述。
出於例示目的，簡化了對IC元件700的繪示。在各種實施例中，IC元件700包括附加特徵，例如接觸件、S/D結構、附加通孔及金屬段、隔離結構等。在一些實施例中，IC元件700包括除了例如根據上文參照圖3至圖6論述的實施例的主動區域AA1至AA4以外的一或多個主動區域(未示出)，以及除了例如根據上文參照圖3至圖6論述的實施例的閘極結構G1至G3以外的一或多個閘極結構(未示出)。
藉由對應於主動區AR1至AR4，根據上文參照IC佈局圖200、400C、400E及400G以及圖1至圖6論述的各種實施例，主動區域AA1至AA4中的每一者具有p型或n型、包括第一總鰭數F1至第四總鰭數F4且與其他主動區域AA1至AA4具有鄰近性。相應地，主動區域AA1及AA4中的每一者是n型或p型中的一種類型，且主動區域AA2及AA3中的每一者是n型或p型中的另一類型。
藉由對應於閘極區GR1至GR3，閘極結構G1至G4中的每一者根據上文參照IC佈局圖200、400C、400E及400G以及圖1至圖6論述的各種實施例進行配置。
電源軌P1至P3中的每一者包括一或多個導電段，且被 配置成參考電源軌或電源供應電源軌。通孔V1及V2中的每一者包括一或多個導電段，且電性連接至電源軌P1或P3中的對應一者。金屬段MS1包括導電段，且電性連接至通孔V1及V2中的每一者。
藉由圖7中所繪示的配置，IC元件700包括彼此電性連接且和電源軌P2電性隔離的電源軌P1與P3。在各種實施例中，IC元件700包括以其他方式被配置成彼此電性連接且和電源軌P2電性隔離的電源軌P1與P3。
在圖7中所繪示的實施例中，電源軌P1至P3中的每一者上覆於閘極結構G1至G3中的每一者之上。在各種實施例中，電源軌P1至P3中的一或多者包括隱埋式電源軌，進而使得閘極結構G1至G3中的每一者上覆於電源軌P1至P3中的每一者之上。
在各種實施例中，存在以下中的任一種情形：第三電源軌被配置成參考電源軌，主動區域AA2及AA3中的每一者是n型，且主動區域AA1及AA4中的每一者是p型；或者第三電源軌被配置成供應電源軌，主動區域AA2及AA3中的每一者是p型，且主動區域AA1及AA4中的每一者是n型。
藉由具有與如以上論述的IC佈局圖200的各種實施例的配置對應的配置，IC元件700的各種實施例能夠達成上文參照IC佈局圖200、400C、400E及400G以及圖1至圖6論述的益處。
圖8是根據一些實施例的IC佈局圖產生系統800的方塊圖。本文所述設計根據一或多個實施例的IC佈局圖的方法可例如 使用根據一些實施例的IC佈局圖產生系統800來實施。
在一些實施例中，IC佈局圖產生系統800是通用計算元件，其包括硬體處理器802及非暫時性電腦可讀取儲存媒體804。儲存媒體804尤其編碼有(即，儲存)電腦程式碼806，即一組可執行指令集。硬體處理器802對指令806的執行(至少部分地)表示EDA工具，所述EDA工具實施例如上文闡述的產生IC佈局圖的方法(在下文中，稱為所提及過程及/或方法)等方法中的一部分或全部。
處理器802藉由匯流排808電性耦合至電腦可讀取儲存媒體804。處理器802亦藉由匯流排808電性耦合至輸入/輸出(input/output，I/O)介面810。網路介面812亦藉由匯流排808電性連接至處理器802。網路介面812連接至網路814，以使得處理器802及電腦可讀取儲存媒體804能夠藉由網路814連接至外部組件。處理器802被配置成執行編碼於電腦可讀取儲存媒體804中的電腦程式碼806，以使IC佈局圖產生系統800可用於實行所提及過程及/或方法的一部分或全部。在一或多個實施例中，處理器802是中央處理單元(central processing unit，CPU)、多處理器(multi-processor)、分佈式處理系統(distributed processing system)、特殊應用積體電路(application specific integrated circuit，ASIC)及/或適合的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體804是電子系統、磁性系統、光學系統、電磁系統、紅外線系統及/或半導體 系統(或者是裝置或元件)。舉例而言，電腦可讀取儲存媒體804包括半導體記憶體或固態記憶體(semiconductor or solid-state memory)、磁帶(magnetic tape)、可抽換式電腦磁片(removable computer diskette)、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、硬式磁碟(rigid magnetic disk)及/或光碟(optical disk)。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體804包括光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、讀/寫光碟(compact disk-read/write，CD-R/W)及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體804儲存電腦程式碼806，電腦程式碼806被配置成使IC佈局圖產生系統800(其中此種執行(至少部分地)表示EDA工具)可用於實行所提及過程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體804亦儲存利於實行所提及過程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體804儲存由包括本文所揭露的胞元(例如，上文參照圖1及圖2論述的雙倍高度胞元200C)在內的胞元形成的胞元庫807。
IC佈局圖產生系統800包括I/O介面810。I/O介面810耦合至外部電路系統(external circuitry)。在一或多個實施例中，I/O介面810包括用於向處理器802傳送資訊及命令的鍵盤、小鍵盤(keypad)、滑鼠、軌跡球(trackball)、軌跡墊(trackpad)、觸 控螢幕及/或遊標方向鍵。
IC佈局圖產生系統800亦包括耦合至處理器802的網路介面812。網路介面812使得系統800能夠與連接有一或多個其他電腦系統的網路814通訊。網路介面812包括例如藍芽(BLUETOOTH)、無線保真(wireless fidelity，WIFI)、全球互通微波存取(World Interoperability for Microwave Access，WIMAX)、通用封包無線電服務(General Packet Radio Service，GPRS)、或寬頻分碼多重存取(Wideband Code Division Multiple Access，WCDMA)等無線網路介面；或者例如乙太網路(ETHERNET)、通用串列匯流排(Universal Serial Bus，USB)、或電氣及電子工程師學會(Institute of Electrical and Electronics Engineers，IEEE)-1364等有線網路介面。在一或多個實施例中，所提及過程及/或方法的一部分或全部是在二或更多個IC佈局圖產生系統800中實施。
IC佈局圖產生系統800被配置成藉由I/O介面810接收資訊。藉由I/O介面810所接收的資訊包括以下中的一或多者：指令、資料、設計規則、標準胞元庫、及/或供處理器802處理的其他參數。所述資訊藉由匯流排808被傳遞至處理器802。IC佈局圖產生系統800被配置成藉由I/O介面810接收與UI相關的資訊。所述資訊作為使用者介面(UI)842儲存於電腦可讀取儲存媒體804中。
在一些實施例中，所提及過程及/或方法的一部分或全部 被實施為供處理器執行的獨立軟體應用。在一些實施例中，所提及過程及/或方法的一部分或全部被實施為是附加軟體應用一部分的軟體應用。在一些實施例中，所提及過程及/或方法的一部分或全部被實施為軟體應用的外掛程式(plug-in)。在一些實施例中，所提及過程及/或方法中的至少一者被實施為是EDA工具一部分的軟體應用。在一些實施例中，所提及過程及/或方法的一部分或全部被實施為由IC佈局圖產生系統800使用的軟體應用。在一些實施例中，使用例如可自凱登斯設計系統公司(CADENCE DESIGN SYSTEMS,Inc.)購得的VIRTUOSO®等工具或者另一適合的佈局產生工具來產生包括標準胞元的佈局圖。
在一些實施例中，所述過程被視為在非暫時性電腦可讀取記錄媒體中儲存的程式的功能。非暫時性電腦可讀取記錄媒體的例子包括但不限於外部/可抽換式及/或內部/內建式儲存單元或記憶體單元，例如，光碟(例如DVD)、磁碟(例如硬碟)、半導體記憶體(例如ROM、RAM、記憶卡)等中的一或多者。
圖9是根據一些實施例的IC製造系統900及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於IC佈局圖，使用製造系統900來製作以下中的至少一者：(A)一或多個半導體罩幕或者(B)半導體積體電路的層中的至少一個部件。
在圖9中，IC製造系統900包括例如設計機構920、罩幕機構(mask house)930、及IC製造商/製作廠(fabricator，fab)950等實體，所述實體在與IC元件960的製造相關的設計、開發、 以及製造循環及/或服務中彼此進行交互作用(interact)。系統900中的各實體是由通訊網路進行連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種不同的網路，例如內部網路(intranet)及網際網路(Internet)。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一或多者進行交互作用並向其他實體中的一或多者提供服務及/或自其他實體中的所述一或多者接收服務。在一些實施例中，設計機構920、罩幕機構930、及IC製作廠950中的二或更多者由單一的較大的公司擁有。在一些實施例中，設計機構920、罩幕機構930、及IC製作廠950中的二或更多者同時存在於共用設施中且使用共用資源。
設計機構(或設計團隊)920產生IC設計佈局圖922。IC設計佈局圖922包括各種幾何圖案(例如，上文論述的IC佈局圖)。所述幾何圖案對應於構成欲被製作的IC元件960的各種部件的金屬層、氧化物層或半導體層的圖案。各種層進行組合以形成各種IC特徵。舉例而言，IC設計佈局圖922的一部分包括欲被形成於半導體基板(例如，矽晶圓)中的例如主動區、閘電極、源極及汲極、層間內連線的金屬線或通孔、以及結合接墊(bonding pad)的開口等各種IC特徵、以及設置於所述半導體基板上的各種材料層。設計機構920實施恰當的設計程序以形成IC設計佈局圖922。設計程序包括邏輯設計、實體設計、或放置與佈線中的一或多者。IC設計佈局圖922是以具有幾何圖案的資訊的一或多個資料檔案呈現。舉例而言，IC設計佈局圖922可被表達成GDSII 檔案格式或DFII檔案格式。
罩幕機構930包括資料準備(data preparation)932及罩幕製作(mask fabrication)944。罩幕機構930使用IC設計佈局圖922以根據IC設計佈局圖922來製造欲用於製作IC元件960的各種層的一或多個罩幕945。罩幕機構930實行罩幕資料準備932，其中IC設計佈局圖922被轉譯成代表性資料檔案(「representative data file，RDF」)。罩幕資料準備932向罩幕製作944提供所述RDF。罩幕製作944包括罩幕寫入器(mask writer)。罩幕寫入器將所述RDF轉換成基板(例如罩幕(罩版(reticle))945或半導體晶圓953)上的影像(image)。設計佈局圖922由罩幕資料準備932操縱以遵從罩幕寫入器的特定特性及/或IC製作廠950的要求。在圖9中，罩幕資料準備932及罩幕製作944被示作單獨的組件。在一些實施例中，罩幕資料準備932及罩幕製作944可被籠統地稱作罩幕資料準備。
在一些實施例中，罩幕資料準備932包括光學接近修正(optical proximity correction，OPC)，光學接近修正使用微影增強技術(lithography enhancement technique)來補償例如可能因繞射(diffraction)、干涉、其他製程效應等所引起的影像誤差(image error)等影像誤差。OPC會對IC設計佈局圖922進行調整。在一些實施例中，罩幕資料準備932更包括解析度增強技術(resolution enhancement technique，RET)，例如離軸照明(off-axis illumination)、次解析度輔助特徵(sub-resolution assist feature)、 相移罩幕(phase-shifting mask)、其他適合的技術等、或者其組合。在一些實施例中，亦使用將OPC作為逆向成像問題進行處理的逆向微影技術(inverse lithography technology，ILT)。
在一些實施例中，罩幕資料準備932包括罩幕規則檢查器(mask rule checker，MRC)，所述罩幕規則檢查器利用包含特定幾何約束條件及/或連接性約束條件的一組罩幕創建規則(mask creation rule)來檢查已歷經OPC中的各過程之後的IC設計佈局圖922，以確保具有足以考量到半導體製造製程中的可變性(variability)等的裕度(margin)。在一些實施例中，MRC修改IC設計佈局圖922以補償罩幕製作944期間的限制，此可解除由OPC實行的修改中的一部分以滿足罩幕創建規則。
在一些實施例中，罩幕資料準備932包括微影製程檢查(lithography process checking，LPC)，所述微影製程檢查對將由IC製作廠950實施的用以製作IC元件960的加工進行模擬。LPC基於IC設計佈局圖922來模擬此加工以創建模擬製造的元件(例如，IC元件960)。LPC模擬中的加工參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮到各種因數，例如上空影像對比(aerial image contrast)、焦點深度(「depth of focus，DOF」)、罩幕誤差增強因數(「mask error enhancement factor，MEEF」)、其他適合的因數等、或者其組合。在一些實施例中，在藉由LPC創建模擬製造的元件之後，若模擬的元件的形狀不夠接近於滿足設 計規則，則重複使用OPC及/或MRC以進一步完善IC設計佈局圖922。
應理解，出於清晰的目的，對以上對罩幕資料準備932的說明進行了簡化。在一些實施例中，資料準備932包括例如邏輯運算(logic operation，LOP)等附加特徵以根據製造規則來修改IC設計佈局圖922。另外，在資料準備932期間應用於IC設計佈局圖922的過程可以各種不同的次序執行。
在罩幕資料準備932之後及在罩幕製作944期間，基於經修改的IC設計佈局圖922來製作罩幕945或由多個罩幕945所形成的群組。在一些實施例中，罩幕製作944包括基於IC設計佈局圖922來實行一或多次微影曝光。在一些實施例中，基於經修改的IC設計佈局圖922，使用電子束(electron-beam，e-beam)或多重電子束機製在罩幕(光罩或罩版)945上形成圖案。罩幕945可以各種技術形成。在一些實施例中，罩幕945是使用二元技術(binary technology)來形成。在一些實施例中，罩幕圖案包括不透明區及透明區。用於將被塗佈於晶圓上的影像敏感性材料層(例如，光阻)曝光的輻射束(例如，紫外光(ultraviolet，UV)或極紫外光(extreme ultraviolet，EUV)束)被不透明區遮擋且透射過透明區。在一個例子中，罩幕945的二元罩幕版本(binary mask version)包括透明基板(例如，熔融石英(fused quartz))及塗佈於所述二元罩幕的不透明區中的不透明材料(例如，鉻)。在另一例子中，罩幕945是使用相移技術來形成。在罩幕945的相移罩 幕(phase shift mask，PSM)版本中，形成於所述相移罩幕上的圖案中的各種特徵被配置成具有恰當的相差(phase difference)以增強解析度及成像質量。在各種例子中，相移罩幕可為衰減式PSM(attenuated PSM)或交替式PSM。藉由罩幕製作944而產生的一或多個罩幕被用於各種製程中。舉例而言，所述一或多個罩幕被用於在半導體晶圓953中形成各種摻雜區的離子植入製程(ion implantation process)中、被用於在半導體晶圓953中形成各種蝕刻區的蝕刻製程(etching process)中、及/或被用於其他適合的製程中。
IC製作廠950為包括製作各種不同IC產品的一或多個製造設施的IC製作工廠。在一些實施例中，IC製作廠950為半導體代工廠(semiconductor foundry)。舉例而言，可存在一種製造設施來用於多個IC產品的前端製作(生產線前端(front-end-of-line，FEOL)製作)，同時第二種製造設施可提供用於IC產品的內連及封裝的後端製作(生產線後端(back-end-of-line，BEOL)製作)，且第三種製造設施可提供其他代工業務服務。
IC製作廠950包括晶圓製作工具952，晶圓製作工具952被配置成對半導體晶圓953執行各種製造操作，進而使得根據所述一或多個罩幕(例如，罩幕945)製作IC元件960。在各種實施例中，製作工具952包括晶圓光刻機(wafer stepper)、離子植入機、光阻塗佈機、處理腔室(例如，化學氣相沈積(chemical vapor deposition，CVD)腔室或低壓化學氣相沈積(low-pressure CVD， LPCVD)爐)、化學機械研磨(chemical mechanical polishing，CMP)系統、電漿蝕刻系統、晶圓清潔系統或能夠實行本文中論述的一或多個適合的製造製程的其他製造設備中的一或多者。
IC製作廠950使用由罩幕機構930製作的罩幕945來製作IC元件960。因此，IC製作廠950至少間接地使用IC設計佈局圖922來製作IC元件960。在一些實施例中，IC製作廠950使用罩幕945來製作半導體晶圓953以形成IC元件960。在一些實施例中，IC製作包括至少間接地基於IC設計佈局圖922來實行一或多次微影曝光。半導體晶圓953包括矽基板或上面形成有材料層的其他恰當的基板。半導體晶圓953更包括(在後續製造步驟處形成的)各種摻雜區、介電特徵、多級內連線(multilevel interconnect)等中的一或多者。
有關IC製造系統(例如，圖9所示系統900)及與其相關聯的IC製造流程的細節見於例如2016年2月9日授權的美國專利第9,256,709號、2015年10月1日發佈的美國預授權公開案第20150278429號、2014年2月6日發佈的美國預授權公開案第20140040838號及2007年8月21日授權的美國專利第7,260,442號中，前述者中的每一者全文特此併入本案供參考。
在一些實施例中，一種產生IC佈局圖的方法包括：在所述IC佈局圖的胞元中定位第一主動區，所述第一主動區是n型或p型中的第一類型且對應於第一總鰭數；在所述胞元中鄰近於所述第一主動區定位第二主動區，所述第二主動區是所述n型或所述p 型中的第二類型且對應於第二總鰭數；在所述胞元中鄰近於所述第二主動區定位第三主動區，所述第三主動區是所述第二類型且對應於第三總鰭數；以及在所述胞元中鄰近於所述第三主動區定位第四主動區，所述第四主動區是所述第一類型且對應於第四總鰭數。所述第一總鰭數及所述第二總鰭數中的每一者大於所述第三總鰭數及所述第四總鰭數中的每一者，且所述定位所述第一主動區、所述定位所述第二主動區、所述定位所述第三主動區或所述定位所述第四主動區中的至少一者是由處理器實行。在一些實施例中，所述方法包括基於所述IC佈局圖製作以下中的至少一者：一或多個半導體罩幕；或者至少一個部件，位於半導體IC的層中。在一些實施例中，所述第一總鰭數及所述第二總鰭數中的每一者大於或等於三，且所述第三總鰭數及所述第四總鰭數中的每一者小於或等於二。在一些實施例中，存在以下中的至少一種情形：所述第一總鰭數等於所述第二總鰭數；或者所述第三總鰭數等於所述第四總鰭數。在一些實施例中，在所述胞元中定位所述第一主動區至所述第四主動區包括在雙倍高度胞元中定位所述第一主動區至所述第四主動區。在一些實施例中，定位所述第二主動區及所述第三主動區包括對所述第二主動區及所述第三主動區跨設電源軌軌道，且所述電源軌軌道對應於參考電源軌且所述第二類型是所述n型，或者所述電源軌軌道對應於供應電源軌且所述第二類型是所述p型。在一些實施例中，所述方法包括：使所述第一主動區至所述第四主動區中的每一者與閘極區相交；以 及使所述閘極區與切口多晶矽區相交。在一些實施例中，所述方法包括將所述IC佈局圖儲存於胞元庫中。
在一些實施例中，IC佈局產生系統包括：處理器；以及非暫時性電腦可讀取儲存媒體，包括用於一或多個程式的電腦程式碼。所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起使所述系統：將電路的第一組區塊指派至第一鰭計數；使用IC佈局胞元的第一主動區及第二主動區佈置所述第一組區塊，所述第一主動區及所述第二主動區共同地對應於具有所述第一鰭計數的多個鰭；使用所述IC佈局胞元的第三主動區及第四主動區佈置所述電路的第二組區塊，所述第三主動區及所述第四主動區共同地對應於具有較所述第一鰭計數低的第二鰭計數的多個鰭；以及基於所述IC佈局胞元產生IC佈局檔案。在一些實施例中，所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述系統：基於對所述電路的時序分析，將所述第一組區塊指派至所述第一鰭計數。在一些實施例中，所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述系統：基於所述第一組區塊被指派至所述第一鰭計數，計算所述電路的速度位準；將所述速度位準與臨限速度位準進行比較；以及基於所述速度位準低於所述臨限速度位準，將附加電路區塊指派至所述第一鰭計數。在一些實施例中，所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述系統：將電 路功率位準計算為基於所述第一鰭計數的所述第一組區塊的功率位準與基於所述第二鰭計數的所述第二組區塊的功率位準之和；將所述電路功率位準與臨限功率位準進行比較；以及基於所述電路功率位準超過所述臨限功率位準，將所述第一組區塊中的區塊重新指派至所述第二鰭計數。在一些實施例中，所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述系統：在所述將所述第一組區塊中的所述區塊重新指派至所述第二鰭計數之後，基於所述第一組區塊計算電路速度位準。在一些實施例中，所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述系統：基於所述第一組區塊被指派至所述第一鰭計數且所述第二組區塊被指派至所述第二鰭計數，計算面積效率位準；將所述面積效率位準與面積效率限值進行比較；以及基於所述面積效率位準在所述面積效率限值之外，藉由進行以下中的至少一者來重新平衡鰭計數指派：將所述第二組區塊中的區塊重新指派至所述第一鰭計數，或者將所述第一組區塊中的區塊重新指派至所述第二鰭計數。在一些實施例中，所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述系統：在所述重新平衡所述鰭計數指派之後，基於所述第一組區塊計算電路速度位準。在一些實施例中，所述第一鰭計數大於或等於六，且所述第二鰭計數小於或等於四。
在一些實施例中，一種IC元件包括：第一電源軌；第二 電源軌，電性連接至所述第一電源軌；第三電源軌，位於所述第一電源軌與所述第二電源軌之間，且與所述第一電源軌及所述第二電源軌電性隔離；第一主動區域，具有第一類型、鄰近於所述第一電源軌且包括第一總鰭數；第二主動區域，具有與所述第一類型不同的第二類型、鄰近於所述第一主動區域及所述第三電源軌且包括第二總鰭數；第三主動區域，具有所述第二類型、鄰近於所述第三電源軌且包括第三總鰭數；以及第四主動區域，具有所述第一類型、鄰近於所述第三主動區域及所述第二電源軌且包括第四總鰭數。所述第一總鰭數與所述第二總鰭數的第一和大於所述第三總鰭數與所述第四總鰭數的第二和。在一些實施例中，所述第一和大於或等於六，且所述第二和小於或等於四。在一些實施例中，存在以下中的任一種情形：所述第三電源軌被配置成參考電源軌且所述第二類型是n型；或者所述第三電源軌被配置成供應電源軌且所述第二類型是p型。在一些實施例中，所述第一電源軌、所述第二電源軌或所述第三電源軌中的至少一者包括隱埋式電源軌。
此項技術中具有通常知識者將易於看出所揭露實施例中的一或多者達成了上述優勢中的一或多者。在閱讀前述說明書之後，具有通常知識者將能夠影響各種改變、等效形式替換及如本文中所廣泛揭露的各種其他實施例。因此，本揭露旨在使基於本揭露而授權的保護僅由在隨附申請專利範圍及其等效範圍中所包含的定義來限制。
100:方法
110、120、120、140、150、160、170、180、190:操作

Claims (10)

  1. 一種產生積體電路佈局圖的方法，包括：在所述積體電路佈局圖的胞元中定位第一主動區，所述第一主動區是n型或p型中的第一類型且對應於第一總鰭數；在所述胞元中鄰近於所述第一主動區定位第二主動區，所述第二主動區是所述n型或所述p型中的第二類型且對應於第二總鰭數；在所述胞元中鄰近於所述第二主動區定位第三主動區，所述第三主動區是所述第二類型且對應於第三總鰭數；以及在所述胞元中鄰近於所述第三主動區定位第四主動區，所述第四主動區是所述第一類型且對應於第四總鰭數，其中所述第一總鰭數及所述第二總鰭數中的每一者大於所述第三總鰭數及所述第四總鰭數中的每一者，且所述定位所述第一主動區、所述定位所述第二主動區、所述定位所述第三主動區或所述定位所述第四主動區中的至少一者是由處理器實行。
  2. 如請求項1所述的產生所述積體電路佈局圖的方法，其中所述第一總鰭數及所述第二總鰭數中的每一者大於或等於三，且所述第三總鰭數及所述第四總鰭數中的一或兩者等於一或 二。
  3. 如請求項1所述的產生所述積體電路佈局圖的方法，其中所述定位所述第二主動區及所述第三主動區包括對所述第二主動區及所述第三主動區跨設電源軌軌道，且所述電源軌軌道對應於參考電源軌且所述第二類型是所述n型，或者所述電源軌軌道對應於供應電源軌且所述第二類型是所述p型。
  4. 一種積體電路佈局產生系統，包括：處理器；以及非暫時性電腦可讀取儲存媒體，包括用於一或多個程式的電腦程式碼，所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起使所述積體電路佈局產生系統：將電路的第一組區塊指派至第一鰭計數；使用積體電路佈局胞元的第一主動區及第二主動區佈置所述第一組區塊，所述第一主動區及所述第二主動區共同地對應於具有所述第一鰭計數的多個鰭；使用所述積體電路佈局胞元的第三主動區及第四主動區佈置所述電路的第二組區塊，所述第三主動區及所述第四主動區共同地對應於具有較所述第一鰭計數低的第二鰭計數的多個鰭；以及基於所述積體電路佈局胞元產生積體電路佈局檔案。
  5. 如請求項4所述的積體電路佈局產生系統，其中所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述積體電路佈局產生系統：基於對所述電路的時序分析，將所述第一組區塊指派至所述第一鰭計數。
  6. 如請求項4所述的積體電路佈局產生系統，其中所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述積體電路佈局產生系統：基於所述第一組區塊被指派至所述第一鰭計數，計算所述電路的速度位準；將所述速度位準與臨限速度位準進行比較；以及基於所述速度位準低於所述臨限速度位準，將附加電路區塊指派至所述第一鰭計數。
  7. 如請求項4所述的積體電路佈局產生系統，其中所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述積體電路佈局產生系統：將電路功率位準計算為基於所述第一鰭計數的所述第一組區塊的功率位準與基於所述第二鰭計數的所述第二組區塊的功率位準之和；將所述電路功率位準與臨限功率位準進行比較；以及基於所述電路功率位準超過所述臨限功率位準，將所述第一組區塊中的區塊重新指派至所述第二鰭計數。
  8. 如請求項4所述的積體電路佈局產生系統，其中所述非暫時性電腦可讀取儲存媒體及所述電腦程式碼被配置成與所述處理器一起進一步使所述積體電路佈局產生系統：基於所述第一組區塊被指派至所述第一鰭計數且所述第二組區塊被指派至所述第二鰭計數，計算面積效率位準；將所述面積效率位準與面積效率限值進行比較；以及基於所述面積效率位準在所述面積效率限值之外，藉由進行以下中的至少一者來重新平衡鰭計數指派：將所述第二組區塊中的區塊重新指派至所述第一鰭計數，或者將所述第一組區塊中的區塊重新指派至所述第二鰭計數。
  9. 一種積體電路元件，包括：第一電源軌；第二電源軌，電性連接至所述第一電源軌；第三電源軌，位於所述第一電源軌與所述第二電源軌之間，且與所述第一電源軌及所述第二電源軌電性隔離；第一主動區域，具有第一類型，鄰近於所述第一電源軌且包括第一總鰭數；第二主動區域，具有與所述第一類型不同的第二類型，鄰近於所述第一主動區域及所述第三電源軌且包括第二總鰭數；第三主動區域，具有所述第二類型，鄰近於所述第三電源軌且包括第三總鰭數；以及第四主動區域，具有所述第一類型、鄰近於所述第三主動區 域及所述第二電源軌且包括第四總鰭數；其中所述第一總鰭數與所述第二總鰭數的第一和大於所述第三總鰭數與所述第四總鰭數的第二和。
  10. 如請求項9所述的積體電路元件，其中所述第一電源軌、所述第二電源軌或所述第三電源軌中的至少一者包括隱埋式電源軌。
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