CN104050306A - 用于FinFET标准单元中多晶硅单元边缘结构的布局验证方法 - Google Patents

Abstract

本发明公开了一种使用具有OD边缘上多晶硅的FinFET标准单元结构的标准单元的方法。使用FinFET晶体管限定标准单元并且标准单元具有与半导体鳍相交的交叉点处形成晶体管的栅极结构。多晶硅伪结构形成在标准单元的有源区或者OD区域的边缘上。在设计流程中，用于标准单元的预布局网表原理图包括与标准单元的边缘上的多晶硅伪结构对应的三端子MOS器件。在自动置放和布线处理之后使用标准单元形成器件布局，提取后布局网表。如果两个标准单元相互邻接，在共同边界上形成一个多晶硅伪结构。然后进行布局的布局与原理图对比，对比预布局网表与后布局网表以验证获得的布局。也公开了其他的方法。本发明还公开了用于FinFET标准单元中多晶硅单元边缘结构的布局验证方法。

Description

用于FinFET标准单元中多晶硅单元边缘结构的布局验证方法

本申请要求2013年3月12日提交的、申请号为No.61/778,036、名称为“Methods for Layout Verification for Polysilicon Cell Edge Structures in FinFETStandard Cell”的美国临时申请的利益，该申请通过引用全部并入本文中。

相关申请的交叉引用

本申请涉及同时提交的申请号为No.TBD、名称为“Methods for LayoutVerification for Polysilicon Cell Edge Structures in FinFET Standard Cells usingFilter”、代理卷号为No.TSM12-1366的共同未决美国专利申请，该申请通过引用全部并入本文中。

技术领域

本发明实施例总体上涉及为形成用于集成电路的标准单元的FinFET晶体管的使用，更具体地，涉及在使用自动置放和布线和设计工具制造集成电路时，对标准单元方法学中使用的FinFET晶体管的布局与原理图验证的方法。

背景技术

设计集成电路以实现用户定义功能是耗时的并且可将市场周期延时。开发了带有自动置放和布线软件工具的标准单元库的使用以缩短设计和验证新集成电路所需的时间。通过使用已被作为标准单元实现的预定义功能模块，设计周期缩短。自动软件工具可以接收原理图形式的期望设计的功能描述作为输入，使用单元置放和布线算法，生成实现所述原理图的集成电路布局。

另外，晶体管制造的近期发展已经替代了传统带有finFET器件的平坦金属氧化物半导体（MOS）FET晶体管。通过形成半导体材料的三维鳍，以及在鳍上方制造金属或者多晶硅栅极结构，晶体管的栅极长度对于给定面积可以更长，这提高了器件性能（即使半导体工艺继续缩减时），并提高了密度。标准单元库现使用finFET晶体管实现。然而，标准单元方法中finFET晶体管的使用在验证中产生另外的问题。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种方法，包括：

限定包括至少一个晶体管和形成在单元边缘上的多晶硅伪结构的标准单元；

使用所述标准单元由输入的门级网表形成预布局原理图网表，其中所述预布局原理图网表包括对应于每个所述多晶硅伪结构的三端子器件；

使用所述门级网表，进行自动置放和布线处理以使用所述标准单元形成用于制造集成电路的布局网表；

使用所述布局网表，布局所述标准单元并且在所述标准单元之间布局布线连接以形成用于所述集成电路的布局；

从用于所述集成电路的所述布局中提取后布局网表原理图，所述后布局网表原理图包括用于所述布局网表中的每个多晶硅伪结构的三端子器件；以及

对比所述预布局网表与所述后布局网表。

在可选实施例中，所述方法进一步包括：在执行所述自动置放和布线期间，如果两个所述标准单元相互相邻置放，则在这两个相邻的标准单元共用的公共边界处形成邻接的多晶硅伪结构。

在可选实施例中，所述方法进一步包括：向所述后布局网表加入模拟所述邻接的多晶硅伪结构的泄漏电流的电阻器。

在可选实施例中，对于布局中的每个邻接的多晶硅伪结构，在所述后布局网表原理图中提供成对的三端子器件，每个三端子器件的栅极端子连接到另一个三端子器件的栅极端子，并且每个三端子器件的体端子连接到另一个三端子器件的体端子。

在可选实施例中，所述三端子器件均都包括具有源极端子、栅极端子和体端子的MOS器件。

在可选实施例中，所述方法进一步包括：对所述布局网表进行布局参数提取处理，向所述后布局网表加入寄生电阻和电容。

在可选实施例中，所述方法进一步包括：使用所述后布局网表进行所述集成电路的电性能的仿真。

在可选实施例中，每一个所述标准单元都进一步包括至少一个finFET器件。

在可选实施例中，所述标准单元中的至少一个进一步包括至少两个finFET器件。

根据本发明的另一方面，还提供了一种用于制造集成电路的方法，包括：

限定功能库，所述功能库实现为包括finFET器件的标准单元；

在每个标准单元中，在单元边缘上形成覆盖所述finFET器件的至少部分鳍的多晶硅伪结构；

为包括与每个所述多晶硅伪结构对应的三端子MOS器件的每个标准单元，限定网表原理图；

使用所述标准单元接收限定实现集成电路的期望功能的门级网表；

使用所述标准单元形成预布局原理图网表，所述预布局原理图包括用于所述标准单元中的每个所述多晶硅伪结构的三端子MOS器件；

使用所述门级网表，进行自动置放和布线处理以使用所述标准单元生成实现用户定义功能的布局网表；

进行布局以对集成电路实施所述布局网表；

从所述布局中提取后布局原理图网表，所述后布局原理图包括与所述布局中的每个多晶硅伪结构对应的三端子MOS器件；

对比所述预布局原理图网表与所述后布局原理图网表以获得对比结果；以及

响应于所述对比结果，通过由所述后布局原理图形成光掩模生成输出来制造集成电路。

在可选实施例中，所述方法进一步包括：在获得所述对比结果之后，从所述布局中提取布局参数数据并且将所述布局参数数据加入到所述后布局网表中；以及，使用所述布局参数数据和所述后布局网表，进行仿真以确定所述集成电路设计是否符合预定电特性。

在可选实施例中，所述方法进一步包括：确定所述集成电路设计失败是否符合所述预定电特性；以及，修改所述门级网表。

在可选实施例中，在所述自动置放和布线期间，对于相互相邻的每对标准单元，在这两个标准单元的公共边界处形成所述布局中的共用多晶硅伪结构。

在可选实施例中，对于每个所述共用多晶硅伪结构，后布局提取的网表包括两个三端子MOS器件，每个三端子MOS器件都具有栅极端子、源极端子和体端子，并且所述栅极端子相互连接且所述体端子相互连接。

在可选实施例中，对于每个所述共用多晶硅伪结构，所述后布局原理图网表包括模拟与所述共用多晶硅伪结构相对应的泄漏电流的电阻器。

在可选实施例中，在所述预布局原理图网表与所述后布局原理图网表对比期间，不对比所述电阻器。

根据本发明的又一方面，还提供了一种用于形成集成电路的方法，包括：

接收门级网表，所述门级网表限定所述集成电路的功能；

限定使用finFET标准单元形成的预定块的标准单元库，每个finFET标准单元都包括至少一个半导体鳍、至少一个多晶硅栅极以及一个或者多个单元边缘处的伪多晶硅结构，所述伪多晶硅结构覆盖所述至少一个半导体鳍的一部分；

使用所述标准单元由所述门级网表形成预布局网表原理图，对于每个所述伪多晶硅结构，所述预布局网表原理图具有带栅极端子、源极端子以及体端子的三端子MOS器件；

使用所述门级网表，进行所述标准单元的自动置放和布线以实现所述集成电路的所述功能，并且提供布局网表；

使用所述标准单元形成用于对所述集成电路实现所述功能的布局；

从所述布局中提取后布局原理图网表，所述后布局原理图网表包括用于所述布局中的每个伪多晶硅结构的三端子MOS器件；以及

通过进行对比所述预布局原理图网表与所述后布局原理图网表的布局与原理图对比来验证所述布局。

在可选实施例中，所述方法进一步包括：在所述自动置放和布线期间，对于相邻的所述标准单元，在相邻的所述标准单元的公共边界处形成邻接的伪多晶硅结构。

在可选实施例中，对于所述邻接的伪多晶硅结构，所述后布局网表原理图包括成对的三端子MOS器件，每个三端子器件都具有栅极端子、源极端子和体端子，并且所述栅极端子相互连接，所述体端子相互连接。

在可选实施例中，所述方法进一步包括：对于所述邻接的伪多晶硅结构中的每一个，在所述后布局原理图网表中提供电阻器，所述电阻器模拟所述邻接的多晶硅结构的泄漏电流。

附图说明

为更完整地理解本文所述的示例性实施例及其优点，现将结合附图所进行的以下描述作为参考，其中：

图1示出实施例使用的用finFET晶体管器件形成的标准单元器件的投影图；

图2示出图1的标准单元的平面图；

图3示出图1的部分标准单元的截面图；

图4A示出实施例使用的成对标准单元的简化平面图，图4B示出图4A的成对标准单元的预布局仿真模型，以及图4C示出包括单元边缘上伪多晶硅的成对标准单元的后布局仿真模型；

图5A示出在邻接操作用于示范性实施例之后图4的成对标准单元的简化平面图；图5B示出图5A的成对标准单元的预布局仿真模型原理图，以及图5C示出图5A的成对标准单元的后布局仿真模型，包括共用单元边缘部分上的邻接的伪多晶硅；

图6A示出实施例的标准单元的布局的另一平面图，图6B示出图6A中标准单元的原理图网表使用的三端子器件；

图7A示出实施例使用的成对标准单元的布局的平面图，图7B示出图7A中单元的共用伪多晶硅结构的预布局原理图网表部分，以及图7C示出图7B中共用伪多晶硅结构的后布局原理图；以及

图8示出各种实施例使用的方法流程图。

除非另有说明，不同附图中的相应标号和符号通常指相应部件。将附图绘制成清楚地示出实施例的相关方面而不必须成比例绘制。

具体实施方式

下面，详细讨论本发明示例性实施例的制造和使用。然而，应该理解，所述实施例提供了许多可以在各种具体环境中实现的可应用的构思。所讨论的具体实施例仅仅示出了制造和使用各种实施例的具体方式，而不用于限制说明书或者所附权利要求的范围。

在标准单元设计中，诸如集成电路设计者的用户使用联合应用从而形成设计流程的成套软件工具。可包括便携式和可移动设备（例如，笔记本电脑和平板电脑以及甚至智能手机设备）的工作站或者个人电脑可用于与设计工具配合工作。用于设计的共享数据文件可存储在诸如磁盘或者闪存设备的非易失性存储器中，或者连接至网络或者甚至在互联网端口上访问的服务器上。这些软件工具为用户提供一种使用标准单元库的预定义逻辑单元，设计后续被制造为集成电路的新电路功能的方法。所述设计工具能够使用户使用数字电路仿真来仿真功能设计的操作、验证功能设计，然后使用为设计选择的标准单元的预确定单元布局以及使用从功能设计获得的门级网表原理图将标准单元自动置放一起，在置放在布局中的标准单元之间布线互连件，在半导体晶圆上布局标准单元和布线互连件。然后，网表原理图提取步骤生成与通过自动工具生成的布局对应的布局网表原理图。

如下更详细的描述，进行布局提取网表和从功能设计获得的原理图网表之间的布局与原理图对比。进行该对比以验证自动置放和布线工具已正确地生成功能设计的布局。

所选的标准单元选自对具体的半导体生产设备（可称为工厂）参数化的商用库。由于标准单元库被参数化，要制造的硅器件应该以使用后布局网表原理图（包括RC负载和寄生器件模型）实施的后布局仿真紧密配合的方式操作。采用这种方式，用户可以迅速生成新集成电路并且可确保从制造商获得的硅如期望的进行操作。用于标准单元方法的软件设计工具可从市场上几个供应商购买到。

图1示出各种实施例使用的标准单元100的简化投影图。标准单元100使用finFET晶体管实现。在finFET晶体管中，半导体材料的鳍形成在绝缘层上方。这种半导体鳍可包括用于晶体管的源极区和漏极区。这种鳍可具有在沟道区的任一侧上的源极和漏极掺杂区，或者以可选的方式，鳍可以是均匀掺杂的。鳍可使用绝缘体上硅（SOI）技术形成，或者可从半导体材料（例如，硅）的外延层图案化。在图1中，鳍107平行布置并且延伸穿过标准单元100的源极区或者“OD”区。

使用标准单元设计集成电路提供了一种通过使用已知的功能单元模块库（a library of functional primitive block）减少实现硅新功能所需的设计周期时间的方法，其中已知的功能单元模块包括例如但不限于NAND-NAND、NAND-NOR、XOR、AND-OR逻辑模块，以及其他功能模块，例如，加法器、多路复用器、解复用器、触发器、寄存器文件（register files）、输入和输出缓存器等。寄存器文件、堆栈以及其他数据存储模块也可为标准单元库的部分。通过使用已具有在晶体管级定义的验证布局的模块库，对于要制造的集成电路的每个新功能定义，除去了进行布局设计的需要。

进一步地，通过使用具有预确定均匀布局间距的物理单元结构定义的标准单元库，可以获得单元的紧密堆积，因此实现了晶体管的非常密集的置放。自动置放和布线工具可与标准单元库和标准单元对应的的预定义布局一起使用以进一步缩短制造实现用户定义功能的集成电路需要的时间。标准单元100是使用finFET晶体管形成的标准单元的一个示例性实例。

栅极导体109示出为在标准单元100中平行并且与鳍107相交形成。栅极导体109可以为例如形成在鳍上方的多晶硅，如掺杂的多晶硅材料。在栅极导体109和半导体鳍107之间的交叉点处，可以通过薄栅极电介质，例如，形成在栅极多晶硅和鳍之间的氧化物、氮化物或者低k介电材料，形成finFET MOS晶体管。当finFET MOS晶体管与传统的平坦MOS晶体管对比时，finFET MOS晶体管每单元硅面积具有扩大的栅极宽度，因为finFET MOS晶体管，不像之前使用的平坦晶体管不同，具有包括半导体鳍的两个垂直侧的栅极区以及水平顶部，该水平顶部利用三维鳍结构大大增加了栅极宽度而没有增加器件需要的集成电路的表面积。在泄漏电流方面，FinFET器件也趋向具有更高的性能，以及对短沟道影响的更低敏感度。由于随着更高性能的半导体工艺器件尺寸继续减小，因而提高了finFET器件的使用。

多晶硅结构103形成在标准单元100的边缘上。OD边缘结构上的这些多晶硅（“PODE”）用于在加工期间保护半导体鳍的端部。即，PODE多晶硅结构103不作为MOS器件的栅极电连接而是“伪”结构，不具有电路中的功能。PODE结构覆盖并且保护单元中的鳍107的端部，在处理期间提供附加的可靠性。

图2描绘了图1标准单元100的平面图。在图2中，简化的平面图示出了单元100的有源区或者OD区113，并且多晶硅结构包结构括栅极109和PODE结构103。

图3描绘了图1中示出的部分标准单元11的截面图。在图3中，截面沿图1示出的半导体鳍107中的一个获得。多晶硅栅极109示出为与鳍107相交；MOS晶体管可形成在鳍和栅极的交叉点处。栅极介电材料（例如，二氧化硅）形成在鳍上方并且位于栅极109下面，但是为了简化没有示出。PODE结构103示出在标准单元100的边缘处并且保护半导体鳍107的端部。区域111示出了PODE103和鳍107的关系。

在现有技术的传统标准单元设计流程中，如PODE结构103的伪多晶硅结构有时简单建模为未连接的布线。然而，这种现有技术方法使用的仿真不精确，因为当多晶硅结构形成在部分有源区的上方时，这形成了制造的硅中的有源器件，并且这种器件增加了寄生电容、电阻，并且可提供泄漏电流。为PODE结构使用“布线”模型，导致了不精确的预布局和后布局仿真。即，由于所述模式不反映物理器件，仿真也没正确预测最终由门级设计制造的硅器件的性能。

图4A、4B和4C示出了标准单元布局（预布局仿真原理图和后布局仿真原理图）之间的关系，例如但不限于两个包括PODE结构的标准单元120和140。这些标准单元为各种实施例可以使用的单元的实例。

在图4A中，在平面图中，标准单元120（可以为第一尺寸的MOS晶体管）示出为栅极129覆盖OD或者有源区133。PODE结构123被示出在单元120的边缘处。类似地，示出了标准单元140，其可以为例如较小尺寸的MOS晶体管。栅极149被示出用在单元140的边缘处的PODE结构143覆盖OD或者有源区153。注意到，对于finFET器件，有源区可被视为“鳍”，但是通常有源区指器件可形成在标准单元中的氧化物定义区或者OD区。该术语在本文使用；术语“有源区”为标准单元的OD区。标准单元可具有多于一个的OD区。

图4B示出标准单元120和140的预布局仿真原理图。实质上，在这种简化的实例中，标准单元120和140的每一个都提供了单一的MOS晶体管。在图4B中，晶体管模型M120表示标准单元120并且M140表示标准单元140。这些“网表1”模型可用于进行例如器件的功能仿真。没有寄生信息或者布局相关的参数在预布局仿真中使用。注意到，由于两个单元120和140在有源区的尺寸方面不同，因此两个晶体管M120和M140可具有例如不同的驱动强度。此处提出的这些简单的标准单元仅用于说明，并且各种实施例中的其他标准单元可包括附加的晶体管。

图4C示出标准单元120和140的后布局仿真模型原理图。如图4C中所示，图4A示出的伪多晶硅结构123和143的使用，PODE结构，产生了后布局仿真模型中所示的电容性负载，如多晶硅123的P123以及多晶硅143的P143。如图4C中所见，这些结构的每一个都向原理图增加了三端子器件，或者3T器件。PODE结构123看起来好像位于源极区上方并且具有体端子的多晶硅栅极，以便形成三端子-源极、栅极和体部。对于标准单元140的模型中的P143结构同样是正确的。

图5A、5B和5C示出了邻接置放工艺实施之后上面图4A、4B和4C中示出的标准单元120和140。由于两个相邻的标准单元（例如，图4A、4B和4C中120和140）处的PODE结构可以共用，置放和布线工具设计成通过在两个单元的公共边界处形成单个的PODE结构来邻接这些相邻的单元。这种单元邻接工艺通过去除多余的结构和共用两个单元之间的边缘多晶硅结构提高了集成电路上标准单元的填充密度（packing density）。

如图5A所示，现标准单元120和140邻接并且普通PODE结构150示出在共用的单元边界处。在图5B中，预布局仿真模型原理图示出每个单元120和140，分别都提供单一的MOS晶体管M120以及MOS晶体管M140；图5B中的模型不包括PODE结构。

图5C描绘了可从包括PODE结构（例如，图4A的123、133、143）的电容性负载的图5A的布局提取的后布局仿真原理图。如图5C所示，所形成的共用的邻接PODE结构150在原理图中似乎为另一MOS器件M150。多晶硅150形成栅极覆盖有源区并且具有在一侧的源极、在相对侧的漏极以及体端子，因此在原理图中感觉它像晶体管M120和M140。然而，实际上PODE150是伪结构，并且多晶硅150的栅极应当连接至衬底以避免设计验证工艺中的信号冲突以便不实际形成功能晶体管。

在传统标准单元设计流程中，在从要制造的设计的Verilog或者HDL网表原理图确定的功能原理图和从通过自动置放和布线工具生成的器件布局提取的第二原理图之间对比进行布局与原理图（LVS）对比步骤。这种对比称为“LVS”或者布局与原理图对比。LVS的目的是确保功能设计网表与布局网表相同，其中，功能设计网表由用户生成以限定由要制造的集成电路执行的具体电路功能，布局网表从通过自动置放和布线软件工具生成的布局提取。采用这种方式，已知的是制造集成电路中使用的布局与设计网表匹配。也就是，如果两个网表匹配，那么布局被验证为正确。

然而，如果设计网表中的预布局模型不包括PODE结构，则LVS对比不匹配，因为后布局网表包括预布局网表原理图中未发现的单元（PODE结构）。这可通过上面对比图4B和图4C，以及图5B和图5C看出。为了使用标准单元方法中的实施例的PODE结构，新方法需要确保LVS工具显示期望的门级网表和布局之间的匹配。需要进行一些修改以正确实施布局比较验证或者LVS，包括finFET标准单元的PODE结构。

图6A和6B示出一种实施例的标准单元。在图6A中，示出了具有栅极结构229与有源区或者OD区233相交并且覆盖有源区或者OD区233的标准单元220的又一平面图。晶体管可形成在栅极229覆盖有源区的位置，并且在各种实施例中，诸如220的标准单元可包括多个有源区，然而在简化的实例中，仅描绘了一个有源区233。诸如图1中示出的finFET标准单元中的鳍提供了有源区。在一种实例中，CMOS标准单元可包括用于形成NMOS finFET晶体管的鳍和用于提供PMOS finFET晶体管的第二鳍，以这种方式，一个单元可提供CMOS反相器所需的两个晶体管，所述晶体管为标准单元设计中常用的单元。

图6A还包括为识别层的部分231。这种结构的目的是修改“网表1”中获得的网表或者用于模拟单元的预布局原理图网表。在各种实施例中，与PODE结构相邻的增加的识别层（例如，图6A中与PODE结构225相邻的识别层231）会导致设计工具提取表示PODE结构25有助于设计的电容性负载的三端子器件。当这种器件（图6B中表示为P225）包括在预布局原理图网表中，并且随后在LVS工具中布局提取原理图与预布局原理图进行对比时，两网表原理图都具有PODE结构P225。因此，存在LVS匹配。通过使用所述实施例，可利用PODE结构并且现有的设计工具（例如，现有的LVS工具）会正确工作，不需要任何修改。

图7A和图7B示出了单元邻接在一起的实施例中两个标准单元的功能网表原理图的平面图和原理图。在图7A中，描绘了单元220和240并且示出了单元相互邻接的普通PODE多晶硅栅极结构250。如上所述，PODE结构为伪结构并且栅极G1不电连接任何东西。然而，结构看起来像连接在一起的两个FET器件，如图7B中所示，这些器件为具有共同栅极连接件G1以及共同的体连接件B的MOS晶体管，并且每个分别具有源极区S1和S2。所述原理图单元那么为连接在一起的、具有共同栅极和共同体连接件的两个三端子器件。

返回图7A，通过在PODE结构250的每侧上包括标准单元限定的识别层251和253，在单元使用时提取的原理图将正确表示结构P250中的两个三端子器件。通过将识别结构251和253加入到标准单元，布局与原理图对比会正确进行，因为所提取的布局原理图也具有在其中有两个MOS器件的相同的P250结构。另外，由于实施例标准单元在两个预布局和后布局网表原理图中都包括PODE结构，当使用这些实施例时，LVS工具在没有修改现有软件工具的情况下会正确工作。

图7C中示出了各种实施例的另一特性。如图7A中所示，当两个标准单元220和240以邻接布置置放时，共同的PODE结构250在单元边缘多晶硅结构结合为一的邻接边缘处形成，并且如上所述，在预布局网表原理图中提取结构250，如图7B中所示。在实际的集成电路中，存在源极端子S1和S2之间流过的电流，在图7B示出为i_L。为了设计工具中使用的仿真正确工作，这种电流应当在与后布局仿真网表一起使用的布局参数提取（LPE）数据中模拟。带布局参数数据的后仿真网表用于正确加载、定时、上升时间和下降时间以及延迟模拟。这种后布局仿真网表可与例如SPICE程序一起使用以确认完整的集成电路会工作在期望的电气规格下。

然而，在传统的设计规则手册（DRM）中，写入设计规则以不允许留下伪MOS器件的栅极端未连接，因为这在S1和S2具有不同的电压时将导致信号冲突。因此，器件P250的栅极会关闭（接地）。然后PODE器件P250会具有线性I-V泄漏电流。在所述实施例中，这种线性I-V特征优选地使用电阻器模拟。因此，在各种实施例中，寄生电阻器可用于模拟LPE网表中器件P250的性能。

这是图7C中示出的特征。通过将寄生电阻器R_P加入到PODE结构P250（在用于布局的被提取的LPE网表中），提供由PODE结构250给出的RC负载和延迟的正确估计以在后布局仿真工具中使用。然而，使用所述实施例有利的是，由于寄生器件在功能级不存在，因此布局与原理图对比或者LVS工具不进行寄生电阻器与从门级网表获得的预布局原理图网表对比。因此，LVS工具对比出现在网表中的3端子器件，并且LVS软件在对比步骤验证设计和布局，不需要对现有LVS软件的任何修改。采用这种方式，在不需要修改商业设计工具软件程序的情况下，模拟了图7A-图7C的P250结构的泄漏电流。

实施例的使用有利地提供了使用OD边缘上多晶硅（PODE）伪结构为标准单元进行的正确LVS对比。进一步地，通过向标准单元定义增加识别层，预布局仿真网表会更精确反映网上的负载和延迟，并且然后可能提高了精确时序仿真。将邻接边缘处的PODE伪结构模拟为3T+R器件进一步改进了后布局仿真网表，因为寄生电阻器准确模拟了泄漏电流的线性I-V曲线，其中该泄露电流形成在相互邻接的两个单元的PODE结构处流动。

注意到，通过在有源区和伪多晶硅区的边界处提供识别层，在标准单元的实施例中邻接工艺不改变标准单元的原理图模型。即，不管哪个标准单元与上面的第一标准单元（例如，220）邻接，所使用的PODE结构不从单独用于单元的那些转变。因此，由于被提取的网表中使用的三端子器件不通过邻接的标准单元改变，三端子器件仅如上所示连接在一起，所以当布局工具生成邻接的单元时，使用所述实施例的设计工具中的LVS步骤不会导致任何大计算开销。因而，所述实施例的使用有利于以设计工具的计算时间相比于现有技术基本不增加的方式提供标准单元。有源区和PODE结构之间边界处的标准单元中识别层的增加使得布局网表分级提取，并且LVS对比所需的运行时间不受负面影响。

图8描绘了各种实施例中使用新型标准单元设计方法实现被描述为网表的期望电路的方法的简化流程图。提供了使用标准单元方法限定要实现的电路的门级网表，门级网表被用作流程图中方法的输入，并且这是步骤801。在步骤815和817，门级网表转换成原理图形式。在一种实例中，原网表可以用于电路设计的寄存器-转移语言或者其他仿真语言（例如，Verilog）提供。然后，转换程序将Verilog转换成原理图形式。在步骤817，原理图转换成预布局仿真网表。在步骤817，使用实施例的标准单元，OD边缘上的多晶硅（PODE）伪结构在网表中表示为3端或者3T器件（其是MOS器件），然而，由于PODE结构为伪结构，因而栅极端不连接。

在步骤803中，自动置放工具使用门级网表并且置放来自标准单元库的标准单元以由门级网表形成各种逻辑和功能模块来生成晶体管级设计。这种自动置放工具可以为诸如由Cadence或者Synopsy提供的现有商业软件工具。

如上所述，在置放期间，当标准单元相互邻接时，共同的PODE结构与在它的任一侧上的有源区一起形成，例如，如图7A中所示。

在步骤805，自动布线工具然后确定标准单元中器件（例如MOS晶体管）之间所需的连接以例如实现门级网表。多个晶体管连接在一起以在布线步骤中形成加法器、多路复用器和寄存器等。

一旦确定布线，在步骤807使用自动布局工具以使用提供的工艺规则和设计规则将标准单元以及来自布线器的互连线路映射到半导体器件上。所有这些软件工具可在市场上得到并且可以购买。用于某些半导体晶圆制造工厂（例如台湾半导体制造公司（TSMC））的被参数化的标准单元库也是可以得到的。

在步骤809，布局验证为正确。这通过以下方式实现：从步骤807提供的布局提取布局原理图，然后进行将布局原理图中的每个单元与从步骤817获得的预布局原理图对比的布局与原理图（LVS）对比。

如果设计工具已在门级网表上正确操作，两个原理图应当匹配。使用所述实施例从标准单元的布局获得的原理图包括在OD边缘结构的每个多晶硅处的诸如图7A中示出的识别层，从布局提取的原理图包括图5C中诸如P123的3端子器件。如果两个标准单元邻接在一起，那么布局原理图包括连接在一起的三端子器件中的两个，例如图7C中的器件P250。无论PODE结构出现在实施例的标准单元中的什么位置，LVS中的对比进行对比预布局原理图网表和后布局原理图网表的相同单元。

而且，在步骤809，进行布局参数提取（LPE）。这种提取提供了RC负载信息，并且包括LVS对比中不使用的寄生器件。然后，LPE数据加入到布局原理图中以形成后布局仿真网表，该网表包括仿真延迟、加载、定时、上升时间和下降时间、电流错乱（current hogging）、电流热点（currenthot spot）所需的信息，以及确认使用标准单元实现的电路布局的合适电气性能所需的其他电气特性。

在步骤811，可进行后布局仿真。后布局仿真网表包括来自邻接的PODE结构的用于寄生电阻器（例如R_P）的LPE数据，邻接的PODE结构在两个标准单元如图7A中所示邻接在一起的情况下形成。

在步骤813，进行设计性能检查。如果仿真显示出设计符合期望的电气性能，那么方法在步骤821使用后布局网表继续并且在步骤823可为设计输出光掩模生成带（PG带）。如果设计不符合期望的规格，那么进行迭代并且必须以一定方式修改门级网表以处理不符合规格的设计的区域。

一旦在步骤823输出PG文件（通常这种数据文件称为“PG-带”但是该数据文件可以通过光掩模生成设备存储在所使用的任意数量格式的非暂时性有形媒质中，包括磁带但更可能为非易失性存储形式或者基于存储服务器的网络），可制造光掩模以在用半导体晶圆工艺将所述设计制造为使用于集成电路方面。

提供以下实例网表文件来以简单实例（例如图7A中示出的）阐述实施例的使用，图7A中使用PODE结构的两个标准单元相互邻接。如图7A中示出的，在网表文件中，第一单元提供MOS器件M0，第二单元提供另一MOS器件M1，并且，在每个端部存在PODE结构以及在公共边界处存在邻接PODE结构。

表1提供了预布局仿真网表原理图，其为没有寄生和布局影响的功能仿真网表：

采样原理图（LVS）

表1

表2

从观察两个网表可以看出，两个网表每个都包括模拟标准单元中的PODE结构的3端子器件，并且除表2的LPE后布局网表中的电阻器之外每个网表是相同的。然而，如上所述，布局与原理图（LVS）对比不考虑电阻器，因此，两个网表的对比，表1的预布局网表以及表2的后布局网表显示LVS匹配，这为正确结果。

由于在各种实施例中获得了附加的优点，预布局仿真网表包括与PODE结构对应的3T器件，从而提高了使用该网表获得的任何仿真结果的精度。进一步地，后布局仿真网表包括寄生电阻，因此，如上面图7B中所示，在后布局仿真中正确模拟了两个单元之间的PODE结构的泄漏电流，从而提高了该仿真获得的任何结果的准确率。

实施例的使用有利地提供了具有OD边缘结构上多晶硅（PODE）的标准单元，例如在各种实施例中，PODE结构优选与finFET MOS器件一起使用，并且各种实施例与使用市场购买的自动设计工具的标准单元设计流兼容。为预布局仿真网表中的PODE结构增加3T MOS器件使得PODE结构（其为伪结构）导致的电容考虑在预布局仿真结果中，并且提高了仿真的准确度。使用寄生电阻器模拟邻接的标准单元中PODE结构的泄漏电流提高了后布局仿真的准确度，而不影响布局与原理图对比。

在一种实施例中，公开了一种方法，包括限定包括至少一个晶体管和形成在单元边缘上的多晶硅伪结构的标准单元；使用所述标准单元由输入的门级网表形成预布局原理图网表，其中，所述预布局原理图网表包括与每个所述多晶硅伪结构对应的三端子器件。使用所述门级网表，进行自动置放和布线处理以使用所述标准单元形成用于制造集成电路的布局网表；使用所述布局网表，布局所述标准单元以及在所述标准单元之间布局布线连接以形成所述集成电路的布局；从用于所述集成电路的所述布局提取后布局网表原理图，所述后布局网表原理图包括与所述布局网表中的每个多晶硅伪结构对应的三端子器件；以及，对比所述预布局网表与所述后布局网表。

在另一实施例中，上述方法进一步包括在自动置放和布线期间，如果两个标准单元相互邻接置放，在所述两个相邻的标准单元共用的公共边界处形成邻接的多晶硅伪结构。在进一步的实施例中，在上面的方法中，向所述后布局网表增加模拟所述邻接的多晶硅伪结构的泄漏电流的电阻器。在又一种实施例中，在上面的方法中，对所述布局中的每个邻接多晶硅伪结构，提供在所述后布局网表原理图中的成对三端子器件，每个具有相互连接的栅极端子并且每个具有相互连接的体端子。在另一种实施例中，进行上面的方法，其中所述三端子器件每个都包括具有源极端子、栅极端子和体端子的MOS器件。在又一种实施例中，进行上面的方法并且进一步包括对布局网表进行布局参数提取处理，将寄生电阻和电容增加到后布局网表。在再一种实施例中，在上面方法中，进一步包括使用后布局网表进行集成电路的电气性能的仿真。

在又一种实施例中，在上面的方法中，其中所述标准单元每个都进一步包括至少一个finFET器件。在再一种实施例中，在上面的方法中，其中所述标准单元中的至少一个进一步包括至少两个finFET器件。

在进一步的实施例中，一种制造集成电路的方法包括限定作为包括finFET器件的标准单元实现的功能库；在每个标准单元中，在单元边缘上形成多晶硅伪结构并且多晶硅伪结构覆盖在所述finFET器件的至少部分鳍上；为包括与每个所述多晶硅伪结构对应的三端子MOS器件的每个标准单元限定网表原理图；使用所述标准单元接收门级网表，该门级网表限定将实现为集成电路的期望功能；使用所述标准单元形成预布局原理图网表，所述预布局原理图包括用于所述标准单元中的每个所述多晶硅伪结构的三端子MOS器件；使用所述门级网表，进行自动置放和布线处理以使用所述标准单元生成实现所述用户定义功能的布局网表；进行布局以对集成电路实现所述布局网表；从所述布局提取后布局原理图网表，所述后布局原理图包括与所述布局中每个多晶硅伪结构对应的三端子MOS器件；对比所述预布局原理图网表与所述后布局原理图网表以获得对比结果；以及响应于所述对比结果，通过从所述后布局原理图形成光掩模生成输出来制造集成电路。

在再一种实施例中，以上方法包括在获得所述对比结果之后，从所述布局提取布局参数数据并且将所述布局参数数据加入到所述后布局网表；以及使用所述布局参数数据和所述后布局网表，进行仿真以确定所述集成电路设计是否符合预定的电气性能。

在又一种实施例中，以上方法包括确定所述集成电路设计不符合所述预定的电气性能；以及修改所述门级网表。

在又一种实施例中，当进行以上方法时，在所述自动置放和布线期间，对于每对相互相邻的标准单元，在所述两个标准单元的公共边界处的所述布局中形成共用的多晶硅伪结构。在再一种实施例中，在以上方法中，对于每个共用的多晶硅伪结构，所述后布局提取网表包括两个三端MOS器件，每个具有栅极端子、源极端子和体端子，并且所述栅极端子相互连接，所述体端子相互连接。在上述方法的又一种实施例中，对于每个共用的多晶硅伪结构，所述后布局原理图网表包括模拟对应于所述共用多晶硅伪结构的泄漏电流的电阻器。在再一种实施例中，在预布局原理图网表与后布局原理图网表的对比期间，所述电阻器不对比。

在另一种方法实施例中，形成集成电路包括接收限定用于所述集成电路的功能的门级网表；限定使用finFET标准单元形成的预确定模块的标准单元库，每个finFET标准单元包括至少一个半导体鳍、至少一个多晶硅栅极以及在一个或者多个单元边缘处的伪多晶硅结构，所述伪多晶硅结构覆盖至少一个半导体鳍的部分；使用所述标准单元从所述门级网表形成预布局网表原理图，对于每个所述伪多晶硅结构，所述预布局网表原理图具有带栅极端子、源极端子以及体端子的三端子MOS器件；使用所述门级网表，进行所述标准单元的自动置放和布线以实现所述集成电路的功能，并且提供布局网表；使用所述标准单元形成用于对所述集成电路实现所述功能的布局；从所述布局提取后布局原理图网表，所述后布局原理图网表包括用于所述布局中每个伪多晶硅结构的三端子MOS器件；以及通过进行对比预布局原理图网表与所述后布局原理图网表的布局与原理图对比来验证所述布局。在再一种方法实施例中，在所述自动置放和布线期间，对于相邻的所述标准单元之一，在相邻的所述标准单元的公共边界处形成邻接的伪多晶硅结构。在又一种实施例中，对于所述邻接的伪多晶硅结构，所述后布局网表原理图包括成对的三端MOS器件，每个都具有栅极端子、源极端子和体端子，并且所述栅极端子连接在一起，所述体端子连接在一起。在再一种实施例中，在上述方法中，对每个所述邻接的伪多晶硅结构，在所述后布局原理图网表中提供电阻器，所述电阻器模拟所述邻接的多晶硅结构的泄漏电流。

尽管已经详细地描述了所述实例的实施例，但应该理解，可以在不背离所附权利要求限定的本发明精神和范围的情况下，做各种不同的改变，替换和更改。这些器件，步骤和材料科以改变而保留在所附权利要求的范围内。

而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造，以及材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本所述实施例和可选的实施例可以被使用。因此，所附权利要求旨在将这样的工艺、机器、制造、材料组分、装置、方法或步骤包括在范围内。

Claims (10)

1.一种方法，包括：

限定包括至少一个晶体管和形成在单元边缘上的多晶硅伪结构的标准单元；

使用所述标准单元由输入的门级网表形成预布局原理图网表，其中所述预布局原理图网表包括对应于每个所述多晶硅伪结构的三端子器件；

使用所述门级网表，进行自动置放和布线处理以使用所述标准单元形成用于制造集成电路的布局网表；

使用所述布局网表，布局所述标准单元并且在所述标准单元之间布局布线连接以形成用于所述集成电路的布局；

从用于所述集成电路的所述布局中提取后布局网表原理图，所述后布局网表原理图包括用于所述布局网表中的每个多晶硅伪结构的三端子器件；以及

对比所述预布局网表与所述后布局网表。

2.根据权利要求1所述的方法，进一步包括：

在执行所述自动置放和布线期间，如果两个所述标准单元相互相邻置放，则在这两个相邻的标准单元共用的公共边界处形成邻接的多晶硅伪结构。

3.根据权利要求2所述的方法，进一步包括：向所述后布局网表加入模拟所述邻接的多晶硅伪结构的泄漏电流的电阻器。

4.一种用于制造集成电路的方法，包括：

限定功能库，所述功能库实现为包括finFET器件的标准单元；

在每个标准单元中，在单元边缘上形成覆盖所述finFET器件的至少部分鳍的多晶硅伪结构；

为包括与每个所述多晶硅伪结构对应的三端子MOS器件的每个标准单元，限定网表原理图；

使用所述标准单元接收限定实现集成电路的期望功能的门级网表；

使用所述标准单元形成预布局原理图网表，所述预布局原理图包括用于所述标准单元中的每个所述多晶硅伪结构的三端子MOS器件；

使用所述门级网表，进行自动置放和布线处理以使用所述标准单元生成实现用户定义功能的布局网表；

进行布局以对集成电路实施所述布局网表；

从所述布局中提取后布局原理图网表，所述后布局原理图包括与所述布局中的每个多晶硅伪结构对应的三端子MOS器件；

对比所述预布局原理图网表与所述后布局原理图网表以获得对比结果；以及

响应于所述对比结果，通过由所述后布局原理图形成光掩模生成输出来制造集成电路。

5.根据权利要求4所述的方法，进一步包括：在获得所述对比结果之后，从所述布局中提取布局参数数据并且将所述布局参数数据加入到所述后布局网表中；以及

使用所述布局参数数据和所述后布局网表，进行仿真以确定所述集成电路设计是否符合预定电特性。

6.根据权利要求5所述的方法，进一步包括：

确定所述集成电路设计失败是否符合所述预定电特性；以及

修改所述门级网表。

7.一种用于形成集成电路的方法，包括：

接收门级网表，所述门级网表限定所述集成电路的功能；

限定使用finFET标准单元形成的预定块的标准单元库，每个finFET标准单元都包括至少一个半导体鳍、至少一个多晶硅栅极以及一个或者多个单元边缘处的伪多晶硅结构，所述伪多晶硅结构覆盖所述至少一个半导体鳍的一部分；

使用所述标准单元由所述门级网表形成预布局网表原理图，对于每个所述伪多晶硅结构，所述预布局网表原理图具有带栅极端子、源极端子以及体端子的三端子MOS器件；

使用所述门级网表，进行所述标准单元的自动置放和布线以实现所述集成电路的所述功能，并且提供布局网表；

使用所述标准单元形成用于对所述集成电路实现所述功能的布局；

从所述布局中提取后布局原理图网表，所述后布局原理图网表包括用于所述布局中的每个伪多晶硅结构的三端子MOS器件；以及

通过进行对比所述预布局原理图网表与所述后布局原理图网表的布局与原理图对比来验证所述布局。

8.根据权利要求7所述的方法，进一步包括：

在所述自动置放和布线期间，对于相邻的所述标准单元，在相邻的所述标准单元的公共边界处形成邻接的伪多晶硅结构。

9.根据权利要求8所述的方法，其中，对于所述邻接的伪多晶硅结构，所述后布局网表原理图包括成对的三端子MOS器件，每个三端子器件都具有栅极端子、源极端子和体端子，并且所述栅极端子相互连接，所述体端子相互连接。

10.根据权利要求9所述的方法，进一步包括：对于所述邻接的伪多晶硅结构中的每一个，在所述后布局原理图网表中提供电阻器，所述电阻器模拟所述邻接的多晶硅结构的泄漏电流。