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Die vorliegende Anmeldung beansprucht die Priorität der provisorischen
US-Anmeldung Nr. 61/778,036 , die am 12. März 2013 eingereicht wurde und den Titel trägt „Methods for Layout Verification for Polysilicon Cell Edge Structures in FinFET Standard cells“, deren Inhalt hierin durch Bezugnahme vollständig aufgenommen wird.
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TECHNISCHES GEBIET
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Die Ausführungsformen betreffen allgemein die Verwendung von finFET-Transistoren zur Bildung von Standardzellen für integrierte Schaltkreise und genauer gesagt Verfahren für Layout versus schematic-Verifikation für finFET-Bauelemente.
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HINTERGRUND
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Das Entwerfen von integrierten Schaltkreisen zur Durchführung einer benutzerdefinierten Funktion ist zeitaufwendig und kann Time-to-Market-Zyklen verlängern. Die Verwendung von Standardzellenbibliotheken mit Automated Placement and Routing-Software-Tools (Werkzeugen) wurde entwickelt, um die zum Entwerfen und Verifizieren eines neuen Schaltkreises erforderliche Zeit zu verkürzen. Durch Verwendung von vordefinierten Funktionsblöcken, die bereits als Standardzellen implementiert sind, wird der Entwurfszyklus verkürzt. Automated Software-Tools können eine Funktionsbeschreibung eines gewünschten Entwurfs in einer Schaltungsform empfangen und unter Verwendung von Algorithmen für Zellenplatzierung und Leitungsführung (Cell Placement and Line Routing) ein Layout eines integrierten Schaltkreises erzeugen, das die Schaltung implementiert.
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Zusätzlich haben jüngste Entwicklungen in der Transistorherstellung den herkömmlichen planaren Metalloxid-Halbleiter (Metal-Oxide-Semiconductor (MOS))-FET-Transistor durch finFET-Bauelemente ersetzt. Durch Ausbilden einer dreidimensionalen Finne aus Halbleitermaterial und Herstellen von Metall- oder Polysilizium-Gate-Strukturen über den Finnen kann die Gate-Länge des Transistors für eine bestimmte Fläche länger sein, wodurch die Bauelementleistung erhöht wird, selbst wenn der Halbleiter weiterhin schrumpft, und die Dichte erhöht wird. Standardzellenbibliotheken sind nun unter Verwendung von finFET-Transistoren implementiert. Die Verwendung von finFET-Transistoren bei den Standardzellenmethoden erzeugt jedoch zusätzliche Probleme bei der Verifikation.
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Verfahren zum Entwerfen und Herstellen von Halbleiterstrukturen mit Standardzellen, die an ihren Zellrändern Polysilicium-Dummy-Strukturen enthalten, sind beschrieben in
L. Remy et al., „Definition of an Innovative Filling Structure for Digital Blocks: the DFM filler cell ", 16th IEEE International Conference on Electronics, Circuits and System, ICECS 2009, Seiten 73-76, sowie in P. Wright und M. Fan, „A DFM Methodology to Evaluate the Impact of Lithography Conditions on the Speed of Critical Paths in a VLSI Circuit", Proceedings of the 7
th International Symposium On Quality Electronic Design (ISQED 06), 2006, Seiten
1-4. Verfahren zum Entwerfen von Finnen-Feldeffekttransistoren sind beschrieben in S. Thijs et al., „Design Methodology of FinFET Devices that Meet IC-level HBM ISD Targets“, 30th Electrical Overstress/Electrostatic Discharge Symposium, September 2008, Seite
294 bis
302, sowie A. N. Bhoj und N. K. Jha, „Gated-Diode FinFET DRAMs: Device and Circuit Design-Considerations“, ACM Journal on Emerging Technologies in Computing Systems, Volume 6, Number 4, Dezember 2010, Seiten 12:1 bis 12:32.
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Die Wirkung von mit Feldabschirm-Gateelektroden verbundenen parasitären Transistoren ist in der US-Patentschrift
US 5 633 524 A beschrieben.
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Figurenliste
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Für ein umfassenderes Verständnis der hierin beschriebenen beispielhaften Ausführungsformen und der Vorteile derselben wird nun auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen Bezug genommen, in denen:
- 1 in einer Projektion ein Standardzellenbauelement darstellt, das mit finFET-Transistor-Bauelementen zur Verwendung mit den Ausführungsformen ausgebildet ist;
- 2 die Standardzelle von 1 in Draufsicht darstellt;
- 3 einen Teil der Standardzelle von 1 im Querschnitt darstellt;
- 4A ein Paar Standardzellen, die mit den Ausführungsformen verwendet werden, in einer vereinfachten Draufsicht darstellt, 4B ein Pre-Layout-Simulationsmodell des Paares von Standardzellen der 4A darstellt und 4C ein Post-Layout-Simulationsmodell des Paares von Standardzellen, enthaltend Dummy-Polysilizium an den Zellrändern, darstellt;
- 5A das Paar von Standardzellen von 4A, nachdem eine Anlagerungsoperation (abutment operation) bei einer beispielhaften Ausführungsform verwendet worden ist, in einer vereinfachten Draufsicht darstellt; 5B eine Pre-Layout-Simulationsmodellschaltung des Paares von Standardzellen von 5A darstellt und 5C ein Post-Layout-Simulationsmodell für das Paar von Standardzellen von 5A einschließlich eines anschließenden Dummy-Polysiliziums auf einem gemeinsamen Zellrandabschnitt darstellt;
- 6A ein Layout für eine Standardzelle einer Ausführungsform in einer weiteren Draufsicht darstellt, 6B ein Drei-Anschluss-Bauelement zur Verwendung mit der Schaltungsnetzliste für die Standardzelle in 6A darstellt;
- 7A ein Layout für ein Paar von Standardzellen zur Verwendung mit den Ausführungsformen in Draufsicht darstellt, 7B ein Pre-Layout von einem Teil einer Schaltungsnetzliste für die gemeinsame Dummy-Polysilizium-Struktur der Zellen in 7A darstellt und 7C die Post-Layout-Schaltung für die gemeinsame Dummy-Polysilizium-Struktur in 7B darstellt; und
- 8 ein Flussdiagramm eines Verfahrens zur Verwendung bei den zahlreichen Ausführungsformen darstellt.
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Korrespondierende Zahlen und Symbole in den verschiedenen Figuren bezeichnen im Allgemeinen korrespondierende Teile, sofern nichts anderes angegeben wird. Die Figuren sind erstellt worden, um die relevanten Aspekte der Ausführungsformen deutlich darzustellen, und sind nicht notwendigerweise maßstabsgerecht gezeichnet.
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AUSFÜHRLICHE BESCHREIBUNG
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Die Herstellung und Verwendung von beispielhaften illustrativen Ausführungsformen werden unten ausführlicher erörtert werden. Es versteht sich jedoch, dass die Ausführungsformen viele anwendbare erfinderische Konzepte liefern, die in einer großen Vielzahl von speziellen Kontexten verkörpert werden können. Die erörterten speziellen Ausführungsformen dienen lediglich zur Erläuterung von speziellen Arten der Herstellung und Verwendung der zahlreichen Ausführungsformen und beschränken nicht den Schutzumfang der Beschreibung oder der beigefügten Ansprüche.
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Bei einem Standardzellenentwurf verwendet ein Benutzer, wie zum Beispiel ein Entwerfer (Designer) von integrierten Schaltkreisen eine Reihe von Software-Tools, die gemeinsam einen Entwurfsablauf (Design Flow) bilden. Eine Workstation oder ein Personalcomputer, die tragbare und mobile Geräte, wie zum Beispiel Laptops und Tablets und Notebookcomputer einschließen können, und sogar Smartphones können verwendet werden, um eine Schnittstelle zu den Design-Tools zu bilden. Gemeinsam genutzte Dateien für den Entwurf können in nicht flüchtigem Speicher, wie zum Beispiel Festplatten oder Flash-Einrichtungen oder auf einem Server, gespeichert werden, der mit einem Netzwerk gekoppelt oder sogar über ein Internetportal zugänglich ist. Diese Software-Tools liefern eine Technik, unter Verwendung der vordefinierten Logikzellen der Standardzellenbibliothek, für den Benutzer, um eine neue Schaltkreisfunktion zu entwerfen, die als ein integrierter Schaltkreis hergestellt werden soll. Die Design-Tools ermöglichen dem Benutzer, den Betrieb des funktionalen Entwurfs unter Verwendung von Simulationen von digitalen Schaltkreisen zu simulieren, um den funktionalen Entwurf zu verifizieren und dann, unter Verwendung der vorab festgelegten Zellen-Layouts für die für den Entwurf gewählten Standardzellen, die Standardzellen gemeinsam unter Verwendung der Gate-Ebenen-Netzlistenschaltung, die anhand des funktionalen Entwurfs erhalten wurde, automatisch zu platzieren, um die Verbindungen zwischen den Standardzellen, die in dem Layout platziert wurden, zu führen und die Standardzellen und Routing-Verbindungen auf einem Halbleiterwafer auszulegen. Ein Schritt zur Extraktion einer Netzlistenschaltung erzeugt dann eine Layout-Netzlistenschaltung, die dem von den automatischen Tools erzeugten Layout entspricht.
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Wie unten ausführlicher beschrieben, wird ein Layout versus schematic-Vergleich zwischen der extrahierten Layout-Netzliste und der Schaltungsnetzliste, die anhand des funktionalen Entwurfs erhalten wird, durchgeführt. Dieser Vergleich wird durchgeführt, um zu verifizieren, dass die Automated-Place-and-Route-Tools das Layout für den funktionalen Entwurf richtig erzeugt haben.
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Die gewählten Standardzellen werden aus einer kommerziell verfügbaren Bibliothek ausgewählt, die auf eine besondere Halbleiterproduktionseinrichtung parametrisiert ist, die als eine Gießerei (Foundry) bezeichnet werden kann. Da die Standardzellenbibliothek parametrisiert ist, sollten die Siliziumbauelemente, die hergestellt werden, auf eine Art funktionieren, die einer Post-Layout-Simulation am nächsten kommt, die unter Verwendung einer Post-Layout-Netzlistenschaltung durchgeführt wird, die RC-Loading-and-parasitic-Device-Modelle einschließt. Auf diese Weise kann der Benutzer schnell einen neuen integrierten Schaltkreis erzeugen und sicher sein, dass das von dem Hersteller erhaltene Silizium in der erwarteten Form funktionieren wird. Software-Design-Tools für die Standardzellenmethodik sind von vielen Händlern käuflich erhältlich.
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1 stellt in einer vereinfachten Projektionsansicht eine Standardzelle 100 zur Verwendung mit den zahlreichen Ausführungsformen dar. Die Standardzelle 100 ist unter Verwendung von finFET-Transistoren realisiert. Bei finFET-Transistoren ist eine Finne aus Halbleitermaterial über einer Isolierschicht ausgebildet. Diese Halbleiterfinne kann die Source- und Drain-Regionen für einen Transistor enthalten. Die Finne kann Source- und Drain-dotierte Regionen auf jeder Seite einer Kanalregion aufweisen, oder in einem alternativen Ansatz kann die Finne gleichförmig dotiert sein. Die Finnen können unter Verwendung von Silicon on Insulator(SOI)-Technologie ausgebildet werden oder können aus einer Epitaxialschicht aus Halbleitermaterial, wie zum Beispiel Silizium, strukturiert werden. In 1 sind Finnen 107 parallel angeordnet und erstrecken sich über ein aktives Gebiet oder „OD“-Gebiet für die Standardzelle 100.
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Die Verwendung von Standardzellen zum Entwerfen von integrierten Schaltkreisen liefert ein Verfahren zur Reduzierung der zum Implementieren einer neuen Funktion in Silizium benötigten Entwurfszykluszeit durch Verwendung einer Bibliothek von bekannten funktionalen Grundstrukturblöcken, die zum Beispiel NAND-NAND-, NAND-NOR-, XOR-, AND-OR-Logikblöcke und andere funktionale Blöcke, wie zum Beispiel Addierer, Multiplexer, Demultiplexer, Flip-Flops, Registerdateien, Eingabe- und Ausgabepuffer und dergleichen einschließen, ohne aber darauf beschränkt zu sein. Registerdateien, Stapel und andere Datenspeicherblöcke können auch Teil der Bibliothek aus Standardzellen sein. Durch Verwendung einer Bibliothek von Blöcken, die bereits ein verifiziertes Layout haben, das auf der Transistorebene definiert ist, ist die Notwendigkeit, den Layout-Entwurf für jede neue funktionale Definition für einen integrierten Schaltkreis, der hergestellt werden soll, durchzuführen, nicht mehr gegeben.
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Ferner kann durch Definieren der Standardzellenbibliothek unter Verwendung von physikalischen Zellenstrukturen mit einem vorher festgelegten gleichförmigen Layout-Abstand (Pitch) eine dichte Packung der Zellen erhalten werden, so dass eine sehr dichte Platzierung der Transistoren erzielt wird. Automatic-Placement-and-Routing-Tools können mit der Standardzellenbibliothek und den korrespondierenden vordefinierten Layouts der Standardzellen zum weiteren Verkürzen der zur Herstellung eines integrierten Schaltkreises, der eine benutzerdefinierte Funktion ausführt, verwendet werden. Die Standardzelle 100 ist ein illustratives Beispiel für eine unter Verwendung von finFET-Transistoren gebildete Standardzelle.
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Wie gezeigt ist, sind Gate-Leiter 109 parallel ausgebildet und schneiden die Finnen 107 in der Standardzelle 100. Die Gate-Leiter 109 können Polysilizium, wie zum Beispiel dotiertes Polysiliziummaterial, das zum Beispiel über den Finnen ausgebildet ist, sein. An den Schnittpunkten zwischen einem Gate-Leiter 109 und den Halbleiterfinnen 107 kann ein finFET-MOS-Transistor durch ein dünnes Gate-Dielektrikum, wie zum Beispiel ein Oxid, Nitrid oder Low-k-Dielektrikummaterial, das zwischen dem Gate-Polysilizium und der Finne ausgebildet ist, gebildet sein. Wenn die finFET-MOS-Transistoren mit den herkömmlichen planaren MOS-Transistoren verglichen werden, weisen finFET-Transistoren eine größere Gate-Breite pro Siliziumflächeneinheit auf, weil, anders als die bisher verwendeten planaren Transistoren, die finFET-Transistoren eine Gate-Region aufweisen, die die beiden vertikalen Seiten der Halbleiterfinne sowie den horizontalen oberen Abschnitt, der die Gate-Breite erheblich vergrößert, ohne aber die Oberfläche des für das Bauelement benötigten integrierten Schaltkreises zu erhöhen, unter Nutzung der dreidimensionalen Finnenstruktur enthält. FinFET-Bauelemente neigen auch dazu, eine höhere Leistung in Bezug auf Leckstrom und geringere Empfindlichkeit für Short-Channel-Effekte aufzuweisen. Da die Bauelementgrößen mit Halbleiterprozessen mit höherer Leistung weiter reduziert werden, nimmt die Verwendung von finFET-Bauelementen zu.
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Polysiliziumstrukturen 103 werden am Rand der Standardzelle 100 gebildet. Diese Polysilicon on OD Edge(„PODE“)-Strukturen werden verwendet, um die Enden der Halbleiterfinnen während der Bearbeitung bzw. Verarbeitung zu schützen. Das heißt, dass die PODE-Polysiliziumstrukturen 103 nicht als Gates für MOS-Bauelemente elektrisch verbunden sind, sondern „Dummy“-Strukturen sind, die in dem Schaltkreis keine Funktion aufweisen. Die PODE-Strukturen bedecken die Enden der Finnen 107 in den Zellen und schützen diese, wodurch eine zusätzliche Funktionssicherheit während der Be- bzw. Verarbeitung bereitgestellt wird.
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2 stellt die Standardzelle 100 von 1 in Draufsicht dar. In 2 stellt die vereinfachte Draufsicht das aktive oder OD-Gebiet 113 für die Zelle 100 und die Polysiliziumstrukturen dar, die Gates 109 und die PODE-Strukturen 103 einschließen.
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3 stellt einen Teil der in 1 gezeigten Standardzelle 11 im Querschnitt dar. In 3 verläuft der Querschnitt entlang einer der in 1 gezeigten Halbleiterfinnen 107. Die Polysilizium-Gates 109 sind so gezeigt, dass sie die Finne 107 schneiden; MOS-Transistoren können an den Schnittpunkten der Finnen und der Gates ausgebildet sein bzw. werden. Ein Gate-Dielektrikummaterial, wie zum Beispiel Siliziumdioxid, ist über den Finnen ausgebildet und liegt unter den Gates 109, aber ist der Einfachheit halber nicht gezeigt. PODE-Strukturen 103 sind so gezeigt, dass sie sich an dem Rand der Standardzelle 100 befinden, und schützen die Enden der Halbleiterfinne 107. Das Gebiet 111 stellt die Beziehung der PODE 103 und der Finne 107 dar.
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Bei einem konventionellen Entwurfsablauf für eine Standardzelle im Stand der Technik werden Dummy-Polysiliziumstrukturen, wie die PODE-Struktur 103, manchmal einfach als unverbundene Leitung modelliert. Die mit diesem bisherigen Ansatz verwendeten Simulationen sind jedoch nicht genau, weil, wenn Polysiliziumstrukturen über einem Teil eines aktiven Gebiets ausgebildet werden, dies ein aktives Bauelement in dem hergestellten Silizium bildet und dieses Bauelement zu parasitärer Kapazität und parasitärem Widerstand beiträgt und für Leckstrom sorgen kann. Die Verwendung eines „Draht“-Modells für die PODE-Strukturen führt zu Pre-Layout- und Post-Layout-Simulationen, die nicht genau sind.
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Das heißt, da die Modelle das physikalische Bauelement nicht widerspiegeln, sagen die Simulationen die Leistung des Siliziumbauelements, das anhand des Gate-Ebenen-Entwurfs letztendlich hergestellt wird, auch nicht genau vorher.
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4A, 4B und 4C stellen die Beziehungen zwischen Standardzellen-Layouts, beispielsweise der Pre-Layout-Simulationsschaltung und der Post-Layout-Simulationsschaltung, ohne darauf beschränkt zu sein, von zwei Standardzellen 120 und 140 dar, die PODE-Strukturen enthalten. Diese Standardzellen sind Beispiele für Zellen, die mit den zahlreichen Ausführungsformen verwendet werden können.
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In 4A wird die Standardzelle 120, die einen MOS-Transistor mit einer ersten Größe sein kann, mit einem Gate 129 gezeigt, das über einem OD- oder aktiven Gebiet 133 liegt. PODE-Strukturen 123 sind an den Rändern der Zelle 120 gezeigt. In ähnlicher Weise wird die Standardzelle 140 gezeigt, die zum Beispiel ein kleiner dimensionierter MOS-Transistor sein kann. Ein Gate 149 wird so gezeigt, dass es über einem OD- oder aktiven Gebiet 153 mit den PODE-Strukturen 143 an dem Rand der Zelle 140 liegt. Es ist zu beachten, dass für ein finFET-Bauelement das aktive Gebiet als die „Finne“ betrachtet werden kann, aber herkömmlicherweise das aktive Gebiet ein definiertes Oxid oder ein OD-Gebiet bedeutet, wo Bauelemente in der Standardzelle ausgebildet werden können. Diese Terminologie wird hierin verwendet; der Begriff „aktives Gebiet“ ist das OD-Gebiet für die Standardzelle. Eine Standardzelle kann mehr als ein OD-Gebiet aufweisen.
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4B stellt eine Pre-Layout-Simulationsschaltung für die Standardzellen 120 und 140 dar. Im Wesentlichen liefert in diesem vereinfachten Beispiel jede der Standardzellen 120 und 140 einen einzelnen MOS-Transistor. In 4B wird ein Transistormodell M120 für die Standardzelle 120 und M140 für die Standardzelle 140 gezeigt. Diese „Netzliste 1“-Modelle können verwendet werden, um zum Beispiel eine Funktionssimulation des Bauelements durchzuführen. Keine parasitäre Information oder Layout-bezogenen Parameter werden bei der Pre-Layout-Simulation verwendet.
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Die 5A, 5B und 5C stellen die Standardzellen 120 und 140 dar, die in den 4A, 4B und 4C gezeigt sind, nachdem ein Abutment-Placement-Prozess durchgeführt worden ist. Da die PODE-Strukturen an zwei benachbarten Standardzellen, wie zum Beispiel 120 und 140 in den 4A, 4B und 4C, gemeinsam genutzt werden können, sind die Place-and-Route-Tools entworfen, um diese benachbarten Zellen durch Ausbildung einer einzigen PODE-Struktur an der gemeinsamen Grenze der beiden Zellen aneinander zu legen. Dieser Zellen-Abutment-Prozess erhöht die Packungsdichte der Standardzellen auf dem integrierten Schaltkreis durch Entfernen von redundanten Strukturen und gemeinsame Nutzung der Rand-Polysiliziumstrukturen zwischen den beiden Zellen.
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Wie in 5A gezeigt ist, grenzen die Standardzellen 120 und 140 nun aneinander und ist eine gemeinsame PODE-Struktur 150 an der gemeinsamen Zellengrenze gezeigt. In 5B sind die Pre-Layout-Simulationsmodellschaltungen für jede Zelle 120 und 140 gezeigt, wobei jede einen einzelnen MOS-Transistor M120 und M140 liefert; und die Modelle in 5B enthalten nicht PODE-Strukturen.
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5C stellt eine Post-Layout-Simulationsschaltung dar, die aus dem Layout von 5A extrahiert werden kann, enthaltend die kapazitive Belastung der POD-Strukturen, wie zum Beispiel 123, 133, 143 von 4A. Wie in 5C gezeigt ist, bildet die gemeinsame Abutment-POD-Struktur 150 das, was in der schematischen Ansicht als ein weiteres MOS-Bauelement M150 erscheint. Das Polysilizium 150 bildet ein Gate, das über einem aktiven Gebiet liegt und eine Source auf einer Seite und einen Drain auf der gegenüberliegenden Seite und einen Masseanschluss aufweist, so dass es in dem schematischen Sinne genau wie die Transistoren M120 und M140 ist. Tatsächlich ist jedoch die PODE 150 eine Dummy-Struktur und sollte das Gate aus Polysilizium 150 an das Substrat gebunden sein, um Signalkonflikte in dem Entwurfsverifikationsprozess zu vermeiden, so dass kein funktionaler Transistor tatsächlich gebildet werden wird.
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Bei einem herkömmlichen Entwurfsablauf für eine Standardzelle wird ein Layout-Versus-Schematic(LVS)-Vergleichsschritt zwischen einer Funktionsschaltung, die anhand einer Verilog- oder HDL-Netzlisten-Schaltung des herzustellenden Entwurfs festgelegt ist, durchgeführt und mit einer zweiten Schaltung verglichen, das aus dem Entwurfs-Layout extrahiert ist, das durch die Automated-Place-and-Route-Tools erzeugt ist. Dieser Vergleich wird als der „LVS- oder Layout-Versus-Schematic-Vergleich bezeichnet. Der Zweck des LVS besteht darin, sicherzustellen, dass die Funktionsentwurfsnetzliste, die von einem Benutzer erzeugt wurde, um die bestimmte Schaltkreisfunktion zu definieren, die von dem integrierten Schaltkreis durchgeführt werden soll, der hergestellt werden soll, dieselbe wie die Layout-Netzliste ist, die aus dem Layout extrahiert ist, das durch die Automated-Place-and-Route-Software-Tools erzeugt ist. Auf diese Weise ist bekannt, dass das bei der Herstellung des integrierten Schaltkreises verwendete Layout der entworfenen Netzliste entspricht. Das heißt, wenn die beiden Netzlisten übereinstimmen, dann ist das Layout als korrekt verifiziert.
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Wenn jedoch die Pre-Layout-Modelle in der Entwurfsnetzliste die PODE-Strukturen nicht enthalten, wird der LVS-Vergleich nicht passen, weil die Post-Layout-Netzliste dann Elemente (die PODE-Strukturen) enthalten wird, die sich nicht in der Pre-Layout-Netzlistenschaltung finden. Dies ist durch Vergleich der obigen 4A und 4C und obigen 5B und 5C ersichtlich. Zur Verwendung der PODE-Strukturen der Ausführungsformen bei einer Standardzellenmethode wird ein neues Verfahren benötigt, um sicherzustellen, dass das LVS-Tool (Werkzeug) eine Überstimmung zwischen der gewünschten Gate-Ebenen-Netzliste und dem Layout aufweisen wird. Es sind einige Modifikationen zur korrekten Durchführung von Layout-Versus-Verification oder LVS notwendig, enthaltend die PODE-Strukturen der finFET-Standardzellen.
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6A und 6B stellen eine Standardzelle von einer der Ausführungsformen dar. In 6A wird wieder eine Draufsicht von einer Standardzelle 220 mit einer Gate-Struktur 229 gezeigt, die ein aktives Gebiet oder OD-Gebiet 233 schneidet und überlagert. Transistoren können dort ausgebildet werden, wo das Gate 229 über einem aktiven Gebiet liegt, und bei zahlreichen Ausführungsformen kann eine Standardzelle, wie zum Beispiel 220, mehrere aktive Gebiete enthalten, obwohl in diesem vereinfachten Beispiel nur ein aktives Gebiet 233 dargestellt ist. Die Finnen in einer finFET-Standardzelle, wie sie zum Beispiel in 1 gezeigt ist, stellen diese aktiven Gebiete bereit. In einem Beispiel kann eine CMOS-Standardzelle eine Finne zur Bildung eines NMOS-finFET-Transistors und eine zweite Finne zum Bereitstellen eines PMOS-finFET-Transistors enthalten, wobei auf diese Weise eine einzige Zelle die für einen CMOS-Inverter, der ein häufig verwendetes Element bei Standardzellenentwürfen ist, notwendigen beiden Transistoren bereitstellen kann.
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6A enthält auch einen Abschnitt 231, der eine Identifizierungsschicht (recognition layer) ist. Der Zweck dieser Struktur besteht darin, die Netzliste zu modifizieren, die in der „Netzliste 1“ oder der Pre-Layout-Schaltungsnetzliste, die zum Modellieren der Zelle verwendet wird, erhalten wird. Bei zahlreichen Ausführungsformen wird die hinzugefügte Identifizierungsschicht in der Nähe der PODE-Strukturen (wie zum Beispiel Identifizierungsschicht 231 nahe der PODE-Struktur 225 in 6A) bewirken, dass die Design-Tools (Entwurfswerkzeuge) ein Drei-Anschluss-Bauelement extrahieren, das die kapazitive Belastung repräsentiert, die die PODE-Struktur 225 zum Entwurf beiträgt. Wenn dieses Bauelement, wie in 6B als P225 gezeigt, in der Pre-Layout-Schaltungsnetzliste eingeschlossen ist und nachfolgend die Layout-extrahierte Schaltung mit der Pre-Layout-Schaltung in einem LVS-Tool verglichen wird, werden die beiden Netzlistenschaltungen die PODE-Struktur P225 aufweisen. Somit wird es eine LVS-Übereinstimmung geben. Durch Verwendung der Ausführungsformen können die PODE-Strukturen benutzt werden und werden die existierenden Design-Tools, wie zum Beispiel existierende LVS-Tools, korrekt operieren, ohne dass irgendwelche Modifikationen notwendig sind.
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Die 7A und 7B stellen eine Draufsicht und eine schematische Ansicht der funktionalen Netzlistenschaltung für zwei der Standardzellen einer Ausführungsform dar, bei der die Zellen aneinander grenzen. In 7A sind die Zellen 220 und 240 dargestellt und eine übliche PODE-Polysilizium-Gate-Struktur 250 ist dort gezeigt, wo die Zellen aneinander grenzen. Wie oben beschrieben, sind die PODE-Strukturen Dummy-Strukturen und wird das Gate G1 an nichts elektrisch angeschlossen. Die Struktur erscheint jedoch als zwei miteinander gekoppelte FET-Bauelemente, wie in 7B gezeigt, wobei diese Bauelemente MOS-Transistoren mit einer gemeinsamen Gate-Verbindung G1 und einer gemeinsamen Masseverbindung B sind und jeweils eine Source-Region S1 bzw. S2 aufweisen. Die Schaltungselemente sind dann zwei Drei-Anschluss-Bauelemente, die gemeinsam mit einer gemeinsamen Gate- und gemeinsamen Masseverbindung gekoppelt sind.
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Unter Bezugnahme auf 7A wird durch Einschluss einer Identifizierungsschicht 251 und 253 auf jeder Seite der PODE-Struktur 250 in die Standardzellendefinition die Schaltung, die extrahiert wird, wenn die Zellen verwendet werden, die beiden Drei-Anschluss-Bauelemente in Struktur P250 korrekt zeigen. Durch Hinzufügen der Identifizierungsstrukturen 251 und 253 zu den Standardzellen wird der Layout-Versus-Schematic-Vergleich korrekt erfolgen, weil die Layout-Schaltung, die extrahiert wird, auch dieselbe P250-Struktur mit zwei MOS-Bauelementen aufweisen wird. Da die Standardzellen der Ausführungsform die PODE-Strukturen in sowohl der Pre-Layout- als auch Post-Layout-Netzlistenschaltung enthalten, wird ferner das LVS-Tool ohne Modifikation des existierenden Software-Tools bei Verwendung der Ausführungsformen korrekt arbeiten.
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Eine weitere Charakteristik der zahlreichen Ausführungsformen ist in der 7C dargestellt. Wie in der 7A gezeigt, wird eine gemeinsame PODE-Struktur 250, wenn die beiden Standardzellen 220 und 240 in einer aneinander grenzenden Anordnung platziert werden, an der Berührungskante, wo die Zellrandpolysiliziumstrukturen vereint werden, ausgebildet und, wie oben erläutert, wird eine Struktur P250 in der Pre-Layout-Netzlistenschaltung, wie in 7B gezeigt, extrahiert. In dem aktuellen integrierten Schaltkreis wird Strom zwischen den Source-Anschlüssen S1 und S2, in 7B als iL gezeigt, fließen. Damit die bei den Design-Tools verwendeten Simulationen korrekt arbeiten, sollte dieser Strom in den Layout-Parametric-Extraction(LPE)-Daten, die mit der Post-Layout-Simulationsnetzliste verwendet werden, modelliert werden. Die Post-Simulationsnetzliste mit den Layout-Parameterdaten wird für eine genaue Modellierung der Belastung, des Zeitablaufs, der Anstiegs- und Abfallzeit und Verzögerung verwendet. Diese Post-Layout-Simulationsnetzliste kann zum Beispiel mit einem SPICE-Programm verwendet werden, um zu bestätigen, dass der fertiggestellte integrierte Schaltkreis im Rahmen der gewünschten elektrischen Spezifikationen operieren wird.
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Bei einem herkömmlichen Entwurfsregelhandbuch (Design Rule Manual (DRM)) sind jedoch die Entwurfsregeln so geschrieben, dass es nicht erlaubt ist, den Gate-Anschluss eines Dummy-MOS-Bauelements unverbunden zu lassen, weil dies Signalkonflikte verursachen würde, wenn S1 und S2 unterschiedliche Spannung aufweisen. Dementsprechend wird das Gate des Bauelements P250 ausgeschaltet (mit Masse verbunden). Das PODE-Bauelement P250 wird dann einen linearen I-V-Leckstrom aufweisen. Bei den Ausführungsformen wird diese lineare I-V-Charakteristik vorteilhafterweise unter Verwendung eines Widerstands modelliert. Dementsprechend kann bei den zahlreichen Ausführungsformen ein parasitärer Widerstand verwendet werden, um das Verhalten des Bauelements P250 in der LPE-Netzliste zu modellieren.
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Dieses Merkmal bzw. diese Struktur wird in 7C gezeigt. Durch Hinzufügen des parasitären Widerstands Rp zur PODE-Struktur P250 in der extrahierten LPE-Netzliste für das Layout wird eine korrekte Abschätzung der RC-Belastung und der durch die PODE-Struktur 250 beigetragenen Verzögerung dann zur Verwendung bei den Post-Layout-Simulationstools bereitgestellt. Jedoch vergleicht vorteilhafterweise bei der Verwendung der Ausführungsformen das Layout-Versus-Schematic- oder LVS-Tool keine parasitären Widerstände mit der von der Gate-Ebene-Netzliste erhaltenen Pre-Layout-Schaltungsnetzliste, weil die parasitären Bauelemente auf der Funktionsebene nicht vorhanden sind. Dementsprechend wird das LVS-Tool die Drei-Anschluss-Bauelemente, die in beiden Netzlisten vorhanden sind, vergleichen und wird die LVS-Software den Entwurf und das Layout in dem Vergleichsschritt verifizieren, ohne dass irgendeine Modifikation der vorhandenen LVS-Software erforderlich ist. Auf diese Weise wird Leckstrom für die P250-Struktur der 7A-C modelliert, ohne dass die kommerziellen Design-Tool-SoftwareProgramme modifiziert werden müssen.
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Die Verwendung der Ausführungsformen liefert vorteilhafterweise einen korrekten LVS-Vergleich für Standardzellen unter Verwendung der Polysilicon-on-OD-Edge(PODE)-Dummy-Strukturen. Durch Hinzufügen der Identifizierungsschichten zu den Standardzellendefinitionen werden ferner Pre-Layout-Simulationsnetzlisten die Belastung und Verzögerungen auf den Netzen genauer widerspiegeln und sind Timing-Simulationen mit erhöhter Genauigkeit dann möglich. Modellieren der PODE-Dummy-Strukturen an den aneinander grenzenden Kanten als ein 3T + R-Bauelement verbessert weiter die Post-Layout-Simulationsnetzliste, da der parasitäre Widerstand die lineare I-V-Kurve für dem Leckstrom, der an den PODE-Strukturen fließen wird, die dort ausgebildet sind, wo zwei Zellen aneinander grenzen, recht nahekommt.
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Es ist zu beachten, dass durch Bereitstellen der Identifizierungsschichten an den Grenzen des aktiven Gebiets und der Dummy-Polysilizium-Regionen bei der Ausführungsform der Standardzellen der Aneinandergrenzprozess das Schaltungsmodell für die Standardzelle nicht ändert. Das heißt, dass unabhängig davon, welche Standardzelle an die erste Standardzelle, wie zum Beispiel 220 oben, angrenzt, die verwendeten PODE-Strukturen gegenüber denjenigen, die für die Zelle alleine verwendet werden würden, nicht verändert werden. Somit verursacht der LVS-Prozess in den Design-Tools unter Verwendung der Ausführungsformen keinen großen Berechnungs-Overhead, wenn die aneinander grenzenden Zellen von den Layout-Tools erzeugt werden, weil die Drei-Anschluss-Bauelemente, die in den extrahierten Netzlisten verwendet werden, durch das Aneinandergrenzen bzw. Anlagern der Standardzellen nicht verändert werden; die Drei-Anschluss-Bauelemente sind einfach miteinander gekoppelt, wie es oben gezeigt ist. Die Verwendung der Ausführungsformen liefert somit vorteilhafterweise die Standardzellen in einer Weise, dass die Rechenzeit für die Design-Tools nicht wesentlich gegenüber dem Stand der Technik erhöht wird. Das Hinzufügen einer Identifizierungsschicht in der Standardzelle an der Grenze zwischen den aktiven Gebieten und der PODE-Struktur ermöglicht, dass die Layout-Netzlisten hierarchisch extrahiert werden, und die für den LVS-Vergleich benötigte Laufzeit wird nicht negativ beeinflusst.
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8 stellt in einem vereinfachten Ablaufdiagramm ein Verfahren zur Verwendung mit zahlreichen Ausführungsformen bei einer neuartigen Standardzellenentwurfsmethodik zur Implementierung eines gewünschten Schaltkreises, der als eine Netzliste beschrieben ist, dar. Es wird eine Gate-Ebenen-Netzliste bereitgestellt, die den zu implementierenden Schaltkreis unter Verwendung der Standardzellenlösung definiert. Dies wird als Eingabe für das Verfahren in dem Ablaufdiagramm verwendet und dies ist Schritt 801. Bei den Schritten 815 und 817 wird diese Gate-Ebenen-Netzliste in eine Schaltungsform transformiert. Bei einem Beispiel kann die Originalnetzliste in einer Register-Transfer-Sprache (Register-Transfer-Language) oder einer anderen Simulationssprache für den Entwurf von Schaltkreisen, wie zum Beispiel, Verilog, bereitgestellt werden. Ein Transformationsprogramm transformiert dann die Verilog in eine Schaltungsform. Bei Schritt 817 wird die Schaltung in eine Pre-Layout-Simulationsnetzliste transformiert. Bei Schritt 817 werden die Polysilicon-On-OD-Edge-(PODE)-Dummy-Strukturen unter Verwendung der Standardzellen der Ausführungsformen in der Netzliste als 3-Anschluss-oder-3-T-Bauelemente gezeigt, die MOS-Bauelemente sind, wobei jedoch die Gate-Anschlüsse nicht verbunden sind, da die PODE-Strukturen Dummy-Strukturen sind.
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In Schritt 803 erzeugt ein Automated-Placement-Tool ein Transistor-Ebenen-Design unter Verwendung der Gate-Ebenen-Netzliste und Platzieren von Standardzellen aus einer Standardzellenbibliothek zur Ausbildung der zahlreichen Logik- und Funktionsblöcke aus der Gate-Ebenen-Netzliste. Dieses Automated-Placement-Tool kann ein vorhandenes kommerzielles Software-Tool sein, wie es zum Beispiel von Cadence oder Synopsys bereitgestellt wird.
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Während oben beschriebener Platzierung, wenn die Standardzellen aneinandergrenzend angeordnet werden, wird eine gemeinsame PODE-Struktur mit einem aktiven Gebiet auf jeder Seite ausgebildet, wie zum Beispiel in 7A gezeigt ist.
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Bei Schritt 805 bestimmt dann ein Automated-Routing-Tool die notwendigen Verbindungen zwischen den Bauelementen in den Standardzellen, wie zum Beispiel MOS-Transistoren, um die Gate-Ebenen-Netzliste zu implementieren. Mehrere Transistoren sind miteinander gekoppelt, um Addierer, Multiplexer, Register und dergleichen in dem Routing-Schritt zu bilden.
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Wenn das Routing festgelegt ist, werden Automated-Layout-Tools in Schritt 807 verwendet, um die Standardzellen und die Verbindungen von dem Router auf einem Halbleiterbauelement unter Verwendung der Prozessregeln und der Entwurfsregeln, die bereitgestellt sind, abzubilden. All diese Software-Tools sind kommerziell erhältlich und können gekauft werden. Standardzellenbibliotheken, die für bestimmte Halbleiterwaferproduktionseinrichtungen, zum Beispiel Taiwan Semiconductor Manufacturing Company(TSMC) parametrisiert sind, sind auch erhältlich.
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Bei Schritt 809 wird das Layout als korrekt verifiziert. Dies wird durch Extrahieren einer Layout-Schaltung aus dem in Schritt 807 bereitgestellten Layout und danach Durchführen des Layout-Versus-Schematic(LVS)-Vergleichs durchgeführt, der jedes Element in der Layout-Schaltung mit der in Schritt 817 erhaltenen Pre-Layout-Schaltung vergleicht.
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Wenn die Design-Tools auf der Gate-Ebenen-Netzliste korrekt funktioniert haben, sollten die beiden Schaltungen übereinstimmen. Die anhand des Layouts der Standardzellen unter Verwendung der Ausführungsform erhaltene Schaltung enthält die zum Beispiel in 7A gezeigten Identifizierungsschichten, und bei jeder Polysilicon on OD-Edge-Struktur wird die aus dem Layout extrahierte Schaltung ein 3-Anschluss-Bauelement, wie zum Beispiel P123 in 5C, enthalten. Wenn zwei Standardzellen aneinandergrenzen, wird die Layout-Schaltung zwei der Drei-Anschluss-Bauelemente enthalten, die wie das Bauelement P250 zum Beispiel in 7C, miteinander gekoppelt sind. Der Vergleich in dem LVS besteht dann im Vergleich derselben Elemente für sowohl die Pre-Layout-Schaltungsnetzliste als auch die Post-Layout-Schaltungsnetzliste, überall dort, wo die PODE-Strukturen in den Standardzellen der Ausführungsformen vorhanden sind.
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Bei Schritt 809 wird auch die Layout-Parametric extraction (LPE) durchgeführt. Diese Extraktion liefert RC-Belastungsinformation und enthält parasitäre Bauelemente, die in beiden LVS-Vergleich nicht verwendet werden. Die LPE-Daten werden dann zur Layout-Schaltung hinzugefügt, um eine Post-Layout-Simulationsnetzliste zu bilden, die Informationen enthält, die zum Simulieren von Verzögerungen, Belastung, Zeitablauf, Anstieg- und Abfallzeiten, Strom-Hogging, Strom-Hotspots und anderen elektrischen Charakteristiken benötigt werden, um eine richtige elektrische Leistung des unter Verwendung der Standardzellen implementierten Schaltkreis-Layouts zu bestätigen.
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In Schritt 811 kann die Post-Layout-Simulation durchgeführt werden. Die Post-Layout-Simulationsnetzliste enthält die LPE-Daten für die parasitären Widerstände, wie zum Beispiel Rp, von den aneinandergrenzenden PODE-Strukturen, die sich dort bilden, wo zwei der Standardzellen aneinandergrenzen, wie in 7A.
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In Schritt 813 wird eine Design-Leistungsüberprüfung durchgeführt. Wenn die Simulation zeigt, dass das Design bzw. der Entwurf die gewünschte elektrische Leistung erfüllt, dann fährt das Verfahren mit der Verwendung der Post-Simulationsnetzliste in Schritt 821 fort und kann ein Photomask generation-Band (PG Tape) für das Design bzw. den Entwurf in Schritt 823 ausgegeben werden. Wenn der Entwurf nicht die gewünschten Spezifikationen erfüllt, wird eine Iteration durchgeführt und muss die Gate-Ebenen-Netzliste auf eine Art modifiziert werden, dass sie den Gebieten des Entwurfs, die nicht die Spezifikation erfüllen, Rechnung trägt.
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Wenn die PG-Datei (herkömmlicherweise wurde diese Datei „PG-Tape“ genannt, aber die Dateien können in irgendeiner Anzahl von Formaten von dauerhaften berührbaren Medien zur Verwendung durch eine Photomaskengenerierungseinrichtung, enthaltend Band, aber eher nicht-flüchtige Speicherformen oder web-basierte Speicherserver) in Schritt 823 ausgegeben wird, können Photomasken zur Verwendung bei der Herstellung des Entwurfs als ein integrierter Schaltkreis unter Verwendung von Halbleiterwaferverarbeitung hergestellt werden.
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Die folgenden beispielhaften Netzlistendateien werden beigebracht, um die Verwendung der Ausführungsformen in einem einfachen Beispiel, wie zum Beispiel in 7A gezeigt, darzustellen, wo zwei Standardzellen unter Verwendung der PODE-Strukturen aneinander grenzen. In den Netzlistendateien liefert die erste Zelle ein MOS-Bauelement M0 und liefert die zweite Zelle ein weiteres MOS-Bauelement M1 und gibt es PODE-Strukturen an jedem Ende und eine angrenzende PODE-Struktur an der gemeinsamen Grenze, wie zum Beispiel in 7A gezeigt.
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Die Pre-Layout-Simulationsnetzlistenschaltung, die eine Funktionssimulationsnetzliste ohne parasitäre und Layout-Effekte ist, wird als Tabelle 1 bereitgestellt:
TABELLE 1
| Beispielsschaltung (LVS) |
| .subckt nch_mac_rnpode G1 G2 G3 G4 G5 S1 S2 S3 B |
| M0 S1 G2 G1 B nch_mac |
| M1 S3 G4 S2 B nch_mac |
| X2 G1 G1 B npode_mac | <-- 3T-PODE-Bauelement |
| X3 S1 G3 B npode_mac | <-- 3T-PODE-Bauelement |
| X4 S2 G3 B npode_mac | <-- 3T-PODE-Bauelement |
| X5 S3 G5 B npode_mac | <-- 3T-PODE-Bauelement |
| .ends | |
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Die korrespondierende Post-Layout-Schaltung, die die LPE-Layout-Parameter und die parasitären Widerstände, einschließlich der in den Ausführungsformen verwendeten 3T-Bauelemente, enthält, wird in Tabelle 2 bereitgestellt:
TABELLE 2
| Beispielnetzliste (LPE) | |
| .subckt nch_mac_rnpode G1 G2 G3 G4 G5 S1 S2 S3 B |
| XM0 S1 G2 G1 B nch_mac | |
| XM1 S3 G4 S2 B nch_mac | |
| X2 G1 G1 B npode_mac | <-- 3T-PODE-Bauelement |
| X3 S1 G3 B npode_mac | <-- 3T-PODE-Bauelement |
| X4 S2 G3 B npode_mac | <-- 3T-PODE-Bauelement |
| X5 S3 G5 B npode_mac | <-- 3T-PODE-Bauelement |
| X6_noxref S1 S2 rnpode | <-- Widerstand |
| .ends | |
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Wie anhand einer Untersuchung der beiden Netzlisten ersichtlich ist, enthalten die beiden Netzlisten jeweils die 3-Anschluss-Bauelemente, die die PODE-Strukturen in den Standardzellen modellieren, und jede Netzliste ist identisch - mit Ausnahme des Widerstands in der LPE-Post-Layout-Netzliste in Tabelle 2. Wie oben erörtert, berücksichtigt jedoch der Layout-Versus-Schematic(LVS)-Vergleich den Widerstand nicht und so wird der Vergleich der beiden Netzlisten, der Pre-Layout-Netzliste von Tabelle 1 und der Post-Layout-Netzliste von Tabelle 2 eine LVS-Übereinstimmung zeigen, die das korrekte Ergebnis ist.
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Als ein bei den zahlreichen Ausführungsformen erzielter zusätzlicher Vorteil enthält die Pre-Layout-Simulationsnetzliste die 3T-Bauelemente, die den PODE-Strukturen entsprechen, wodurch die Genauigkeit von irgendwelchen unter Verwendung der Netzliste erhaltenen Simulationsergebnisse erhöht wird. Außerdem enthält die Post-Layout-Simulationsnetzliste den parasitären Widerstand und somit wird der Leckstrom der PODE-Struktur zwischen den beiden Zellen, wie oben in 7 gezeigt, in der Post-Layout-Simulation korrekt modelliert, was die Genauigkeit von irgendwelchen für die Simulation erhaltenen Ergebnissen erhöht.
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Die Verwendung der Ausführungsformen liefert vorteilhafterweise eine Standardzelle mit Polysilicon on OD Edge (PODE)-Strukturen. Zum Beispiel werden in zahlreichen Ausführungsformen die PODE-Strukturen vorteilhafterweise mit finFET MOS-Bauelementen verwendet, und die zahlreichen Ausführungsformen sind mit IC-Standardzellen-Entwurfsabläufen unter Verwendung von kommerziell erhältlichen Automated-Design-Tools kompatibel. Die Hinzufügung der 3T-MOS-Bauelemente für die PODE-Strukturen in den Pre-Layout-Simulationsnetzlisten ermöglicht, dass die durch die PODE-Strukturen, die Dummy-Strukturen sind, beigesteuerte Kapazität bei den Pre-Layout-Simulationsergebnissen berücksichtigt wird, und es wird eine erhöhte Simulationsgenauigkeit erzielt. Die Verwendung eines parasitären Widerstands zum Modellieren des Leckstroms für die PODE-Struktur in aneinander grenzenden Standardzellen erhöht die Genauigkeit der Post-Layout-Simulation, während der Layout Versus Schematic-Vergleich nicht beeinflusst wird.
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In einer Ausführungsform wird ein Verfahren offenbart, das enthält: Definieren von Standardzellen, die wenigstens einen Transistor und an Zellrändern ausgebildete Polysilizium-Dummy-Strukturen enthalten; Bilden einer Pre-Layout-Schaltungsnetzliste anhand einer Eingabe-Gate-Ebenen-Netzliste unter Verwendung der Standardzellen, wobei die Pre-Layout-Schaltungsnetzliste ein Drei-Anschluss-Bauelement enthält, das jeder der Polysilizium-Dummy-Strukturen entspricht; Verwendung der Gate-Ebenen-Netzliste, Durchführen eines Automated-Place-and-Route-Prozesses zum Bilden einer Layout-Netzliste zur Herstellung eines integrierten Schaltkreises unter Verwendung der Standardzellen; Erzeugen eines Layouts für die Standardzellen und Erzeugen eines Layouts für Routing-Verbindungen zwischen den Standardzellen zum Bilden eines Layouts für den integrierten Schaltkreis, Verwendung der Layout-Netzliste; Extrahieren einer Post-Layout-Netzlistenschaltung aus dem Layout für den integrierten Schaltkreis, wobei die Post-Layout-Netzlisten-Schaltung ein Drei-Anschluss-Bauelement für jede Polysilizium-Dummy-Struktur in der Layout-Netzliste enthält; und Vergleichen der Pre-Layout-Netzliste mit der Post-Layout-Netzliste.
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In einer zusätzlichen Ausführungsform enthält das oben genannte Verfahren ferner während Automated-Place-and-Route, wo zwei der Standardzellen benachbart zueinander platziert werden, Ausbilden einer aneinandergrenzenden Polysilizium-Dummy-Struktur an einer gemeinsamen Grenze, die von den beiden benachbarten Standardzellen gemeinsam benutzt wird. In einer weiteren Ausführungsform enthalten die oben genannten Verfahren Hinzufügen eines Widerstands, der einen Leckstrom der aneinandergrenzenden Polysilizium-Dummy-Struktur modelliert, zur Post-Layout-Netzliste. In einer weiteren Ausführungsform enthalten die oben genannten Verfahren für jede aneinandergrenzende Polysilizium-Dummy-Struktur in dem Layout Bereitstellen eines Paares von Drei-Anschluss-Bauelementen in der Post-Layout-Netzlistenschaltung, die jeweils einen Gate-Anschluss aufweisen, der miteinander gekoppelt ist, und die jeweils einen Masse-Anschluss aufweisen, der miteinander gekoppelt ist. In einer weiteren Ausführungsform umfasst die Durchführung der oben genannten Verfahren, dass die Drei-Anschluss-Bauelemente jeweils ein MOS-Bauelement mit einem Source-, Gate- und Masse-Anschluss umfassen. In einer weiteren Ausführungsform umfasst die Durchführung der oben genannten Verfahren ferner Durchführen eines Layout-Parameterextraktionsprozesses auf der Layout-Netzliste, wobei parasitärer Widerstand und parasitäre Kapazität zur Post-Layout-Netzliste hinzugefügt wird. In einer weiteren Ausführungsform umfassen die oben genannten Verfahren ferner Durchführen einer Simulation der elektrischen Leistung des integrierten Schaltkreises unter Verwendung der Post-Layout-Netzliste.
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In einer weiteren Ausführungsform der oben genannten Verfahren umfassen die Standardzellen jeweils ferner mindestens ein finFET-Bauelement. In einer weiteren Ausführungsform der oben genannten Verfahren umfasst mindestens eine der Standardzellen ferner mindestens zwei finFET-Bauelemente.
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In einer weiteren Ausführungsform enthält ein Verfahren zur Herstellung eines integrierten Schaltkreises Definieren einer Bibliothek von Funktionen, die als Standardzellen enthaltend finFET-Bauelemente implementiert sind; in jeder Standardzelle Ausbilden von Polysilizium-Dummy-Strukturen an Zellrändern, die über mindestens einen Teil einer Finne der finFET-Bauelemente liegen; Definieren einer Netzlistenschaltung für jede Standardzelle, die ein Drei-Anschluss-MOS-Bauelement enthält, das jeder der Polysilizium-Dummy-Strukturen entspricht; Empfangen einer Gate-Ebenen-Netzliste, die eine gewünschte Funktion definiert, die als ein integrierter Schaltkreis unter Verwendung der Standardzellen implementiert werden soll; Bilden einer Pre-Layout-Schaltungsnetzliste unter Verwendung der Standardzellen, wobei die Pre-Layout-Schaltung ein Drei-Anschluss-MOS-Bauelement für jede der Polysilizium-Dummy-Strukturen in den Standardzellen enthält; Verwenden der Gate-Ebenen-Netzliste, Durchführen eines Automated-Placement-and-Route-Prozesses, um eine Layout-Netzliste zu erzeugen, die die benutzerdefinierte Funktion unter Verwendung der Standardzellen implementiert; Durchführen eines Layouts zum Implementieren der Layout-Netzliste auf einem integrierten Schaltkreis; Extrahieren einer Post-Layout-Schaltungsnetzliste aus dem Layout, wobei die Post-Layout-Schaltung ein Drei-Anschluss-MOS-Bauelement enthält, das jeder Polysilizium-Dummy-Struktur in dem Layout entspricht; Vergleichen der Pre-Layout-Schaltungsnetzliste mit der Post-Layout-Schaltungsnetzliste, um ein Vergleichsergebnis zu erhalten; und als Antwort auf die Vergleichsergebnisse Herstellen eines integrierten Schaltkreises durch Bilden einer Photomaskengenerationsausgabe von der Post-Layout-Schaltung.
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Bei einer weiteren Ausführungsform enthält das oben genannte Verfahren nach Erhalt der Vergleichsergebnisse Extrahieren von Layout-Parameterdaten (parametic data) aus dem Layout und Hinzufügen der Layout-Parameter zur Post-Layout-Netzliste; und unter Verwendung der Layout-Parameterdaten und der Post-Layout-Netzliste, Durchführen einer Simulation, um zu ermitteln, ob der Entwurf bzw. das Design des integrierten Schaltkreises vorab festgelegte elektrische Charakteristiken erfüllt.
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Bei einer weiteren Ausführungsform des Verfahrens enthalten die oben genannten Verfahren Ermitteln, dass das Design bzw. der Entwurf des integrierten Schaltkreises die vorab festgelegten elektrischen Charakteristiken nicht erfüllt; und Modifizieren der Gate-Ebenen-Netzliste.
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In einer weiteren Ausführungsform erfolgt, wenn die oben genannten Verfahren durchgeführt werden, während Automated-Placement-and-Route für jedes Paar von Standardzellen, die aneinandergrenzen, Ausbilden einer gemeinsam benutzten Polysilizium-Dummy-Struktur in dem Layout an einer gemeinsamen Grenze von zwei Standardzellen. Bei einer weiteren Ausführungsform enthält bei den oben genannten Verfahren für jede der gemeinsam genutzten Polysilizium-Dummy-Strukturen die extrahierte Post-Layout-Netzliste zwei Drei-Anschluss-MOS-Bauelemente, die jeweils einen Gate-Anschluss, einen Source-Anschluss und einen Masse-Anschluss aufweisen, und sind die Gate-Anschlüsse miteinander gekoppelt und sind die Masse-Anschlüsse miteinander gekoppelt. Bei einer weiteren Ausführungsform der oben genannten Verfahren enthält für jede der gemeinsam benutzten Polysilizium-Dummy-Strukturen die Post-Layout-Schaltungsnetzliste einen Widerstand, der einen Leckstrom modelliert, der der gemeinsam benutzten Polyzilizium-Dummy-Struktur entspricht. Bei einer weiteren Ausführungsform des Verfahrens wird während des Vergleichs der Pre-Layout-Schaltungsnetzliste mit der Post-Layout-Schaltungsnetzliste der Widerstand nicht verglichen.
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Bei einer weiteren Ausführungsform des Verfahrens enthält ein Ausbilden eines integrierten Schaltkreises: Empfangen einer Gate-Ebenen-Netzliste, die eine Funktion für den integrierten Schaltkreis definiert; Definieren einer Standardzellenbibliothek von zuvor festgelegten Blöcken, die unter Verwendung von finFET-Standardzellen gebildet sind, wobei jede der finFET-Standardzellen mindestens eine Halbleiterfinne, mindestens ein Polysilizium-Gate und Dummy-Polysilizium-Strukturen an einem oder mehreren Zellrändern umfasst, wobei die Dummy-Polysilizium-Strukturen über einem Teil der mindestens einen Halbleiterfinne liegen; aus der Gate-Ebenen-Netzliste Bilden einer Pre-Layout-Netzlistenschaltung unter Verwendung der Standardzellen, wobei die Pre-Layout-Netzlistenschaltung ein Drei-Anschluss-MOS-Bauelement mit einem Gate-Anschluss, einem Source-Anschluss und einem Masse-Anschluss für jede der Dummy-Polysilizium-Strukturen aufweist; unter Verwendung der Gate-Ebenen-Netzliste Durchführen von Automated-Placement-and-Routing der Standardzellen, um die Funktion für den integrierten Schaltkreis zu implementieren, und Bereitstellen einer Layout-Netzliste; Bilden eines Layouts zur Implementierung der Funktion auf dem integrierten Schaltkreis unter Verwendung der Standardzellen; Extrahieren einer Post-Layout-Schaltungsnetzliste aus dem Layout, wobei die Post-Layout-Schaltungsnetzliste ein Drei-Anschluss-MOS-Bauelement für jede Dummy-Polysilizium-Struktur in dem Layout enthält; und Verifizieren des Layouts durch Durchführen eines Layout-Versus-Schematic-Vergleichs, der die Pre-Layout-Schaltungsnetzliste mit der Post-Layout-Schaltungsnetzliste vergleicht. Bei einer weiteren Ausführungsform des Verfahrens erfolgt während des Automated-Placement-and-Routing für benachbarte Standardzellen Ausbilden einer aneinandergrenzenden Dummy-Polysilizium-Struktur an einer gemeinsamen Grenze von benachbarten der Standardzellen. Bei einer weiteren Ausführungsform des Verfahrens enthält die Post-Layout-Netzlistenschaltung für die aneinandergrenzenden Dummy-Polysilizium-Strukturen ein Paar von Drei-Anschluss-MOST-Bauelementen, die jeweils einen Gate-, einen Source- und einen Masse-Anschluss aufweisen, und sind die Gate-Anschlüsse miteinander gekoppelt und sind die Masse-Anschlüsse mit einander gekoppelt. Bei einer weiteren Ausführungsform der oben genannten Verfahren wird für jede der aneinandergrenzenden Dummy-Polysilizium-Struktur ein Widerstand in der Post-Layout-Schaltungsnetzliste bereitgestellt, wobei der Widerstand einen Leckstrom für die aneinandergrenzende Polysilizium-Struktur modelliert.
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Obwohl die beispielhaften Ausführungsformen im Detail beschrieben worden sind, versteht es sich, dass zahlreiche Änderungen, Ersetzungen und Modifikationen hierin vorgenommen werden können, ohne aus dem Geist und dem Schutzumfang der Anmeldung, wie durch die beigefügten Ansprüche definiert, zu gelangen. Diese Bauelemente, Schritte und Materialien können variiert werden, während sie im Schutzbereich der beigefügten Ansprüche bleiben.
