DE102021106202A1 - Systeme und verfahren für integriertes schaltungslayout - Google Patents

Systeme und verfahren für integriertes schaltungslayout Download PDF

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DE102021106202A1
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transistor
timing
cell
layout
cells
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DE102021106202.0A
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Kenan Yu
Qingwen Deng
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Es wird ein Verfahren zum Bereitstellen eines integrierten Schaltungsdesigns offenbart. Das Verfahren umfasst das Erhalten und Synthetisieren einer Verhaltensbeschreibung eines integrierten Schaltungsdesigns. Das Verfahren umfasst das Erzeugen basierend auf der synthetisierten Verhaltensbeschreibung eines Layouts durch Platzieren und Routen einer Mehrzahl von transistorbasierten Zellen. Das Verfahren umfasst das selektive Zugreifen auf eine Zellbibliothek, die eine Mehrzahl von nicht-transistorbasierten Zellen aufweist, wobei jede der Mehrzahl von nicht-transistorbasierten Zellen mit einem jeweiligen Verzögerungswert verknüpft ist. Das Verfahren umfasst das Aktualisieren des Layouts durch Einsetzen von einer oder mehreren der Mehrzahl von nicht-transistorbasierten Zellen.

Description

  • QUERVERWEIS AUF EINE VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/026,506 , eingereicht am 18. Mai 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Ein Aspekt des Gestaltens einer integrierten Schaltung beinhaltet das Bestimmen der Zeitsteuerungsleistung zum Charakterisieren der integrierten Schaltung. Allgemein sind die integrierten Schaltungsdesigns (z. B. integrierte Schaltungsdesigns mit sehr hohem Grad (VLSI Designs, Very Large Scale Integrated Circuit Designs) im Laufe der Zeit zu immer kleiner werdenden Strukturgrößen übergegangen. Mit diesem Übergang wird die Zeitsteuerungsverifizierung kritischer, um eine hohe elektrische Leistung mit komplexen integrierten Schaltungsdesigns zu erzielen. Ferner sind schnelle und genaue Zeitsteuerungsverifizierungstechniken ausschlaggebend zum Erfüllen der Markteinführungszeitfensteranforderungen bei aktuellen integrierten Schaltungsdesigns.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Blockdiagramm eines Verarbeitungssystems gemäß einigen Ausführungsformen.
    • 2 veranschaulicht ein Flussdiagramm, das von einer elektronischen Designautomatisierung verwendet wird, gemäß einigen Ausführungsformen.
    • 3 veranschaulicht ein Flussdiagramm eines Verfahrens, das von der elektronischen Designautomatisierung von 2 durchgeführt wird, um ein physisches Layout zu aktualisieren, gemäß einigen Ausführungsformen.
    • 4 veranschaulicht ein beispielhaftes integriertes Schaltungsdesign gemäß einigen Ausführungsformen.
    • 5, 6, 7 und 8 veranschaulichen verschiedene Beispiele von Designlayouts zum Herstellen einer RC-Verzögerungszelle, die von der elektronischen Designautomatisierung von 2 verwendet werden kann, gemäß einigen Ausführungsformen.
    • 9, 10-11, 12 und 13-14 veranschaulichen jeweils entsprechende Querschnittsansichten der RC-Verzögerungszellen von 5-8, nachdem diese Zellen mindestens teilweise hergestellt sind, gemäß einigen Ausführungsformen.
    • 15 veranschaulicht ein Flussdiagramm eines Verfahrens zum gleichzeitigen Herstellen von nicht-transistorbasierten Zellen und transistorbasierten Zellen gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Es werden nachfolgend spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann das Bilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Element in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unterhalb“, „unterer“, „oberhalb“, „oberer“ und dergleichen hierin für eine bequemere Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, verwendet werden. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder mit anderen Ausrichtungen) ausgerichtet sein und die räumlich bezogenen Deskriptoren, die hierin verwendet werden, können dementsprechend gleichermaßen interpretiert werden.
  • Allgemein basieren elektronische Designautomatisierungstools (EDA-Tools) auf der Definition einer integrierten Schaltung mit Verwendung eines Verarbeitungssystems als eine Netzliste von Schaltungselementen. Es wird eine Zellbibliothek bereitgestellt, die Charakteristiken von Zellen spezifiziert, die zur Verwendung bei einer physischen Implementierung unter Verwendung einer gegebenen Technologie der Schaltungselemente in der Netzliste verfügbar sind. Die Einträge in der Bibliothek können Layoutdaten, Leistungsdaten, wie etwa Verzögerungsmodelle und Leistungsmodelle, und sonstige Unterstützungsinformationen umfassen. Um die Netzliste zu implementieren (manchmal als Synthetisieren bezeichnet), werden Zellen aus der Zellbibliothek ausgewählt, in einen Layoutraum platziert, und werden Verbindungen unter den Zellen definiert. Die Auswahl von Zellen, die Platzierung von Zellen und das Definieren von Verbindungen zwischen den Zellen wird manchmal als Platzierung und Routing bezeichnet. Das Ergebnis einer Place-and-Route-Prozedur ist ein Layout, welches die physischen Formen und Standorte der jeweiligen Komponenten/Elemente jeder der Zellen und die Verbindungen der Zellen spezifiziert. Das Layout kann später bei einer integrierten Schaltung eingesetzt werden.
  • Nachdem das Layout erzeugt ist, wird typischerweise eine Zeitsteuerungsanalyse durchgeführt, um Zeitsteuerungsbeschränkungen der integrierten Schaltung zu analysieren und verifizieren. Bei der Zeitsteuerungsanalyse definieren die Zeitsteuerungsbeschränkungen, wie sich Signale von einem Abschnitt der integrierten Schaltung zu einem anderen ausbreiten. Zum Beispiel können die Zeitsteuerungsbeschränkungen Ausbreitungszeiten eines steigenden Signals (Flanke) und eines fallenden Signals (Flanke) von einer Sender-/Treiberschaltung zu einer Empfängerschaltung in der integrierten Schaltung definieren. Die Zeitsteuerungsanalyse kann die integrierte Schaltung (deren Design) in eine Anzahl von Zeitsteuerungspfaden (z. B. Datenpfade, Taktpfade, Taktsteuerungspfade, asynchrone Pfade usw.) unterteilen, die Signalausbreitungsverzögerung entlang von jedem Zeitsteuerungspfad berechnen und auf Verletzungen von Zeitsteuerungsbeschränkungen innerhalb der integrierten Schaltung und an der Eingangs-/Ausgangsschnittstelle überprüfen. Wenn sich zum Beispiel Signale nicht durch die integrierte Schaltung wie definiert ausbreiten, werden Zeitsteuerungsverletzungen identifiziert. Allgemein können die Zeitsteuerungsverletzungen in zwei Hauptkategorien gruppiert werden: Hold-Verletzungen und Setup-Verletzungen. Eine Hold-Verletzung kann auftreten, wenn sich ein Datensignal im Vergleich zu einer Taktgeschwindigkeit durch einen Zeitsteuerungspfad zu schnell ausbreitet. Eine Setup-Verletzung kann auftreten, wenn sich ein Datensignal im Vergleich zu einer Taktgeschwindigkeit durch einen Zeitsteuerungspfad zu langsam ausbreitet. Die Hold- und/oder Setup-Verletzungen behindern die Logik einer integrierten Schaltung und verhindern, dass die integrierte Schaltung die Arbeit ausführt, zu der sie bestimmt war.
  • Nach der Zeitsteuerungsanalyse ist es nicht ungewöhnlich, zu beobachten, dass einige der Zeitsteuerungspfade eine oder mehrere Hold-Verletzungen im Bereich von einigen wenigen Pikosekunden aufweisen. Um dieses Problem zu lösen, werden bei den vorhandenen Technologien ein oder mehrere Verzögerungspuffer, die als transistorbasierte Zellen implementiert sind, in die verletzenden Zeitsteuerungspfade eingesetzt, um die Hold-Verletzungen zu beheben (z. B. durch Anpassen der Verzögerungswerte entlang der Zeitsteuerungspfade). Dies kann jedoch andere Probleme, wie zum Beispiel eine oder mehrere Setup-Verletzungen, auslösen, welche typischerweise als innerhalb eines Fensters (oder einer Spanne) in dem Bereich von einigen wenigen Pikosekunden vorhanden definiert sind. Dies liegt daran, dass ein entsprechender Verzögerungswert der transistorbasierten Zellen typischerweise im Bereich von 30-50 Pikosekunden liegt. Diesbezüglich haben einige vorhandene Technologien vorgeschlagen, zusätzliche Verbindungsdrähte (manchmal als szenische Drähte bezeichnet) in den verletzenden Zeitsteuerungspfad hinzuzufügen, anstatt transistorbasierte Zellen zu verwenden, basierend auf den relativ geringen Verzögerungswerten, die von den szenischen Drähten beigesteuert werden. Wenngleich die Hold-Verletzungen behoben werden können, während keine Setup-Verletzungen ausgelöst werden, kann dieser Ansatz andere Probleme hervorrufen. Zum Beispiel verringern sich bei fortgeschrittenen Technologieknoten eine Breite des Verbindungsdrahts und ein Abstand zwischen benachbarten Verbindungsdrähten weiter. Das Einsetzen solcher szenischen Drähte erhöht deutlich die Komplexität des Gestaltens der integrierten Schaltung (z. B. durch Verkomplizieren der Designregelüberprüfung (DRC, Design Rule Check)). Ferner können die neu hinzugefügten Drähte neue Zeitsteuerungsverletzungen und/oder Geräuschverletzungen auf benachbarten Zeitsteuerungspfaden hervorrufen. Ferner sind die entsprechenden Verzögerungswerte der szenischen Drähte typischerweise schwer zu steuern.
  • Die vorliegende Offenbarung stellt verschiedene Ausführungsformen von Systemen und Verfahren zum Beheben, Ergänzen oder anderweitigen Gestalten einer integrierten Schaltung basierend auf nicht-transistorbasierten Zellen bereit. Zum Beispiel stellt das offenbarte System eine oder mehrere Zellbibliotheken bereit, von welchen jede eine Anzahl von nicht-transistorbasierten Zellen aufweist. Jede der nicht-transistorbasierten Zellen kann einem jeweiligen Verzögerungswert entsprechen, der durch einen oder mehrere Polysiliziumwiderstände definiert werden kann. Zum Beispiel können die nicht-transistorbasierten Zellen mit jeweiligen unterschiedlichen Verzögerungswerten charakterisiert werden, indem die Polysiliziumwiderstände der nicht-transistorbasierten Zellen in jeweiligen unterschiedlichen Abmessungen und/oder Konfigurationen hergestellt werden. Ferner kann der Verzögerungswert jeder nicht-transistorbasierten Zelle gut auf den Bereich von einigen wenigen Pikosekunden (z. B. ungefähr 2-10 Pikosekunden) herunter definiert werden, indem die Abmessungen seines/seiner Polysiliziumwiderstands/Polysiliziumwiderstände eingerichtet werden, welche typische transistorbasierte Zellen nicht erreichen können. Von daher können in einem Beispiel, wo eine Hold-Verletzung von 3 Pikosekunden entlang eines Zeitsteuerungspfads in einer Setup-Spanne von 5 Pikosekunden vorhanden ist, die offenbarte nicht-transistorbasierte Zelle eingesetzt werden, um die Hold-Verletzung zu beheben, während keine weitere Setup-Verletzung ausgelöst wird. Ferner können durch Standardisieren solcher nicht-transistorbasierten Zellen (indem diese z. B. als Standardzellen in den Zellbibliotheken während der Gestaltung einer integrierten Schaltung verfügbar gemacht werden), wenn Zeitsteuerungsverletzungen (z. B. Hold-Verletzungen) auftreten, die offenbarten nicht-transistorbasierten Zellen leicht zum Einsetzen in die verletzenden Zeitsteuerungspfade zum Beheben der Zeitsteuerungsverletzungen verfügbar sein, während das Verwenden beliebiger szenischer Drähte vermieden wird.
  • Unter Bezugnahme auf 1 ist ein Blockdiagramm eines Verarbeitungssystems 100 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung bereitgestellt. Das Verarbeitungssystem 100 kann verwendet werden, um einige oder alle der hierin erläuterten Prozesse zu implementieren. Das Verarbeitungssystem 100 kann ein Verarbeitungstool 110, wie etwa einen Desktop-Computer, eine Arbeitsstation, einen Laptop-Computer oder eine dedizierte Einheit, die für eine bestimmte Anwendung personalisiert ist, aufweisen. Das Verarbeitungssystem 100 kann mit einem Display 114 und einer oder mehreren Eingabe-/Ausgabevorrichtungen 112, wie etwa eine Maus, eine Tastatur oder ein Drucker, ausgestattet sein. Die Verarbeitungseinheit 110 kann eine zentrale Verarbeitungseinheit (CPU, Central Processing Unit) 120, einen Speicher 122, eine Massenspeichervorrichtung 124, einen Videoadapter 126 und eine E/A-Schnittstelle 128, die mit einem Bus 130 verbunden ist, aufweisen.
  • Der Bus 130 kann einer oder mehrere einer beliebigen Art von mehreren Busarchitekturen einschließlich eines Speicherbusses oder eines Speichercontrollers, eines peripheren Busses, oder eines Videobusses sein. Die CPU 120 kann eine beliebige Art von elektronischem Datenprozessor aufweisen, und der Speicher 122 kann eine beliebige Art von Systemspeicher, wie etwa einen statischen Direktzugriffsspeicher (SRAM, Static Direct Access Memory), dynamischen Direktzugriffsspeicher (DRAM, Dynamic DirectAccess Memory) oder Nur-Lese-Speicher (ROM, Read-Only Memory), umfassen.
  • Die Massenspeichervorrichtung 124 kann eine beliebige Art von Speichervorrichtung, die eingerichtet ist, um Daten, Programme und sonstige Informationen zu speichern, und die Daten, Programme und sonstigen Informationen über den Bus 130 zugänglich zu machen, umfassen. Die Massenspeichervorrichtung 124 kann zum Beispiel eine oder mehrere einer Festplatte, eines Magnetlaufwerks, eines optischen Laufwerks oder dergleichen umfassen.
  • Der Videoadapter 126 und die E/A-Schnittstelle 128 stellen Schnittstellen zum Koppeln von externen Eingabe- und Ausgabevorrichtungen mit dem Verarbeitungstool 110 bereit. Wie in 1 veranschaulicht ist, umfassen Beispiele von Eingabe- und Ausgabevorrichtungen das Display 114, das mit dem Videoadapter 126 gekoppelt ist, und die E/A-Vorrichtung 112, wie etwa eine Maus, eine Tastatur, ein Drucker und dergleichen, die mit der E/A-Schnittstelle 128 gekoppelt ist. Es können andere Vorrichtungen mit dem Verarbeitungstool 110 gekoppelt werden und es können zusätzliche oder weniger Schnittstellenkarten verwendet werden. Zum Beispiel kann eine serielle Schnittstellenkarte (nicht gezeigt) verwendet werden, um eine serielle Schnittstelle für einen Drucker bereitzustellen. Das Verarbeitungstool 110 kann auch eine Netzwerkschnittstelle 140 aufweisen, die eine drahtgebundene Verbindung mit einem lokalen Netzwerk (LAN, Local Area Network) oder einem Großraumnetzwerk (WAN, Wide Area Network) 116 und/oder eine drahtlose Verbindung sein kann.
  • Es sei angemerkt, dass das Verarbeitungssystem 100 andere Komponenten aufweisen kann. Zum Beispiel kann das Verarbeitungssystem 100 Netzteile, Kabel, ein Motherboard, entfernbare Speichermedien, Computergehäuse und dergleichen aufweisen. Diese anderen Komponenten werden als Teil des Verarbeitungssystems 100 betrachtet, wenngleich sie nicht gezeigt sind.
  • In verschiedenen Ausführungsformen der vorliegenden Offenbarung ist eine elektronische Designautomatisierung (EDA) Programmcode, der von der CPU 120 ausgeführt wird, um eine Nutzerdatei zu analysieren, um ein integriertes Schaltungslayout (weiter unten unter Bezugnahme auf 2 beschrieben) zu erhalten. Ferner kann während der Ausführung der EDA die EDA funktionelle Komponenten des Layouts analysieren, wie im Stand der Technik bekannt ist. Auf den Programmcode kann durch die CPU 120 über den Bus 130 von dem Speicher 122, der Massenspeichervorrichtung 124 oder dergleichen oder aus der Ferne durch die Netzwerkschnittstelle 140 zugegriffen werden.
  • 2 veranschaulicht einen allgemeinen Fluss 200, der von der EDA in einer Ausführungsform der vorliegenden Erfindung verwendet wird, um ein physisches Layout basierend auf einem von einem Nutzer gelieferten Verhaltens-/Funktionsdesign 201 und einem Satz von Designbeschränkungen 203 automatisch zu erzeugen und zu aktualisieren, falls nötig. Das Verhaltens-/Funktionsdesign 201 spezifiziert das gewünschte Verhalten oder die gewünschte Funktion der Schaltung basierend auf verschiedenen Signalen oder Reizen, die bei den Eingängen des Gesamtdesigns angewendet werden, und kann in einer geeigneten Sprache, wie etwa einer Hardwarebeschreibungssprache (HDL, Hardware Description Language), geschrieben werden. Das Verhaltens-/Funktionsdesign 201 kann durch die E/A-Schnittstelle 128, wie etwa durch einen Nutzer, der die Datei erstellt, während die EDA ausgeführt wird, in das Verarbeitungstool 110 hochgeladen werden (siehe 1). Alternativ kann das Verhaltens-/Funktionsdesign 201 in den Speicher 122 oder die Massenspeichervorrichtung 124 hochgeladen und/oder auf diesen gespeichert werden oder kann das Verhaltens-/Funktionsdesign 201 durch die Netzwerkschnittstelle 140 von einem entfernten Nutzer (siehe 1) hochgeladen werden. In diesen Fällen wird die CPU 120 auf das Verhaltens-/Funktionsdesign 201 während der Ausführung der EDA zugreifen.
  • In verschiedenen Ausführungsformen können die Designbeschränkungen 203 bereitgestellt werden (z. B. durch den Nutzer), um das Gesamtdesign des physischen Layouts des Verhaltens-/Funktionsdesigns 201 zu beschränken. Die Designbeschränkungen 203 können zum Beispiel durch die E/A-Schnittstelle 128, Herunterladen durch die Netzwerkschnittstelle 140 oder dergleichen eingegeben werden. Die Designbeschränkungen 203 können verschiedene Zeitsteuerungsbeschränkungen und sonstige geeignete Beschränkungen, welchen das Verhaltens-/Funktionsdesign 201 entsprechen muss, nachdem es physisch in einer integrierten Schaltung gebildet ist, spezifizieren. Zum Beispiel können die Zeitsteuerungsbeschränkungen Setup-Beschränkungen und Hold-Beschränkungen umfassen.
  • Allgemein spezifiziert eine Setup-Beschränkung, wie viel Zeit notwendig ist, damit Daten an dem Eingang einer sequentiellen Vorrichtung (z. B. ein Flip-Flop, ein Register usw.) vor der Taktflanke verfügbar sind, die die Daten in jener Vorrichtung erfasst. Diese Beschränkung erzwingt eine maximale Verzögerung auf dem Datenpfad bezüglich der Taktflanke. Wenn die Setup-Beschränkung vernachlässigt wird, wird dies manchmal als das Auftreten einer Setup-Verletzung bezeichnet. Zum Beispiel kann sich ein Datensignal im Vergleich zu einer Taktgeschwindigkeit durch einen bestimmten Zeitsteuerungspfad zu langsam ausbreiten. Eine Hold-Beschränkung spezifiziert, wie viel Zeit notwendig ist, damit Daten an dem Eingang einer sequentiellen Vorrichtung (z. B. ein Flip-Flop, ein Register usw.) nach der Taktflanke stabil sind, die die Daten in jener Vorrichtung erfasst. Diese Beschränkung erzwingt eine Mindestverzögerung auf dem Datenpfad bezüglich der Taktflanke. Wenn die Hold-Beschränkung vernachlässigt wird, wird dies manchmal als das Auftreten einer Hold-Verletzung bezeichnet. Zum Beispiel kann sich ein Datensignal im Vergleich zu einer Taktgeschwindigkeit durch einen bestimmten Zeitsteuerungspfad zu schnell ausbreiten.
  • Die EDA übernimmt das Verhaltens-/Funktionsdesign 201 und die Designbeschränkungen 203 und führt eine Synthese durch, z. B. durch ein Synthesetool 205, um eine funktionell äquivalente Logik-Gate-Ebenenschaltungsbeschreibung, wie etwa eine Netzliste, zu erzeugen. Das Synthesetool 205 kann die funktionell äquivalente Logik-Gate-Ebenenschaltungsbeschreibung durch Abgleichen des Verhaltens und/oder der Funktionen, die von dem Verhaltens-/Funktionsdesign 201 gewünscht werden, mit Standardzellen von den Zellbibliotheken 206, welche die Designbeschränkungen 203 einhalten, bilden.
  • Die Zellbibliotheken 206 können eine oder mehrere einzelne Zellbibliotheken, wie etwa eine Zellbibliothek 207, eine Zellbibliothek 209, eine Zellbibliothek 211 und eine Zellbibliothek 213, aufweisen. Wenngleich in der veranschaulichten Ausführungsform von 2 vier Zellbibliotheken gezeigt sind, sei angemerkt, dass die Zellbibliotheken 206 eine beliebige Anzahl von einzelnen Zellbibliotheken umfassen können, ohne den Umfang der vorliegenden Offenbarung zu verlassen. Jede der einzelnen Zellbibliotheken enthält eine Auflistung von vorab gestalteten Komponenten, die Zellen genannt werden, von welchen jede eine diskrete Logikfunktion auf einer kleinen Skala durchführen kann. Die Zelle ist in den einzelnen Zellbibliotheken (wie zum Beispiel die Zellbibliothek 207, die Zellbibliothek 209, die Zellbibliothek 211 oder die Zellbibliothek 213) als Informationen, die interne Schaltungselemente, die verschiedenen Verbindungen mit diesen Schaltungselementen, eine vorab gestaltete physische Layoutstruktur, die die Höhe jeder Zelle zusammen mit den gestalteten Stromleitungen der Zellen, Dotierimplantate, Wannen und dergleichen umfassen, gespeichert. Zusätzlich kann die gespeicherte Zelle auch eine Form der Zelle, Anschlusspositionen für externe Verbindungen, Verzögerungscharakteristiken, den Stromverbrauch und dergleichen umfassen.
  • Zum Beispiel können die Zellbibliotheken 207 und 209 jeweils eine Sammlung von (Standard-)Zellen aufweisen, die charakterisierende Daten (z. B. Layoutdaten, Funktionsdefinitionen, Verzögerungsinformationen, Leistungsinformationen, Geräuschinformationen usw.) zum Definieren von Niederebenenlogikfunktionen, wie zum Beispiel NAND, AND, NOR, OR, INVERT, Flip-Flops, Latches und Puffer, welche eine Anzahl von Transistoren beinhalten, aufweisen. Von daher können die Zellbibliotheken 207 und 209 manchmal jeweils als „transistorbasierte Zellbibliothek 207“ und „transistorbasierte Zellbibliothek 209“ bezeichnet werden. Ferner weist jede der Zellen in der Zellbibliothek 207 eine gemeinsame Zellhöhe (z. B. die Zellhöhe A) auf, während jede der Zellen in der Zellbibliothek 209 auch eine gemeinsame Zellhöhe (z. B. die Zellhöhe B) aufweist, die sich jedoch von der Zellhöhe A unterscheidet. Andererseits können die Zellbibliotheken 211 und 213 jeweils eine Sammlung von (Standard-)Zellen aufweisen, die charakterisierende Daten (z. B. Layoutdaten, Funktionsdefinitionen, Verzögerungsinformationen; Leistungsinformationen und Geräuschinformationen) zum Definieren von Zeitsteuerungsparametern, wie zum Beispiel Verzögerungswerte, welche keine Transistoren beinhalten, aufweisen. Von daher können die Zellen, die in den Zellbibliotheken 211 und 213 enthalten sind, manchmal jeweils als „nicht-transistorbasierte Zellbibliothek 211“ und „nicht-transistorbasierte Zellbibliothek 213“ bezeichnet werden. Ähnlich weist jede der Zellen in der Zellbibliothek 211 eine gemeinsame Zellhöhe (z. B. die Zellhöhe A) auf, während jede der Zellen in der Zellbibliothek 213 auch eine gemeinsame Zellhöhe (z. B. die Zellhöhe B) aufweist, die sich jedoch von der Zellhöhe A unterscheidet.
  • Die Zellhöhen in diesen Bibliotheken können durch die Anzahl von Metalldrähten (oder Bahnen) gemessen werden, die durch die Zelle parallel zueinander geleitet werden können. Zum Beispiel können die Zellen in den Zellbibliotheken 207 und 211 alle eine Zellhöhe von 5 Bahnen oder 5 Metalldrähten aufweisen, die durch die Zelle parallel zueinander geleitet werden, während die Zellen in den Zellbibliotheken 209 und 213 alle eine Zellhöhe von 3 Bahnen oder 3 Metalldrähten aufweisen können, die durch die Zelle parallel zueinander geleitet werden. Es versteht sich, dass die tatsächlichen Abmessungen einer einzelnen Spur von dem Technologie-/Prozessknoten, der verwendet wird (z. B. ein 5nm-Prozessknoten, ein 3nm-Prozessknoten usw.) abhängen können.
  • Nachdem das Synthesetool 205 die funktionell äquivalente Logik-Gate-Ebenenschaltungsbeschreibung von dem Verhaltens-/Funktionsdesign 201 und den Designbeschränkungen 203 durch Verwenden von einer oder mehreren der Zellbibliotheken 206 (z. B. die transistorbasierten Zellbibliotheken 207-209) erzeugt, kann ein Place-and-Route-Tool 213 ein tatsächliches physisches Design für die Gesamtstruktur (z. B. ein physisches Layout) erstellen. Das Place-and-Route-Tool 213 kann das physische Design bilden, indem die ausgewählten Zellen aus den transistorbasierten Zellbibliotheken 207-209 genommen und in Zellreihen platziert werden. Diese Zellreihen weisen im Allgemeinen eine Reihenhöhe auf, die ähnlich wie die Höhe einer Mehrheit der einzelnen Zellen ist, die sich innerhalb jener Zellreihe befinden, so dass die Stromschienen, Implantierungen und Wannen zwischen den einzelnen Zellen ausgerichtet werden können. Die Platzierung jeder einzelnen Zelle innerhalb der Zellreihen und die Platzierung jeder Zellreihe in Verbindung mit anderen Zellreihen kann durch Kostenfunktionen gelenkt werden, um Verdrahtungslängen und Flächenanforderungen der resultierenden integrierten Schaltung zu minimieren. Diese Platzierung kann entweder automatisch durch das Place-and-Route-Tool 213 erfolgen oder ansonsten alternativ durch einen manuellen Prozess teilweise durchgeführt werden, wobei ein Nutzer eine oder mehrere Zellen manuell in eine Reihe einsetzen kann.
  • Nachdem das Place-and-Route-Tool 213 das Erzeugen des tatsächlichen physischen Designs für die Gesamtstruktur beendet, kann ein Zeitsteuerungsanalysetool 215 überprüfen, ob die Zeitsteuerungsbeschränkungen, die bei den Designbeschränkungen 203 spezifiziert werden, eingehalten werden. Das Zeitsteuerungsanalysetool 215 kann solch eine Zeitsteuerungsanalyse durch Durchführen von einer oder mehreren Simulationen unter Verwendung von Schaltungssimulatoren, z. B. ein Simulationsprogramm mit integrierter Schaltungsbetonung (SPICE, Simulation Program with Integrated Circuit Emphasis), durchführen. Wenngleich in der veranschaulichten Ausführungsform von 2 nur das Zeitsteuerungsanalysetool 215 gezeigt ist, versteht sich, dass die EDA ein beliebiges von verschiedenen anderen Tools (welche der Klarheit wegen nicht gezeigt sind) aufweisen kann, um das physische Layout zu analysieren, um zu überprüfen, ob alle Designbeschränkungen eingehalten werden. Zum Beispiel kann die EDA die Richtigkeit für die Herstellung, elektrische Probleme, Geräuschprobleme, lithographische Probleme und die Schaltungsanordnung überprüfen. Wenn alle Designbeschränkungen eingehalten werden, kann das physische Layout zu einem Herstellungstool 217 gesendet werden, um z. B. photolithographische Masken zu erzeugen, die bei der physischen Herstellung des gewünschten Designs verwendet werden können. Das physische Layout kann durch jenes LAN/WAN 116 (1) oder sonstige geeignete Formen der Übertragung von der EDA zu dem Herstellungstool 217 gesendet werden. Wenn andererseits nicht alle der Designbeschränkungen (z. B. die Zeitsteuerungsbeschränkungen) eingehalten werden, kann das Zeitsteuerungsanalysetool 215 mit dem Place-and-Route-Tool 213 kommunizieren, um das physische Layout abzuändern, anzupassen oder anderweitig zu aktualisieren.
  • Unter Bezugnahme auf 3 ist ein Flussdiagramm eines Verfahrens 300 zum Aktualisieren eines physischen Layouts basierend auf dem Analysieren der Zeitsteuerungsleistung des physischen Layouts gemäß verschiedenen Ausführungsformen dargestellt. Das Verfahren 300 kann Teil einer EDA, z. B. des Prozessflusses 200 von 2, sein. In verschiedenen Ausführungsformen können die Operationen des Verfahrens 300 durch eine oder mehrere Komponenten, die in 2 veranschaulicht sind, durchgeführt werden. Zu Erläuterungszwecken wird die folgende Ausführungsform des Verfahrens 300 in Verbindung mit 2 und einem nicht-einschränkenden Beispiel von 4 beschrieben werden. Die veranschaulichte Ausführungsform des Verfahrens 300 ist nur ein Beispiel. Es versteht sich daher, dass eine beliebige einer Vielfalt von Operationen weggelassen, neu sequenziert und/oder hinzugefügt werden kann, ohne den Umfang der vorliegenden Offenbarung zu verlassen.
  • In einer kurzen Übersicht startet das Verfahren 300 mit dem Bereitstellen der Operation 301 des Erhaltens eines Layouts. Als Nächstes fährt das Verfahren 300 mit der Operation 303 des Durchführens einer Zeitsteuerungsanalyse bezüglich des Layouts fort. Das Verfahren 300 fährt mit der Bestimmungsoperation 305 zum Überprüfen, ob eine oder mehrere Zeitsteuerungsbeschränkungen eingehalten werden, fort. Wenn dem so ist, fährt das Verfahren 300 mit der Operation 307 und dann der Operation 309 fort, in welcher jeweils eine Maske basierend auf dem Layout hergestellt wird und eine integrierte Schaltung basierend auf der Maske hergestellt wird. Wie zuvor erwähnt wurde, kann die EDA vor der Operation 307 verschiedene sonstige Überprüfungen (z. B. elektrische Überprüfungen, Geräuschüberprüfungen, lithographische Überprüfungen usw.) durchführen, ohne den Umfang der vorliegenden Offenbarung zu verlassen. Anderseits fährt, wenn dem nicht so ist, das Verfahren 300 mit der Operation 311 des Behebens von (einer) Setup-Verletzung(en) und Hold-Verletzung(en) fort, die einem vorab definierten Schwellenwert (z. B. 10 Pikosekunden) entsprechen oder größer als dieser sind. Als Nächstes fährt das Verfahren 300 mit der Bestimmungsoperation 313 des Überprüfens, ob irgendeine Hold-Verletzung vorhanden ist, die geringer als der vorab definierte Schwellenwert ist, fort. Wenn dem nicht so ist, fährt das Verfahren 300 erneut mit der Bestimmungsoperation 305 fort. Wenn dem jedoch so ist, fährt das Verfahren 300 mit der Operation 315 des Einsetzens von einer oder mehreren nicht-transistorbasierten Zellen in das Layout fort und fährt dann erneut mit der Bestimmungsoperation 305 fort.
  • Das Synthesetool 205 und das Place-and-Route-Tool 213 (2) können gemeinsam das Layout bereitstellen, das bei der Operation 301 erhalten wird. In einigen Ausführungsformen wird solch ein Anfangslayout basierend auf dem Verhaltens-/Funktionsdesign 201 und den Designbeschränkungen 203, die eine integrierte Schaltung spezifizieren, unter Verwendung der Zellen von den transistorbasierten Zellbibliotheken 207-209 erzeugt. Nach dem Erhalten des Layouts kann das Zeitsteuerungsanalysetool 215 (2) mindestens eine Zeitsteuerungsanalyse basierend auf den Designbeschränkungen, die in 203 (2) bei der Operation 303 spezifiziert werden, durchführen. Das Zeitsteuerungsanalysetool 215 kann die Zeitsteuerungsleistung des Layouts durch Überprüfen sämtlicher möglicher Zeitsteuerungspfade auf Zeitsteuerungsverletzungen validieren.
  • Zum Beispiel kann das Zeitsteuerungsanalysetool 215 das integrierte Schaltungsdesign (z. B. nachdem es anfangs ausgelegt wurde) in eine Anzahl von Zeitsteuerungspfaden unterteilen, die Signalausbreitungsverzögerung entlang jedes Zeitsteuerungspfads berechnen und auf Verletzungen der Zeitsteuerungsbeschränkungen des Layouts überprüfen. Jeder Zeitsteuerungspfad besteht aus folgenden Elementen: einem Startpunkt, einem Kombinationslogiknetzwerk und einem Endpunkt. Der Startpunkt kann der Start eines Zeitsteuerungspfads sein, wo Daten von einer Taktflanke losgeschickt werden oder wo die Daten zu einem bestimmten Zeitpunkt verfügbar sein müssen. Jeder Startpunkt ist entweder ein Eingangsport oder ein Registertaktpin. Das Kombinationslogiknetzwerk kann ein oder mehrere Elemente aufweisen, die keinen Speicher oder internen Zustand aufweisen. Zum Beispiel kann die Kombinationslogik AND-, OR-, XOR- und Wechselrichterelemente aufweisen, jedoch keine Flip-Flops, Latches, Register oder RAM aufweisen. Der Endpunkt kann das Ende eines Zeitsteuerungspfads sein, wo Daten von einer Taktflanke erfasst werden oder wo die Daten zu einem bestimmten Zeitpunkt verfügbar sein müssen. Jeder Endpunkt ist entweder ein Registerdateneingangspin oder ein Ausgangsport.
  • 4 veranschaulicht ein beispielhaftes integriertes Schaltungsdesign 400 gemäß verschiedenen Ausführungsformen. Das integrierte Schaltungsdesign 400 weist einen Eingangsport 402, einen Takteingangsport 403 und einen Ausgangsport 404 auf. Zwischen dem Eingangsport 402 und dem Ausgangsport 404 sind eine Anzahl von Kombinationslogiken (jeweils als eine Logik-Cloud in dem Beispiel von 4 veranschaulicht) 405, 407, 409 und 411 und eine Anzahl von sequentiellen Vorrichtungen (jeweils als ein Flip-Flop in dem Beispiel von 4 veranschaulicht) 414 und 416 vorhanden. Jede der sequentiellen Vorrichtungen 414-416 kann von dem Takteingangsport 403 ausgelöst oder anderweitig angetrieben werden. Es versteht sich, dass das integrierte Schaltungsdesign 400 nur ein veranschaulichtes Beispiel ist und somit das integrierte Schaltungsdesign 400 eine beliebige Anzahl von Eingangsports, Ausgangsports, Taktsignalen, Kombinationslogiken und/oder sequentiellen Vorrichtungen aufweisen kann, ohne den Umfang der vorliegenden Offenbarung zu verlassen.
  • Erneut unter Bezugnahme auf die Operation 303 von 3 (und in Verbindung mit 2 und 4) kann das Zeitsteuerungsanalysetool 215 das integrierte Schaltungsdesign 400 in folgende Zeitsteuerungspfade unterteilen: 431, 433, 435 und 437. Zum Beispiel weist der Zeitsteuerungspfad 431 einen Startpunkt an dem Eingangsport 402 durch die Kombinationslogik 405 und einen Endpunkt an einem Dateneingangsport des Flip-Flops 414 auf; weist der Zeitsteuerungspfad 433 einen Startpunkt an einem Taktport des Flip-Flops 414 durch die Kombinationslogik 407 und einen Endpunkt an einem Dateneingangsport des Flip-Flops 416 auf; weist der Zeitsteuerungspfad 435 einen Startpunkt an einem Taktport des Flip-Flops 416 durch die Kombinationslogik 409 und einen Endpunkt an dem Ausgangsport 404 auf; und weist der Zeitsteuerungspfad 437 einen Startpunkt an dem Eingangsport 402 durch die Kombinationslogiken 405, 411 und 409 und einen Endpunkt an dem Ausgangsport 404 auf.
  • Es sei angemerkt, dass jede Kombinationslogik mehrere Pfade aufweisen kann, von welchen einige mehr Gates aufweisen können (was zu längeren Zeitsteuerungspfaden führt) und von welchen andere weniger Gates aufweisen können (was zu kürzeren Zeitsteuerungspfaden führt). In einigen Ausführungsformen kann das Zeitsteuerungsanalysetool 215 den längsten Zeitsteuerungspfad verwenden, um eine maximale Verzögerung zu berechnen, und den kürzesten Pfad verwenden, um eine minimale Verzögerung zu berechnen. Wenngleich es nicht gezeigt ist, kann das Zeitsteuerungsanalysetool 215 auch eine oder mehrere andere Arten von Zeitsteuerungspfaden, wie zum Beispiel ein Taktpfad, ein Taktsteuerungspfad und ein asynchroner Pfad, analysieren, ohne den Umfang der vorliegenden Offenbarung zu verlassen. Der Taktpfad kann von einem Takteingangsport oder Zellport starten, durch einen oder mehrere Puffer oder Wechselrichter hindurch zu dem Taktport einer sequentiellen Vorrichtung verlaufen. Der Taktsteuerungspfad kann von einem Eingangsport zu einer Taktsteuerungsvorrichtung starten. Der asynchrone Pfad kann von einem Eingangsport zu einer asynchronen Gruppe oder einem Löschport einer sequentiellen Vorrichtung starten.
  • Nach dem Aufteilen des Designs in eine Gruppe von Zeitsteuerungspfaden kann das Zeitsteuerungsanalysetool 215 die Verzögerung entlang jedes Zeitsteuerungspfads berechnen. Die Gesamtverzögerung eines Pfads ist die Summe aller Zellenverzögerungen und Nettoverzögerungen entlang des Zeitsteuerungspfads. Eine Zellenverzögerung ist das Maß der Verzögerung von dem Eingang zu dem Ausgang eines Logik-Gates in einem Zeitsteuerungspfad. Das Zeitsteuerungsanalysetool 215 kann die Zellenverzögerung anhand von Verzögerungstabellen berechnen, die in der Zellbibliothek (z. B. den transistorbasierten Zellbibliotheken 207 und 209) für die Zelle bereitgestellt sind. Typischerweise listet eine Verzögerungstabelle das Maß der Verzögerung als eine Funktion von einer oder mehreren Variablen, wie etwa die Eingangsübergangszeit und die Ausgangslastkapazität, auf. Anhand dieser Tabelleneinträge kann das Zeitsteuerungsanalysetool 215 jede Zellenverzögerung berechnen. Eine Nettoverzögerung ist das Maß der Verzögerung von dem Ausgang einer Zelle zu dem Eingang der nächsten Zelle in einem Zeitsteuerungspfad. Diese Verzögerung kann durch die parasitäre Kapazität der Verbindungsdrähte zwischen den beiden Zellen kombiniert mit dem Nettowiderstand und der begrenzten Steuerkraft der Zelle, die das Netz steuert, hervorgerufen werden.
  • Als Nächstes kann bei der Operation 305 das Zeitsteuerungsanalysetool 215 überprüfen, ob die Designbeschränkungen 203 eingehalten werden, indem auf Verletzungen der Zeitsteuerungsbeschränkungen in jedem der Zeitsteuerungspfade, wie zum Beispiel Setup-Beschränkungen und Hold-Beschränkungen, die in den Designbeschränkungen 203 spezifiziert sind, überprüft wird. Wie zuvor beschrieben wurde, spezifiziert eine Setup-Beschränkung, wie viel Zeit notwendig ist, damit Daten an dem Eingang einer sequentiellen Vorrichtung (z. B. ein Flip-Flop, ein Register usw.) vor der Taktflanke verfügbar sind, die die Daten in jener Vorrichtung erfasst; und spezifiziert eine Hold-Beschränkung, wie viel Zeit notwendig ist, damit Daten an dem Eingang einer sequentiellen Vorrichtung (z. B. ein Flip-Flop, ein Register usw.) nach der Taktflanke stabil sind, die die Daten in jener Vorrichtung erfasst.
  • Zum Beispiel kann das Zeitsteuerungsanalysetool 215 eine Setup-Verletzungsüberprüfung basierend auf der Setup-Beschränkung durchführen. Unter Verwendung des Zeitsteuerungspfads 433 (4), welcher ein Datenpfad ist, als ein repräsentatives Beispiel verifiziert das Zeitsteuerungsanalysetool 215, dass die Daten, die von dem Flip-Flop 414 losgeschickt werden, das Flip-Flop 416 innerhalb eines Taktzyklus erreichen und während mindestens einem ersten Zeitraum, bevor die Daten von der nächsten Taktflanke erfasst werden, an dem Flip-Flop 416 ankommen. Wenn die Datenpfadverzögerung zu lang ist (was z. B. bewirkt, dass der erste Zeitraum größer als ein Setup-Fenster/-Spanne ist, das/die durch die Setup-Beschränkung spezifiziert wird), kann das Zeitsteuerungsanalysetool 215 das Vorhandensein einer Setup-Verletzung entlang des Zeitsteuerungspfads (und das entsprechende Maß davon, welches so groß ist, wie der erste Zeitraum das Setup-Fenster überschreitet) bestimmen. Für solch eine Setup-Verletzungsüberprüfung kann das Zeitsteuerungsanalysetool 215 die längstmögliche Verzögerung entlang des Zeitsteuerungspfads 433 und die kürzestmögliche Verzögerung entlang des Taktpfads (z. B. von dem Taktport 403 zu dem Taktport des Flip-Flops 416) zwischen den Flip-Flops 414-416 berücksichtigen.
  • In einem anderen Beispiel kann das Zeitsteuerungsanalysetool 215 eine Hold-Verletzungsüberprüfung basierend auf der Hold-Beschränkung durchführen. Mit dem vorherigen Beispiel des Zeitsteuerungspfads 433 fortfahrend verifiziert das Zeitsteuerungsanalysetool 215, dass die Daten, die von dem Flip-Flop 414 losgeschickt werden, das Flip-Flop 416 nicht vor dem Erfassungstaktrand für den vorherigen Taktzyklus erreichen. Diese Überprüfung stellt sicher, dass die Daten, die bereits an dem Dateneingangsport des Flip-Flops 416 vorhanden sind, lange genug (z. B. während einem zweiten Zeitraum) nach der Taktflanke, die Daten für den vorherigen Zyklus erfasst, stabil bleiben. Wenn der Datenpfad zu kurz ist (was z. B. bewirkt, dass der zweite Zeitraum geringer als ein(e) Hold-Fenster/Spanne ist, das/die durch die Hold-Beschränkung spezifiziert wird), kann das Zeitsteuerungsanalysetool 215 das Vorhandensein einer Hold-Verletzung entlang des Zeitsteuerungspfads (und das entsprechende Maß davon, welches so groß ist, wie der zweite Zeitraum das Hold-Fenster unterschreitet) bestimmen. Für solch eine Hold-Verletzungsüberprüfung kann das Zeitsteuerungsanalysetool 215 die kürzestmögliche Verzögerung entlang des Datenpfads 433 und die längstmögliche Verzögerung entlang des Taktpfads (z. B. von dem Taktport 403 zu dem Taktport des Flip-Flops 416) zwischen den Flip-Flops 414-416 berücksichtigen.
  • Nach dem Bestimmen, dass nicht alle Zeitsteuerungsbeschränkungen eingehalten werden (z. B. das Vorhandensein von Setup- und/oder Hold-Verletzungen) bei der Operation 311 kann das Zeitsteuerungsanalysetool 215 zunächst die identifizierte(n) Setup-Verletzung(en) und relativ große(n) Hold-Verletzung(en) beheben. In einigen Ausführungsformen kann das Zeitsteuerungsanalysetool 215 eine Hold-Verletzung „als relativ groß“ durch Identifizieren, dass ihr entsprechendes Maß eine vorab definierte Bedingung nicht erfüllt (z. B. größer als eine obere Grenze der Bedingung ist), bestimmen. In einigen Ausführungsformen kann die Bedingung einen Bereich von ungefähr 2 Pikosekunden bis ungefähr 10 Pikosekunden umfassen, wenngleich andere Bereiche möglich sein können. Die Zeitsteuerungsanalyse 215 kann die Setup-Verletzungen durch Aktualisieren des Layouts beheben. Das Zeitsteuerungsanalysetool 215 kann bewirken, dass das Place-and-Route-Tool 205 das Layout aktualisiert. Zum Beispiel kann das Place-and-Route-Tool 205 eine oder mehrere Zellen entlang eines verletzenden Datenpfads entfernen, um die Verzögerung davon zu verringern, einen oder mehrere Puffer hinzufügen (z. B. von den transistorbasierten Zellbibliotheken 207-209), um die Taktverzögerung zu erhöhen, oder Kombinationen davon. Die Zeitsteuerungsanalyse 215 kann auch die relativ großen Hold-Verletzungen durch Aktualisieren des Layouts unter Verwendung der Zellen von den transistorbasierten Zellbibliotheken 207-209 beheben. Das Zeitsteuerungsanalysetool 215 kann bewirken, dass das Place-and-Route-Tool 205 das Layout aktualisiert. Zum Beispiel kann das Place-and-Route-Tool 205 einen oder mehrere Puffer (z. B. von den transistorbasierten Zellbibliotheken 207-209) entlang eines verletzenden Datenpfads zum Vergrößern der Verzögerung davon einsetzen, eine oder mehrere Zellen entlang des verletzenden Datenpfads durch einen oder mehrere Puffer (z. B. von den transistorbasierten Zellbibliotheken 207-209) mit einer geringeren Größe ersetzen oder Kombinationen davon.
  • Als Nächstes kann bei der Operation 313 (z. B nach dem Beheben der Setup-Verletzung(en) und der relativ großen Hold-Verletzung(en)) das Zeitsteuerungsanalysetool 215 bestimmen, ob irgendeine relativ geringe Hold-Verletzung vorhanden ist. Das Zeitsteuerungsanalysetool 215 kann eine Hold-Verletzung als „relativ gering“ durch Identifizieren, dass ihr entsprechendes Maß eine vorab definierte Bedingung erfüllt (z. B. innerhalb der Bedingung liegt), bestimmen. In einigen Ausführungsformen kann die Bedingung einen Bereich von ungefähr 2 Pikosekunden bis ungefähr 10 Pikosekunden umfassen, wenngleich andere Bereiche möglich sein können. Die Zeitsteuerungsanalyse 215 kann auch solche relativ geringen Hold-Verletzungen durch Aktualisieren des Layouts beheben.
  • Im Unterschied zu dem Zugreifen auf die transistorbasierten Zellbibliotheken 207-209 beim Beheben der Setup-Verletzungen und relativ großen Hold-Verletzungen als Reaktion auf das Bestimmen des Vorhandenseins von relativ geringen Hold-Verletzungen kann das Zeitsteuerungsanalysetool 215 bewirken, dass das Place-and-Route-Tool 205 auf die nicht-transistorbasierten Zellbibliotheken 211-213 zum Aktualisieren des Layouts zugreift. Zum Beispiel kann bei der Operation 315 das Place-and-Route-Tool 205 eine oder mehrere Zellen (z. B. von den nicht-transistorbasierten Bibliotheken 211-213) entlang eines verletzenden Datenpfads zum Vergrößern der Verzögerung davon einsetzen, eine oder mehrere Zellen entlang des verletzenden Datenpfads durch eine oder mehrere Zellen (z. B. von den nicht-transistorbasierten Zellbibliotheken 211-213) mit einer geringeren Größe ersetzen oder Kombinationen davon. In einigen Ausführungsformen kann das Place-and-Route-Tool 205 die nicht-transistorbasierte(n) Zelle(n) in den Dateneingangsport einer sequentiellen Vorrichtung einsetzen, der eingerichtet ist, um Daten entlang des verletzenden Datenpfads zu erfassen. In einigen Ausführungsformen kann das Place-and-Route-Tool 205 die nicht-transistorbasierte(n) Zelle(n) in einen Ausgangsport entlang des verletzenden Datenpfads einsetzen.
  • In einem Beispiel, wo der Zeitsteuerungspfad 433 derart identifiziert ist, dass er eine relativ geringe Hold-Verletzung aufweist, kann das Place-and-Route-Tool 205 eine oder mehrere Zellen, die aus den nicht-transistorbasierten Zellbibliotheken 211-213 ausgewählt sind, in den Zeitsteuerungspfad 433 einsetzen. Das Place-and-Route-Tool 205 kann eine nicht-transistorbasierte Zelle direkt vor dem Dateneingangsport des Flip-Flops 416 und nach der Kombinationslogik 407 einsetzen. Das Flip-Flop 416, wie es hierin beispielhaft dargestellt ist, wird manchmal als Erfassungs-Flip-Flop bezeichnet, das eingerichtet ist, um Daten entlang des Zeitsteuerungspfads 433 zu erfassen. In einem anderen Beispiel, wo der Zeitsteuerungspfad 435 derart identifiziert ist, dass er eine relativ geringe Hold-Verletzung aufweist, kann das Place-and-Route-Tool 205 eine oder mehrere Zellen, die aus den nicht-transistorbasierten Zellbibliotheken 211-213 ausgewählt sind, in den Zeitsteuerungspfad 435 einsetzen. Das Place-and-Route-Tool 205 kann eine nicht-transistorbasierte Zelle direkt vor dem Ausgangsport 404 und nach der Kombinationslogik 409 einsetzen. In noch einem anderen Beispiel, wo der Zeitsteuerungspfad 431 derart identifiziert ist, dass er eine relativ geringe Hold-Verletzung aufweist, kann das Place-and-Route-Tool 205 eine oder mehrere Zellen, die aus den nicht-transistorbasierten Zellbibliotheken 211-213 ausgewählt sind, in den Zeitsteuerungspfad 431 einsetzen. Das Place-and-Route-Tool 205 kann eine nicht-transistorbasierte Zelle direkt vor dem Dateneingangsport des Flip-Flops 414 und nach der Kombinationslogik 405 einsetzen. Das Flip-Flop 414, wie es hierin beispielhaft dargestellt ist, wird manchmal als Erfassungs-Flip-Flop bezeichnet, das eingerichtet ist, um Daten entlang des Zeitsteuerungspfads 431 zu erfassen. In noch einem anderen Beispiel, wo der Zeitsteuerungspfad 437 derart identifiziert ist, dass er eine relativ geringe Hold-Verletzung aufweist, kann das Place-and-Route-Tool 205 eine oder mehrere Zellen, die aus den nicht-transistorbasierten Zellbibliotheken 211-213 ausgewählt sind, in den Zeitsteuerungspfad 437 einsetzen. Das Place-and-Route-Tool 205 kann eine nicht-transistorbasierte Zelle direkt vor dem Ausgangsport 404 und nach der Kombinationslogik 409 einsetzen. Es versteht sich jedoch, dass das Place-and-Route-Tool 205 eine oder mehrere solcher nicht-transistorbasierten Zellen in einer beliebigen sonstigen Position entlang jedes der verletzenden Zeitsteuerungspfade einsetzen kann, ohne den Umfang der vorliegenden Offenbarung zu verlassen.
  • Ferner kann das Place-and-Route-Tool 205 auswählen, auf welche der Nicht-Transistor-Zellbibliotheken 211-213 zugegriffen wird, basierend auf der Reihenhöhe einer Zellreihe (in einem Layoutraum), entlang welcher andere Zellen eines verletzenden Zeitsteuerungspfads angeordnet sind. Insbesondere, wenn jeweilige (transistorbasierte) Zellen der sequentiellen Vorrichtung(en) und Kombinationslogik(en) entlang eines verletzenden Zeitsteuerungspfads entlang einer Zellreihe angeordnet sind, die eine bestimmte Reihenhöhe aufweist, kann das Place-and-Route-Tool 205 die Nicht-Transistor-Zellbibliothek auswählen, die Zellen mit einer Zellhöhe, die der Reihenhöhe entsprechen kann, aufweist.
  • Wenn zum Beispiel identifiziert wird, dass der Zeitsteuerungspfad 433 eine relativ geringe Hold-Verletzung aufweist, kann das Place-and-Route-Tool 205 zunächst die Reihenhöhe einer Zellreihe bestimmen, entlang welcher eine Zelle des Flip-Flops 416 angeordnet ist. In einer Ausführungsform, wo die Zelle des Flip-Flops 416 entlang einer Zellreihe angeordnet ist, die der Zellhöhe A entspricht (z. B. von der Zellbibliothek 207), kann das Place-and-Route-Tool 205 eine nicht-transistorbasierte Zelle aus der Zellbibliothek 211 auswählen, von welcher sich alle Zellen die Zellhöhe A teilen, und die ausgewählte Zelle neben der Zelle des Flip-Flops 416 platzieren. In einer anderen Ausführungsform, wo die Zelle des Flip-Flops 416 entlang einer Zellreihe angeordnet ist, die der Zellhöhe B entspricht (z. B. von der Zellbibliothek 209), kann das Place-and-Route-Tool 205 eine nicht-transistorbasierte Zelle aus der Zellbibliothek 213 auswählen, von welcher sich alle Zellen die Zellhöhe B teilen, und die ausgewählte Zelle neben der Zelle des Flip-Flops 416 platzieren. In noch einer anderen Ausführungsform, wo die Zelle des Flip-Flops 416 entlang einer Zellreihe angeordnet ist, die doppelt so hoch wie die Zellhöhe A ist (z. B. aus der Zellbibliothek 207), kann das Place-and-Route-Tool 205 zwei nicht-transistorbasierte Zellen aus der Zellbibliothek 211 auswählen, von welchen sich alle Zellen die Zellhöhe A teilen, diese beiden nicht-transistorbasierten Zellen aneinander angrenzen lassen und die angrenzenden Zellen neben der Zelle des Flip-Flops 416 platzieren. In noch einer anderen Ausführungsform, wo die Zelle des Flip-Flops 416 entlang einer Zellreihe, die die Zellhöhe A (z. B. von der Zellbibliothek 207) und die Zellhöhe B (z. B. von der Zellbibliothek 209) aufweist, kann das Place-and-Route-Tool 205 eine nicht-transistorbasierte Zelle aus der Zellbibliothek 211, bei welcher sich alle Zellen die Zellhöhe A teilen, und eine nicht-transistorbasierte Zelle aus der Zellbibliothek 213, bei welcher sich alle Zellen die Zellhöhe B teilen, auswählen, diese beiden nicht-transistorbasierten Zellen aneinander angrenzen lassen und die angrenzenden Zellen neben der Zelle des Flip-Flops 416 platzieren.
  • Gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung weisen die Zellen, die in den nicht-transistorbasierten Bibliotheken 211-213 enthalten sind, jeweils eine passive Vorrichtung auf und beinhalten keine aktive Vorrichtung (z. B. einen Transistor). Zum Beispiel weist die Zelle, wie sie hierin offenbart ist, mindestens einen Widerstand auf, welcher als ein Polysiliziumwiderstand implementiert sein kann. Der Polysiliziumwiderstand kann entweder über aktiven Bereichen (z. B. eine oder mehrere Halbleiterfinnen) oder Isolationsbereichen (eine oder mehrere Flachgrabenisolationen (STIs ,Shallow Trench Isolations)) über einem Substrat, was einen Kondensator zwischen dem Polysiliziumwiderstand und dem Substrat induzieren kann, gebildet sein. Von daher kann jede der offenbarten Zellen mindestens einen Widerstand und einen Kondensator aufweisen, die gemeinsam dazu führen können, dass die Zelle eine jeweilige RC-Verzögerung aufweist (im Folgenden die „RC-Verzögerungszelle“). Zum Beispiel sind die entsprechende Widerstandsfähigkeit des Widerstands und die entsprechende Kapazität des Kondensators dem Wert der RC-Verzögerung zuzuschreiben.
  • Durch Einbringen einer Verzögerung in der RC-Verzögerungszelle durch (eine) passive Vorrichtung(en) kann der entsprechende Verzögerungswert auf den Bereich von einigen wenigen Pikosekunden herab gesteuert werden, den herkömmliche transistorbasierte Zellen nicht erreichen können. Ferner ist die Bildung der RC-Verzögerungszellen mit der Bildung anderer transistorbasierten Zellen kompatibel, was ferner eine Standardisierung der RC-Verzögerungszelle (auf die z. B. durch eine Zellbibliothek zugegriffen wird) ermöglichen kann. Mit anderen Worten können die offenbarten RC-Verzögerungszellen leicht zum Einsetzen in ein Layout-Design verfügbar sein, falls nötig (z. B. mit relativ geringen Hold-Verletzungen). Alternativ oder zusätzlich kann die RC-Verzögerungszelle mit einer transistorbasierten Zelle als eine neue Standardzelle kombiniert werden. Zum Beispiel kann die RC-Verzögerungszelle mit einem Eingangsport eines Puffers (welcher als eine transistorbasierte Zelle implementiert ist), einem Ausgangsport des Puffers oder zwischen zwei Wechselrichtern des Puffers gekoppelt werden. Die Verfügbarkeit unterschiedlicher Arten von Zellen (z. B. die transistorbasierten Zellen, die RC-Verzögerungszellen) erlaubt dem Synthesetool 205 und dem Place-and-Route-Tool 213, die Zellen auszuwählen, die am besten zu den Leistungscharakteristiken (z. B. der Stromverbrauch, die Geschwindigkeit usw.) passen, die von dem Verhaltens-/Funktionsdesign 201 innerhalb der Grenzen der Designbeschränkungen 203 benötigt werden, wodurch eine bessere Effizienz des Gesamtdesigns ermöglicht wird.
  • 5, 6, 7 und 8 veranschaulichen verschiedene Beispiele von Designlayouts zum Herstellen der offenbarten RC-Verzögerungszelle gemäß verschiedenen Ausführungsformen. Jedes der Layouts kann verwendet werden, um eine RC-Verzögerungszelle herzustellen, die mindestens einen Polysiliziumwiderstand und einen induzierten Kondensator aufweist. Aufgrund der unterschiedlichen Konfigurationen der Layouts in 5-8 (z. B. die Anzahl von Polysiliziumwiderständen, die Zellhöhe usw.) kann jede der entsprechenden RC-Verzögerungszellen einen jeweiligen RC-Verzögerungswert aufweisen. Ferner kann durch Verändern von einer oder mehreren Konfigurationen innerhalb jedes der Layouts (z. B. der Abmessungen des Polysiliziumwiderstands, des Leitungsmerkmals des Polysiliziumwiderstands usw.) der entsprechende RC-Verzögerungswert weiter angepasst werden. 9, 10-11, 12 und 13-14 veranschaulichen jeweils entsprechende Querschnittsansichten der RC-Verzögerungszellen von 5-8, nachdem diese Zellen mindestens teilweise (durch Übernehmen einer bestimmten Technologie) hergestellt sind. Zum Beispiel veranschaulichen 9-14 die teilweise hergestellten RC-Verzögerungszellen basierend auf finnenbasierten Feldeffekttransistortechnologien (FinFET-Technologien). Es versteht sich, dass die RC-Verzögerungszellen von 5-8 durch Übernehmen verschiedener anderer Technologien (z. B. planare komplementäre Metalloxidhalbleitertechnologien (CMOS-Technologien, Complementary Metal-Oxide-Semiconductor technologies), Gate-all-around-Transistortechnologien (GAA-Transistortechnologien) usw.) hergestellt werden, ohne den Umfang der vorliegenden Offenbarung zu verlassen.
  • Unter Bezugnahme auf 5 ist das Layout einer RC-Verzögerungszelle 500 gemäß verschiedenen Ausführungsformen dargestellt. Das Layout der RC-Verzögerungszelle 500 weist verschiedene Merkmale auf, welche jeweils einem oder mehreren Strukturierungsprozessen (z. B. einem Photolithographieprozess) entsprechen, um ein oder mehrere physische Vorrichtungselemente herzustellen. Einige der physischen Vorrichtungselemente sind in der Querschnittsansicht von 9 gezeigt, wo eine beispielhafte Vorrichtung 900 basierend auf dem Layout von 5 hergestellt ist (z. B. durch Übernehmen einer FinFET-Technologie). Die Querschnittsansicht von 9 ist entlang der A-A-Richtung geschnitten, wie in 5 angegeben. Im Folgenden kann das Layout der RC-Verzögerungszelle 500 von 5 manchmal in Verbindung mit 9 erläutert werden.
  • Zum Beispiel weist das Layout ein Merkmal 501 auf, das eine Grenze der RC-Verzögerungszelle 500 definiert (im Folgenden die Zellengrenze 501). Die Zellengrenze 501 kann eine Zellhöhe (entlang der Y-Richtung) aufweisen, welche der Zellhöhe A oder der Zellhöhe B entsprechen kann, wie zuvor beschrieben wurde. Die Zellengrenze 501 kann einem Bereich über einem Substrat 901 entsprechen. Über der Zellengrenze 501 weist das Layout 500 aktive Elemente 502 und 504 auf, die entlang der Y-Richtung voneinander beabstandet sind. Das aktive Element 502 kann eingerichtet sein, um einen ersten aktiven Bereich mit einem ersten Leittyp (z. B. n-Typ), 902 in 9 (im Folgenden der aktive Bereich 902), zu definieren. Das aktive Element 504 kann eingerichtet sein, um einen zweiten aktiven Bereich mit einem zweiten Leittyp (z. B. p-Typ), 904 in 9 (im Folgenden der aktive Bereich 904), zu definieren. Wenngleich die aktiven Elemente 502 und 504 (und die entsprechenden aktiven Bereiche 902 und 904) getrennt voneinander gebildet sind, z. B. durch einen Isolationsbereich (nicht gezeigt), versteht sich, dass diese zwei Merkmale/Bereiche aneinander angrenzend gebildet sein können, ohne den Umfang der vorliegenden Offenbarung zu verlassen.
  • In verschiedenen Ausführungsformen können die aktiven Bereiche 902-904 die Grundfläche von einer oder mehreren Kanalstrukturen definieren. Die Kanalstrukturen der RC-Verzögerungszelle 500 weisen möglicherweise keine Source-/Drain-Strukturen auf, und somit sind die Kanalstrukturen möglicherweise nicht eingerichtet, um Strom zu leiten. Diese Kanalstrukturen der RC-Verzögerungszelle 500 können gleichzeitig mit jeweiligen Kanalstrukturen der transistorbasierten Zellen gebildet werden, die verwendet werden, um die sequentiellen Vorrichtungen 414-416 und Kombinationslogiken 405-411 (in 4 gezeigt) zu bilden, jedoch während bestimmten Prozessschritten (z. B. dem Schritt des Bildens von Source-/Drain-Strukturen für die transistorbasierten Zellen) ausgeblendet werden. Diese Kanalstrukturen können jeweils als eine Finnenstruktur gebildet sein, die von dem Substrat 901 vorsteht, wenngleich verschiedene andere Strukturen (z. B. eine Gruppe von Nanostrukturen, die vertikal voneinander getrennt sind) möglich sein können. Zum Beispiel sind in 9 eine Anzahl von Finnenstrukturen 902-1, 902-2 und 902-3 über dem ersten aktiven Bereich 902 gebildet und sind eine Anzahl von Finnenstrukturen 904-1, 904-2 und 904-3 über dem zweiten aktiven Bereich 904 gebildet. Die benachbarten Finnenstrukturen können durch einen oder mehrere Isolationsbereiche (z. B. Flachgrabenisolationen (STIs)) 903 voneinander getrennt (z. B. elektrisch isoliert) werden. Wenngleich drei Finnenstrukturen jeweils über dem aktiven Bereich gezeigt sind, versteht sich, dass eine beliebige Anzahl von Finnenstrukturen in jedem der aktiven Bereiche gebildet sein kann.
  • Erneut unter Bezugnahme auf 5 (und in Verbindung mit 9) weist über dem aktiven Element 502 das Layout ein oder mehrere Kontaktelemente 510 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) zu definieren. Die Bulk-Kontakte sind eingerichtet, um den ersten aktiven Bereich 902 elektrisch mit einer Verbindungsstruktur 905 zu verbinden, welche basierend auf einem Verbindungselement 505 gebildet sein kann. Über dem aktiven Element 504 weist das Layout ein oder mehrere Kontaktelemente 512 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) zu definieren. Die Bulk-Kontakte sind eingerichtet, um den zweiten aktiven Bereich 904 elektrisch mit einer Verbindungsstruktur 907 zu verbinden, welche basierend auf einem Verbindungselement 507 gebildet sein kann. Benachbart zu dem aktiven Element 504 (gegenüber dem aktiven Element 502) weist das Layout ein oder mehrere Kontaktelemente 514 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) zu definieren. Die Bulk-Kontakte sind eingerichtet, um das Substrat 901 elektrisch mit einer Verbindungsstruktur 909 zu verbinden, welche basierend auf einem Verbindungselement 509 gebildet sein kann. In dem Beispiel, wo der erste aktive Bereich 902 n-Dotiermittel aufweist und der zweite aktive Bereich 904 p-Dotiermittel aufweist, kann die Verbindungsstruktur 905 eine erste Stromschiene aufweisen oder mit dieser gekoppelt sein, die eingerichtet ist, um eine erste Stromversorgung, VDD, bereitzustellen, und kann die Verbindungsstruktur 907/909 eine zweite Stromschiene aufweisen oder mit dieser gekoppelt sein, die eingerichtet ist, um eine zweite Stromversorgung, VSS (oder Masse), bereitzustellen.
  • In verschiedenen Ausführungsformen weist das Layout der RC-Verzögerungszelle 500 ein Gate-Element 520 auf, das sich entlang der Y-Richtung erstreckt und einen Abschnitt jedes der aktiven Elemente 502-504 überquert. Das Gate-Element 520 kann eingerichtet sein, um eine Dummy-Gate-Struktur 920 über den Kanalstrukturen zu definieren, die jeweils in den aktiven Bereichen 902 und 904 gebildet sind, wie in 9 gezeigt ist. In einigen Ausführungsformen weist die Dummy-Gate-Struktur 920 ein Dummy-Gate-Dielektrikum 921, das über (einem Abschnitt der) Finnenstrukturen 902-1-3 und 904-1-3 liegt, und ein Dummy-Gate 923, das über dem Dummy-Gate-Dielektrikum 921 liegt, auf. Die Dummy-Gate-Struktur 920 der RC-Verzögerungszelle 500 kann gleichzeitig mit jeweiligen Dummy-Gate-Strukturen der transistorbasierten Zellen gebildet werden, die verwendet werden, um die sequentiellen Vorrichtungen 414-416 und Kombinationslogiken 405-411 (in 4 gezeigt) zu bilden, jedoch während bestimmten Prozessschritten (z. B. dem Schritt des Ersetzens der Dummy-Gate-Strukturen durch die transistorbasierten Zellen) ausgeblendet werden.
  • In verschiedenen Ausführungsformen weist das Dummy-Gate 923 Polysilizium auf, welches einen Polysiliziumwiderstand (im Folgenden der Polysiliziumwiderstand 923) bilden kann. Das Dummy-Gate 923 kann nicht-dotiertes oder dotiertes Polysilizium (z. B. über Ionenimplantation) enthalten, und das Dummy-Gate-Dielektrikum 921 kann eine dielektrische High-k-Materialschicht aufweisen. Das Dummy-Gate 923 kann alternativ oder zusätzlich amorphes Silizium enthalten. Das High-k-Dummy-Gate-Dielektrikum 921 kann ein dielektrisches Material enthalten, das eine dielektrische Konstante aufweist, die höher als jene von thermischem Siliziumoxid ist, welche ungefähr 3,9 beträgt. In einem Beispiel enthält das High-k-Dummy-Gate-Dielektrikum 921 Hafniumoxid (HfO). In verschiedenen Beispielen enthält das High-k-Dummy-Gate-Dielektrikum 921 Metalloxid, Metallnitrid oder Kombinationen davon. Wenngleich in der veranschaulichten Ausführungsform von 5 und 9 der Polysiliziumwiderstand 923 über einem oder mehreren aktiven Bereichen (z. B. 902, 904) gebildet ist, versteht sich, dass der Polysiliziumwiderstand 923 über nicht-aktiven Bereichen des Substrats gebildet werden kann, ohne den Umfang der vorliegenden Offenbarung zu verlassen. Zum Beispiel kann der Polysiliziumwiderstand 923 in einem Isolationsbereich (z. B. einer Flachgrabenisolation (STI)) des Substrats 901 gebildet werden.
  • In verschiedenen Ausführungsformen weist das Layout der RC-Verzögerungszelle 500 Kontaktelemente 530 und 540 auf, die an den Enden des Gate-Elements 520 angeordnet sind, welche verwendet werden können, um Kontakte 930 und 940 zu definieren, wie in 9 gezeigt. Die Kontakte 930 und 940 können eingerichtet sein, um den Polysiliziumwiderstand 923 elektrisch mit Verbindungsstrukturen 935 und 945 zu verbinden, welche jeweils durch Verbindungselemente 535 und 545 definiert sein können. Die Verbindungsstrukturen 935 und 945 können jeweils als Eingangs-/Ausgangsports fungieren, die der RC-Verzögerungszelle 500 ermöglichen, elektrisch mit anderen Zellen gekoppelt zu werden. Von daher kann der Polysiliziumwiderstand 923 einen Widerstand bereitstellen, der einen ersten Teil der RC-Verzögerung der RC-Verzögerungszelle 500 bildet; können der Polysiliziumwiderstand 923, das Dummy-Gate-Dielektrikum 921 und das Substrat 901 (welches die aktiven Bereiche 902 und 904 aufweist) gemeinsam eine Kapazität bereitstellen, die einen zweiten Teil der RC-Verzögerung bereitstellt; kann der Kontakt 930 einen Widerstand bereitstellen, der einen dritten Teil der RC-Verzögerung bildet; und kann der Kontakt 904 einen Widerstand bereitstellen, der einen vierten Teil der RC-Verzögerung bildet.
  • In verschiedenen Ausführungsformen können der erste, der dritte und der vierte Teil deutlich größer als der zweite Teil sein, und kann somit die RC-Verzögerung der RC-Verzögerungszelle 500 durch die Widerstände des Polysiliziumwiderstands 923 und der Kontakte 930-940 dominiert werden. Ferner können die Widerstände des Polysiliziumwiderstands 923 und der Kontakte 930-940 mit ihren jeweiligen Abmessungen variieren. Zum Beispiel weist in 5 und 9 ein Abschnitt des Polysiliziumwiderstands 923 (das Gate-Element 520) zwischen den Kontakten 930-940 eine Länge (entlang der Y-Richtung), L, eine Breite (entlang der X-Richtung), W, und eine Höhe, H (entlang der Z-Richtung), auf. Der erste Teil der RC-Verzögerung kann mit den Werten von L, W und H variieren. Ähnlich können der zweite Teil und der dritte Teil der RC-Verzögerung jeweils mit den Abmessungen der Kontakte 930 und 940 variieren. Ferner können die Widerstände des Polysiliziumwiderstands 923 und der Kontakte 930-940 mit ihren jeweiligen Leitungscharakteristiken variieren. Zum Beispiel kann der erste Teil der RC-Verzögerung mit einer Leitfähigkeit des Polysiliziumwiderstands 923 variieren, welche durch Dotieren des Polysiliziumwiderstands 923 mit unterschiedlichen Konzentrationen oder Verändern des Materials des Polysiliziumwiderstands 923 angepasst werden kann. In einem anderen Beispiel können der zweite und der dritte Teil der RC-Verzögerung jeweils mit den Leitfähigkeiten der Kontakte 930 und 940 variieren, welche durch Verändern des Materials der Kontakte 930 und 940 angepasst werden können.
  • Unter Bezugnahme auf 6 ist das Layout einer anderen RC-Verzögerungszelle 600 gemäß verschiedenen Ausführungsformen dargestellt. Das Layout der RC-Verzögerungszelle 600 weist verschiedene Merkmale auf, welche jeweils einem oder mehreren Strukturierungsprozessen (z. B. einem Photolithographieprozess) entsprechen, um ein oder mehrere physische Vorrichtungselemente herzustellen. Einige der physischen Vorrichtungselemente sind in den Querschnittsansichten von 10-11 gezeigt, wo eine beispielhafte Vorrichtung 1000 basierend auf dem Layout von 6 hergestellt ist (z. B. durch Übernehmen einer FinFET-Technologie). Die Querschnittsansichten von 10-11 sind jeweils entlang der A-A-Richtung und der B-B-Richtung geschnitten, wie in 6 angegeben. Im Folgenden kann das Layout der RC-Verzögerungszelle 600 von 6 manchmal in Verbindung mit 10-11 erläutert werden.
  • Zum Beispiel weist das Layout ein Element 601 auf, das eine Grenze der RC-Verzögerungszelle 600 definiert (im Folgenden die Zellengrenze 601). Die Zellengrenze 601 kann eine Zellhöhe (entlang der Y-Richtung) aufweisen, welche der Zellhöhe A oder der Zellhöhe B entsprechen kann, wie zuvor beschrieben wurde. Die Zellengrenze 601 kann einem Bereich über einem Substrat 1001 entsprechen. Über der Zellengrenze 601 weist das Layout aktive Elemente 602 und 604 auf, die entlang der Y-Richtung voneinander beabstandet sind. Das aktive Element 602 kann eingerichtet sein, um einen ersten aktiven Bereich mit einem ersten Leittyp (z. B. n-Typ), 1002 in 10-11, (im Folgenden der aktive Bereich 1002) zu definieren. Das aktive Element 604 kann eingerichtet sein, um einen zweiten aktiven Bereich mit einem zweiten Leittyp (z. B. p-Typ), 1004 in 10-11, (im Folgenden der aktive Bereich 1004) zu definieren. Wenngleich die aktiven Elemente 602 und 604 (und die entsprechenden aktiven Bereiche 1002 und 1004) getrennt voneinander gebildet sind, z. B. durch einen Isolationsbereich (nicht gezeigt), versteht sich, dass diese zwei Elemente/Bereiche aneinander angrenzend gebildet sein können, ohne den Umfang der vorliegenden Offenbarung zu verlassen.
  • In verschiedenen Ausführungsformen können die aktiven Bereiche 1002-1004 die Grundfläche von einer oder mehreren Kanalstrukturen definieren. Die Kanalstrukturen der RC-Verzögerungszelle 600 weisen möglicherweise keine Source-/Drain-Strukturen auf und somit sind die Kanalstrukturen möglicherweise nicht eingerichtet, um Strom zu leiten. Diese Kanalstrukturen der RC-Verzögerungszelle 600 können gleichzeitig mit jeweiligen Kanalstrukturen der transistorbasierten Zellen gebildet werden, die verwendet werden, um die sequentiellen Vorrichtungen 414-416 und Kombinationslogiken 405-411 (in 4 gezeigt) zu bilden, jedoch während bestimmten Prozessschritten (z. B. dem Schritt des Bildens von Source-/Drain-Strukturen für die transistorbasierten Zellen) ausgeblendet werden. Diese Kanalstrukturen können jeweils als eine Finnenstruktur gebildet sein, die von dem Substrat 1001 vorsteht, wenngleich verschiedene andere Strukturen (z. B. eine Gruppe von Nanostrukturen, die vertikal voneinander getrennt sind) möglich sein können. Zum Beispiel sind in 10 eine Anzahl von Finnenstrukturen 1002-1, 1002-2 und 1002-3 über dem ersten aktiven Bereich 1002 gebildet und sind eine Anzahl von Finnenstrukturen 1004-1, 1004-2 und 1004-3 über dem zweiten aktiven Bereich 1004 gebildet. Die benachbarten Finnenstrukturen können durch einen oder mehrere Isolationsbereiche (z. B. Flachgrabenisolationen (STIs)) 1003 voneinander getrennt (z. B. elektrisch isoliert) sein. Wenngleich drei Finnenstrukturen jeweils über dem aktiven Bereich gezeigt sind, versteht sich, dass eine beliebige Anzahl von Finnenstrukturen in jedem der aktiven Bereiche gebildet werden kann.
  • Erneut unter Bezugnahme auf 6 (und in Verbindung mit 10-11) weist über dem aktiven Element 602 das Layout ein oder mehrere Kontaktelemente 610 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) 1010 zu definieren. Die Bulk-Kontakte 1010 sind eingerichtet, um den ersten aktiven Bereich 1002 elektrisch mit einer Verbindungsstruktur 1005 zu verbinden, welche basierend auf einem Verbindungselement 605 gebildet sein kann. Über dem aktiven Element 604 weist das Layout ein oder mehrere Kontaktelemente 612 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) 1012 zu definieren. Die Bulk-Kontakte 1012 sind eingerichtet, um den zweiten aktiven Bereich 1004 elektrisch mit einer Verbindungsstruktur 1007 zu verbinden, welche basierend auf einem Verbindungselement 607 gebildet sein kann. Benachbart zu dem aktiven Element 604 (gegenüber dem aktiven Element 602) weist das Layout ein oder mehrere Kontaktelemente 614 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) 1014 zu definieren. Die Bulk-Kontakte 1014 sind eingerichtet, um das Substrat 1001 elektrisch mit einer Verbindungsstruktur 1009 zu verbinden, welche basierend auf einem Verbindungselement 609 gebildet sein kann. In dem Beispiel, wo der erste aktive Bereich 1002 n-Dotiermittel aufweist und der zweite aktive Bereich 1004 p-Dotiermittel aufweist, kann die Verbindungsstruktur 1005 eine erste Stromschiene aufweisen oder mit dieser gekoppelt sein, die eingerichtet ist, um eine erste Stromversorgung, VDD, bereitzustellen, und kann die Verbindungsstruktur 1007/1009 eine zweite Stromschiene aufweisen oder mit dieser gekoppelt sein, die eingerichtet ist, um eine zweite Stromversorgung, VSS (oder Masse), bereitzustellen.
  • In verschiedenen Ausführungsformen weist das Layout der RC-Verzögerungszelle 600 ein erstes Gate-Element 620 und ein zweites Gate-Element 622 auf, die sich jeweils entlang der Y-Richtung erstrecken und einen Abschnitt jedes der aktiven Bereiche 1002-1004 überqueren. Das Gate-Element 620 kann eingerichtet sein, um eine Dummy-Gate-Struktur 1020 über den Kanalstrukturen zu definieren, die jeweils in den aktiven Bereichen 1002 und 1004 gebildet sind, wie in 10 gezeigt. Ähnlich kann das Gate-Element 622 eingerichtet sein, um eine Dummy-Gate-Struktur 1022 parallel zu der Dummy-Gate-Struktur 1020 über einigen der Kanalstrukturen, die jeweils in den aktiven Bereichen 1002 und 1004 gebildet sind, zu definieren, wie in 11 gezeigt. In einigen Ausführungsformen weist die Dummy-Gate-Struktur 1020 ein Dummy-Gate-Dielektrikum 1021, das über den Finnenstrukturen 1002-1-3 und 1004-1-3 (einem Abschnitt davon) liegt, und ein Dummy-Gate 1023, das über dem Dummy-Gate-Dielektrikum 1021 liegt, auf; und weist die Dummy-Gate-Struktur 1022 ein Dummy-Gate-Dielektrikum 1025, das über den Finnenstrukturen 1002-2-3 und 1004-1-3 (einem Abschnitt davon) liegt, und ein Dummy-Gate 1027, das über dem Dummy-Gate-Dielektrikum 1025 liegt, auf. Die Dummy-Gate-Strukturen 1020 und 1022 der RC-Verzögerungszelle 600 können gleichzeitig mit jeweiligen Dummy-Gate-Strukturen der transistorbasierten Zellen gebildet werden, die verwendet werden, um die sequentiellen Vorrichtungen 414-416 und Kombinationslogiken 405-411 (in 4 gezeigt) zu bilden, jedoch während bestimmten Prozessschritten (z. B. dem Schritt des Ersetzens der Dummy-Gate-Strukturen durch die transistorbasierten Zellen) ausgeblendet werden.
  • In verschiedenen Ausführungsformen können die Dummy-Gates 1023 und 1027 jeweils Polysilizium enthalten, welches einen jeweiligen Polysiliziumwiderstand (im Folgenden der Polysiliziumwiderstand 1023 und der Polysiliziumwiderstand 1027) bilden kann. Die Dummy-Gates 1023 und 1027 können nicht-dotiertes oder dotiertes Polysilizium enthalten, und die Dummy-Gate-Dielektrika 1021 und 1025 können eine dielektrische High-k-Materialschicht aufweisen. Die Dummy-Gates 1023 und 1027 können alternativ oder zusätzlich amorphes Silizium enthalten. Die High-k-Dummy-Gate-Dielektrika 1021 und 1025 können ein dielektrisches Material enthalten, das eine dielektrische Konstante aufweist, die höher als jene von thermischem Siliziumoxid ist, welche ungefähr 3,9 beträgt. In einem Beispiel enthalten die High-k-Dummy-Gate-Dielektrika 1021 und 1025 Hafniumoxid (HfO). In verschiedenen Beispielen weisen die High-k-Dummy-Gate-Dielektrika 1021 und 1025 Metalloxid, Metallnitrid oder Kombinationen davon auf. Wenngleich in der veranschaulichten Ausführungsform von 6 und 10-11 die Polysiliziumwiderstände 1023 und 1027 über einem oder mehreren aktiven Bereichen (z. B. 1002, 1004) gebildet sind, versteht sich, dass die Polysiliziumwiderstände 1023 und 1027 jeweils über nicht-aktiven Bereichen des Substrats gebildet sein können, ohne den Umfang der vorliegenden Offenbarung zu verlassen. Zum Beispiel können die Polysiliziumwiderstände 1023 und 1027 jeweils in einem Isolationsbereich (z. B. einer Flachgrabenisolation (STI)) des Substrats 1001 gebildet sein.
  • In verschiedenen Ausführungsformen weist das Layout der RC-Verzögerungszelle 600 Kontaktelemente 630 und 640 auf, die an den Enden des Gate-Elements 620 angeordnet sind, welche verwendet werden können, um Kontakte 1030 und 1040 zu definieren, wie in 10 gezeigt; und weist das Layout der RC-Verzögerungszelle 600 Kontaktelemente 632 und 642 auf, die an den Enden des Gate-Elements 622 angeordnet sind, welche verwendet werden können, um Kontakte 1032 und 1042 zu definieren, wie in 11 gezeigt. Die Kontakte 1030 und 1040 können eingerichtet sein, um den Polysiliziumwiderstand 1023 elektrisch mit Verbindungsstrukturen 1035 und 1045 zu verbinden, welche jeweils durch Verbindungselemente 635 und 645 definiert sein können; und die Kontakte 1032 und 1042 können eingerichtet sein, um den Polysiliziumwiderstand 1027 elektrisch mit Verbindungsstrukturen 1037 und 1045 zu verbinden, welche jeweils durch Verbindungselemente 637 und 645 definiert sein können. Die Verbindungsstrukturen 1035 und 1037 können jeweils als Eingangs-/Ausgangsports fungieren, die der RC-Verzögerungszelle 600 ermöglichen, elektrisch mit anderen Zellen gekoppelt zu sein. Von daher kann der Polysiliziumwiderstand 1023 einen Widerstand bereitstellen, der einen ersten Teil der RC-Verzögerung der RC-Verzögerungszelle 600 bildet; kann der Polysiliziumwiderstand 1027 einen Widerstand bereitstellen, der einen zweiten Teil der RC-Verzögerung bildet; können die Polysiliziumwiderstände 1023-1027, die Dummy-Gate-Dielektrika 1021-1025 und das Substrat 1001 (welches die aktiven Bereiche 1002 und 1004 aufweist) gemeinsam eine Kapazität bereitstellen, die einen dritten Teil der RC-Verzögerung bildet; kann der Kontakt 1030 einen Widerstand bereitstellen, der einen vierten Teil der RC-Verzögerung bildet; kann der Kontakt 1040 einen Widerstand bereitstellen, der einen fünften Teil der RC-Verzögerung bildet; kann der Kontakt 1042 einen Widerstand bereitstellen, der einen sechsten Teil der RC-Verzögerung bildet; und kann der Kontakt 1032 einen Widerstand bereitstellen, der einen siebten Teil der RC-Verzögerung bildet.
  • In verschiedenen Ausführungsformen können der erste, der zweite, der vierte, der fünfte, der sechste und der siebte Teil deutlich größer als der dritte Teil sein und kann somit die RC-Verzögerung der RC-Verzögerungszelle 600 durch die Widerstände der Polysiliziumwiderstände 1023-1027 und der Kontakte 1030, 1040, 1032 und 1042 dominiert werden. Ferner können die Widerstände der Polysiliziumwiderstände 1023 und 1027 und der Kontakte 1030, 1040, 1032 und 1042 mit ihren jeweiligen Abmessungen variieren. Zum Beispiel weist in 6 und 10-11 ein Abschnitt des Polysiliziumwiderstands 1023 (das Gate-Element 620) zwischen den Kontakten 1030-1040 eine Länge (entlang der Y-Richtung), Li, eine Breite (entlang der X-Richtung), Wi, und eine Höhe, H1 (entlang der Z-Richtung), auf; und weist ein Abschnitt des Polysiliziumwiderstands 1027 (das Gate-Element 622) zwischen den Kontakten 1032-1042 eine Länge (entlang der Y-Richtung), L2, eine Breite (entlang der X-Richtung), W2, und eine Höhe, H2 (entlang der Z-Richtung), auf. Der erste Teil der RC-Verzögerung kann mit den Werten von Li, Wi und H1 variieren, und der zweite Teil der RC-Verzögerung kann mit den Werten von L2, W2 und H2 variieren. Ähnlich können der vierte, der fünfte, der sechste und der siebte Teil der RC-Verzögerung jeweils mit den Abmessungen der Kontakte 1030, 1040, 1032 und 1042 variieren. Ferner können die Widerstände der Polysiliziumwiderstände 1023 und 1027 und der Kontakte 1030, 1040, 1032 und 1042 mit ihren jeweiligen Leitungscharakteristiken variieren. Zum Beispiel kann der erste Teil der RC-Verzögerung mit einer Leitfähigkeit des Polysiliziumwiderstands 1023 variieren, welche durch Dotieren des Polysiliziumwiderstands 1023 mit unterschiedlichen Konzentrationen oder Verändern des Materials des Polysiliziumwiderstands 1023 angepasst werden kann. In einem anderen Beispiel können der vierte, der fünfte, der sechste und der siebte Teil der RC-Verzögerung jeweils mit Leitfähigkeiten der Kontakte 1030, 1040, 1032 und 1042 variieren, welche durch Verändern des Materials der Kontakte 1030, 1040, 1032 und 1042 angepasst werden können.
  • Unter Bezugnahme auf 7 ist das Layout noch einer anderen RC-Verzögerungszelle 700 gemäß verschiedenen Ausführungsformen dargestellt. Das Layout der RC-Verzögerungszelle 700 weist verschiedene Merkmale auf, welche jeweils einem oder mehreren Strukturierungsprozessen (z. B. einem Photolithographieprozess) entsprechen, um ein oder mehrere physische Vorrichtungselemente herzustellen. Einige der physischen Vorrichtungselemente sind in der Querschnittsansicht von 12 gezeigt, wo eine beispielhafte Vorrichtung 1200 basierend auf dem Layout von 7 hergestellt ist (z. B. durch Übernehmen einer FinFET-Technologie). Die Querschnittsansicht von 12 ist entlang der A-A-Richtung geschnitten, wie in 7 angeben. Im Folgenden kann das Layout der RC-Verzögerungszelle 700 von 7 manchmal in Verbindung mit 12 erläutert sein.
  • Zum Beispiel weist das Layout ein Element 701 auf, das eine Grenze der RC-Verzögerungszelle 700 definiert (im Folgenden die Zellengrenze 701). Die Zellengrenze 701 kann eine Zellhöhe (entlang der Y-Richtung) aufweisen, welche dem Doppelten der Zellhöhe A oder dem Doppelten der Zellhöhe B entsprechen kann, wie zuvor beschrieben wurde. Die Zellengrenze 701 kann einem Bereich über einem Substrat 1201 entsprechen. Über der Zellengrenze 701 weist das Layout 700 aktive Elemente 702, 704 und 706 auf, die entlang der Y-Richtung voneinander beabstandet sind. Das aktive Element 702 kann eingerichtet sein, um einen ersten aktiven Bereich mit einem ersten Leittyp (z. B. p-Typ), 1202 in 12, (im Folgenden der aktive Bereich 1202) zu definieren. Das aktive Element 704 kann eingerichtet sein, um einen zweiten aktiven Bereich mit einem zweiten Leittyp (z. B. n-Typ), 1204 in 12, (im Folgenden der aktive Bereich) zu definieren. Das aktive Element 706 kann eingerichtet sein, um einen dritten aktiven Bereich mit dem ersten Leittyp (z. B. p-Typ), 1206 in 12, (im Folgenden der aktive Bereich 1206) zu definieren. Wenngleich die aktiven Elemente 702-706 (und die entsprechenden aktiven Bereiche 1202-1206) getrennt voneinander gebildet sind, z. B. durch einen Isolationsbereich (nicht gezeigt), versteht sich, dass diese drei Elemente/Bereiche aneinander angrenzend gebildet sein können, ohne den Umfang der vorliegenden Offenbarung zu verlassen.
  • In verschiedenen Ausführungsformen können die aktiven Bereiche 1202-1204 die Grundfläche von einer oder mehreren Kanalstrukturen definieren. Die Kanalstrukturen der RC-Verzögerungszelle 600 weisen möglicherweise keine Source-/Drain-Strukturen auf, und somit sind die Kanalstrukturen möglicherweise nicht eingerichtet, um Strom zu leiten. Diese Kanalstrukturen der RC-Verzögerungszelle 600 können gleichzeitig mit jeweiligen Kanalstrukturen der transistorbasierten Zellen gebildet werden, die verwendet werden, um die sequentiellen Vorrichtungen 414-416 und Kombinationslogiken 405-411 (in 4 gezeigt) zu bilden, jedoch während bestimmten Prozessschritten (z. B. dem Schritt des Bildens von Source-/Drain-Strukturen für die transistorbasierten Zellen) ausgeblendet werden. Diese Kanalstrukturen können jeweils als eine Finnenstruktur gebildet sein, die von dem Substrat 1201 vorsteht, wenngleich verschiedene andere Strukturen (z. B. eine Gruppe von Nanostrukturen, die vertikal voneinander getrennt sind) möglich sein können. Zum Beispiel sind in 12 eine Anzahl von Finnenstrukturen 1202-1 und 1202-2 über dem ersten aktiven Bereich 1202 gebildet, sind eine Anzahl von Finnenstrukturen 1204-1 und 1204-2 über dem zweiten aktiven Bereich 1204 gebildet und sind eine Anzahl von Finnenstrukturen 1206-1 und 1206-2 über dem dritten aktiven Bereich 1206 gebildet. Die benachbarten Finnenstrukturen können durch einen oder mehrere Isolationsbereiche (z. B. Flachgrabenisolationen (STIs)) 1203 voneinander getrennt (z. B. elektrisch isoliert) sein. Wenngleich zwei Finnenstrukturen jeweils über dem aktiven Bereich gezeigt sind, versteht sich, dass eine beliebige Anzahl von Finnenstrukturen in jedem der aktiven Bereiche gebildet werden kann. In einigen Ausführungsformen kann die Anzahl von Finnenstrukturen, die über dem aktiven Bereich 1204 gebildet sind, doppelt so groß wie die Anzahl von Finnenstrukturen, die in jedem der aktiven Bereiche 1202 und 1206 gebildet sind, sein.
  • Erneut unter Bezugnahme auf 7 (und in Verbindung mit 12) weist über dem aktiven Element 702 das Layout ein oder mehrere Kontaktelemente 712 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) zu definieren. Die Bulk-Kontakte sind eingerichtet, um den ersten aktiven Bereich 1202 elektrisch mit einer Verbindungsstruktur 1207 zu verbinden, welche basierend auf einem Verbindungselement 707 gebildet sein kann. Benachbart zu dem aktiven Element 702 (gegenüber dem aktiven Element 704) weist das Layout ein oder mehrere Kontaktelemente 710 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) zu definieren. Die Bulk-Kontakte sind eingerichtet, um das Substrat 1201 elektrisch mit einer Verbindungsstruktur 1205 zu verbinden, welche basierend auf einem Verbindungselement 705 gebildet sein kann. Über dem aktiven Element 704 weist das Layout ein oder mehrere Kontaktelemente 714-716 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) zu definieren. Die Bulk-Kontakte sind eingerichtet, um den zweiten aktiven Bereich 1204 elektrisch mit Verbindungsstrukturen 1213 und 1215 zu verbinden, welche jeweils basierend auf Verbindungselementen 713 und 715 gebildet sein können. Über dem aktiven Element 706 weist das Layout ein oder mehrere Kontaktelemente 718 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) zu definieren. Die Bulk-Kontakte sind eingerichtet, um den dritten aktiven Bereich 1206 elektrisch mit einer Verbindungsstruktur 1209 zu verbinden, welche basierend auf einem Verbindungselement 709 gebildet sein kann. Benachbart zu dem aktiven Element 706 (gegenüber dem aktiven Element 704) weist das Layout ein oder mehrere Kontaktelemente 720 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) zu definieren. Die Bulk-Kontakte sind eingerichtet, um das Substrat 1201 elektrisch mit einer Verbindungsstruktur 1211 zu verbinden, welche basierend auf einem Verbindungselement 711 gebildet sein kann. In dem Beispiel, wo der zweite aktive Bereich 1024 n-Dotiermittel aufweist und der erste und der dritte aktive Bereich 1202 und 1206 p-Dotiermittel aufweisen, können die Verbindungsstrukturen 1213-1215 eine erste Stromschiene aufweisen oder mit dieser gekoppelt sein, die eingerichtet ist, um eine erste Stromversorgung, VDD, bereitzustellen, und können die Verbindungsstrukturen 1205, 1207, 1209 und 1211 eine zweite Stromschiene aufweisen oder mit dieser gekoppelt sein, die eingerichtet ist, um eine zweite Stromversorgung, VSS (oder Masse), bereitzustellen.
  • In verschiedenen Ausführungsformen weist das Layout der RC-Verzögerungszelle 700 ein Gate-Element 730 auf, das sich entlang der Y-Richtung erstreckt und einen Abschnitt jedes der aktiven Elemente 702-706 überquert. Das Gate-Element 730 kann eingerichtet sein, um eine Dummy-Gate-Struktur 1230 über den Kanalstrukturen zu definieren, die jeweils in den aktiven Bereichen 1202-1206 gebildet sind, wie in 12 gezeigt. In einigen Ausführungsformen weist die Dummy-Gate-Struktur 1230 ein Dummy-Gate-Dielektrikum 1231, das über den Finnenstrukturen 1202-1-2, 1204-1-2 und 1206-1-2 (einem Abschnitt davon) liegt, und ein Dummy-Gate 1233, das über dem Dummy-Gate-Dielektrikum 1231 liegt, auf. Die Dummy-Gate-Struktur 1230 der RC-Verzögerungszelle 700 kann gleichzeitig mit jeweiligen Dummy-Gate-Strukturen der transistorbasierten Zellen gebildet werden, die verwendet werden, um die sequentiellen Vorrichtungen 414-416 und Kombinationslogiken 405-411 (in 4 gezeigt) zu bilden, jedoch während bestimmten Prozessschritten (z. B. dem Schritt des Ersetzens der Dummy-Gate-Strukturen durch die transistorbasierten Zellen) ausgeblendet werden.
  • In verschiedenen Ausführungsformen enthält das Dummy-Gate 1233 Polysilizium, welches einen Polysiliziumwiderstand (im Folgenden der Polysiliziumwiderstand 1233) bilden kann. Das Dummy-Gate 1233 kann nicht-dotiertes oder dotiertes Polysilizium enthalten, und das Dummy-Gate-Dielektrikum 1231 kann eine dielektrische High-k-Materialschicht aufweisen. Das Dummy-Gate 1233 kann alternativ oder zusätzlich amorphes Silizium enthalten. Das High-k-Dummy-Gate-Dielektrikum 1231 kann ein dielektrisches Material enthalten, das eine dielektrische Konstante aufweist, die höher als jene von thermischem Siliziumoxid ist, welche ungefähr 3,9 beträgt. In einem Beispiel enthält das High-k-Dummy-Gate-Dielektrikum 1231 Hafniumoxid (HfO). In verschiedenen Beispielen enthält das High-k-Dummy-Gate-Dielektrikum 1231 Metalloxid, Metallnitrid oder Kombinationen davon. Wenngleich in der veranschaulichten Ausführungsform von 7 und 12 der Polysiliziumwiderstand 1233 über einem oder mehreren aktiven Bereichen (z. B. 1202, 1204, 1206) gebildet ist, versteht sich, dass der Polysiliziumwiderstand 1233 über nicht-aktiven Bereichen des Substrats gebildet sein kann, ohne den Umfang der vorliegenden Offenbarung zu verlassen. Zum Beispiel kann der Polysiliziumwiderstand 1233 in einem Isolationsbereich (z. B. einer Flachgrabenisolation (STI)) des Substrats 1201 gebildet sein.
  • In verschiedenen Ausführungsformen weist das Layout der RC-Verzögerungszelle 700 Kontaktelemente 740 und 750 auf, die an den Enden des Gate-Elements 730 angeordnet sind, welche verwendet werden können, um Kontakte 1240 und 1250 zu definieren, wie in 12 gezeigt. Die Kontakte 1240 und 1250 können eingerichtet sein, um den Polysiliziumwiderstand 1233 elektrisch mit Verbindungsstrukturen 1245 und 1255 zu verbinden, welche jeweils durch Verbindungselemente 745 und 755 definiert sein können. Die Verbindungsstrukturen 1245 und 1255 können jeweils als Eingangs-/Ausgangsports fungieren, die der RC-Verzögerungszelle 700 ermöglichen, elektrisch mit anderen Zellen gekoppelt zu sein. Von daher kann der Polysiliziumwiderstand 1233 einen Widerstand bereitstellen, der einen ersten Teil der RC-Verzögerung der RC-Verzögerungszelle 700 bildet; können der Polysiliziumwiderstand 1233, das Dummy-Gate-Dielektrikum 1231 und das Substrat (welches die aktiven Bereiche 1202-1206 aufweist) gemeinsam eine Kapazität bereitstellen, die einen zweiten Teil der RC-Verzögerung bildet; kann der Kontakt 1240 einen Widerstand bereitstellen, der einen dritten Teil der RC-Verzögerung bildet; und kann der Kontakt 1250 einen Widerstand bereitstellen, der einen vierten Teil der RC-Verzögerung bildet.
  • In verschiedenen Ausführungsformen können der erste, der dritte und der vierte Teil deutlich größer als der zweite Teil sein, und kann somit die RC-Verzögerung der RC-Verzögerungszelle 700 durch die Widerstände des Polysiliziumwiderstands 1233 und der Kontakte 1240-1250 dominiert werden. Ferner können die Widerstände des Polysiliziumwiderstands 1233 und der Kontakte 1240-1250 mit ihren jeweiligen Abmessungen variieren. Zum Beispiel weist in 7 und 12 ein Abschnitt des Polysiliziumwiderstands 1233 (das Gate-Element 730) zwischen den Kontakten 1240-1250 eine Länge (entlang der Y-Richtung), L, eine Breite (entlang der X-Richtung), W, und eine Höhe, H (entlang der Z-Richtung), auf. Der erste Teil der RC-Verzögerung kann mit den Werten von L, W und H variieren. Ähnlich können der zweite Teil und der dritte Teil der RC-Verzögerung jeweils mit den Abmessungen der Kontakte 1240 und 1250 variieren. Ferner können die Widerstände des Polysiliziumwiderstands 1233 und der Kontakte 1240-1250 mit ihren jeweiligen Leitungscharakteristiken variieren. Zum Beispiel kann der erste Teil der RC-Verzögerung mit einer Leitfähigkeit des Polysiliziumwiderstands 1233 variieren, welche durch Dotieren des Polysiliziumwiderstands 1233 mit unterschiedlichen Konzentrationen oder Verändern des Materials des Polysiliziumwiderstands 1233 angepasst werden kann. In einem anderen Beispiel können der zweite und der dritte Teil der RC-Verzögerung jeweils mit den Leitfähigkeiten der Kontakte 1240 und 1250 variieren, welche durch Verändern des Materials der Kontakte 1240 und 1250 angepasst werden können.
  • Unter Bezugnahme auf 8 ist das Layout noch einer anderen RC-Verzögerungszelle 800 gemäß verschiedenen Ausführungsformen dargestellt. Das Layout der RC-Verzögerungszelle 800 weist verschiedene Merkmale auf, welche jeweils einem oder mehreren Strukturierungsprozessen (z. B. einem Photolithographieprozess) entsprechen, um ein oder mehrere physische Vorrichtungselemente herzustellen. Einige der physischen Vorrichtungselemente sind in den Querschnittsansichten von 13-14 gezeigt, wo eine beispielhafte Vorrichtung 1300 basierend auf dem Layout von 8 hergestellt ist (z. B. durch Übernehmen einer FinFET-Technologie). Die Querschnittsansichten von 13-14 sind jeweils entlang der A-A-Richtung und der B-B-Richtung geschnitten, wie in 8 angegeben. Im Folgenden kann das Layout der RC-Verzögerungszelle 800 von 8 manchmal in Verbindung mit 13-14 erläutert werden.
  • Zum Beispiel weist das Layout ein Element 801 auf, das eine Grenze der RC-Verzögerungszelle 800 definiert (im Folgenden die Zellengrenze 801). Die Zellengrenze 801 kann eine Zellhöhe (entlang der Y-Richtung) aufweisen, welche der Zellhöhe A oder der Zellhöhe B entsprechen kann, wie zuvor beschrieben wurde. Die Zellengrenze 801 kann einem Bereich über einem Substrat 1301 entsprechen. Über der Zellengrenze 801 weist das Layout aktive Elemente 802 und 804 auf, die entlang der Y-Richtung voneinander beabstandet sind. Das aktive Element 802 kann eingerichtet sein, um einen ersten aktiven Bereich mit einem ersten Leittyp (z. B. n-Typ), 1302 in 13-14, (im Folgenden der aktive Bereich 1302) zu definieren. Das aktive Element 804 kann eingerichtet sein, um einen zweiten aktiven Bereich mit einem zweiten Leittyp (z. B. p-Typ), 1304 in 13-14, (im Folgenden der aktive Bereich 1304) zu definieren. Wenngleich die aktiven Elemente 802 und 804 (und die entsprechenden aktiven Bereiche 1302 und 1304) getrennt voneinander gebildet sind, z. B. durch einen Isolationsbereich (nicht gezeigt), versteht sich, dass diese zwei Merkmale/Bereiche aneinander angrenzend gebildet sein können, ohne den Umfang der vorliegenden Offenbarung zu verlassen.
  • In verschiedenen Ausführungsformen können die aktiven Bereiche 1302-1304 die Grundfläche von einer oder mehreren Kanalstrukturen definieren. Die Kanalstrukturen der RC-Verzögerungszelle 800 weisen möglicherweise keine Source-/Drain-Strukturen auf, und somit sind die Kanalstrukturen möglicherweise nicht eingerichtet, um Strom zu leiten. Diese Kanalstrukturen der RC-Verzögerungszelle 800 können gleichzeitig mit jeweiligen Kanalstrukturen der transistorbasierten Zellen gebildet werden, die verwendet werden, um die sequentiellen Vorrichtungen 414-416 und Kombinationslogiken 405-411 (in 4 gezeigt) zu bilden, jedoch während bestimmten Prozessschritten (z. B. dem Schritt des Bildens von Source-/Drain-Strukturen für die transistorbasierten Zellen) ausgeblendet werden. Diese Kanalstrukturen können jeweils als eine Finnenstruktur gebildet sein, die von dem Substrat 1301 vorsteht, während verschiedene andere Strukturen (z. B. eine Gruppe von Nanostrukturen, die vertikal voneinander getrennt sind) möglich sein können. Zum Beispiel sind in 13 eine Anzahl von Finnenstrukturen 1302-1, 1302-2 und 1302-3 über dem ersten aktiven Bereich 1302 gebildet und sind eine Anzahl von Finnenstrukturen 1304-1, 1304-2 und 1304-3 über dem zweiten aktiven Bereich 1304 gebildet. Die benachbarten Finnenstrukturen können durch einen oder mehrere Isolationsbereiche (z. B. Flachgrabenisolationen (STIs)) 1303 voneinander getrennt (z. B. elektrisch isoliert) sein. Wenngleich drei Finnenstrukturen jeweils über dem aktiven Bereich gezeigt sind, versteht sich, dass eine beliebige Anzahl von Finnenstrukturen in jedem der aktiven Bereiche gebildet sein kann.
  • Erneut unter Bezugnahme auf 8 (und in Verbindung mit 13-14) weist über dem aktiven Element 1302 das Layout ein oder mehrere Kontaktelemente 1310 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) zu definieren. Die Bulk-Kontakte sind eingerichtet, um den ersten aktiven Bereich 1302 elektrisch mit einer Verbindungsstruktur 1305 zu verbinden, welche basierend auf einem Verbindungselement 805 gebildet sein kann. Über dem aktiven Element 1304 weist das Layout ein oder mehrere Kontaktelemente 812 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) zu definieren. Die Bulk-Kontakte sind eingerichtet, um den zweiten aktiven Bereich 1304 elektrisch mit einer Verbindungsstruktur 1307 zu verbinden, welche basierend auf einem Verbindungselement 807 gebildet sein kann. Benachbart zu dem aktiven Element 1304 (gegenüber dem aktiven Element 1302) weist das Layout ein oder mehrere Kontaktelemente 814 auf, die eingerichtet sind, um Bulk-Kontakte (oder Körperkontakte) zu definieren. Die Bulk-Kontakte sind eingerichtet, um das Substrat 1301 elektrisch mit einer Verbindungsstruktur 1309 zu verbinden, welche basierend auf einem Verbindungselement 809 gebildet sein kann. In dem Beispiel, wo der erste aktive Bereich 1302 n-Dotiermittel aufweist und der zweite aktive Bereich 1304 p-Dotiermittel aufweist, kann die Verbindungsstruktur 1305 eine erste Stromschiene aufweisen oder mit dieser gekoppelt sein, die eingerichtet ist, um eine erste Stromversorgung, VDD, bereitzustellen, und kann die Verbindungsstruktur 1307/1309 eine zweite Stromschiene aufweisen oder mit dieser gekoppelt sein, die eingerichtet ist, um eine zweite Stromversorgung, VSS (oder Masse), bereitzustellen.
  • In verschiedenen Ausführungsformen weist das Layout der RC-Verzögerungszelle 800 ein erstes Gate-Element 820 und ein zweites Gate-Element 822 auf, die sich jeweils entlang der Y-Richtung erstrecken und einen Abschnitt jedes der aktiven Bereiche 1302-1304 überqueren. Das Gate-Element 820 kann eingerichtet sein, um eine Dummy-Gate-Struktur 1320 über den Kanalstrukturen zu definieren, die jeweils in den aktiven Bereichen 1302 und 1304 gebildet sind, wie in 13 gezeigt. Ähnlich kann das Gate-Element 822 eingerichtet sein, um eine Dummy-Gate-Struktur 1322 parallel zu der Dummy-Gate-Struktur 1320 über einigen der Kanalstrukturen, die jeweils in den aktiven Bereichen 1302 und 1304 gebildet sind, zu definieren, wie in 14 gezeigt. In einigen Ausführungsformen weist die Dummy-Gate-Struktur 1320 ein Dummy-Gate-Dielektrikum 1321, das über den Finnenstrukturen 1302-1-3 und 1304-1-3 (einem Abschnitt davon) liegt, und ein Dummy-Gate 1323, das über dem Dummy-Gate-Dielektrikum 1321 liegt, auf; und weist die Dummy-Gate-Struktur 1322 ein Dummy-Gate-Dielektrikum 1325, das über den Finnenstrukturen 1302-1-3 und 1304-1-3 (einem Abschnitt davon) liegt, und ein Dummy-Gate 1327, das über dem Dummy-Gate-Dielektrikum 1325 liegt, auf. Die Dummy-Gate-Strukturen 1320 und 1322 der RC-Verzögerungszelle 800 können gleichzeitig mit jeweiligen Dummy-Gate-Strukturen der transistorbasierten Zellen gebildet werden, die verwendet werden, um die sequentiellen Vorrichtungen 414-416 und Kombinationslogiken 405-411 (in 4 gezeigt) zu bilden, jedoch während bestimmten Prozessschritten (z. B. dem Schritt des Ersetzens der Dummy-Gate-Strukturen durch die transistorbasierten Zellen) ausgeblendet werden.
  • In verschiedenen Ausführungsformen können die Dummy-Gates 1323 und 1327 jeweils Polysilizium enthalten, was einen jeweiligen Polysiliziumwiderstand (im Folgenden der Polysiliziumwiderstand 1323 und der Polysiliziumwiderstand 1027) bilden kann. Die Dummy-Gates 1323 und 1327 können nicht-dotiertes oder dotiertes Polysilizium enthalten, und die Dummy-Gate-Dielektrika 1321 und 1325 können eine dielektrische High-k-Materialschicht aufweisen. Die Dummy-Gates 1323 und 1327 können alternativ oder zusätzlich amorphes Silizium enthalten. Die High-k-Dummy-Gate-Dielektrika 1321 und 1325 können ein dielektrisches Material enthalten, das eine dielektrische Konstante aufweist, die höher als jene von thermischem Siliziumoxid ist, welche ungefähr 3,9 beträgt. In einem Beispiel enthalten die High-k-Dummy-Gate-Dielektrika 1321 und 1325 Hafniumoxid (HfO). In verschiedenen Beispielen enthalten die High-k-Dummy-Gate-Dielektrika 1321 und 1325 Metalloxid, Metallnitrid oder Kombinationen davon. Wenngleich in der veranschaulichten Ausführungsform von 8 und 13-14 die Polysiliziumwiderstände 1323 und 1327 jeweils über einem oder mehreren aktiven Bereichen (z. B. 1302, 1304) gebildet sind, versteht sich, dass die Polysiliziumwiderstände 1323 und 1327 jeweils über nicht-aktiven Bereichen des Substrats gebildet sein können, ohne den Umfang der vorliegenden Offenbarung zu verlassen. Zum Beispiel können die Polysiliziumwiderstände 1323 und 1327 jeweils in einem Isolationsbereich (z. B. einer Flachgrabenisolation (STI)) des Substrats 1301 gebildet sein.
  • In verschiedenen Ausführungsformen weist das Layout der RC-Verzögerungszelle 800 Kontaktelemente 830 und 840 auf, die an den Enden des Gate-Elements 820 angeordnet sind, welche verwendet werden können, um Kontakte 1330 und 1340 zu definieren, wie in 13 gezeigt; und weist das Layout der RC-Verzögerungszelle 800 Kontaktelemente 832 und 842 auf, die an den Enden des Gate-Elements 822 angeordnet sind, welche verwendet werden können, um Kontakte 1332 und 1342 zu definieren, wie in 14 gezeigt. Die Kontakte 1330 und 1340 können eingerichtet sein, um den Polysiliziumwiderstand 1323 elektrisch mit Verbindungsstrukturen 1335 und 1345 zu verbinden, welche jeweils durch Verbindungselemente 835 und 845 definiert sein können; und die Kontakte 1332 und 1342 können eingerichtet sein, um den Polysiliziumwiderstand 1327 elektrisch mit denselben Verbindungsstrukturen 1335 und 1345 zu verbinden. Die Verbindungsstrukturen 1335 und 1337 können jeweils als Eingangs-/Ausgangsports fungieren, die der RC-Verzögerungszelle 800 ermöglichen, elektrisch mit anderen Zellen gekoppelt zu sein. Von daher können die Polysiliziumwiderstände 1323 und 1327, die parallel geschaltet sind, gemeinsam einen äquivalenten Widerstand (z. B. eine Hälfte des Widerstands der Polysiliziumwiderstände 1323 und 1327) bereitstellen, der einen ersten Teil der RC-Verzögerung der RC-Verzögerungszelle 800 bildet; können die Polysiliziumwiderstände 1323-1327, die Dummy-Gate-Dielektrika 1321-1325 und das Substrat 1301 (welches die aktiven Bereiche 1302 und 1304 aufweist) gemeinsam eine Kapazität bereitstellen, die einen zweiten Teil der RC-Verzögerung bildet; kann einer der Kontakte 1330 und 1332 einen Widerstand bereitstellen, der einen dritten Teil der RC-Verzögerung bildet; und kann einer der Kontakte 1340 und 1342 einen Widerstand bereitstellen, der einen vierten Teil der RC-Verzögerung bildet.
  • In verschiedenen Ausführungsformen können der erste, der dritte und der vierte Teil deutlich größer als der zweite Teil sein, und kann somit die RC-Verzögerung der RC-Verzögerungszelle 800 durch die Widerstände der Polysiliziumwiderstände 1323-1327 und der Kontakte 1330, 1340, 1332 und 1342 dominiert werden. Ferner können die Widerstände der Polysiliziumwiderstände 1323 und 1327 und der Kontakte 1330, 1340, 1332 und 1342 mit ihren jeweiligen Abmessungen variieren. Zum Beispiel weist in 8 und 13-14 ein Abschnitt des Polysiliziumwiderstands 1323 (das Gate-Element 820) zwischen den Kontakten 1330-1340 eine Länge (entlang der Z-Richtung), Li, eine Breite (entlang der X-Richtung), Wi, und eine Höhe, H1 (entlang der Z-Richtung), auf; und weist ein Abschnitt des Polysiliziumwiderstands 1327 (das Gate-Element 822) zwischen den Kontakten 1332-1342 eine Länge (entlang der Y-Richtung), L2, eine Breite (entlang der X-Richtung), W2, und eine Höhe, H2 (entlang der Z-Richtung), auf. Der erste Teil der RC-Verzögerung kann mit den Werten von Li, Wi und H1 variieren, und der zweite Teil der RC-Verzögerung kann mit den Werten von L2, W2 und H2 variieren. Ähnlich können der dritte und der vierte Abschnitt der RC-Verzögerung jeweils mit den Abmessungen der Kontakte 1330, 1340, 1332 und 1342 variieren. Ferner können die Widerstände der Polysiliziumwiderstände 1323 und 1327 und der Kontakte 1330, 1340, 1332 und 1342 mit ihren jeweiligen Leitungscharakteristiken variieren. Zum Beispiel kann der erste Teil der RC-Verzögerung mit einer Leitfähigkeit des Polysiliziumwiderstands 1323 variieren, welche durch Dotieren des Polysiliziumwiderstands 1323 mit unterschiedlichen Konzentrationen oder Verändern des Materials des Polysiliziumwiderstands 1323 angepasst werden kann. In einem anderen Beispiel können der vierte, der fünfte, der sechste und der siebte Abschnitt der RC-Verzögerung jeweils mit den Leitfähigkeiten der Kontakte 1330, 1340, 1332 und 1342 variieren, welche durch Verändern des Materials der Kontakte 1330, 1340, 1332 und 1342 angepasst werden können.
  • 15 veranschaulicht ein Flussdiagramm eines Verfahrens 1500 zum gleichzeitigen Herstellen der offenbarten nicht-transistorbasierten Zellen (z. B. der RC-Verzögerungszellen 500-800) und transistorbasierten Zellen gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Mindestens einige Operationen des Verfahrens 1500 können verwendet werden, um die nicht-transistorbasierten Zellen und die transistorbasierten Zellen zu bilden, die jeweils in einer finnenartigen Struktur gebildet sind. Zum Beispiel kann jede der nicht-transistorbasierten Zellen derart gebildet werden, dass sie eine oder mehrere Finnenstrukturen aufweist (wie in 9-14 gezeigt), und kann jede der transistorbasierten Zellen als eine FinFET-Vorrichtung gebildet werden (die z. B. einen oder mehrere FinFETs aufweist). Es versteht sich jedoch, dass die nicht-transistorbasierten Zellen und die transistorbasierten Zellen jeweils in beliebigen von verschiedenen sonstigen Strukturen, wie zum Beispiel einer planaren komplementären Metalloxidhalbleiterstruktur (CMOS-Struktur), einer Gate-all-around-Transistorstruktur (GAA-Transistorstruktur), eingerichtet sein können, ohne den Umfang der vorliegenden Offenbarung zu verlassen,
  • Es versteht sich, dass das Verfahren 1500 nur ein Beispiel ist und die vorliegende Offenbarung nicht beschränken soll. Dementsprechend versteht sich, dass zusätzliche Operationen vor, während und/oder nach dem Verfahren 1500 durchgeführt werden können, und dass einige andere Operationen hierin nur kurz beschrieben sein können. Einige Operationen des Verfahrens 1500 können mit Querschnittsansichten verknüpft sein, die in 10-14 gezeigt sind, und somit können sich die folgenden Erläuterungen des Verfahrens 1500 auf eine oder mehrere Komponenten von 10-14 beziehen.
  • In einer kurzen Übersicht startet das Verfahren 1500 mit der Operation 1502 des Bereitstellens eines Halbleitersubstrats. Das Verfahren 1500 fährt mit der Operation 1504 des Bildens einer Anzahl von Finnenstrukturen fort. Das Verfahren 1500 fährt mit der Operation 1506 des Bildens einer Anzahl von Dummy-Gate-Strukturen fort. Das Verfahren 1500 fährt wahlweise mit der Operation 1508 des Dotierens einiger der Dummy-Gate-Strukturen für nicht-transistorbasierte Zellen fort. Das Verfahren 1500 fährt mit der Operation 1510 des Bildens von Source-/Drain-Strukturen für transistorbasierte Zellen fort. Das Verfahren 1500 fährt mit der Operation 1512 des Bildens von aktiven Gate-Strukturen für die transistorbasierten Zellen fort. Das Verfahren 1500 fährt mit der Operation 1514 des Bildens von Verbindungsstrukturen fort.
  • Entsprechend der Operation 1502 (welche sich auch auf 9-14 beziehen kann) kann das Halbleitersubstrat (z. B. 901 von 9, 1001 von 10-11, 1201 von 12, 1301 von 13-14) ein Halbleitersubstrat, wie etwa ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat, Semiconductor-On-Insulator substrate) oder dergleichen, sein, welches dotiert (z. B. mit einem p- Typ- oder einem n-Typ-Dotiermittel) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Allgemein weist ein SOI-Substrat eine Schicht eines Halbleitermaterials auf, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht, Buried Oxide layer), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat bereitgestellt, das typischerweise ein Silizium- oder Glassubstrat ist. Es können auch andere Substrate, wie etwa ein mehrschichtiges Substrat oder ein Gradientsubstrat, verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats Silizium; Germanium; einen Verbundhalbleiter einschließlich Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen. In einigen Ausführungsformen kann das Substrat eine Anzahl von Flächen oder Bereichen aufweisen, von welchen einige eingerichtet sind, um nicht-transistorbasierte Zellen (im Folgenden „Nicht-Transistor-Bereiche“) zu bilden, und von welchen einige eingerichtet sind, um transistorbasierte Zellen (im Folgenden „Transistor-Bereiche“) zu bilden.
  • Entsprechend der Operation 1504 (welche sich auch auf 9-14 beziehen kann) können über den Nicht-Transistor-Bereichen eine Anzahl von Finnen (z. B. 902-1-3 und 904-1-3 von 9, 1002-1-3 und 1004-1-3 von 11, 1202-1-2, 1204-1-2 und 1206-1-1 von 12, 1302-1-3 und 1304-1-3 von 13) gebildet werden. Gleichzeitig können über den Transistorbereichen eine Anzahl von Finnen (nicht gezeigt) gebildet werden. Die Finnen können durch Strukturieren des Substrats unter Verwendung von zum Beispiel Photolithographie- und Ätztechniken gebildet werden. Zum Beispiel wird eine Maskenschicht, wie etwa eine Pad-Oxidschicht und eine darüberliegende Pad-Nitridschicht, über dem Substrat gebildet. Die Pad-Oxidschicht kann ein dünner Film sein, der Siliziumoxid enthält, der zum Beispiel unter Verwendung eines thermischen Oxidationsprozesses gebildet wird. Die Pad-Oxidschicht kann als eine Haftschicht zwischen dem Substrat und der darüberliegenden Pad-Nitridschicht wirken. In einigen Ausführungsformen ist die Pad-Nitridschicht aus Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonitrid, dergleichen oder Kombinationen davon gebildet. Die Pad-Nitridschicht kann zum Beispiel unter Verwendung von chemischer Dampfabscheidung mitniedrigem Druck (LPCVD, Low Pressure Chemical Vapor Deposition) oder plasmaunterstützter chemischer Dampfabscheidung (PECVD, Plasma Enhanced Chemical Vapor Deposition) gebildet werden.
  • Entsprechend der Operation 1506 (welche sich auch auf 9-14 beziehen kann) können einige der Dummy-Gate-Strukturen (z. B. 920 von 9, 1020 von 10, 1022 von 11, 1230 von 12, 1320 von 13 und 1322 von 14) über den Finnen in den Nicht-Transistor-Bereichen gebildet werden. Gleichzeitig können einige der Dummy-Gates (nicht gezeigt) über den Finnen in den Transistorbereichen gebildet werden. Die Dummy-Gate-Strukturen können jeweils ein Dummy-Gate-Dielektrikum und ein Dummy-Gate aufweisen. Um die Dummy-Gate-Strukturen zu bilden, wird eine dielektrische Schicht auf der Finne gebildet. Die dielektrische Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder dergleichen sein und kann abgeschieden oder thermisch gezüchtet werden. Eine Gate-Schicht wird über der dielektrischen Schicht gebildet, und eine Maskenschicht wird über der Gate-Schicht gebildet. Die Gate-Schicht kann über der dielektrischen Schicht abgeschieden und dann planarisiert werden, wie etwa durch ein CMP. Die Maskenschicht kann über der Gate-Schicht abgeschieden werden. In verschiedenen Ausführungsformen der vorliegenden Offenbarung kann die Gate-Schicht zum Beispiel aus Polysilizium gebildet sein, wenngleich auch andere Materialien verwendet werden können. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen gebildet sein. Nachdem die Schichten (z. B. die dielektrische Schicht, die Gate-Schicht und die Maskenschicht) gebildet sind, kann die Maskenschicht unter Verwendung akzeptabler Photolithographie- und Ätztechniken strukturiert werden, um die Maske zu strukturieren. Die Struktur der Maske kann dann durch eine akzeptable Ätztechnik auf die Gate-Schicht und die dielektrische Schicht übertragen werden, um jeweils das Dummy-Gate und das darunterliegende Dummy-Gate-Dielektrikum zu bilden.
  • Entsprechend der optionalen Operation 1508 (welche sich auch auf 9-14 beziehen kann) wird ein Ionenimplantationsprozess bei den Dummy-Gate-Strukturen in den Nicht-Transistor-Bereichen angewendet, so dass Dotierspezies in die Dummy-Gate-Strukturen eingebracht werden (welche als Widerstände fungieren) und den Widerstand von diesen effektiv verändern. Der Ionenimplantationsprozess (bzw. die Ionendiffusion) verwendet p-Dotierspezies, wie etwa Bor (B), die in die Widerstände einzubringen sind. Alternativ werden andere borhaltige Dotierspezies, wie etwa Bor-Difluorid (BF2), verwendet. Bei dem Ionenimplantationsprozess wird die Dotierenergie gemäß der Dicke der Widerstände angepasst, so dass die Dotierspezies gleichmäßig in den Widerständen von oben nach unten verteilt werden. Alternativ wird die Dotierenergie derart angepasst, dass die Dotierspezies in einen Abschnitt der Widerstände hinein verteilt werden. Nach einem darauffolgenden Temperprozess können die Dotierspezies gleichmäßig in den Widerständen verteilt werden. Die Dotierungsdosis wird gemäß der Dicke der Widerstände und der gestalteten Widerstandsfähigkeit oder dem gestalteten Widerstand der Widerstände abgestimmt, so dass die Endwiderstandsfähigkeit oder der Endwiderstand der Widerstände innerhalb des gestalteten Bereichs liegt. In einer Ausführungsform beträgt die Dotierungskonzentration der Widerstände weniger als ungefähr 5 × 1018/cm3. Wenn die Dicke der Widerstände ungefähr 1 Mikron oder weniger beträgt, dann ist die Dotierungsdosis geringer als ungefähr 1 × 10 14/ cm2.
  • Entsprechend der optionalen Operation 1510 können die Source-/Drain-Strukturen in den Transistorbereichen gebildet werden. Während dem Bilden der Source-/Drain-Strukturen in den Transistorbereichen können die Nicht-Transistorbereiche abgedeckt werden (z. B. durch eine Maskenschicht). Die Source-/Drain-Strukturen werden in Aussparungen jeder der Finnen benachbart zu den Dummy-Gate-Strukturen in den Transistorbereichen gebildet. Die Aussparungen können z. B. durch einen anisotropen Ätzprozess unter Verwendung der Dummy-Gate-Strukturen als eine Ätzmaske in einigen Ausführungsformen gebildet werden, wenngleich auch ein beliebiger sonstiger geeigneter Ätzprozess verwendet werden kann. Die Source-/Drain-Strukturen werden durch epitaxiales Züchten eines Halbleitermaterials in der Aussparung unter Verwendung geeigneter Verfahren, wie zum Beispiel metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE, Molecular Beam Epitaxy), Flüssigphasenepitaxie (LPE, Liquid Phase Epitaxy), Dampfphasenepitaxie (VPE, Vapor Phase Epitaxy), selektives epitaxiales Züchten (SEG, Selective Epitaxial Growth), dergleichen oder Kombinationen davon, gebildet.
  • Entsprechend der optionalen Operation 1512 können die Dummy-Gate-Strukturen in den Transistorbereichen jeweils durch eine aktive Gate-Struktur ersetzt werden. Während dem Bilden der aktiven Gate-Strukturen in den Transistorbereichen können die Nicht-Transistorbereiche abgedeckt werden (z. B. durch eine Maskenschicht). Die aktive Gate-Struktur kann eine Gate-Dielektrikumschicht, eine Metall-Gate-Schicht und eine oder mehrere sonstige Schichten aufweisen. Die Gate-Dielektrikumschicht weist Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon auf. In einigen Ausführungsformen weist die Gate-Dielektrikumschicht ein dielektrisches High-k-Material auf, und in diesen Ausführungsformen kann die Gate-Dielektrikumschicht einen k-Wert aufweisen, der größer als ungefähr 7,0 ist, und ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb oder Kombinationen davon enthalten. Die Bildungsverfahren der Gate-Dielektrikumschicht können Molekularstrahlabscheidung (MBD, Molecular Beam Deposition), Atomschichtabscheidung (ALD, Atomic Layer Deposition), PECVD und dergleichen umfassen. Die Metall-Gate-Schicht wird über der Gate-Dielektrikumschicht gebildet. In einigen Ausführungsformen kann die Metall-Gate-Schicht eine P-Austrittsarbeitsschicht, eine N-Austrittsarbeitsschicht, Mehrfachschichten davon oder Kombinationen davon sein. Dementsprechend wird die Metall-Gate-Schicht manchmal als eine Austrittsarbeitsschicht bezeichnet. In der Erläuterung hierin kann eine Austrittsarbeitsschicht auch als ein Austrittsarbeitsmetall bezeichnet werden. Beispielhafte P-Austrittsarbeitsmetalle, die in den Gate-Strukturen für P-Vorrichtungen enthalten sein können, umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, sonstige geeignete P-Austrittsarbeitsmaterialien oder Kombinationen davon. Beispielhafte N-Austrittsarbeitsmetalle, die in den Gate-Strukturen für N-Vorrichtungen enthalten sein können, umfassen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, sonstige geeignete N-Austrittsarbeitsmaterialien oder Kombinationen davon.
  • Entsprechend der optionalen Operation 1514 (welche sich auch auf 9-14 beziehen kann), können eine Anzahl von Verbindungsstrukturen in den Transistorbereichen und den Nicht-Transistorbereichen gebildet werden. Zum Beispiel können einige der Verbindungsstrukturen als Kontakte (903 und 940 von 9, 1010, 1012, 1014, 1030, 1032 und 1042 von 10-11, 1240 und 1250 von 12, 1330, 1332, 1340 und 1342 von 13-14) für die nicht-transistorbasierten Zellen in den Nicht-Transistorbereichen gebildet werden. Gleichzeitig können einige der Verbindungsstrukturen als Kontakte (nicht gezeigt) für die transistorbasierten Zellen in den Transistorbereichen gebildet werden. Die Verbindungsstrukturen können ein leitfähiges Material enthalten. Das leitfähige Material kann ein Metallmaterial umfassen, wie zum Beispiel Kupfer (Cu), Aluminium (AI), Wolfram (W) oder Kombinationen davon.
  • In einem Aspekt der vorliegenden Offenbarung ist ein integriertes Schaltungsdesignimplementierungssystem offenbart. Das System weist eine erste Zellbibliothek einschließlich einer Mehrzahl von ersten nicht-transistorbasierten Zellen auf, wobei jede der Mehrzahl von ersten nicht-transistorbasierten Zellen mit einem jeweiligen Verzögerungswert verknüpft ist. Das System weist ein Synthesetool auf, das eingerichtet ist, um eine Verhaltensbeschreibung eines Schaltungsdesigns zu erhalten und synthetisieren und eine Logik-Gate-Ebenenschaltungsbeschreibung anhand der Verhaltensbeschreibung zu erzeugen. Das System weist ein Place-and-Route-Tool auf, das eingerichtet ist, um ein Layout anhand der Logik-Gate-Ebenenschaltungsbeschreibung zu erzeugen. Das System weist ein Zeitsteuerungsanalysetool auf, das eingerichtet ist, um eine Zeitsteuerungsverletzung entlang eines Zeitsteuerungspfads des Layouts zu erkennen, einen Wert der Zeitsteuerungsverletzung zu bestimmen und basierend auf der Bestimmung auf die erste Zellbibliothek zuzugreifen, um zu bewirken, dass das Place-and-Route-Tool das Layout durch Einsetzen von einer oder mehreren der Mehrzahl von ersten nicht-transistorbasierten Zellen in den Zeitsteuerungspfad aktualisiert.
  • Das System weist ein Ausgabetool auf, das eingerichtet ist, um das aktualisierte Layout an ein Herstellungstool auszugeben.
  • In einem anderen Aspekt der vorliegenden Offenbarung wird ein Verfahren zum Bereitstellen eines integrierten Schaltungsdesigns offenbart. Das Verfahren umfasst das Erhalten und Synthetisieren einer Verhaltensbeschreibung eines integrierten Schaltungsdesigns. Das Verfahren umfasst das Erzeugen basierend auf der synthetisierten Verhaltensbeschreibung eines Layouts durch Platzieren und Routen einer Mehrzahl von transistorbasierten Zellen. Das Verfahren umfasst das selektive Zugreifen auf eine Zellbibliothek, die eine Mehrzahl von nicht-transistorbasierten Zellen aufweist, wobei jede der Mehrzahl von nicht-transistorbasierten Zellen mit einem jeweiligen Verzögerungswert verknüpft ist. Das Verfahren umfasst das Aktualisieren des Layouts durch Einsetzen von einer oder mehreren der Mehrzahl von nicht-transistorbasierten Zellen.
  • In noch einem anderen Aspekt der vorliegenden Offenbarung wird ein Verarbeitungssystemprogrammprodukt zum Bereitstellen eines integrierten Schaltungsdesigns offenbart. Das Verarbeitungssystemprogrammprodukt weist ein nicht-flüchtiges, durch ein Verarbeitungssystem lesbares Medium auf, auf dem ein Verarbeitungssystemprogramm ausgeführt wird. Das Verarbeitungssystemprogramm weist Verarbeitungssystemprogrammcode zum Erhalten und Synthetisieren einer Verhaltensbeschreibung eines integrierten Schaltungsdesigns auf. Das Verarbeitungssystemprogramm weist Verarbeitungssystemprogrammcode zum Erzeugen einer Logik-Gate-Ebenenschaltungsbeschreibung anhand der Verhaltensbeschreibung auf. Das Verarbeitungssystemprogramm weist Verarbeitungssystemprogrammcode zum Platzieren und Routen einer Mehrzahl von transistorbasierten Zellen zum Erzeugen eines Layouts auf. Das Verarbeitungssystemprogramm weist Verarbeitungssystemprogrammcode zum Erkennen eines Vorhandenseins einer Zeitsteuerungsverletzung entlang eines Zeitsteuerungspfads des Layouts auf. Das Verarbeitungssystemprogramm weist Verarbeitungssystemprogrammcode zum Bestimmen eines Typs und eines Werts der Zeitsteuerungsverletzung auf. Das Verarbeitungssystemprogramm weist Verarbeitungssystemprogrammcode zum Zugreifen auf eine Zellbibliothek auf, die eine Mehrzahl von nicht-transistorbasierten Zellen aufweist, wobei jede der Mehrzahl von nicht-transistorbasierten Zellen mit einem jeweiligen Verzögerungswert verknüpft ist. Das Verarbeitungssystemprogramm weist Verarbeitungssystemprogrammcode zum Aktualisieren des Layouts durch Einsetzen von einer oder mehreren der Mehrzahl von nicht-transistorbasierten Zellen in den Zeitsteuerungspfad auf. Das Verarbeitungssystemprogramm weist Verarbeitungssystemprogrammcode zum Ausgeben des aktualisierten Layouts an ein Herstellungstool auf.
  • Das Vorherige erläutert Merkmale verschiedener Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung leicht als Grundlage zum Gestalten oder Abändern anderer Prozesse und Strukturen zum Erreichen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden kann. Ein Fachmann sollte auch realisieren, dass sich solche äquivalenten Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung entfernen und er verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen kann, ohne sich von dem Wesen und Umfang der vorliegenden Offenbarung zu entfernen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/026506 [0001]

Claims (20)

  1. Integriertes Schaltungsdesignimplementierungssystem, das Folgendes aufweist: eine erste Zellbibliothek einschließlich einer Mehrzahl von ersten nicht-transistorbasierten Zellen, wobei jede der Mehrzahl von ersten nicht-transistorbasierten Zellen mit einem jeweiligen Verzögerungswert verknüpft ist; ein Synthesetool, das eingerichtet ist, um: eine Verhaltensbeschreibung eines Schaltungsdesigns zu erhalten und synthetisieren; und eine Logik-Gate-Ebenenschaltungsbeschreibung anhand der Verhaltensbeschreibung zu erzeugen; ein Place-and-Route-Tool, das eingerichtet ist, um ein Layout anhand der Logik-Gate-Ebenenschaltungsbeschreibung zu erzeugen; ein Zeitsteuerungsanalysetool, das eingerichtet ist, um: eine Zeitsteuerungsverletzung entlang eines Zeitsteuerungspfads des Layouts zu erkennen; einen Wert der Zeitsteuerungsverletzung zu bestimmen; und basierend auf der Bestimmung auf die erste Zellbibliothek zuzugreifen, um zu bewirken, dass das Place-and-Route-Tool das Layout durch Einsetzen von einer oder mehreren der Mehrzahl von ersten nicht-transistorbasierten Zellen in den Zeitsteuerungspfad aktualisiert; und ein Ausgabetool, das eingerichtet ist, um das aktualisierte Layout an ein Herstellungstool auszugeben.
  2. System nach Anspruch 1, wobei das Zeitsteuerungsanalysetool eingerichtet ist, um auf die erste Zellbibliothek als Reaktion auf ein Bestimmen, dass ein Verzögerungswert, der der Zeitsteuerungsverletzung entspricht, eine vorab definierte Bedingung erfüllt, zuzugreifen.
  3. System nach Anspruch 2, wobei die vorab definierte Bedingung einen Bereich von weniger als ungefähr 10 Pikosekunden umfasst.
  4. System nach einem der vorherigen Ansprüche, wobei das Zeitsteuerungsanalysetool eingerichtet ist, um auf die erste Zellbibliothek als Reaktion auf ein Bestimmen, dass ein Typ der Zeitsteuerungsverletzung eine Hold-Zeitsteuerungsverletzung ist, zuzugreifen.
  5. System nach einem der vorherigen Ansprüche, das ferner eine zweite Zellbibliothek einschließlich einer Mehrzahl von zweiten nicht-transistorbasierten Zellen aufweist, wobei jede der zweiten nicht-transistorbasierten Zellen mit einem jeweiligen Verzögerungswert verknüpft ist, wobei die Mehrzahl von ersten nicht-transistorbasierten Zellen eine erste Zellhöhe aufweisen und die Mehrzahl von zweiten nicht-transistorbasierten Zellen eine zweite, andere Zellhöhe aufweisen.
  6. System nach Anspruch 5, wobei das Zeitsteuerungsanalysetool eingerichtet ist, um basierend auf einer Zellhöhe von Zellen entlang des Zeitsteuerungspfads zu bestimmen, ob auf die erste Zellbibliothek oder die zweite Zellbibliothek zugegriffen wird.
  7. System nach einem der vorherigen Ansprüche, wobei das Place-and-Route-Tool eingerichtet ist, um das Layout iterativ zu aktualisieren, bis das Zeitsteuerungsanalysetool keine Zeitsteuerungsverletzung in dem Layout erkennt.
  8. System nach einem der vorherigen Ansprüche, das ferner eine dritte Zellbibliothek aufweist, die eine Mehrzahl von transistorbasierten Zellen aufweist, wobei jede der Mehrzahl von transistorbasierten Zellen mit einem jeweiligen Verzögerungswert verknüpft ist.
  9. System nach Anspruch 8, wobei das Zeitsteuerungsanalysetool eingerichtet ist, um auf die dritte Zellbibliothek als Reaktion auf ein Bestimmen, dass der Wert der Zeitsteuerungsverletzung so groß wie ein vorab definierter Schwellenwert oder größer ist, zuzugreifen, wodurch bewirkt wird, dass das Place-and-Route-Tool das Layout durch Einsetzen von einer oder mehreren der Mehrzahl von transistorbasierten Zellen in den Zeitsteuerungspfad aktualisiert, wobei der vorab definierte Schwellenwert ungefähr 10 Pikosekunden beträgt.
  10. System nach einem der vorherigen Ansprüche, wobei das Place-and-Route-Tool eingerichtet ist, um die eine oder die mehreren ersten nicht-transistorbasierten Zellen in einen Eingang einer Zelle entlang des Zeitsteuerungspfads einzusetzen, der eingerichtet ist, um Daten zu erfassen.
  11. System nach einem der vorherigen Ansprüche, wobei jede der Mehrzahl von ersten nicht-transistorbasierten Zellen mindestens einen Polysiliziumwiderstand umfasst, wobei der jeweilige Verzögerungswert mit einem Widerstandswert des mindestens einen Polysiliziumwiderstands und einem Kapazitätswert eines Kondensators, der zwischen einem Halbleitersubstrat und dem mindestens einen Polysiliziumwiderstand induziert wird, verknüpft ist.
  12. Verfahren zum Bereitstellen eines integrierten Schaltungsdesigns, umfassend: Erhalten und Synthetisieren einer Verhaltensbeschreibung eines integrierten Schaltungsdesigns; Erzeugen, basierend auf der synthetisierten Verhaltensbeschreibung, eines Layouts durch Platzieren und Routen einer Mehrzahl von transistorbasierten Zellen; selektives Zugreifen auf eine Zellbibliothek, die eine Mehrzahl von nicht-transistorbasierten Zellen aufweist, wobei jede der Mehrzahl von nicht-transistorbasierten Zellen mit einem jeweiligen Verzögerungswert verknüpft ist; und Aktualisieren des Layouts durch Einsetzen von einer oder mehreren der Mehrzahl von nicht-transistorbasierten Zellen.
  13. Verfahren nach Anspruch 12, ferner umfassend: Erkennen eines Vorhandenseins einer Zeitsteuerungsverletzung entlang eines Zeitsteuerungspfads des Layouts; Bestimmen, auf die Zellbibliothek gemäß einem Typ der Zeitsteuerungsverletzung und einem Verzögerungswert entsprechend der Zeitsteuerungsverletzung, der eine erfüllte vorab definierte Bedingung erfüllt, zuzugreifen; Auswählen der einen oder der mehreren nicht-transistorbasierten Zellen basierend auf den jeweiligen Verzögerungswerten der einen oder der mehreren nicht-transistorbasierten Zellen und dem Wert der Zeitsteuerungsverletzung; und Einsetzen der einen oder der mehreren nicht-transistorbasierten Zellen in den Zeitsteuerungspfad.
  14. Verfahren nach Anspruch 13, wobei die vorab definierte Bedingung einen Bereich von ungefähr 2 Pikosekunden bis ungefähr 10 Pikosekunden umfasst.
  15. Verfahren nach Anspruch 13 oder 14, wobei der Typ der Zeitsteuerungsverletzung eine Hold-Zeitverletzung ist.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei jede der Mehrzahl von nicht-transistorbasierten Zellen mindestens einen Polysiliziumwiderstand umfasst, wobei der jeweilige Verzögerungswert mit einem Widerstandswert des mindestens einen Polysiliziumwiderstands und einem Kapazitätswert eines Kondensators, der zwischen einem Halbleitersubstrat und dem mindestens einen Polysiliziumwiderstand induziert wird, verknüpft ist.
  17. Verfahren nach Anspruch 16, wobei sich der mindestens eine Polysiliziumtransistor entlang einer ersten Richtung zum Durchqueren von einem oder mehreren aktiven Bereichen, die über dem Halbleitersubstrat angeordnet sind und sich entlang einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken, erstreckt, wobei jeder des einen oder der mehreren aktiven Bereiche eine Finne oder eine Mehrzahl von Nanostrukturen aufweist.
  18. Verfahren nach Anspruch 17, ferner umfassend das Ausgeben des aktualisierten Layouts an ein Herstellungstool.
  19. Verarbeitungssystemprogrammprodukt zum Bereitstellen eines integrierten Schaltungsdesigns, wobei das Verarbeitungssystemprogrammprodukt ein nicht-flüchtiges, durch ein Verarbeitungssystem lesbares Medium aufweist, auf dem ein Verarbeitungssystemprogramm ausführbar ist, wobei das Verarbeitungssystemprogrammprodukt Folgendes aufweist: Verarbeitungssystemprogrammcode zum Erhalten und Synthetisieren einer Verhaltensbeschreibung eines integrierten Schaltungsdesigns; Verarbeitungssystemprogrammcode zum Erzeugen einer Logik-Gate-Ebenenschaltungsbeschreibung anhand der Verhaltensbeschreibung; Verarbeitungssystemprogrammcode zum Platzieren und Routen einer Mehrzahl von transistorbasierten Zellen zum Erzeugen eines Layouts; Verarbeitungssystemprogrammcode zum Erkennen eines Vorhandenseins einer Zeitsteuerungsverletzung entlang eines Zeitsteuerungspfads des Layouts; Verarbeitungssystemprogrammcode zum Bestimmen eines Typs und eines Werts der Zeitsteuerungsverletzung; Verarbeitungssystemprogrammcode zum Zugreifen auf eine Zellbibliothek, die eine Mehrzahl von nicht-transistorbasierten Zellen aufweist, wobei jede der Mehrzahl von nicht-transistorbasierten Zellen mit einem jeweiligen Verzögerungswert verknüpft ist; Verarbeitungssystemprogrammcode zum Aktualisieren des Layouts durch Einsetzen von einer oder mehreren der Mehrzahl von nicht-transistorbasierten Zellen in den Zeitsteuerungspfad; und Verarbeitungssystemprogrammcode zum Ausgeben des aktualisierten Layouts an ein Herstellungstool.
  20. Verarbeitungssystemprogrammprodukt nach Anspruch 19, wobei jede der Mehrzahl von nicht-transistorbasierten Zellen mindestens einen Polysiliziumwiderstand umfasst, wobei der jeweilige Verzögerungswert mit einem Widerstandswert des mindestens einen Polysiliziumwiderstands und einem Kapazitätswert eines Kondensators, der zwischen einem Halbleitersubstrat und dem mindestens einen Polysiliziumwiderstand induziert wird, verknüpft ist.
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