DE112013000360B4 - Verfahren zur Herstellung einer Halbleitereinheit mit einem Low-k-Abstandshalter - Google Patents

Verfahren zur Herstellung einer Halbleitereinheit mit einem Low-k-Abstandshalter Download PDF

Info

Publication number
DE112013000360B4
DE112013000360B4 DE112013000360.0T DE112013000360T DE112013000360B4 DE 112013000360 B4 DE112013000360 B4 DE 112013000360B4 DE 112013000360 T DE112013000360 T DE 112013000360T DE 112013000360 B4 DE112013000360 B4 DE 112013000360B4
Authority
DE
Germany
Prior art keywords
layer
spacers
forming
gate
design
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE112013000360.0T
Other languages
English (en)
Other versions
DE112013000360T5 (de
Inventor
c/o IBM Corp. Cheng Kangguo
c/o IMB Corp. Doris Bruce B.
c/o IBM Corp. La Tulipe Douglas C. Jr.
c/o IBM Corp. Khakifirooz Ali
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE112013000360T5 publication Critical patent/DE112013000360T5/de
Application granted granted Critical
Publication of DE112013000360B4 publication Critical patent/DE112013000360B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren zum Bilden einer Einheit, aufweisend:
Bereitstellen eines Halbleiter-auf-Isolator(SOI)-Substrats (110);
Bilden eines Platzhalter-Gate-Stapels (111) auf dem SOI-Substrat (110);
Bilden von Platzhalter-Abstandhaltern (155) in Nachbarschaft zu dem Platzhalter-Gate-Stapel (111);
Bilden erhöhter Source/Drain(RSD)-Zonen (160) auf dem SOI-Substrat (110) in Nachbarschaft zu den Platzhalter-Abstandhaltern (155);
Bilden einer Zwischenschichtdielektrikums(ILD)-Schicht (165) auf den Platzhalter-Abstandhaltern (155) und den RSD-Zonen (160);
Entfernen des Platzhalter-Gate-Stapels (111) und der Platzhalter-Abstandhalter (155);
Bilden von Low-k-Abstandhaltern (175) in Nachbarschaft zu den RSD-Zonen (160), wobei die Low-k-Abstandhalter (175) in die ILD-Schicht (165) eingebettet werden; und
Bilden eines Ersatz-Gate-Stapels auf dem SOI-Substrat (110), wobei der Ersatz-Gate-Stapel eine Gate-Dielektrikums-Schicht (185) auf dem SOI-Substrat (110) und eine Gate-Leiter-Schicht (190) auf der Gate-Dielektrikums-Schicht (185) umfasst.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft allgemein ein Verfahren zur Herstellung einer Halbleitereinheit und insbesondere eine Struktur und ein Verfahren zur Herstellung einer Halbleitreinheit mit einem Low-k-Abstandhalter.
  • Die WO 2011/115 773 A2 beschreibt eine Verwendung von Silizium-auf-Isolator Strukturen mit Siliziumschichten von weniger als 20 nm Dicke zum Bilden extrem dünner Silizium-auf-Isolator (ETSOI) Halbleitervorrichtungen. ETSOI-Vorrichtungen werden unter Verwendung eines dünnen rückseitigen Gates aus Wolfram, das von dünnen Nitrid-Schichten eingekapselt ist, hergestellt, so dass eine Metalloxidation verhindert wird, wobei das dünne rückseitige Gate aus Wolfram durch seinen niedrigen Widerstand gekennzeichnet ist. Die Struktur weist ferner mindestens einen FET auf, welcher einen Gatestapel umfasst, der durch ein hoch-K-Metallgate und einen darüber gelegten Wolframbereich gebildet ist, wobei die Basisfläche des Gatestapels die dünne SOI-Schicht als einen Kanal verwendet.
  • Die US 2011/0042744 A1 beschreibt ein Verfahren zur Herstellung eines Halbleiterbauelements, wobei der Kanal des Elements in einem extrem dünnen Silizium-auf-Isolator (ETSOI) Schicht vorhanden ist, d. h. eine Silizium enthaltende Schicht mit einer Dicke von weniger als 10,0 nm. In einer Ausführungsform kann das Verfahren damit beginnen ein Substrat bereitzustellen, welches mindestens eine erste Halbleiterschicht, die eine dielektrische Schicht überlagert, wobei die erste Halbleiterschicht eine Dicke von weniger als 10,0 nm aufweist. Eine Gate-Struktur wird direkt auf der ersten Halbleiterschicht ausgebildet. Ein in-situ dotiertes Halbleitermaterial wird auf der ersten Halbleiterschicht neben der Gate-Struktur ausgebildet. Das Dotierungsmittel aus dem in-situ dotierten Halbleitermaterial wird dann in die erste Halbleiterschicht eindiffundiert, so dass Erweiterungsbereiche ausgebildet werden.
  • Die US 7 871 869 B2 beschreibt ein Bereitstellen eines extrem dünnen Silizium-auf-Isolator-Transistors, der eine vergrabene Oxidschicht über einem Substrat umfasst, eine Siliziumschicht über der vergrabenen Oxidschicht, einen Gatestapel auf der Siliziumschicht, einen Nitridliner auf der Siliziumschicht und neben dem Gatestapel, einem Oxidliner auf und neben dem Nitridliner und erhabenen Source/Drain-Bereichen. Der Gatestapel enthält eine Hoch-k-Oxid-Schicht auf der Siliziumschicht und ein Metall-Gate auf der Hoch-k-Oxid-Schicht. Jede der erhabenen Source/Drain-Bereiche hat einen ersten Teil, der einen Abschnitt der Siliziumschicht umfasst, einen zweiten Teil neben Teilen des Oxidliners und des Nitridliners und einen dritten Teil über dem zweiten Teil.
  • Hintergrund der Technik
  • Da die Abmessungen von Halbleitereinheiten zunehmend kleiner werden, wird der negative Einfluss von parasitären Effekten, z. B. einer parasitären Gate-zu-Kontakt-Kapazität und einer Randkapazität, auf die Leistungsfähigkeit der Einheiten immer stärker, insbesondere für Halbleitereinheiten mit erhöhter Source/Drain (Raised Source/Drain, RSD), z. B. eine Einheit mit äußerst dünnem Silicium-auf-Isolator (Extremely Thin Silicon On Insulator, ETSOI), eine FinFET- oder Nanodraht-Einheit. Eine ETSOI-, FinFET- oder Nanodraht-Einheit benötigt eine RSD, um den Source/Drain(S/D)-Widerstand zu verringern. Die Verringerung der parasitären Kapazität ist für eine Verbesserung der Wechselstromleistungsfähigkeit unter Beibehaltung geringer Leistung entscheidend.
  • Kurzdarstellung der Erfindung
  • Eine erste Ausführungsform der Erfindung umfasst ein Verfahren zum Bilden einer Einheit Bereitstellen eines Halbleitersubstrats. Das Verfahren umfasst Bilden eines Platzhalter-Gate-Stapels auf dem Halbleitersubstrat. Das Verfahren umfasst Bilden von Platzhalter-Abstandhaltern in Nachbarschaft zu dem Platzhalter-Gate-Stapel. Das Verfahren umfasst Bilden von erhöhten Source/Drain(RSD)-Zonen auf dem Halbleitersubstrat in Nachbarschaft zu den Platzhalter-Abstandhaltern. Das Verfahren umfasst Bilden einer ILD-Schicht auf den Platzhalter-Abstandhaltern und den RSD-Zonen. Das Verfahren umfasst Entfernen des Platzhalter-Gate-Stapels und der Platzhalter-Abstandhalter. Das Verfahren umfasst ferner Bilden von Low-k-Abstandhaltern in Nachbarschaft zu den RSD-Zonen, wobei die Low-k-Abstandhalter in die ILD-Schicht eingebettet sind. Das Verfahren umfasst auch Bilden eines Ersatz-Gate-Stapels auf dem Halbleitersubstrat, wobei der Ersatz-Gate-Stapel eine Gate-Dielektrikums-Schicht auf dem Halbleitersubstrat und eine Gate-Leiter-Schicht auf der Gate-Dielektrikums-Schicht umfasst.
  • Eine weitere Ausführungsform der Erfindung umfasst eine Entwurfsstruktur, die Dateien oder andere Datenstrukturen umfasst, die, wenn sie von einem Entwurfs- oder Simulationssystem-Datenverarbeitungssystem verarbeitet werden, ein Verfahren gemäß mindestens einem der Ansprüche 1 bis 9 implementieren.
  • Kurzbeschreibung der Zeichnungen
  • Die vorliegende Erfindung wird in der folgenden detaillierten Beschreibung unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in welchen nicht beschränkende Beispiele für beispielhafte Ausführungsformen der vorliegenden Erfindung abgebildet sind.
  • 1 zeigt eine Ausgangsstruktur gemäß einer Ausführungsform der Erfindung;
  • 2 bis 10 zeigen Verarbeitungsschritte und Zwischenstrukturen gemäß einer Ausführungsform der Erfindung;
  • 11 zeigt Verarbeitungsschritte und eine Endstruktur gemäß einer Ausführungsform der Erfindung und
  • 12 zeigt einen Ablaufplan eines Entwurfsverfahrens, das beim Entwurf, bei der Herstellung und/oder beim Prüfen von Halbleitern angewendet wird.
  • Beschreibung von Ausführungsformen
  • Die vorliegende Erfindung stellt ein Verfahren und eine Struktur zum Bilden eines MOSFET mit einer RSD und einem eingebetteten Low-k-Abstandhalter mit einem Ersatz-High-k/Metall-Gate bereit. Als eine beispielhafte Einheit ist eine ETSOI-Einheit dargestellt, um verschiedene Ausführungsformen des Verfahrens und der Struktur zu veranschaulichen, die in der vorliegenden Erfindung offenbart werden; dem Fachmann ist jedoch klar, dass das Verfahren der vorliegenden Erfindung auf jede MOSFET-Struktur mit einer RSD angewendet werden kann, z. B. einen massiven oder PDSOI-MOSFET mit RSD. Dem Fachmann ist auch klar, dass es, obwohl dreidimensionale (3-D) MOSFET-Strukturen, z. B. FinFET-, Tri-Gate- oder Nanodraht-Strukturen, nicht planar sind, nach dem Bilden der RSD und soweit es um Middle-of-the-Line (MOL) geht, keinen Unterschied zwischen diesen Einheiten und einer planaren Einheitsstruktur gibt. Somit ist das Verfahren, das in der vorliegenden Erfindung offenbart wird, gleichermaßen auf solche Strukturen von 3-D-Einheiten, z. B. FinFET-, Tri-Gate- oder Nanodraht-MOSFETs, anwendbar, bei welchen die RSD manchmal als vereinigte Source/Drain (Merged Source/Drain, MSD) bezeichnet sein kann.
  • 1 zeigt eine Ausgangsstruktur 100 gemäß einer Ausführungsform der Erfindung. In einer Ausführungsform umfasst die Ausgangsstruktur 100 ein Halbleiter-auf-Isolator(Semiconductor-on-Insulator, SOI)-Substrat 110. Das SOI-Substrat 110 umfasst eine Substratschicht 115, eine vergrabene Oxidschicht (Buried Oxide, BOX) 120 und eine ETSOI-Schicht 125. Die Substratschicht 115 kann Silicium, Silicium-Germanium oder andere Materialien oder Kombinationen von Materialien aufweisen. Im Allgemeinen kann die ETSOI-Schicht 125 eine Dicke in einem Bereich von etwa 3 nm bis etwa 10 nm aufweisen, kann aber dicker oder dünner sein. Die Ausgangsstruktur 100 kann andere Substrate umfassen, z. B. ein massives Halbleitersubstrat, welches Silicium, Germanium, Silicium-Germanium, Siliciumcarbid und jene aufweisen kann, die im Wesentlichen aus III-V-Verbindungs-Halbleitern und/oder II-VI-Verbindungs-Halbleitern bestehen. Das Halbleitersubstrat kann auch einen organischen Halbleiter oder einen geschichteten Halbleiter aufweisen, zum Beispiel Si/SiGe, Silicium-auf-Isolator oder SiGe-auf-Isolator. Ein Abschnitt oder das gesamte Halbleitersubstrat kann amorph, polykristallin oder monokristallin sein. Einige Abschnitte oder der gesamte Abschnitt der Ausgangsstruktur 100 können dotiert oder undotiert sein oder dotierte Zonen und undotierte Zonen darin enthalten. Das Halbleitersubstrat kann Zonen mit Verspannung und Zonen ohne Verspannung darin enthalten oder Zugspannungszonen und Druckspannungszonen enthalten. Die Halbleiterstruktur 100 kann ferner andere Einheitsmerkmale umfassen, z. B. Isolation, Wannen und/oder andere Merkmale, die in frühen Verfahrensschritten gebildet werden. Zur Vereinfachung wird im Folgenden als eine beispielhafte Ausführungsform ETSOI verwendet, obwohl andere Strukturen ausdrücklich ebenso vorgesehen sind.
  • Bezug nehmend auf 2, wird auf der ETSOI-Schicht 125 unter Anwendung von herkömmlichen Verfahren, die auf dem Fachgebiet bekannt sind, z. B. Abscheiden, lithographisches Strukturieren und Ätzen, ein Platzhalter-Gate-Stapel 111 gebildet. In einer Ausführungsform umfasst der Platzhalter-Gate-Stapel 111 ein Gate-Oxid 130, ein Polysilicium-Gate 135, eine Nitrid-Abdeckung 140 und eine Oxid-Abdeckung 145. Andere geeignete Materialien können für den Platzhalter-Gate-Stapel 111 ebenfalls verwendet werden.
  • Bezug nehmend auf 3, werden in der ETSOI-Schicht 125 unter Anwendung von herkömmlichen Verfahren, die auf dem Fachgebiet bekannt sind, z. B. Implantation, Plasmadotierung, Festphasendotierung und Ähnlichem, Erweiterungen 150 gebildet. Auf jeder Seite des Platzhalter-Gate-Stapels 111 werden Platzhalter-Abstandhalter 155 gebildet, wobei herkömmliche Verfahren angewendet werden, die auf dem Fachgebiet bekannt sind, z. B. Abscheiden eines Nitrid-Materials und Durchführen eines reaktiven Ionenätzens (Reactive Ion Etch, RIE) selektiv gegenüber dem Oxid, um die Abstandhalter zu bilden und herunterzuziehen.
  • Bezug nehmend auf 4, werden auf Erweiterungen 150 in der ETSOI-Schicht 125 des SOI-Substrats 110 auf jeder Seite des Platzhalter-Gate-Stapels 111 erhöhte Source/Drain(RSD)-Zonen 160 gebildet, wobei herkömmliche Verfahren angewendet werden, die auf dem Fachgebiet bekannt sind, z. B. Dotieren und epitaxiales Anwachsen. Alternativ können die Erweiterungen 150 und die erhöhten Source/Drain-Zonen 160 durch epitaxiales Anwachsen einer in situ dotierten Halbleiterschicht auf der ETSOI-Schicht gebildet werden, gefolgt von einem Tempern, damit die Dotierstoffe aus der in situ dotierten Schicht in die darunter liegende ETSOI-Schicht diffundieren.
  • Bezug nehmend auf 5, wird eine Zwischenschichtdielektrikums(Interlevel Dielectric, ILD)-Schicht 140 abgeschieden und bis zur Nitridabdeckung 165 geschliffen, wobei herkömmliche Verfahren angewendet werden, die auf dem Fachgebiet bekannt sind, z. B. chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD). Die ILD-Schicht 165 kann ein Oxid sein, z. B. Siliciumoxid (SiO), dotiertes Siliciumoxid (SiOH) oder ein anderes Material oder Kombinationen von Materialien. Source/Drain-Silicide können vor der ILD-Abscheidung oder später im Verfahren gebildet werden.
  • Bezug nehmend auf 6, werden die Nitrid-Abdeckung 140, das Polysilicium-Gate 135 und die Platzhalter-Abstandhalter 155 entfernt, wobei herkömmliche Verfahren angewendet werden, die auf dem Fachgebiet bekannt sind, z. B. Nass- oder Trockenätzen. Durch den Überhang der ILD-Schicht 165 wird sichergestellt, dass die fertige Gate-Länge im Wesentlichen dieselbe wie beim Platzhalter-Gate ist, um Gate-Längen-Schwankungen auf ein Mindestmaß zu begrenzen.
  • Bezug nehmend auf 7, wird auf der ILD-Schicht 165 und dem Gate-Oxid 150 ein Low-k-Material 170 formangepasst abgeschieden. Ein Low-k-Material weist eine Dielektrizitätskonstante von etwa 7 oder weniger auf. Beispiele für Low-k-Materialien umfassen, ohne darauf beschränkt zu sein, Hydrogensilsesquioxan-Polymer (HSQ), Methylsilsesquioxan-Polymer (MSQ), Polyphenylen-Oligomer, methyldotiertes Siliciumoxid oder SiOx(CH3)y oder SiCxOyHy oder SiOCH, Organosilicatglas (SiCOH) und poröses SiCOH, Siliciumoxid, Bornitrid, Siliciumoxynitrid und Ähnliches. Das Low-k-Material kann unter Anwendung beliebiger geeigneter Techniken abgeschieden werden, z. B., ohne darauf beschränkt zu sein, chemische Abscheidung aus der Gasphase und Aufschleudern. Ein beispielhaftes Abscheidungsverfahren wird in der gemeinsam übertragenen US-Patentschrift 6 531 412 der Bezeichnung „Method for Low Temperature Chemical Vapor Deposition of Low-k films Using Selected Cyclosiloxane and Ozone Gases for Semiconductor Applications” beschrieben, welche durch Verweis in ihrer Gesamtheit hierin einbezogen wird. Alternativ kann die gesamte Platzhalter-Gate-Öffnung unter Anwendung von herkömmlichen Verfahren, die auf dem Fachgebiet bekannt sind, z. B. Techniken des Aufschleuderns, mit einem Low-k-Material gefüllt werden (nicht dargestellt).
  • Bezug nehmend auf 8, werden Low-k-Abstandhalter 175 gebildet, wobei herkömmliche Verfahren angewendet werden, die auf dem Fachgebiet bekannt sind, z. B. RIE selektiv gegenüber Oxid, endend auf dem Platzhalter-Gate-Oxid 130. Es kann ein aggressives RIE durchgeführt werden, um die Seitenwände der Low-k-Abstandhalter 175 herunterzuziehen und zu begradigen. Der Überhang der ILD-Schicht 165 trägt dazu bei, Gate-Längen-Schwankungen während des Bildens der Low-k-Abstandhalter 175 auf ein Mindestmaß zu begrenzen. Die Low-k-Abstandhalter 175 sind in die ILD-Schicht 175 eingebettet. Wenn Techniken des Aufschleuderns angewendet werden, kann das Low-k-Material unter Anwendung von herkömmlichen Verfahren, die auf dem Fachgebiet bekannt sind, ausgespart werden, um Low-k-Abstandhalter zu bilden.
  • Bezug nehmend auf 9, können gegebenenfalls, wenn Bedenken bestehen, dass ein direkter Kontakt zwischen den Low-k-Abstandhaltern 175 und einer später gebildeten High-k-Gate-Dielektrikums-Schicht auftreten kann, unter Anwendung von herkömmlichen Verfahren, die auf dem Fachgebiet bekannt sind, dünne Nitrid-Abstandhalter 180 gebildet werden, um die Seitenwände der Low-k-Abstandhalter 175 und der ILD-Schicht 165 zu bedecken. Die dünnen Nitrid-Abstandhalter 180 können unter Verwendung eines iRad-Werkzeugs (In-situ radical assisted deposition) abgeschieden werden, welches vom Tokyo Electron Laboratory (TEL) kommerziell erhältlich ist. Die dünnen Nitrid-Abstandhalter 180 können etwa 2 nm bis etwa 6 nm breit sein, könnten aber auch breiter oder schmaler sein.
  • Bezug nehmend auf 10, wird das Gate-Oxid 130 unter Anwendung von herkömmlichen Verfahren, die auf dem Fachgebiet bekannt sind, entfernt. In einer Ausführungsform wird nur das frei liegende Gate-Oxid in der Kanalzone entfernt und ein Abschnitt des Gate-Oxids 130 bleibt unter den Low-k-Abstandhaltern 175 zurück. In der Platzhalter-Gate-Öffnung wird eine Gate-Dielektrikums-Schicht 185, z. B. ein High-k-Dielektrikum, gebildet, wobei herkömmliche Verfahren angewendet werden, die auf dem Fachgebiet bekannt sind, z. B. CVD oder beliebige bekannte oder später entwickelte Verfahren. Die Gate-Dielektrikums-Schicht 185 kann Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Zirconiumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat umfassen. Das Gate-Dielektrikum kann ferner Dotierstoffe wie z. B. Lanthan oder Aluminium umfassen. Zwischen der Gate-Dielektrikumsschicht 185 und der ETSOI-Schicht 125 kann eine (nicht dargestellte) dünne Grenzschicht wie z. B. Siliciumoxid oder Siliciumnitrid und/oder Siliciumoxynitrid gebildet werden. Die Grenzschicht kann, falls vorhanden, durch chemische Oxidation, Niedertemperaturoxidation, Nitrierung, Oxynitrierung und Ähnliches gebildet werden. Die Grenzschicht kann eine Dicke im Bereich von etwa 0,5 nm bis etwa 1,5 nm aufweisen. Auf der Gate-Dielektrikums-Schicht 185 wird eine Gate-Leiter-Schicht 190 gebildet. Der Gate-Leiter 190 kann ein Metallmaterial (z. B. Wolfram, Titan, Tantal, Ruthenium, Zirconium, Kobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber und Gold), ein leitendes metallisches Verbindungsmaterial (z. B. Tantalnitrid, Titannitrid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Kobaltsilicid und Nickelsilicid), Kohlenstoff-Nanoröhrchen, leitfähigen Kohlenstoff, polykristallines oder amorphes Silicium, Germanium, Silicium-Germanium oder eine beliebige geeignete Kombination dieser Materialien aufweisen. Das leitfähige Material kann ferner Dotierstoffe aufweisen, welche während des Abscheidens oder danach eingebaut werden. Die Gate-Dielektrikums-Schicht und die Gate-Leiter-Schicht können durch eine beliebige herkömmliche Abscheidungstechnik abgeschieden werden, z. B., ohne darauf beschränkt zu sein, Atomschichtabscheidung (Atomic Layer Deposition, ALD), Molekularschichtabscheidung (Molecular Layer Deposition, MLD), chemische Abscheidung aus der Gasphase (CVD), chemische Abscheidung aus der Gasphase bei niedrigem Druck (Low Pressure CVD, LPCVD), plasmaunterstützte chemische Abscheidung aus der Gasphase (Plasma Enhanced CVD, PECVD), chemische Abscheidung aus der Gasphase mit hochdichtem Plasma (High Density Plasma CVD, HDPCVD), subatmosphärische chemische Abscheidung aus der Gasphase (SACVD), schnelle thermische chemische Abscheidung aus der Gasphase (Rapid Thermal CVD, RTCVD), radikalunterstützte In-situ-Abscheidung, Molekularstrahlepitaxie (Molecular Beam Epitaxy, MBE), physikalische Abscheidung aus der Gasphase, Sputtern, Plattieren, Verdampfen, Aufschleudern, Ionenstrahlabscheidung, Elektronenstrahlabscheidung, laserunterstützte Abscheidung, chemische Lösungsabscheidung oder eine beliebige Kombination dieser Verfahren.
  • Bezug nehmend auf 11, wird auf der ILD-Schicht 165, der Gate-Dielektrikums-Schicht 185, der Gate-Leiter-Schicht 190 und den Abstandhaltern 185 (falls vorhanden) eine zweite ILD-Schicht 195 abgeschieden, wobei herkömmliche Verfahren angewendet werden, die auf dem Fachgebiet bekannt sind. Bei der ILD-Schicht 195 kann es sich um ein Oxid wie z. B. Siliciumoxid (SiO), dotiertes Siliciumoxid (SiCOH) oder ein anderes Material oder Kombinationen von Materialien handeln. Auf den RSD-Zonen 160 können unter Anwendung von herkömmlichen Verfahren, die auf dem Fachgebiet bekannt sind, Grabensilicide 200 gebildet werden. Auf den Siliciden 200 können unter Anwendung von herkömmlichen Verfahren, die auf dem Fachgebiet bekannt sind, Kontakte 205 gebildet werden.
  • 12 zeigt ein Blockschaubild eines beispielhaften Entwurfsablaufs 900, der zum Beispiel beim Entwurf, bei der Simulation, bei der Prüfung, beim Layout und bei der Herstellung einer Halbleiter-IC-Logik angewendet wird. Der Entwurfsablauf 900 umfasst Verfahren, Maschinen und/oder Mechanismen zur Verarbeitung von Entwurfsstrukturen oder Einheiten, um logisch oder auf andere Weise funktionell gleichwertige Verkörperungen der Entwurfsstrukturen und/oder Einheiten zu erzeugen, die oben beschrieben und in 1 bis 11 dargestellt sind. Die in dem Entwurfsablauf 900 verarbeiteten und/oder erzeugten Entwurfsstrukturen können auf maschinenlesbaren Übertragungs- oder Speichermedien codiert sein, so dass sie Daten und/oder Befehle umfassen, die, wenn sie auf einem Datenverarbeitungssystem ausgeführt oder auf andere Weise verarbeitet werden, eine logisch, strukturell, mechanisch oder auf andere Weise funktionell gleichwertige Verkörperung von Hardware-Komponenten, Schaltungen, Einheiten oder Systemen erzeugen. Maschinen umfassen, ohne darauf beschränkt zu sein, eine beliebige Maschine, die in einem IC-Entwurfsverfahren angewendet wird, z. B. beim Entwerfen, Herstellen oder Simulieren einer Schaltung, einer Komponente, einer Einheit oder eines Systems. Maschinen können zum Beispiel umfassen Lithographie-Maschinen, Maschinen und/oder Geräte zum Erzeugen von Masken (z. B. Elektronenstrahl-Schreibgeräte), Computer oder Geräte zum Simulieren von Entwurfsstrukturen, alle Vorrichtungen, die im Herstellungs- oder Prüfverfahren verwendet werden, oder alle Maschinen zum Programmieren funktionell gleichwertiger Verkörperungen der Entwurfsstrukturen in ein beliebiges Medium (z. B. eine Maschine zum Programmieren eines programmierbaren Gate-Arrays).
  • Der Entwurfsablauf 900 kann in Abhängigkeit von der Art der konstruierten Verkörperung variieren. Zum Beispiel kann sich ein Entwurfsablauf 900 zum Bau einer anwendungsspezifischen integrierten Schaltung (ASIC) von einem Entwurfsablauf 900 zum Entwerfen einer Standardkomponente oder von einem Entwurfsablauf 900 zum Instanziieren des Entwurfs in ein programmierbares Array, zum Beispiel ein programmierbares Gate-Array (PGA) oder ein feldprogrammierbares Gate-Array (FPGA), angeboten von Altera®, Inc., oder Xilinx®, Inc., unterscheiden. 9 veranschaulicht mehrere solche Entwurfsstrukturen, z. B. eine Eingangs-Entwurfsstruktur 920, welche vorzugsweise über ein Entwurfsverfahren 910 verarbeitet wird. Bei der Entwurfsstruktur 920 kann es sich um eine logische Simulations-Entwurfsstruktur handeln, die über das Entwurfsverfahren 910 erzeugt und verarbeitet wird, um eine logisch gleichwertige funktionelle Verkörperung einer Hardware-Einheit herzustellen. Die Entwurfsstruktur 920 kann außerdem oder alternativ Daten und/oder Programmbefehle umfassen, die, wenn sie über das Entwurfsverfahren 910 verarbeitet werden, eine funktionelle Verkörperung der physischen Struktur einer Hardware-Einheit erzeugen. Gleich, ob sie funktionelle und/oder strukturelle Entwurfsmerkmale verkörpert, die Entwurfsstruktur 920 kann unter Anwendung des elektronischen computerunterstützten Designs (Electronic Computer-Aided Design, ECAD) erzeugt werden, realisiert z. B. durch einen Core-Entwickler/Konstrukteur. Wenn sie auf einem maschinenlesbaren Datenübertragungs-, Gate-Array- oder Speichermedium codiert ist, kann in dem Entwurfsverfahren 910 durch ein oder mehrere Hardware- und/oder Softwaremodule auf die Entwurfsstruktur 920 zugegriffen werden und diese verarbeitet werden, um eine elektronische Komponente, eine Schaltung, ein elektronisches oder logisches Modul, eine Vorrichtung, eine Einheit oder ein System wie jene in 1 bis 11 dargestellten zu simulieren oder auf andere Weise funktionell zu verkörpern. So kann die Entwurfsstruktur 920 Dateien oder andere Datenstrukturen umfassen, z. B. für Menschen lesbaren und/oder maschinenlesbaren Quellcode, kompilierte Strukturen und von einem Computer ausführbare Code-Strukturen, die, wenn sie von einem Entwurfs- oder Simulations-Datenverarbeitungssystem verarbeitet werden, Schaltungen oder andere Ebenen des Hardware-Logik-Entwurfs funktionell simulieren oder auf andere Weise verkörpern. Solche Datenstrukturen können Hardware-Beschreibungssprache(Hardware-Description-Language, HDL)-Entwurfseinheiten oder andere Datenstrukturen umfassen, welche an niederere HDL-Entwurfssprachen wie Verilog und VHDL und/oder höhere Entwurfssprachen wie C oder C++ angepasst oder mit diesen kompatibel sind.
  • In dem Entwurfsverfahren 910 werden vorzugsweise Hardware- und/oder Software-Module zum Synthetisieren, Umsetzen oder anderen Verarbeiten eines funktionellen Entwurfs/Simulations-Äquivalents der Komponenten, Schaltungen, Einheiten oder Logikstrukturen die in 1 bis 11 dargestellt sind, verwendet und sind darin integriert, um eine Netzliste 980 zu erzeugen, welche Entwurfsstrukturen, wie die Entwurfsstruktur 920 enthalten kann. Die Netzliste 980 kann zum Beispiel kompilierte oder auf andere Weise verarbeitete Datenstrukturen umfassen, welche eine Liste von Leitungen, diskreten Komponenten, Verknüpfungsgliedern, Steuerschaltungen, E/A-Einheiten, Modellen usw. umfasst, die die Verbindungen zu anderen Elementen und Schaltungen in einem IC-Entwurf beschreibt. Die Netzliste 980 kann unter Anwendung eines iterativen Verfahrens synthetisiert werden, wobei die Netzliste 980 in Abhängigkeit von den Entwurfsspezifikationen und Parametern für die Einheit einmal oder mehrfach neu synthetisiert wird. Wie bei anderen hierin beschriebenen Entwurfsstrukturtypen kann die Netzliste auf einem maschinenlesbaren Datenspeichermedium gespeichert oder in ein programmierbares Gate-Array programmiert werden. Bei dem Medium kann es sich um ein permanentes Speichermedium wie ein Magnetplatten- oder Bildplattenlaufwerk, ein programmierbares Gate-Array, einen Compact-Flash-Speicher oder einen anderen Flash-Speicher handeln. Außerdem oder alternativ kann es sich bei dem Medium um einen System- oder Cache-Speicher, Pufferspeicherraum oder elektrisch oder optisch leitfähige Einheiten und Materialien handeln, auf welche Datenpakete über das Internet oder andere geeignete Netzwerkmittel übertragen und dort zwischengespeichert werden können.
  • Das Entwurfsverfahren 910 kann Hardware- und Software-Module zum Verarbeiten einer Vielfalt von Typen von Eingabedatenstrukturen, z. B. der Netzliste 980, umfassen. Solche Datenstrukturtypen können sich zum Beispiel in Bibliothekselementen 930 befinden und einen Satz häufig verwendeter Elemente, Schaltungen und Einheiten, z. B. Modelle, Layouts und symbolische Verkörperungen, für eine gegebene Herstellungstechnik (z. B. Knoten verschiedener Technologien, 32 nm, 45 nm, 90 nm usw.) umfassen. Die Datenstrukturtypen können ferner Entwurfsspezifikationen 940, Charakterisierungsdaten 950, Verifikationsdaten 960, Entwurfsregeln 970 und Testdatendateien 985 umfassen, welche eingegebene Testmuster, ausgegebene Testergebnisse und andere Testdaten umfassen können. Das Entwurfsverfahren 910 kann zum Beispiel ferner mechanische Standardentwurfsverfahren wie die Spannungsermittlung, die thermische Analyse, die Simulation mechanischer Ereignisse, Verfahrenssimulationen für Vorgänge wie das Gießen, die Formgebung und das Gesenkpressen usw. umfassen. Der Fachmann auf dem Gebiet des mechanischen Entwurfs kann den Umfang möglicher mechanischer Entwurfswerkzeuge und Anwendungen erkennen, die im Entwurfsverfahren 910 genutzt werden, ohne vom Umfang und von der Idee der Erfindung abzuweichen. Das Entwurfsverfahren 910 kann auch Module zur Durchführung von Standard-Schaltungsentwicklungsverfahren, wie z. B. der Timing-Analyse, der Verifikation, der Entwurfsregelnprüfung, der Anordnungs- und Leitungsoperationen usw., umfassen.
  • In dem Entwurfsverfahren 910 werden logische und physische Entwurfswerkzeuge, wie z. B. HDL-Kompilierer und Simulationsmodell-Errichtungswerkzeuge, verwendet und sind in dieses integriert, um die Entwurfsstruktur 920 zusammen mit einigen oder allen der dargestellten unterstützenden Datenstrukturen sowie weiteren mechanischen Entwürfen oder Daten (falls anwendbar) zu verarbeiten, um eine zweite Entwurfsstruktur 990 zu erzeugen. Die Entwurfsstruktur 990 befindet sich in einem Datenformat, welches für den Austausch von Daten mechanischer Einheiten und Strukturen verwendet wird (z. B. von Informationen, die in einem IGES-, DXF-, Parasolid-XT-, JT-, DRG-Format oder irgendeinem anderen geeigneten Format zum Speichern oder Berechnen solcher mechanischen Entwurfsstrukturen gespeichert sind), auf einem Speichermedium oder programmierbaren Gate-Array. Ähnlich der Entwurfsstruktur 920 umfasst die Entwurfsstruktur 990 vorzugsweise eine oder mehrere Dateien, Datenstrukturen oder andere für Computer codierte Daten oder Befehle, welche sich auf Übertragungs- oder Datenspeichermedien befinden und welche, wenn sie von einem ECAD-System verarbeitet werden, eine logisch oder auf andere Weise funktionell äquivalente Form einer oder mehrerer der Ausführungsformen der Erfindung erzeugen, die in 1 bis 11 dargestellt sind. In einer Ausführungsform kann die Entwurfsstruktur 990 ein kompiliertes ausführbares HDL-Simulationsmodell umfassen, welches die in 1 bis 11 dargestellten Einheiten funktionell simuliert.
  • Bei der Entwurfsstruktur 990 kann auch ein Datenformat, welches für den Austausch von Layout-Daten integrierter Schaltungen genutzt wird, und/oder ein symbolisches Datenformat verwendet werden (z. B. für Daten, die in einem GDSII-(GDS2-), GL1-, OASIS-Format, Speicherabbilddatei-Format oder irgendeinem anderen geeigneten Format zum Speichern solcher Entwurfs-Datenstrukturen gespeichert sind). Die Entwurfsstruktur 990 kann Informationen wie zum Beispiel symbolische Daten, Speicherabbilddateien, Testdatendateien, Entwurfsinhaltsdateien, Herstellungsdaten, Layout-Parameter, Verdrahtungen, Metallebenen, Durchkontaktierungen, Formen, Daten zum Führen durch die Fabrikationslinie und andere Daten umfassen, die von einem Hersteller oder anderen Konstrukteur/Entwickler benötigt werden, um eine Einheit oder Struktur herzustellen, wie sie oben beschrieben und in 1 bis 11 dargestellt sind. Die Entwurfsstruktur 990 kann anschließend zu einer Stufe 995 übergehen, wo die Entwurfsstruktur 990 zum Beispiel ans Tape-Out übergeben wird, für die Fabrikation freigegeben wird, für eine Maskierungsstelle freigegeben wird, einer anderen Entwurfsstelle zugesendet wird, zum Kunden zurückgesendet wird usw.
  • Das oben beschriebene Verfahren wird bei der Herstellung von IC-Chips angewendet. Die resultierenden IC-Chips können vom Hersteller in unbehandelter Wafer-Form (also als einzelner Wafer, der mehrere Chips ohne Gehäuse aufweist), als bloßer Chip oder in einer Form mit Gehäuse vertrieben werden. Im letzteren Fall ist der Chip in einem Gehäuse für einen Chip (z. B. einem Kunststoffträger mit Zuleitungen, die an einer Hauptplatine oder einem übergeordneten Träger befestigt sind) oder in einem Gehäuse für mehrere Chips (z. B. einem Keramikträger, der Oberflächenverbindungen und/oder vergrabene Verbindungen aufweist) montiert. In jedem Fall wird der Chip dann als Teil (a) eines Zwischenprodukts, z. B. einer Hauptplatine, oder (b) eines Endprodukts mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungseinheiten integriert. Bei dem Endprodukt kann es sich um ein beliebiges Produkt handeln, welches IC-Chips umfasst, was von Spielzeugen und anderen einfachen Anwendungen bis zu hoch entwickelten Computerprodukten reicht, die eine Anzeigevorrichtung, eine Tastatur oder andere Eingabeeinheit und einen Zentralprozessor aufweisen.
  • Die hierin verwendete Terminologie dient nur der Beschreibung spezieller Ausführungsformen und soll die Erfindung nicht beschränken. Wie hierin verwendet, sollen die Singularformen „ein”, „eine” und „der”, „die”, „das” ebenso die Pluralformen umfassen, sofern dies nicht durch den Kontext eindeutig anders angezeigt ist. Es versteht sich ferner, dass mit den Begriffen „weist auf”, „aufweist” und/oder „aufweisen”, wenn sie in dieser Beschreibung verwendet werden, das Vorliegen angegebener Eigenschaften, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten beschrieben ist, jedoch nicht das Vorliegen oder das Hinzufügen ein oder mehrerer anderer Eigenschaften, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen derselben ausgeschlossen wird.
  • Die Beschreibung der vorliegenden Erfindung dient der Veranschaulichung und Beschreibung, soll aber nicht erschöpfend oder auf die Erfindung in der offenbarten Form beschränkt sein. Dem Fachmann werden viele Modifikationen und Variationen ersichtlich sein, die vorgenommen werden können, ohne vom Umfang und von der Idee der Erfindung abzuweichen. Die Ausführungsform wurde ausgewählt und beschrieben, um die Prinzipien der Erfindung und die praktische Anwendung bestmöglich zu erläutern und anderen Fachleuten zu ermöglichen, die Erfindung für verschiedene Ausführungsformen mit verschiedenen Modifikationen zu verstehen, welche für die spezielle beabsichtigte Verwendung geeignet sind.
  • Industrielle Anwendbarkeit
  • Die vorliegende Erfindung findet industrielle Anwendbarkeit beim Verringern negativer Einflüsse von parasitären Effekten, z. B. einer parasitären Gate-zu-Gate-Kapazität und einer Randkapazität in Halbleitereinheiten mit einer RSD, z. B. einer ETSOI-, FinFET- oder Nanodraht-Einheit. Die Verringerung der parasitären Kapazität ist entscheidend für eine Verbesserung der Wechselstromleistungsfähigkeit unter Beibehaltung geringer Leistung in Halbleitereinheiten, welche in einer großen Vielfalt von elektronischen und elektrischen Vorrichtungen Anwendung finden.

Claims (10)

  1. Verfahren zum Bilden einer Einheit, aufweisend: Bereitstellen eines Halbleiter-auf-Isolator(SOI)-Substrats (110); Bilden eines Platzhalter-Gate-Stapels (111) auf dem SOI-Substrat (110); Bilden von Platzhalter-Abstandhaltern (155) in Nachbarschaft zu dem Platzhalter-Gate-Stapel (111); Bilden erhöhter Source/Drain(RSD)-Zonen (160) auf dem SOI-Substrat (110) in Nachbarschaft zu den Platzhalter-Abstandhaltern (155); Bilden einer Zwischenschichtdielektrikums(ILD)-Schicht (165) auf den Platzhalter-Abstandhaltern (155) und den RSD-Zonen (160); Entfernen des Platzhalter-Gate-Stapels (111) und der Platzhalter-Abstandhalter (155); Bilden von Low-k-Abstandhaltern (175) in Nachbarschaft zu den RSD-Zonen (160), wobei die Low-k-Abstandhalter (175) in die ILD-Schicht (165) eingebettet werden; und Bilden eines Ersatz-Gate-Stapels auf dem SOI-Substrat (110), wobei der Ersatz-Gate-Stapel eine Gate-Dielektrikums-Schicht (185) auf dem SOI-Substrat (110) und eine Gate-Leiter-Schicht (190) auf der Gate-Dielektrikums-Schicht (185) umfasst.
  2. Verfahren nach Anspruch 1, wobei das SOI-Substrat (110) eine äußerst dünne Silicium-auf-Isolator-Schicht (ETSOI-Schicht) (125), eine vergrabene Oxidschicht (BOX-Schicht) (120) und eine Substratschicht (115) aufweist.
  3. Verfahren nach Anspruch 2, wobei die ETSOI-Schicht (125) eine Dicke in einem Bereich von etwa 3 nm bis etwa 10 nm aufweist.
  4. Verfahren nach Anspruch 1 wobei die Gate-Dielektrikums-Schicht (185) ein High-k-Material aufweist.
  5. Verfahren nach Anspruch 4, wobei das High-k-Material aus der Gruppe ausgewählt ist, bestehend aus: Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Zirconiumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat.
  6. Verfahren nach Anspruch 1, wobei die Gate-Leiter-Schicht (190) ein Metall aufweist.
  7. Verfahren nach Anspruch 6, wobei das Metall aus der Gruppe ausgewählt ist, bestehend aus: Wolfram, Titan, Tantal, Ruthenium, Zirconium, Kobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber und Gold.
  8. Verfahren nach Anspruch 1, ferner aufweisend Bilden von dünnen Nitrid-Abstandhaltern (180) zwischen der Gate-Dielektrikums-Schicht (185), den Low-k-Abstandhaltern (175) und der ILD-Schicht (165).
  9. Verfahren nach Anspruch 8, wobei die dünnen Nitrid-Abstandhalter (180) eine Breite in einem Bereich von etwa 2 nm bis etwa 6 nm aufweisen.
  10. Entwurfsstruktur (920), umfassend Dateien oder andere Datenstrukturen, die, wenn sie von einem Entwurfs- oder Simulationssystem-Datenverarbeitungssystem verarbeitet werden, ein Verfahren gemäß mindestens einem der vorgenannten Ansprüche implementieren.
DE112013000360.0T 2012-01-20 2013-01-14 Verfahren zur Herstellung einer Halbleitereinheit mit einem Low-k-Abstandshalter Expired - Fee Related DE112013000360B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/354,363 2012-01-20
US13/354,363 US9034701B2 (en) 2012-01-20 2012-01-20 Semiconductor device with a low-k spacer and method of forming the same
PCT/US2013/021357 WO2013109481A1 (en) 2012-01-20 2013-01-14 Semiconductor device with a low-k spacer and method of forming the same

Publications (2)

Publication Number Publication Date
DE112013000360T5 DE112013000360T5 (de) 2014-08-28
DE112013000360B4 true DE112013000360B4 (de) 2016-09-01

Family

ID=48796542

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112013000360.0T Expired - Fee Related DE112013000360B4 (de) 2012-01-20 2013-01-14 Verfahren zur Herstellung einer Halbleitereinheit mit einem Low-k-Abstandshalter

Country Status (5)

Country Link
US (2) US9034701B2 (de)
CN (1) CN104081506B (de)
DE (1) DE112013000360B4 (de)
GB (1) GB2512008B (de)
WO (1) WO2013109481A1 (de)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8941177B2 (en) * 2012-06-27 2015-01-27 International Business Machines Corporation Semiconductor devices having different gate oxide thicknesses
US9214349B2 (en) 2012-10-12 2015-12-15 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US8906754B2 (en) * 2013-03-15 2014-12-09 Globalfoundries Inc. Methods of forming a semiconductor device with a protected gate cap layer and the resulting device
KR20140122585A (ko) * 2013-04-10 2014-10-20 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102065973B1 (ko) * 2013-07-12 2020-01-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9502408B2 (en) * 2013-11-14 2016-11-22 Globalfoundries Inc. FinFET device including fins having a smaller thickness in a channel region, and a method of manufacturing same
US9543407B2 (en) * 2014-02-27 2017-01-10 International Business Machines Corporation Low-K spacer for RMG finFET formation
US9893167B2 (en) 2014-03-24 2018-02-13 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US9530864B2 (en) 2014-06-25 2016-12-27 Globalfoundries Inc. Junction overlap control in a semiconductor device using a sacrificial spacer layer
US9607989B2 (en) * 2014-12-04 2017-03-28 Globalfoundries Inc. Forming self-aligned NiSi placement with improved performance and yield
US20160247888A1 (en) * 2015-02-19 2016-08-25 International Business Machines Corporation Non-uniform gate dielectric for u-shape mosfet
US9608080B2 (en) * 2015-03-05 2017-03-28 International Business Machines Corporation Method and structure to reduce parasitic capacitance in raised source/drain silicon-on-insulator devices
US9437694B1 (en) * 2015-04-01 2016-09-06 Stmicroelectronics (Crolles 2) Sas Transistor with a low-k sidewall spacer and method of making same
US20160372600A1 (en) * 2015-06-19 2016-12-22 International Business Machines Corporation Contact-first field-effect transistors
US9425105B1 (en) * 2015-09-15 2016-08-23 International Business Machines Corporation Semiconductor device including self-aligned gate structure and improved gate spacer topography
US9779959B2 (en) * 2015-09-17 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US9947755B2 (en) * 2015-09-30 2018-04-17 International Business Machines Corporation III-V MOSFET with self-aligned diffusion barrier
US10622457B2 (en) 2015-10-09 2020-04-14 International Business Machines Corporation Forming replacement low-K spacer in tight pitch fin field effect transistors
WO2017111774A1 (en) 2015-12-23 2017-06-29 Intel Corporation Transistor with inner-gate spacer
US9716042B1 (en) 2015-12-30 2017-07-25 International Business Machines Corporation Fin field-effect transistor (FinFET) with reduced parasitic capacitance
US9985107B2 (en) 2016-06-29 2018-05-29 International Business Machines Corporation Method and structure for forming MOSFET with reduced parasitic capacitance
CN109314137B (zh) * 2016-07-02 2023-06-02 太浩研究有限公司 带有释放的源极和漏极的半导体装置
US10256321B2 (en) 2016-08-19 2019-04-09 International Business Machines Corporation Semiconductor device including enhanced low-k spacer
US9704754B1 (en) * 2016-09-22 2017-07-11 International Business Machines Corporation Self-aligned spacer for cut-last transistor fabrication
US10326019B2 (en) * 2016-09-26 2019-06-18 International Business Machines Corporation Fully-depleted CMOS transistors with U-shaped channel
CN108022842B (zh) * 2016-11-03 2023-02-28 联华电子股份有限公司 半导体元件及其制作方法
US10490452B2 (en) * 2017-06-30 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a semiconductor device
TWI728174B (zh) 2017-08-21 2021-05-21 聯華電子股份有限公司 半導體元件及其製作方法
US10483168B2 (en) * 2017-11-15 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and formation thereof
US10629749B2 (en) * 2017-11-30 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of treating interfacial layer on silicon germanium

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7871869B2 (en) * 2007-08-10 2011-01-18 International Business Machines Corporation Extremely-thin silicon-on-insulator transistor with raised source/drain
US20110042744A1 (en) * 2009-08-18 2011-02-24 International Business Machines Corporation Method of forming extremely thin semiconductor on insulator (etsoi) device without ion implantation
WO2011115773A2 (en) * 2010-03-16 2011-09-22 International Business Machines Corporation Thin-box metal backgate extremely thin soi device

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333372B1 (ko) * 2000-06-21 2002-04-19 박종섭 금속 게이트 모스팻 소자의 제조방법
US6348385B1 (en) 2000-11-30 2002-02-19 Chartered Semiconductor Manufacturing Ltd. Method for a short channel CMOS transistor with small overlay capacitance using in-situ doped spacers with a low dielectric constant
US6531412B2 (en) 2001-08-10 2003-03-11 International Business Machines Corporation Method for low temperature chemical vapor deposition of low-k films using selected cyclosiloxane and ozone gases for semiconductor applications
US7060546B2 (en) * 2003-11-26 2006-06-13 International Business Machines Corporation Ultra-thin SOI MOSFET method and structure
US7153734B2 (en) 2003-12-29 2006-12-26 Intel Corporation CMOS device with metal and silicide gate electrodes and a method for making it
US7208361B2 (en) 2004-03-24 2007-04-24 Intel Corporation Replacement gate process for making a semiconductor device that includes a metal gate electrode
US7081652B2 (en) 2004-04-14 2006-07-25 Kabushiki Kaisha Toshiba Semiconductor device having a side wall insulating film and a manufacturing method thereof
US7259050B2 (en) * 2004-04-29 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of making the same
US20050255642A1 (en) 2004-05-11 2005-11-17 Chi-Wen Liu Method of fabricating inlaid structure
US7148099B2 (en) 2004-06-24 2006-12-12 Intel Corporation Reducing the dielectric constant of a portion of a gate dielectric
US7579617B2 (en) 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof
US20070152266A1 (en) 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
US7342266B2 (en) 2006-01-09 2008-03-11 International Business Machines Corporation Field effect transistors with dielectric source drain halo regions and reduced miller capacitance
US7687364B2 (en) 2006-08-07 2010-03-30 Intel Corporation Low-k isolation spacers for conductive regions
US7973409B2 (en) 2007-01-22 2011-07-05 International Business Machines Corporation Hybrid interconnect structure for performance improvement and reliability enhancement
US7585716B2 (en) 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
JP2009088069A (ja) 2007-09-28 2009-04-23 Panasonic Corp 半導体装置及びその製造方法
US7648868B2 (en) * 2007-10-31 2010-01-19 International Business Machines Corporation Metal-gated MOSFET devices having scaled gate stack thickness
US8008145B2 (en) 2008-09-10 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. High-K metal gate structure fabrication method including hard mask
US8039381B2 (en) * 2008-09-12 2011-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist etch back method for gate last process
US7923321B2 (en) 2008-11-03 2011-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for gap filling in a gate last process
US8026131B2 (en) 2008-12-23 2011-09-27 International Business Machines Corporation SOI radio frequency switch for reducing high frequency harmonics
US8617956B2 (en) * 2010-08-19 2013-12-31 International Business Machines Corporation Method and structure for forming high-K/metal gate extremely thin semiconductor on insulator device
US9076817B2 (en) 2011-08-04 2015-07-07 International Business Machines Corporation Epitaxial extension CMOS transistor
CN103107091B (zh) * 2011-11-15 2016-06-22 中国科学院微电子研究所 一种半导体结构及其制造方法
US8847315B2 (en) * 2012-05-07 2014-09-30 Qualcomm Incorporated Complementary metal-oxide-semiconductor (CMOS) device and method
CN103545208B (zh) * 2012-07-11 2018-02-13 中国科学院微电子研究所 半导体器件制造方法
US8877604B2 (en) * 2012-12-17 2014-11-04 International Business Machines Corporation Device structure with increased contact area and reduced gate capacitance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7871869B2 (en) * 2007-08-10 2011-01-18 International Business Machines Corporation Extremely-thin silicon-on-insulator transistor with raised source/drain
US20110042744A1 (en) * 2009-08-18 2011-02-24 International Business Machines Corporation Method of forming extremely thin semiconductor on insulator (etsoi) device without ion implantation
WO2011115773A2 (en) * 2010-03-16 2011-09-22 International Business Machines Corporation Thin-box metal backgate extremely thin soi device

Also Published As

Publication number Publication date
GB2512008A (en) 2014-09-17
CN104081506A (zh) 2014-10-01
US9583628B2 (en) 2017-02-28
GB2512008B (en) 2015-03-04
WO2013109481A1 (en) 2013-07-25
DE112013000360T5 (de) 2014-08-28
US9034701B2 (en) 2015-05-19
GB201412524D0 (en) 2014-08-27
US20130187229A1 (en) 2013-07-25
CN104081506B (zh) 2017-11-03
US20150137240A1 (en) 2015-05-21

Similar Documents

Publication Publication Date Title
DE112013000360B4 (de) Verfahren zur Herstellung einer Halbleitereinheit mit einem Low-k-Abstandshalter
US9548306B2 (en) Method of forming a complementary metal oxide semiconductor structure with N-type and P-type field effect transistors having symmetric source/drain junctions and optional dual silicides
DE112011103549B4 (de) Halbleiterstruktur und Herstellungsverfahren
DE112012003981B4 (de) Verfahren zum Anpassen der Schwellenspannung in einer Finfet-Struktur
DE112010004612B4 (de) Silicium-auf-Isolator(SOI)-Struktur mit verringerten Oberschwingungen und Verfahren zu deren Herstellung
US8519454B2 (en) Structure and process for metal fill in replacement metal gate integration
DE112006002952B4 (de) Verfahren zur Herstellung von Halbleiteranordnungen mit Spacern
US10580686B2 (en) Semiconductor structure with integrated passive structures
DE112012000648B4 (de) Schottky-Barrieren-Diode und Verfahren zum Bilden der Diode
DE112011102414B4 (de) Verfahren zur Herstellung isolierter Kondensatoren und Struktur daraus
US20110281409A1 (en) Semiconductor Structures Using Replacement Gate and Methods of Manufacture
DE112011102071T5 (de) Verfahren, Vorrichtung und Entwurfsstruktur für eine Silicium-auf-Isolator-Schaltung mit hoher Bandbreite und verringerter Ladungsschicht
US8053838B2 (en) Structures, fabrication methods, design structures for strained fin field effect transistors (FinFets)
DE102021106202A1 (de) Systeme und verfahren für integriertes schaltungslayout
DE112013000515B4 (de) Hochleistungs-Multifinger- PFET mit verspanntem Siliciumgermanium-Kanal und Herstellungsverfahren
DE102015206175A1 (de) Halbleiterbauelement mit Dünnschicht-Widerstand
CN106898648B (zh) 半导体结构及其形成方法
DE102021121844A1 (de) Herstellung von Gate-All-Around-Integrierte-Schaltung-Strukturen mit additiven Metall-Gates
DE102020113778A1 (de) Gestapelte source-drain-gate-verbindung und prozess zum bilden derselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES , US

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R016 Response to examination communication
R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee