DE112013000515B4 - Hochleistungs-Multifinger- PFET mit verspanntem Siliciumgermanium-Kanal und Herstellungsverfahren - Google Patents

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Abstract

Feldeffekttransistor, aufweisend: ein Siliciumsubstrat; eine Vielzahl von länglichen uniaxial verspannten SiGe-Zonen, welche auf dem Siliciumsubstrat angeordnet sind, wobei jede längliche uniaxial verspannte SiGe-Zone der Vielzahl der länglichen uniaxial verspannten SiGe-Zonen durch ein Teil des Siliciumsubstrats, der zwischen jeder länglichen SiGe-Zone freigelegt ist, räumlich getrennt ist; eine Gate-Dielektrikum-Schicht, die auf der Vielzahl der länglichen SiGe-Zonen und dem Teil des Siliciumsubstrats zwischen jeder länglichen SiGe-Zone angeordnet ist; ein Gate, welches auf der Gate-Dielektrikum-Schicht angeordnet ist, wobei das Gate senkrecht zu den SiGe-Zonen ausgerichtet ist; eine Kanalzone, welche unterhalb des Gates angeordnet ist, wobei elektrische Ladungsträger durch die Kanalzone fließen; eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist; eine Drain-Zone, welche auf einer zweiten Seite des Gates angeordnet ist; wobei die Vielzahl von länglichen SiGe-Zonen parallel zur Fließrichtung der elektrischen Ladungsträger in der Kanalzone ausgerichtet ist, und ferner aufweisend eine erste flache Grabenisolierungszone, welche auf einer ersten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist, und eine zweite flache Grabenisolierungszone, welche auf einer zweiten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein die Halbleiterherstellung und insbesondere die Herstellung von Feldeffekttransistoren.
  • HINTERGRUND DER ERFINDUNG
  • Es ist bekannt, dass in PFETs mit schmalem verspanntem Siliciumgermanium(SiGe)-Kanal ein deutlicher Anstieg der Leistungsfähigkeit erreicht wird. Anders als bei PFETs mit breitem SiGe-Kanal, wo die Verspannung biaxial ist, ist die Verspannung in PFETs mit schmalem SiGe-Kanal meistens uniaxial, was gegenüber einer biaxialen Verspannung zu bevorzugen ist. Für die meisten Logikanwendungen werden Multifinger-FETs benötigt, um eine uniaxiale Verspannung zu erreichen und dabei die erforderliche Gesamtbreite bereitzustellen, die benötigt wird, um den erforderlichen Betriebsstrom zu liefern. Herkömmliche Multifinger-Einheiten auf einem massiven Substrat oder Silicium-auf-Isolator (Silicon-on-Insulator, SOI) weisen flache Grabenisolierungen (Shallow Trench Isolations, STI) zwischen den Fingern auf, welche zu einer einzigen Einheit gehören, wodurch die Standfläche (Größe) der Einheit auf ein unerwünschtes Maß erhöht werden kann. Da die Entwicklung der Technologie in Richtung einer Miniaturisierung und einer hohen Leistungsfähigkeit geht, ist es wünschenswert, einen Hochleistungs-Multifinger-PFET mit verspanntem Siliciumgermanium-Kanal und ein Herstellungsverfahren dafür zu haben.
  • Die US 20110068369 A1 offenbart PFETs mit High-K Metallgates und Verfahren zu deren Herstellung.
  • Die US 7057216 B2 offenbart komplementäre Heteroübergang-FETs mit hoher Beweglichkeit von Ladungsträgern und Verfahren zu deren Herstellung.
  • Die US 6319799 B1 offenbart einen Heteroübergangstransistor mit hoher Beweglichkeit von Ladungsträgern und Verfahren zu deren Herstellung.
  • Die US 8299453 B2 offenbart CMOS-Transistoren mit Kanälen aus SiGe mit dualen eingebetteten Quellen der mechanischen Beanspruchung (Stressors).
  • KURZDARSTELLUNG
  • In einer Ausführungsform wird ein Feldeffekttransistor bereitgestellt. Der Feldeffekttransistor weist ein Siliciumsubstrat, eine Vielzahl von länglichen uniaxial verspannten SiGe-Zonen, welche auf dem Siliciumsubstrat angeordnet sind, ein Gate, welches auf dem Siliciumsubstrat und auf der Vielzahl von länglichen SiGe-Zonen angeordnet ist, wobei das Gate senkrecht zu den SiGe-Zonen ausgerichtet ist, eine Kanalzone, welche unterhalb des Gates angeordnet ist, wobei elektrische Ladungsträger durch den Kanal fließen, eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist, und eine Drain-Zone auf, welche auf einer zweiten Seite des Gates angeordnet ist, wobei die Vielzahl von länglichen SiGe-Zonen parallel zur Fließrichtung der elektrischen Ladungsträger in dem Kanal ausgerichtet ist.
  • In einer anderen Ausführungsform wird ein Feldeffekttransistor bereitgestellt. Dieser Feldeffekttransistor weist ein Siliciumsubstrat, ein Gate, welches auf dem Siliciumsubstrat angeordnet ist, eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist, eine Drain-Zone, welche auf einer zweiten Seite des Gates angeordnet ist, und eine Vielzahl von länglichen uniaxial verspannten SiGe-Zonen, welche auf dem Siliciumsubstrat angeordnet sind und senkrecht zu dem Gate ausgerichtet sind, und wobei die Vielzahl von länglichen uniaxial verspannten SiGe-Zonen das Gate queren, eine erste flache Grabenisolierungszone, die auf einer ersten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist, und eine zweite flache Grabenisolierungszone, die auf einer zweiten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist, eine erhöhte Source, die über der Source-Zone angeordnet ist, und einen erhöhten Drain auf, der über der Drain-Zone angeordnet ist.
  • In einer anderen Ausführungsform wird ein Feldeffekttransistor bereitgestellt. Dieser Feldeffekttransistor weist ein Siliciumsubstrat auf. Das Siliciumsubstrat weist eine erste Schwellenspannung auf. Der Feldeffekttransistor weist ferner eine Vielzahl von länglichen uniaxial verspannten Fingern auf, welche auf dem Siliciumsubstrat angeordnet sind, wobei die Finger eine zweite Schwellenspannung aufweisen und wobei die erste Schwellenspannung höher als die zweite Schwellenspannung ist. Der Feldeffekttransistor weist ferner ein Gate, welches auf dem Siliciumsubstrat und auf der Vielzahl von länglichen Fingern angeordnet ist, wobei das Gate senkrecht zu den Fingerzonen ausgerichtet ist, eine Kanalzone, welche unterhalb des Gates angeordnet ist, wobei elektrische Ladungsträger durch die Kanalzone fließen, eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist, und eine Drain-Zone auf, welche auf einer zweiten Seite des Gates angeordnet ist, wobei die Vielzahl von länglichen Fingern parallel zur Fließrichtung der elektrischen Ladungsträger in der Kanalzone ausgerichtet ist.
  • In einer anderen Ausführungsform wird ein Feldeffekttransistor bereitgestellt. Dieser Feldeffekttransistor weist ein Siliciumsubstrat, ein Gate, welches auf dem Siliciumsubstrat angeordnet ist, eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist, eine Drain-Zone, welche auf einer zweiten Seite des Gates angeordnet ist, und eine Vielzahl von länglichen uniaxial verspannten SiGe-Zonen, welche auf dem Siliciumsubstrat angeordnet sind und senkrecht zu dem Gate ausgerichtet sind, und wobei die Vielzahl von länglichen uniaxial verspannten SiGe-Zonen das Gate queren, eine erste flache Grabenisolierungszone, die auf einer ersten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist, und eine zweite flache Grabenisolierungszone, die auf einer zweiten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist, eine erhöhte Source, die über der Source-Zone angeordnet ist, und einen erhöhten Drain auf, der über der Drain-Zone angeordnet ist, wobei die erhöhte Source und der erhöhte Drain aus monokristallinem Silicium bestehen und mit Bor dotiert sind. In einer anderen Ausführungsform wird ein Verfahren zum Bilden eines Feldeffekttransistors bereitgestellt. Das Verfahren weist Bilden von Isolierungszonen in einem Siliciumsubstrat, Anwachsen einer SiGe-Schicht auf dem Siliciumsubstrat, Bilden einer Vielzahl von Fingern aus der SiGe-Schicht und Bilden eines Gates in einer senkrechten Ausrichtung zu der Vielzahl von Fingern auf.
  • In einer anderen Ausführungsform wird ein Entwurfsverfahren bereitgestellt. Das Entwurfsverfahren umfasst Eingeben einer Entwurfsdatei, welche eine verkörperte Schaltungsentwurfsstruktur darstellt, in ein permanentes computerlesbares Medium, welche, wenn sie von einem Computer ausgeführt wird, die Schaltungsentwurfsstruktur erzeugt, welche einen Feldeffekttransistor aufweist, wobei der Feldeffekttransistor ein Siliciumsubstrat, eine Vielzahl von länglichen uniaxial verspannten SiGe-Zonen, welche auf dem Siliciumsubstrat angeordnet sind, ein Gate, welches auf dem Siliciumsubstrat und auf der Vielzahl von länglichen SiGe-Zonen angeordnet ist, wobei das Gate senkrecht zu den SiGe-Zonen angeordnet ist, eine Kanalzone, welche unterhalb des Gates angeordnet ist, wobei elektrische Ladungsträger durch den Kanal fließen, eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist, und eine Drain-Zone aufweist, welche auf einer zweiten Seite des Gates angeordnet ist, wobei die Vielzahl von länglichen SiGe-Zonen parallel zur Fließrichtung der elektrischen Ladungsträger in dem Kanal ausgerichtet ist.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Struktur, der Betrieb und die Vorteile der vorliegenden Erfindung werden nach der Betrachtung der folgenden Beschreibung in Verbindung mit den begleitenden Figuren (FIG.) besser ersichtlich. Die Figuren sollen veranschaulichend und nicht beschränkend sein.
  • Bestimmte Elemente in einigen der Figuren können aus Gründen der Klarheit der Veranschaulichung weggelassen oder nicht maßstabsgetreu sein. Die Querschnittsansichten können in Form von „Scheiben” oder „Kurzsicht”-Querschnittsansichten vorliegen, wobei aus Gründen der Klarheit der Veranschaulichung bestimmte Hintergrundlinien weggelassen sind, welche ansonsten in einer „echten” Querschnittsansicht sichtbar wären.
  • Oft können in verschiedenen Zeichnungsfiguren (FIG.) ähnliche Elemente mit ähnlichen Nummern bezeichnet sein, wobei in diesem Fall typischerweise die letzten beiden bedeutsamen Stellen dieselben sein können, wobei die bedeutsamste Stelle die Nummer der Zeichnungsfigur (FIG.) ist. Aus Gründen der Klarheit können in bestimmten Zeichnungen einige Bezugszahlen weggelassen werden.
  • 1 ist eine Seitenansicht einer Ausführungsform der vorliegenden Erfindung.
  • 2 ist eine Draufsicht auf die Ausführungsform der 1.
  • 3 ist eine Querschnittsansicht der Ausführungsform der 2 entlang der Linie A-A'.
  • 4 ist eine Querschnittsansicht der Ausführungsform der 2 entlang der Linie B-B'.
  • 5 bis 8 zeigen Verfahrensschritte für ein Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 9 ist eine Draufsicht auf eine alternative Ausführungsform mit erhöhter Source und erhöhtem Drain.
  • 10 ist eine Querschnittsansicht einer alternativen Ausführungsform entlang der Linie B-B' der 9.
  • 11 ist eine Seitenansicht der Ausführungsform der 9.
  • 12 ist ein Ablaufplan, welcher Verfahrensschritte für ein Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 13 ist ein Schaubild, welches eine Beziehung zwischen der Querverspannung und der Fingerbreite zeigt.
  • 14 ist ein Schaubild, welches eine Beziehung zwischen dem Betriebsstrom und der Fingerbreite zeigt.
  • 15 zeigt ein Blockschaubild eines beispielhaften Entwurfsablaufs.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsformen der vorlegenden Erfindung stellen einen Multifinger-PFET-Transistor mit verspanntem SiGe-Kanal bereit. Die Finger sind längliche SiGe-Zonen, welche durch ein Ätzverfahren gebildet werden können. Eine herkömmliche flache Grabenisolierung (STI) wird verwendet, um eine Isolierung zwischen verschiedenen FETs oder Gruppen von FETs zu bilden, wird aber nicht zwischen den Fingern eines bestimmten FET verwendet. Durch diesen Ansatz wird Fläche eingespart, wodurch die Gesamt-Chipfläche verringert wird, die für den PFET benötigt wird. Somit weist der PFET im Vergleich zu Verfahren des Standes der Technik eine reduzierte „Standfläche” auf. Eine Schwellenspannungsdifferenz zwischen den Fingern, welche aus SiGe bestehen, und dem Substrat, welches aus Silicium besteht, ermöglicht das Weglassen der STI zwischen den Fingern, da aufgrund der höheren Schwellenspannung des Siliciums im Vergleich zu den SiGe-Fingern nur ein vernachlässigbarer Leckstrom auftritt.
  • Ferner wird durch diesen Ansatz auch mehr Fläche für eine optionale erhöhte Source/Drain (Raised Source/Drain, RSD) und/oder einen eingebetteten Stressor bereitgestellt. In dem Raum zwischen den Fingern steht das Gate mit dem Siliciumsubstrat in Kontakt. Jedoch befinden sich aufgrund einer bedeutenden Schwellenspannungsdifferenz zwischen diesen Substratzonen und den SiGe-Fingern (zum Beispiel ~30 mV bis 400 mV für einen typischen SiGe-Kanal und ein Si-Substrat) diese Zonen in einem Verarmungszustand und weisen deswegen nur einen minimalen Beitrag zum Leckstrom und der Kapazität der Einheit auf. Eine deutliche Steigerung der Transkonduktanz (gm) der schmalen SiGe-Kanäle rechtfertigt den geringen Flächenmehraufwand, der durch die Finger entsteht.
  • 1 ist eine Seitenansicht einer Halbleiterstruktur 100 gemäß einer Ausführungsform der vorliegenden Erfindung. Die Halbleiterstruktur 100 weist ein Siliciumsubstrat 102 auf. Auf dem Siliciumsubstrat 102 sind längliche SiGe-Zonen 104 angeordnet, welche als „Finger” bezeichnet werden. In einer Ausführungsform weisen die Finger 104 eine Dicke T im Bereich von etwa 5 Nanometer bis etwa 25 Nanometer auf. Auf den Fingern 104 sind Transistoren 106 und 108 angeordnet. Die Transistoren 106 und 108 sind Feldeffekttransistoren des p-Typs (PFETs). Die Finger 104 induzieren eine uniaxiale Verspannung, welche die PFET-Ladungsträgermobilität verbessert. Der Transistor 106 besteht aus einem Gate 115, welches auf einer dünnen Schicht eines Gate-Dielektrikums 114 angeordnet ist. In Nachbarschaft zu dem Gate 115 sind ein Abstandhalter 110 und ein Abstandhalter 112 angeordnet. Der Transistor 108 weist ebenfalls ein Gate, ein Gate-Dielektrikum und Abstandhalter auf, welche ähnlich wie die des Transistors 106 angeordnet sind. Aus Gründen der Klarheit sind jedoch Bezugszahlen nur für Elemente des Transistors 106 dargestellt. In Nachbarschaft zu den Gates der Transistoren 106 und 108 sind in dem Substrat 102 aktive Flächen 117, 119 und 121 angeordnet. Die aktiven Flächen 117, 119 und 121 bilden Source- oder Drain-Zonen der benachbarten Transistoren. Unterhalb des Gates des Transistors 106 bzw. 108 sind Kanalzonen 123 bzw. 125 angeordnet.
  • 2 ist eine Draufsicht auf eine Halbleiterstruktur 200, welche der Ausführungsform der 1 ähnelt. In dieser Ansicht sind mehrere Finger 204 sichtbar. Wie vorstehend angeführt, können in verschiedenen Zeichnungsfiguren ähnliche Elemente mit ähnlichen Nummern bezeichnet sein, wobei in diesem Fall typischerweise die letzten beiden bedeutsamen Stellen dieselben sein können, wobei die bedeutsamste Stelle die Nummer der Zeichnungsfigur ist. Zum Beispiel ähnelt das Substrat 202 der 2 dem Substrat 102 der 1. Das Gate-Dielektrikum steht mit den Fingern 204 in Kontakt und steht auch mit dem Substrat 202 in den Bereichen zwischen den Fingern 204 in Kontakt. Jedoch befinden sich aufgrund einer bedeutenden Schwellenspannungsdifferenz zwischen den Substratzonen 202 und den SiGe-Fingern 204 die Substratzonen 202 in einem Verarmungszustand und weisen deswegen einen minimalen Beitrag zum Leckstrom und der Kapazität der Einheit auf. In einer Ausführungsform liegt die Schwellenspannungsdifferenz zwischen dem Substrat 202 und den Fingern 204 im Bereich von 350 mV bis 400 mV.
  • Die Isolierungszonen 218 und 220 isolieren den Transistor 206 und den Transistor 208 von anderen Transistoren. Die Isolierungszonen können aus Nitrid, Oxid, Oxynitrid oder einem anderen geeigneten Material bestehen.
  • Die Finger 204 sind senkrecht zu dem Gate 215 ausgerichtet und queren das Gate 215 des Transistors 206. Die Finger 204 sind parallel zu der Fließrichtung der elektrischen Ladungsträger (Defektelektronen) ausgerichtet, welche durch den Pfeil „e” angezeigt wird. Die Finger sind länglich, was bewirkt, dass sie eine uniaxiale Verspannung erzeugen, welche die Ladungsträgermobilität effizienter verbessert als eine biaxiale Verspannung. In einer Ausführungsform liegt das Verhältnis der Länge L eines Fingers 204 zu seiner Breite W im Bereich von 10 bis 40. In einer Ausführungsform liegt die Länge L eines Fingers 204 im Bereich von etwa 0,5 Mikrometer bis etwa 3 Mikrometer und die Breite W eines Fingers 204 liegt im Bereich von etwa 30 Nanometer bis etwa 80 Nanometer, obwohl auch höhere oder niedrigere Werte verwendet werden können. Jeder Finger weist einen Abstand S auf. In einer Ausführungsform liegt der Abstand S im Bereich von etwa 10 Nanometer bis etwa 40 Nanometer. Der Mittenabstand P, welcher der Abstand zwischen Mittelpunkten benachbarter Finger ist, kann in einigen Ausführungsformen im Bereich von etwa 50 Nanometer bis etwa 100 Nanometer liegen, obwohl auch höhere oder niedrigere Werte verwendet werden können.
  • Man beachte, dass aufgrund der vorstehend erwähnten Schwellenspannungsdifferenz zwischen den Fingern und dem Siliciumsubstrat keine Isolierungszone zwischen der Vielzahl von länglichen uniaxial verspannten SiGe-Fingern 204 vorhanden ist, was dazu beiträgt, den Raum zu verringern, der für einen PFET benötigt wird, da die Finger 204 enger aneinander angeordnet werden können. Wegen der Schwellenspannungsdifferenz wird die Leistungsfähigkeit des PFET durch die SiGe-Finger 204 bestimmt und das Silicium zwischen den Fingern trägt nicht bedeutend zu dem Ausschaltstrom oder Betriebsstrom bei, da es eine viel höhere Schwellenspannung aufweist.
  • 3 ist eine Querschnittsansicht einer Halbleiterstruktur 300, welche der Ausführungsform der 2 ähnelt, entlang der Linie A-A'. In dieser Ansicht sind drei Finger 304 sichtbar, welche zwischen Isolierungszonen 318 und 320 auf dem Siliciumsubstrat 302 angeordnet sind. Ein Gate-Dielektrikum 314 ist auf den Fingern 304 angeordnet und in Bereichen zwischen den Fingern 304 auch auf dem Substrat 302 angeordnet. Das Gate 315 ist auf dem Gate-Dielektrikum 314 angeordnet. In einer Ausführungsform besteht das Gate-Dielektrikum 314 aus Hafniumoxid, Hafniumsilicat, Aluminiumoxid oder einer Kombination dieser Materialien. In einer Ausführungsform besteht das Gate 315 aus einem Material wie Titannitrid, Tantalnitrid, Titanaluminiumnitrid, Tantalaluminiumnitrid, Tantalcarbid, Wolfram, Wolframnitrid oder einer Kombination dieser. Durch die Wahl des Gate-Materials wird die Gate-Austrittsarbeit bestimmt, welche im Gegenzug die Schwellenspannung beeinflusst. Somit können die vorstehend angeführten Gate-Materialien als „die Austrittsarbeit einstellende Metalle” bezeichnet werden.
  • Auf dem die Austrittsarbeit einstellenden Metall ist gegebenenfalls eine Polysiliciumschicht vorhanden und kann teilweise oder vollständig silicidiert sein. Ein Ersatz-Metall-Gate-Verfahren kann mit Ausführungsformen der vorliegenden Erfindung ebenfalls angewendet werden. Somit sind andere Materialien für das Gate 315 möglich, z. B., ohne darauf beschränkt zu sein, Aluminium, Wolfram, Wolframnitrid, Titannitrid (TiN) oder Ruthenium (Ru). Man beachte, dass, obwohl in 3 drei Finger dargestellt sind, mehr oder weniger Finger verwendet werden können. Die Anzahl der verwendeten Finger hängt von dem gewünschten Entwurf und den Entwurfsbeschränkungen ab. Zum Beispiel kann die gewünschte Breite der Einheit ein Faktor bei der Bestimmung sein, wie viele Finger zwischen die Isolierungszonen passen können. In einer Ausführungsform können drei bis acht Finger verwendet werden.
  • 4 ist eine Querschnittsansicht einer Halbleiterstruktur 400, welche der Ausführungsform der 2 ähnelt, entlang der Linie B-B'. In dieser Ansicht sind drei Finger 404 sichtbar, welche zwischen Isolierungszonen 418 und 420 auf dem Siliciumsubstrat 402 angeordnet sind.
  • 5 ist eine Draufsicht, welche eine Halbleiterstruktur 500 an einem Anfangspunkt für ein Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Die Halbleiterstruktur 500 besteht aus einem Siliciumsubstrat 502.
  • 6 ist eine Draufsicht, welche eine Halbleiterstruktur 600 nach einem anschließenden Verfahrensschritt des Bildens von Isolierungszonen 618 und 620 zeigt. Die Isolierungszonen 618 und 620 können Zonen standardmäßiger flacher Grabenisolierungen (STI) sein, wie es auf dem Fachgebiet bekannt ist. Die Isolierungszonen 618 und 620 können durch Ätzen von Vertiefungen in dem Substrat 602 und anschließendes Abscheiden eines isolierenden Materials wie z. B. Oxid, Nitrid oder Oxynitrid in den Vertiefungen, gefolgt von einem chemisch-mechanischen Polieren (CMP), gebildet werden.
  • 7 ist eine Draufsicht, welche eine Halbleiterstruktur 700 nach einem anschließenden Verfahrensschritt des Anwachsens einer Siliciumgermanium(SiGe)-Schicht 727 zeigt. In einer Ausführungsform weist die SiGe-Schicht 727 eine Germaniumkonzentration auf, welche im Bereich von etwa 20 Atomprozent bis etwa 40 Atomprozent liegt. Die SiGe-Schicht 727 kann man epitaxial auf dem Siliciumsubstrat anwachsen lassen, zum Beispiel durch ein Verfahren der chemischen Abscheidung aus der Gasphase bei niedrigem Druck (Low-Pressure Chemical Vapor Deposition, LPCVD) oder der chemischen Abscheidung aus der Gasphase im Ultrahochvakuum (Ultra-High Vacuum Chemical Vapor Deposition, UHVCVD). Die SiGe-Schicht 727 ist an das darunter liegende Si-Substrat gitterangepasst und steht als ein Ergebnis unter biaxialer Druckspannung. Die Verspannung wird über einen Mechanismus, der als Kantenrelaxation bekannt ist, in eine uniaxiale Druckspannung umgewandelt, sobald das SiGe zu Fingern geschnitten wird.
  • 8 ist eine Draufsicht, welche eine Halbleiterstruktur 800 nach einem anschließenden Verfahrensschritt des Bildens von SiGe-Fingern 804 zeigt. Dies erfolgt durch Entfernen von Abschnitten der SiGe-Schicht (727 in 7), um Abschnitte des Siliciumsubstrats 802 freizulegen. Das Entfernen von Abschnitten der SiGe-Schicht kann durch industrielle Standard-Lithographie- und -Ätzverfahren durchgeführt werden. In einer anderen Ausführungsform kann eine Seitenwand-Bildtransfer(Sidewall Image Transfer, SIT)-Technik angewendet werden, um die Finger 804 zu bilden. Das Seitenwand-Bildtransfer-Verfahren ist wohlbekannt und ist Gegenstand der US 5795830 A von Cronin u. a..
  • Nachdem die Finger 804 gebildet sind, werden Transistor-Gates und zugehörige Dielektrikums-Dünnschichten und Abstandhalter gebildet, was zu einer Halbleiterstruktur ähnlich der Halbleiterstruktur 200 der 2 führt.
  • 9 ist eine Draufsicht auf eine Halbleiterstruktur 900 gemäß einer alternativen Ausführungsform, welche eine erhöhte Source und einen erhöhten Drain (RSD) aufweist. Die Halbleiterstruktur 900 ähnelt der Halbleiterstruktur 200 der 2, außer dass über dem Siliciumsubstrat ein RSD-Material 924 angeordnet ist. Das RSD-Material kann aus monokristallinem Si oder SiGe bestehen und kann gegebenenfalls mit einem Dotierstoff des p-Typs wie Bor dotiert sein. Die RSD-Struktur kann durch ein Epitaxieverfahren wie Epitaxie durch chemische Abscheidung aus der Gasphase bei niedrigem Druck (LPCVD) oder Epitaxie durch chemische Abscheidung aus der Gasphase im Ultrahochvakuum (UHVCVD) gebildet werden. Die RSD-Ausführungsform weist verschiedene Vorteile auf, z. B. die Verringerung der parasitären Kapazität.
  • 10 ist eine Querschnittsansicht einer Halbleiterstruktur 1000, welche der Ausführungsform der 9 ähnelt, entlang der Linie B-B'. In dieser Ansicht sind drei Finger 1004 sichtbar, welche zwischen Isolierungszonen 1018 und 1020 auf dem Siliciumsubstrat 1002 angeordnet sind. Auf den Fingern 1004 und in den Bereichen zwischen den Finger 1004 auch auf dem Substrat 1002 ist ein RSD-Material 1024 angeordnet. Man beachte, dass die Querschnittsansicht entlang der Linie A-A' der 9 der der Halbleiterstruktur 300 der 3 ähnelt.
  • 11 ist eine Seitenansicht einer Halbleiterstruktur 1100, welche der Ausführungsform der 9 ähnelt. In dieser Ansicht ist zu sehen, dass über Fingern 1104 ein RSD-Material 1124 angeordnet ist und zu dem Gate 1115 des Transistors 1106 benachbart ist und in ähnlicher Weise zu dem Gate des Transistors 1108 benachbart ist.
  • 12 ist ein Ablaufplan, welcher Verfahrensschritte für ein Verfahren gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Im Verfahrensschritt 1252 werden Isolierungszonen in einem Siliciumsubstrat gebildet (vgl. 618 und 620 der 6). Im Verfahrensschritt 1254 lässt man eine Siliciumgermanium(SiGe)-Schicht auf einem Siliciumsubstrat anwachsen (vgl. 700 der 7). Im Verfahrensschritt 1256 werden SiGe-Finger gebildet, um eine uniaxiale Verspannung zu induzieren (vgl. 804 der 8). Die SiGe-Finger werden durch Entfernen von Abschnitten der SiGe-Schicht gebildet, die im Verfahrensschritt 1254 angewachsen ist. Im Verfahrensschritt 1258 wird ein Gate gebildet, ebenso wie ein Gate-Dielektrikum und Gate-Seitenwand-Abstandhalter (vgl. 106 der 1). Gegebenenfalls kann der Verfahrensschritt 1260 durchgeführt werden, um erhöhte Source- und erhöhte Drain-Zonen zu bilden (vgl. 1124 der 11).
  • 13 ist ein Schaubild 1300, welches die Beziehung zwischen der Querverspannung und der Fingerbreite eines Transistors gemäß Ausführungsformen der vorliegenden Erfindung zeigt. Ein breiter Finger weist eine biaxiale Verspannung auf, welche eine transversale Komponente und eine longitudinale Komponente aufweist. Die transversale Komponente ist nicht wünschenswert, da sie die Ladungsträgermobilität hemmt. Wie im Schaubild 1300 dargestellt, nimmt die Querverspannung deutlich ab, wenn die Fingerbreite unter 50 Nanometer fällt. Diese Eigenschaft macht es wünschenswert, schmale Finger zu haben, um die Querverspannung so stark wie möglich zu verringern.
  • 14 ist ein Schaubild 1400, welches die Beziehung zwischen dem Betriebsstrom und der Fingerbreite eines Transistors gemäß Ausführungsformen der vorliegenden Erfindung zeigt. Wie im Schaubild 1400 zu sehen ist, erhöht sich der Betriebsstrom deutlich, wenn sich die Breite der Finger 10 Nanometern nähert. Dies liegt daran, dass sich die unerwünschte Querverspannung durch schmale Finger verringert, wodurch die Ladungsträgermobilität erhöht wird, was wiederum den Betriebsstrom erhöht, wodurch ein Transistor mit verbesserten Leistungseigenschaften erzeugt wird.
  • 15 zeigt ein Blockschaubild eines beispielhaften Entwurfsablaufs 1600, der zum Beispiel beim Entwurf, bei der Simulation, bei der Prüfung, beim Layout und bei der Herstellung einer Halbleiter-IC-Logik angewendet wird. Der Entwurfsablauf 1600 umfasst Verfahren, Maschinen und/oder Mechanismen zur Verarbeitung von Entwurfsstrukturen oder Einheiten, um logisch oder auf andere Weise funktionell gleichwertige Verkörperungen der Entwurfsstrukturen und/oder Einheiten zu erzeugen, die oben beschrieben und in 1 bis 12 dargestellt sind. Die in dem Entwurfsablauf 1600 verarbeiteten und/oder erzeugten Entwurfsstrukturen können auf maschinenlesbaren Übertragungs- oder Speichermedien codiert sein, so dass sie Daten und/oder Befehle umfassen, die, wenn sie auf einem Datenverarbeitungssystem ausgeführt oder auf andere Weise verarbeitet werden, eine logisch, strukturell, mechanisch oder auf andere Weise funktionell gleichwertige Verkörperung von Hardware-Komponenten, Schaltungen, Einheiten oder Systemen erzeugen. Maschinen umfassen, ohne darauf beschränkt zu sein, eine beliebige Maschine, die in einem IC-Entwurfsverfahren angewendet wird, z. B. beim Entwerfen, Herstellen oder Simulieren einer Schaltung, einer Komponente, einer Einheit oder eines Systems. Maschinen können zum Beispiel umfassen: Lithographie-Maschinen, Maschinen und/oder Geräte zum Erzeugen von Masken (z. B. Elektronenstrahl-Schreibgeräte), Computer oder Geräte zum Simulieren von Entwurfsstrukturen, alle Vorrichtungen, die im Herstellungs- oder Prüfverfahren verwendet werden, oder alle Maschinen zum Programmieren funktionell gleichwertiger Verkörperungen der Entwurfsstrukturen in ein beliebiges Medium (z. B. eine Maschine zum Programmieren eines programmierbaren Gate-Arrays).
  • Der Entwurfsablauf 1600 kann in Abhängigkeit von der Art der konstruierten Verkörperung variieren. Zum Beispiel kann sich ein Entwurfsablauf 1600 zum Bau einer anwendungsspezifischen integrierten Schaltung (ASIC) von einem Entwurfsablauf 1600 zum Entwerfen einer Standardkomponente oder von einem Entwurfsablauf 1600 zum Instanziieren des Entwurfs in ein programmierbares Array, zum Beispiel ein programmierbares Gate-Array (PGA) oder ein feldprogrammierbares Gate-Array (FPGA), angeboten von Altera®, Inc., oder Xilinx®, Inc., unterscheiden.
  • 15 veranschaulicht mehrere solche Entwurfsstrukturen, z. B. eine Eingangs-Entwurfsstruktur 1620, welche vorzugsweise über ein Entwurfsverfahren 1610 verarbeitet wird. Bei der Entwurfsstruktur 1620 kann es sich um eine logische Simulations-Entwurfsstruktur handeln, die über das Entwurfsverfahren 1610 erzeugt und verarbeitet wird, um eine logisch gleichwertige funktionelle Verkörperung einer Hardware-Einheit herzustellen. Die Entwurfsstruktur 1620 kann außerdem oder alternativ Daten und/oder Programmbefehle umfassen, die, wenn sie über das Entwurfsverfahren 1610 verarbeitet werden, eine funktionelle Verkörperung der physischen Struktur einer Hardware-Einheit erzeugen. Gleich, ob sie funktionelle und/oder strukturelle Entwurfsmerkmale verkörpert, die Entwurfsstruktur 1620 kann unter Anwendung des elektronischen computerunterstützten Designs (Electronic Computer-Aided Design, ECAD) erzeugt werden, realisiert z. B. durch einen Core-Entwickler/Konstrukteur. Wenn sie auf einem maschinenlesbaren Datenübertragungs-, Gate-Array- oder Speichermedium codiert ist, kann in dem Entwurfsverfahren 1610 durch ein oder mehrere Hardware- und/oder Softwaremodule auf die Entwurfsstruktur 1620 zugegriffen werden und diese verarbeitet werden, um eine elektronische Komponente, eine Schaltung, ein elektronisches oder logisches Modul, eine Vorrichtung, eine Einheit oder ein System wie jene in 1 bis 12 dargestellten zu simulieren oder auf andere Weise funktionell zu verkörpern. So kann die Entwurfsstruktur 1620 Dateien oder andere Datenstrukturen umfassen, z. B. für Menschen lesbaren und/oder maschinenlesbaren Quellcode, kompilierte Strukturen und von einem Computer ausführbare Code-Strukturen, die, wenn sie von einem Entwurfs- oder Simulations-Datenverarbeitungssystem verarbeitet werden, Schaltungen oder andere Ebenen des Hardware-Logik-Entwurfs funktionell simulieren oder auf andere Weise verkörpern. Solche Datenstrukturen können Hardware-Beschreibungssprache(Hardware-Description-Language, HDL)-Entwurfseinheiten oder andere Datenstrukturen umfassen, welche an niederere HDL-Entwurfssprachen wie Verilog und VHDL und/oder höhere Entwurfssprachen wie C oder C++ angepasst oder mit diesen kompatibel sind.
  • In dem Entwurfsverfahren 1610 werden vorzugsweise Hardware- und/oder Software-Module zum Synthetisieren, Umsetzen oder anderen Verarbeiten eines funktionellen Entwurfs/Simulations-Äquivalents der Komponenten, Schaltungen, Einheiten oder Logikstrukturen die in 1 bis 12 dargestellt sind, verwendet und sind darin integriert, um eine Netzliste 1680 zu erzeugen, welche Entwurfsstrukturen wie die Entwurfsstruktur 1620 enthalten kann. Die Netzliste 1680 kann zum Beispiel kompilierte oder auf andere Weise verarbeitete Datenstrukturen aufweisen, welche eine Liste von Leitungen, diskreten Komponenten, Verknüpfungsgliedern, Steuerschaltungen, E/A-Einheiten, Modellen usw. umfasst, die die Verbindungen zu anderen Elementen und Schaltungen in einem IC-Entwurf beschreibt. Die Netzliste 1680 kann unter Anwendung eines iterativen Verfahrens synthetisiert werden, wobei die Netzliste 1680 in Abhängigkeit von den Entwurfsspezifikationen und Parametern für die Einheit einmal oder mehrfach neu synthetisiert wird. Wie bei anderen hierin beschriebenen Entwurfsstrukturtypen kann die Netzliste 1680 auf einem maschinenlesbaren Datenspeichermedium gespeichert oder in ein programmierbares Gate-Array programmiert werden. Bei dem Medium kann es sich um ein permanentes nichtflüchtiges Speichermedium wie ein Magnetplatten- oder Bildplattenlaufwerk, ein programmierbares Gate-Array, einen Compact-Flash-Speicher oder einen anderen Flash-Speicher handeln. Außerdem oder alternativ kann es sich bei dem Medium um einen System- oder Cache-Speicher, Pufferspeicherraum oder elektrisch oder optisch leitfähige Einheiten und Materialien handeln, auf welche Datenpakete über das Internet oder andere geeignete Netzwerkmittel übertragen und dort zwischengespeichert werden können.
  • Das Entwurfsverfahren 1610 kann die Verwendung einer Vielfalt von Eingaben umfassen; zum Beispiel Eingaben aus Bibliothekselementen 1630, welche einen Satz gewöhnlich verwendeter Elemente, Schaltungen und Einheiten, z. B. Modelle, Layouts und symbolische Verkörperungen, für eine gegebene Herstellungstechnik (z. B. Knoten verschiedener Technologien, 32 nm, 45 nm, 90 nm usw.), Entwurfsspezifikationen 1640, Charakterisierungsdaten 1650, Verifikationsdaten 1660, Entwurfsregeln 1670 und Testdatendateien 1685 (welche Testmuster und andere Testdaten umfassen können) beinhalten können. Das Entwurfsverfahren 1610 kann zum Beispiel ferner Standard-Schaltungsentwurfsverfahren wie z. B. die Timing-Analyse, die Verifikation, die Entwurfsregelnprüfung, Anordnungs- und Leitungsoperationen usw. umfassen. Der Fachmann auf dem Gebiet des Entwurfs integrierter Schaltungen kann den Umfang möglicher elektronischer Entwurfsautomatisierungswerkzeuge und Anwendungen erkennen, die im Entwurfsverfahren 1610 genutzt werden, ohne vom Umfang der Erfindung abzuweichen. Die Entwurfsstruktur der Erfindung ist nicht auf einen speziellen Entwurfsablauf beschränkt.
  • In dem Entwurfsverfahren 1610 wird vorzugsweise eine Ausführungsform der Erfindung, wie in 1 bis 12 dargestellt, zusammen mit einem beliebigen weiteren Entwurf integrierter Schaltungen oder beliebigen weiteren Daten integrierter Schaltungen (falls anwendbar) in eine zweite Entwurfsstruktur 1690 umgesetzt. Die Entwurfsstruktur 1690 residiert auf einem Speichermedium in einem Datenformat, welches für den Austausch von Layout-Daten integrierter Schaltungen genutzt wird (z. B. für Daten, die in einem GDSII-(GDS2-), GL1-, OASIS-Format oder irgendeinem anderen geeigneten Format zum Speichern solcher Entwurfs-Datenstrukturen gespeichert sind). Die Entwurfsstruktur 1690 kann Informationen wie zum Beispiel Testdatendateien, Entwurfsinhaltsdateien, Herstellungsdaten, Layout-Parameter, Verdrahtungen, Metallebenen, Durchkontaktierungen, Formen, Daten zum Führen durch die Fabrikationslinie und andere Daten umfassen, die von einem Halbleiterhersteller benötigt werden, um eine Ausführungsform der Erfindung herzustellen, wie sie oben in Bezug auf 1 bis 12 beschrieben ist. Die Entwurfsstruktur 1690 kann anschließend zu einer Stufe 1695 übergehen, wo die Entwurfsstruktur 1690 zum Beispiel ans Tape-Out übergeben wird, für die Fabrikation freigegeben wird, für eine Maskierungsstelle freigegeben wird, einer anderen Entwurfsstelle zugesendet wird, zum Kunden zurückgesendet wird usw.
  • Wie nun zu erkennen ist, stellen Ausführungsformen der vorliegenden Erfindung einen Feldeffekttransistor mit erhöhtem Betriebsstrom je Breiteneinheit der Standfläche der Einheit bereit. Zum Beispiel liegt in einer Ausführungsform, wo die Finger durch direkte Lithographie gebildet werden, mit 3 Fingern einer Länge von 100 Nanometern und eines Abstands von 20 Nanometern, und in einer Ausführungsform, wo die Finger durch Seitenwand-Bildtransfer gebildet werden, mit 6 Fingern einer Länge von 50 Nanometern und eines Abstands von 10 Nanometern, eine beträchtliche Verbesserung der Leistungsfähigkeit vor.

Claims (24)

  1. Feldeffekttransistor, aufweisend: ein Siliciumsubstrat; eine Vielzahl von länglichen uniaxial verspannten SiGe-Zonen, welche auf dem Siliciumsubstrat angeordnet sind, wobei jede längliche uniaxial verspannte SiGe-Zone der Vielzahl der länglichen uniaxial verspannten SiGe-Zonen durch ein Teil des Siliciumsubstrats, der zwischen jeder länglichen SiGe-Zone freigelegt ist, räumlich getrennt ist; eine Gate-Dielektrikum-Schicht, die auf der Vielzahl der länglichen SiGe-Zonen und dem Teil des Siliciumsubstrats zwischen jeder länglichen SiGe-Zone angeordnet ist; ein Gate, welches auf der Gate-Dielektrikum-Schicht angeordnet ist, wobei das Gate senkrecht zu den SiGe-Zonen ausgerichtet ist; eine Kanalzone, welche unterhalb des Gates angeordnet ist, wobei elektrische Ladungsträger durch die Kanalzone fließen; eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist; eine Drain-Zone, welche auf einer zweiten Seite des Gates angeordnet ist; wobei die Vielzahl von länglichen SiGe-Zonen parallel zur Fließrichtung der elektrischen Ladungsträger in der Kanalzone ausgerichtet ist, und ferner aufweisend eine erste flache Grabenisolierungszone, welche auf einer ersten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist, und eine zweite flache Grabenisolierungszone, welche auf einer zweiten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist.
  2. Feldeffekttransistor nach Anspruch 1, wobei ein Abschnitt des Gates zwischen der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist und wobei zwischen der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen keine Isolierungszone vorhanden ist.
  3. Feldeffekttransistor nach Anspruch 1 oder 2, wobei jede der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen ein Verhältnis der Länge zur Breite im Bereich von 10 bis 40 aufweist.
  4. Feldeffekttransistor nach nach einem der vorangehenden Ansprüche, wobei die SiGe-Zonen eine Germaniumkonzentration im Bereich von 20 Atomprozent bis 40 Atomprozent aufweisen.
  5. Feldeffekttransistor nach nach einem der vorangehenden Ansprüche, wobei jede längliche uniaxial verspannte SiGe-Zone eine Dicke im Bereich von 5 Nanometer bis 25 Nanometer aufweist.
  6. Feldeffekttransistor nach Anspruch 5, wobei jede längliche uniaxial verspannte SiGe-Zone eine Länge im Bereich von 0,5 Mikrometer bis 3 Mikrometer und eine Breite im Bereich von 30 Nanometer bis 80 Nanometer aufweist.
  7. Feldeffekttransistor nach Anspruch 6, wobei die Vielzahl von länglichen uniaxial verspannten SiGe-Zonen einen Mittenabstand im Bereich von 50 Nanometer bis 100 Nanometer aufweist.
  8. Feldeffekttransistor nach einem der vorangehenden Ansprüche, wobei die Vielzahl von länglichen uniaxial verspannten SiGe-Zonen drei bis acht Zonen aufweist.
  9. Feldeffekttransistor nach einem der vorangehenden Ansprüche, wobei die erste flache Grabenisolierungszone und die zweite flache Grabenisolierungszone aus einem Material bestehen, welches aus der Gruppe ausgewählt ist, die aus Oxid, Oxynitrid und Nitrid besteht.
  10. Feldeffekttransistor nach einem der vorangehenden Ansprüche, ferner aufweisend eine Gate-Dielektrikums-Schicht, welche unterhalb des Gates angeordnet ist, wobei die Gate-Dielektrikums-Schicht aus einem Material besteht, welches aus der Gruppe ausgewählt ist, die aus Hafniumoxid, Hafniumsilicat und Aluminiumoxid besteht.
  11. Feldeffekttransistor nach einem der vorangehenden Ansprüche, wobei das Gate aus einem Material besteht, welches aus der Gruppe ausgewählt ist, die aus Aluminium, Titannitrid, Tantalnitrid, Wolfram, Wolframnitrid, Tantalaluminiumnitrid, Tantalcarbid und Ruthenium besteht.
  12. Feldeffekttransistor nach Anspruch 11, wobei das Gate ferner aus Polysilicium besteht.
  13. Feldeffekttransistor, aufweisend: ein Siliciumsubstrat; eine Gate-Dielektrikum-Schicht, welche auf dem Siliciumsubstrat angeordnet ist; ein Gate, welches auf der Gate-Dielektrikum-Schicht angeordnet ist; eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist; eine Drain-Zone, welche auf einer zweiten Seite des Gates angeordnet ist; und eine Vielzahl von länglichen uniaxial verspannten SiGe-Zonen, welche auf dem Siliciumsubstrat angeordnet sind und senkrecht zu dem Gate ausgerichtet sind, und wobei die Vielzahl von länglichen uniaxial verspannten SiGe-Zonen das Gate queren, wobei jede längliche uniaxial verspannte SiGe-Zone der Vielzahl der länglichen uniaxial verspannten SiGe-Zonen durch ein Teil des Siliciumsubstrats, der zwischen jeder länglichen SiGe-Zone freigelegt ist, räumlich getrennt ist, und wobei die Gate-Dielektrikum-Schicht in Kontakt mit der Vielzahl der länglichen uniaxial verspannten SiGe-Zonen steht und auf dem Teil des Siliciumsubstrats zwischen jeder länglichen SiGe-Zone angeordnet ist; eine erste flache Grabenisolierungszone, die auf einer ersten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist, und eine zweite flache Grabenisolierungszone, die auf einer zweiten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist; eine erhöhte Source, die über der Source-Zone angeordnet ist; und einen erhöhten Drain, der über der Drain-Zone angeordnet ist.
  14. Feldeffekttransistor, aufweisend: ein Siliciumsubstrat, wobei das Siliciumsubstrat eine erste Schwellenspannung aufweist; eine Vielzahl von länglichen uniaxial verspannten Fingern, welche auf dem Siliciumsubstrat angeordnet sind, wobei die Finger eine zweite Schwellenspannung aufweisen und wobei die erste Schwellenspannung höher als die zweite Schwellenspannung ist, wobei jede längliche uniaxial verspannte SiGe-Zone der Vielzahl der länglichen uniaxial verspannten SiGe-Zonen durch ein Teil des Siliciumsubstrats, der zwischen jeder länglichen SiGe-Zone freigelegt ist, räumlich getrennt ist; ein Gate, welches auf dem Siliciumsubstrat und auf der Vielzahl von länglichen Fingern angeordnet ist, wobei das Gate senkrecht zu den Fingerzonen ausgerichtet ist; eine Kanalzone, welche unterhalb des Gates angeordnet ist, wobei elektrische Ladungsträger durch die Kanalzone fließen; eine erste flache Grabenisolierungszone, welche auf einer ersten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist, und eine zweite flache Grabenisolierungszone, welche auf einer zweiten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist; eine Drain-Zone, welche auf einer zweiten Seite des Gates angeordnet ist; wobei die Vielzahl von länglichen Fingern parallel zur Fließrichtung der elektrischen Ladungsträger in der Kanalzone ausgerichtet ist.
  15. Feldeffekttransistor nach Anspruch 14, wobei ein Abschnitt des Gates zwischen der Vielzahl von länglichen uniaxial verspannten Fingern angeordnet ist und wobei zwischen der Vielzahl von länglichen uniaxial verspannten Fingern keine Isolierungszone vorhanden ist.
  16. Feldeffekttransistor nach einem der vorangehenden Ansprüche 14 oder 15, wobei jeder längliche uniaxial verspannte Finger eine Länge im Bereich von 0,5 Mikrometer bis 3 Mikrometer und eine Breite im Bereich von 30 Nanometer bis 80 Nanometer aufweist.
  17. Feldeffekttransistor nach einem der vorangehenden Ansprüche 14–16 oder 15, wobei die Vielzahl von länglichen uniaxial verspannten Fingern einen Mittenabstand im Bereich von 50 Nanometer bis 100 Nanometer aufweist.
  18. Feldeffekttransistor, aufweisend: ein Siliciumsubstrat; eine Gate-Dielektrikum-Schicht, welche auf dem Siliciumsubstrat angeordnet ist; ein Gate, welches auf der Gate-Dielektrikum-Schicht angeordnet ist; eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist; eine Drain-Zone, welche auf einer zweiten Seite des Gates angeordnet ist; und eine Vielzahl von länglichen uniaxial verspannten SiGe-Zonen, welche auf dem Siliciumsubstrat angeordnet sind und senkrecht zu dem Gate ausgerichtet sind, und wobei die Vielzahl von länglichen uniaxial verspannten SiGe-Zonen das Gate queren, und wobei die Gate-Dielektrikum-Schicht in Kontakt mit der Vielzahl der länglichen uniaxial verspannten SiGe-Zonen steht und auf dem Teil des Siliciumsubstrats zwischen jeder länglichen SiGe-Zone angeordnet ist; eine erste flache Grabenisolierungszone, die auf einer ersten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist, und eine zweite flache Grabenisolierungszone, die auf einer zweiten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist; eine erhöhte Source, die über der Source-Zone angeordnet ist; und einen erhöhten Drain, der über der Drain-Zone angeordnet ist; wobei die erhöhte Source und der erhöhte Drain aus monokristallinem Silicium bestehen und mit Bor dotiert sind.
  19. Verfahren zum Bilden eines Feldeffekttransistors, aufweisend: Bilden von Isolierungszonen in einem Siliciumsubstrat; Anwachsen einer SiGe-Schicht auf dem Siliciumsubstrat; Bilden einer Vielzahl von Fingern aus der SiGe-Schicht, wobei jeder Finger der Vielzahl der Finger durch ein Teil des Siliciumsubstrats, der zwischen jedem Finger freigelegt ist, räumlich getrennt ist; Bilden einer Dielektrikum-Schicht auf der Vielzahl der Finger und auf dem Teil des Siliciumsubstrats, der zwischen jedem Finger freigelegt ist; Bilden eines Gates auf der Dielektrikum-Schicht in einer senkrechten Ausrichtung zu der Vielzahl von Fingern; Bilden einer ersten flachen Grabenisolierungszone, welche auf einer ersten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist; und Bilden einer zweiten flachen Grabenisolierungszone, welche auf einer zweiten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist.
  20. Verfahren nach Anspruch 19, wobei das Bilden einer Vielzahl von Fingern aus der SiGe-Schicht Entfernen eines Abschnitts der SiGe-Schicht über ein Ätzverfahren aufweist.
  21. Verfahren nach einem der vorangehenden Ansprüche 20 oder 21, ferner aufweisend Bilden einer erhöhten Source und eines erhöhten Drains in Nachbarschaft zu dem Gate.
  22. Verfahren nach einem der vorangehenden Ansprüche 20–22, wobei das Bilden einer Vielzahl von Fingern aus der SiGe-Schicht Bilden von Fingern eines Verhältnisses der Länge zur Breite im Bereich von 10 bis 40 aufweist.
  23. Verfahren nach einem der vorangehenden Ansprüche 20–23, wobei das Bilden einer Vielzahl von Fingern aus der SiGe-Schicht Bilden von Fingern eines Mittenabstands im Bereich von 60 Nanometer bis 100 Nanometer aufweist.
  24. Verfahren nach einem der vorangehenden Ansprüche 20–24, wobei das Bilden einer Vielzahl von Fingern aus der SiGe-Schicht Bilden von Fingern einer Dicke im Bereich von 5 Nanometer bis 25 Nanometer aufweist.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8872172B2 (en) * 2012-10-16 2014-10-28 International Business Machines Corporation Embedded source/drains with epitaxial oxide underlayer
US9614087B1 (en) 2016-05-17 2017-04-04 International Business Machines Corporation Strained vertical field-effect transistor (FET) and method of forming the same
US11527616B2 (en) * 2020-11-20 2022-12-13 International Business Machines Corporation Vertical transport CMOS transistors with asymmetric threshold voltage

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6319799B1 (en) * 2000-05-09 2001-11-20 Board Of Regents, The University Of Texas System High mobility heterojunction transistor and method
US7057216B2 (en) * 2003-10-31 2006-06-06 International Business Machines Corporation High mobility heterojunction complementary field effect transistors and methods thereof
US20110068369A1 (en) * 2009-09-18 2011-03-24 International Business Machines Corporation METAL GATE AND HIGH-K DIELECTRIC DEVICES WITH PFET CHANNEL SiGe
US8299453B2 (en) * 2009-03-03 2012-10-30 International Business Machines Corporation CMOS transistors with silicon germanium channel and dual embedded stressors

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6963078B2 (en) 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
US7176041B2 (en) 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures
US7238985B2 (en) 2003-08-13 2007-07-03 International Rectifier Corporation Trench type mosgated device with strained layer on trench sidewall
US6855963B1 (en) 2003-08-29 2005-02-15 International Business Machines Corporation Ultra high-speed Si/SiGe modulation-doped field effect transistors on ultra thin SOI/SGOI substrate
US7235812B2 (en) 2004-09-13 2007-06-26 International Business Machines Corporation Method of creating defect free high Ge content (>25%) SiGe-on-insulator (SGOI) substrates using wafer bonding techniques
JP2006140447A (ja) 2004-10-14 2006-06-01 Renesas Technology Corp 半導体装置およびその製造方法
TWI267926B (en) 2005-09-23 2006-12-01 Ind Tech Res Inst A new method for high mobility enhancement strained channel CMOS with single workfunction metal-gate
US7939413B2 (en) * 2005-12-08 2011-05-10 Samsung Electronics Co., Ltd. Embedded stressor structure and process
US8558278B2 (en) 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
US20090174002A1 (en) * 2008-01-09 2009-07-09 International Business Machines Corporation Mosfet having a high stress in the channel region
US20090236632A1 (en) 2008-03-19 2009-09-24 Anderson Brent A Fet having high-k, vt modifying channel and gate extension devoid of high-k and/or vt modifying material, and design structure
US8232186B2 (en) 2008-05-29 2012-07-31 International Business Machines Corporation Methods of integrating reverse eSiGe on NFET and SiGe channel on PFET, and related structure
CN102231379B (zh) 2009-12-21 2013-03-13 上海华虹Nec电子有限公司 SiGe异质结双极晶体管多指结构
US8288218B2 (en) * 2010-01-19 2012-10-16 International Business Machines Corporation Device structure, layout and fabrication method for uniaxially strained transistors
US8354694B2 (en) * 2010-08-13 2013-01-15 International Business Machines Corporation CMOS transistors with stressed high mobility channels

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6319799B1 (en) * 2000-05-09 2001-11-20 Board Of Regents, The University Of Texas System High mobility heterojunction transistor and method
US7057216B2 (en) * 2003-10-31 2006-06-06 International Business Machines Corporation High mobility heterojunction complementary field effect transistors and methods thereof
US8299453B2 (en) * 2009-03-03 2012-10-30 International Business Machines Corporation CMOS transistors with silicon germanium channel and dual embedded stressors
US20110068369A1 (en) * 2009-09-18 2011-03-24 International Business Machines Corporation METAL GATE AND HIGH-K DIELECTRIC DEVICES WITH PFET CHANNEL SiGe

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