DE102019122949A1 - Verspannte abstimmbare nanodrahtstrukturen und prozess - Google Patents

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Stephen M. Cea
Tahir Ghani
Anand S. Murthy
Biswajeet Guha
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Abstract

Fertigungstechniken für NMOS- und PMOS-Nanodrähte, die einen isolierten Prozessfluss für NMOS- und PMOS-Nanodrähte einsetzen, erleichtern eine unabhängige (entkoppelte) Abstimmung/Variation der jeweiligen Geometrien (d. h. Dimensionierung) und der chemischen Zusammensetzung von NMOS- und PMOS-Nanodrähten, die in demselben Prozess existieren. Diese unabhängig abstimmbaren Freiheitsgrade werden aufgrund von hier offenbarten Fertigungstechniken erreicht, die die Fähigkeit zum individuellen Anpassen der Breite der NMOS- und PMOS-Nanodrähte sowie der allgemeinen Zusammensetzung des Materials, das diese Nanodrähte bildet, unabhängig voneinander ermöglicht. In dem Zusammenhang von nanodrahtbasierten Halbleitern, bei denen NMOS- und PMOS-Nanodrähte als Kanal-, Drain- und Source-Gebiete für NMOS- bzw. PMOS-Nanodraht-Transistoren eingebunden werden, erleichtert eine unabhängige Abstimmung der NMOS- und PMOS-Nanodrähte eine unabhängige Abstimmung von Kurzkanaleffekten, einer Gate-Ansteuerung, der Breite der Transistortotraumkapazität, einer Verspannung und anderer leistungsfähigkeitsbezogener Charakteristiken assoziierter NMOS- und PMOS-Nanodraht-Transistoren.

Description

  • HINTERGRUND
  • Planartransistortechnologien, wie etwa CMOS („Complementary Metal Oxide Semiconductor“ - komplementärer Metall-Oxid-Halbleiter) haben sich gemäß dem mooreschen Gesetzt zu dichteren Gestaltungen (d. h. größere Anzahl an Transistoren pro Einheitsfläche) entwickelt. Üblicherweise wurde diese Entwicklung durch Skalieren der Abmessungen der einzelnen Transistoren und assoziierter Parameter erreicht, um die zunehmenden Dichten zu ermöglichen. Jedoch ist eine Reduzierung der Transistorgröße durch die Durchführbarkeit zuverlässiger Fertigungstechniken zum Erzielen einer praktischen Ausbeute sowie durch intrinsische Vorrichtungsleistungsfähigkeitsbarrieren beschränkt, die sich aus der zugrundeliegenden Physik solcher Vorrichtungen auf kleinen Maßstäben ergeben. Zum Beispiel spielen Kurzkanaleffekte („SCEs“: Short Channel Effects) eine wichtige Rollen bei einer Vorrichtungsleistungsfähigkeit, wenn Transistoren zu immer kleineren Abmessungen skaliert werden.
  • Um die Skalierungsbarrieren für planare klassische Vorrichtungen zu überwinden, wenn die Vorrichtungsabmessungen in den Nanoskalenbereich (Nanoskala-CMOS) reduziert werden, hat sich die Forschung auf 3D-Gestaltungen, wie etwa den FinFET („Fin Field Effect Transistor“ - Finnen-Feldeffekttransistor), konzentriert, die zwei oder drei Gates und einen ultradünnen Körper („UTB“: Ultra-Thin Body) nutzen können, um einen Teil der Leistungsfähigkeitshindernisse zu kontrollieren, die durch SCEs auferlegt werden.
  • Aktuelle Ansätze haben sich auf das Entwickeln von 3D-Transistoren konzentriert, die ein(en) oder mehrere Nanodrähte oder Nanobänder verwenden, um als Kanal-, Source- und Drain-Gebiete zu dienen. Dieser Kanal wird dann vollständig durch eine Wrap-Around-Gate-Struktur eingeschlossen. Bei diesen Architekturen kann jeder Satz von Nanodrähten, die in einem Stapel angeordnet sind, ein jeweiliges Kanal-, Source- und Drain-Gebiet bereitstellen (oder kann elektrisch mit einem gemeinsamen Source-/Drain-Gebiet gekoppelt sein). Die Nanodrähte können dann durch Anlegen einer angemessenen Spannung an das Gate von einem nichtleitenden in einen leitenden Zustand geschaltet werden (Kanalinversion). Diese 3D-Vorrichtungen können auch verspannte Nanodrähte einbinden, um die Ladungsträgerbeweglichkeit zu verbessern. Zum Beispiel stellt ein Ansatz eine doppelt verspannte Nanodrahtstruktur bereit, die eine NMOS-Halbleitervorrichtung, die mehrere NMOS-Nanodrähte nutzt, deren Leitfähigkeit durch ein erstes Gate gesteuert wird, und eine separate PMOS-Halbleitervorrichtung umfasst, die mehrere PMOS-Nanodrähte umfasst, deren Leitfähigkeit durch ein zweites Gate gesteuert wird.
  • Bekannte Fertigungstechniken zum Konstruieren von NMOS-Nanodrähten und PMOS-Nanodrähten, die verschiedene Materialien für die NMOS- bzw. PMOS-Nanodrähte in demselben Prozess verwenden, nutzen einen Top-Down-Fertigungsprozess, bei dem ein NMOS- und PMOS-Kanalmaterial auf eine alternierende Art auf ein Basissubstrat geschichtet werden. Der Stapel aus NMOS- und PMOS-Material wird dann in mehrere Finnen geätzt und in Abhängigkeit davon, ob NMOS- oder PMOS-Nanodrähte gewünscht sind, werden alternierende Schichten (d. h. PMOS-Kanalmaterial zu von NMOS-Nanodrähten und umgekehrt) von jeder Finne entfernt, um die NMOS- und PMOS-Nanodrähte zu bilden. Diese bekannten Fertigungstechniken zwingen eine inhärente Kopplung/Abhängigkeit in den Geometrien von NMOS- und PMOS-Nanodrähten auf, was sich in der Unfähigkeit manifestiert, jeden NMOS-Nanodraht-Transistor unabhängig von einem PMOS-Nanodraht-Transistor mit Bezug auf SCEs, Gate-Ansteuerung, Transistortotraumkapazität, Verspannung und andere leistungsfähigkeitsbezogene Charakteristiken abzustimmen.
  • Dementsprechend wird ein Fertigungsprozess zum Erzeugen von NMOS- und PMOS-Nanodraht-Vorrichtungen erfordert, der eine unabhängige Abstimmung der NMOS- und PMOS-Nanodrähte ermöglicht, während die Nanodrahtgleichmäßigkeit beibehalten und die Effizienz der Vorrichtungen verbessert wird.
  • Figurenliste
  • 1a stellt einen 2D-Querschnitt einer Halbleitervorrichtung, die einzeln abstimmbare gestapelte NMOS- und PMOS-Nanodraht-Vorrichtungen umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 1b stellt einen 2D-Querschnitt einer Halbleitervorrichtung, die einzeln abstimmbare gestapelte NMOS- und PMOS-Nanodraht-Vorrichtungen umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 2 ist ein Flussdiagramm eines isolierten Prozessflusses („IPF“) zum Erzeugen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3a stellt einen ersten Teil eines Tiefe-Wanne-Prozessflusses (DWPF: Deep-Well Process Flow) gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 3b stellt einen zweiten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 3c stellt einen dritten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 3d stellt einen vierten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 3e stellt einen fünften Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 3f stellt einen sechsten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 3g stellt einen siebten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 3h stellt einen achten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 3i stellt eine Zwischenabstandshalteransicht des Ergebnisses für einen DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar.
    • 4 veranschaulicht ein Rechensystem, das mit integrierten Schaltkreisstrukturen implementiert ist, die unter Verwendung der hier offenbarten Techniken gebildet sind, gemäß manchen Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung erleichtern Fertigungstechniken für NMOS- und PMOS-Nanodrähte das Entwickeln von NMOS-Nanodraht-Geometrien, einer chemischen Zusammensetzung und anderer Attribute unabhängig von assoziierten PMOS-Nanodraht-Attributen für NMOS- und PMOS-Nanodraht-Stapel, die in demselben Prozess koexistieren. Für die Zwecke dieser Offenbarung verweist der Ausdruck Geometrie auf Abmessungen einzelner Nanodrähte, wie etwa die Nanodrahtbreite, sowie andere Attribute, wie etwa die Beabstandung zwischen Nanodrähten in einem Stapel. Wie hier beschrieben wird, können unabhängig abstimmbare NMOS- und PMOS-Nanodraht-Geometrien signifikante Vorteile für die Vorrichtungsentwicklung von NMOS- und PMOS-Nanodraht-Transistorvorrichtungen bereitstellen. Bei manchen Ausführungsformen schließen diese Vorteile eine Beseitigung von Dimensionierungs- und Beabstandungseinschränkungen zwischen Nanodrähten, eine erhöhte Unabhängigkeit der Kanalbeweglichkeitsentwicklung für NMOS- und PMOS-Nanodrähte und eine Minimierung von SCEs für sowohl NMOS- als auch PMOS-Nanodraht-Vorrichtungen, die in demselben Prozess existieren, ein. Diese unabhängig abstimmbaren Freiheitsgrade mit Bezug auf NMOS- und PMOS-Nanodraht-Vorrichtungen werden unter Verwendung von hier offenbarten Fertigungstechniken erreicht, die die Variation der Breite, der Beabstandung, der chemischen Zusammensetzung und anderer Attribute von NMOS-Nanodrähten in einem ersten Stapel unabhängig von PMOS-Nanodrähten in einem zweiten Stapel ermöglichen.
  • Das unabhängige Abstimmen von NMOS- und PMOS-Nanodraht-Geometrien, das durch hier offenbarte Techniken ermöglicht wird, ermöglicht die unabhängige Abstimmung von Leistungsfähigkeitscharakteristiken assoziierter NMOS- und PMOS-Nanodraht-Transistoren. Das heißt, die hier offenbarten Fertigungstechniken ermöglichen die Entkopplung von NMOS-Nanodraht-Attributen von PMOS-Nanodraht-Attributen, so dass die Leistungsfähigkeitscharakteristiken von NMOS-Nanodraht-Transistoren unabhängig von den Leistungsfähigkeitscharakteristiken von PMOS-Nanodraht-Transistoren abgestimmt werden können. Insbesondere erleichtert das unabhängige Abstimmen von NMOS- und PMOS-Nanodrähten gemäß einer Ausführungsform der vorliegenden Offenbarung das Abstimmen von SCEs, einer Gate-Ansteuerung, einer Breite der Transistortotraumkapazität, einer Verspannung und anderer leistungsfähigkeitsbezogener Charakteristiken von NMOS- und PMOS-Nanodraht-Transistoren unabhängig voneinander.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung ist eine Halbleitervorrichtung beschrieben, die wenigstens einen NMOS-Nanodraht-Transistor und wenigstens einen PMOS-Nanodraht-Transistor aufweist. Jeder NMOS-Nanodraht-Transistor umfasst wenigstens einen NMOS-Nanodraht-Stapel, während jeder PMOS-Nanodraht-Transistor wenigstens einen PMOS-Nanodraht-Stapel umfasst. Leistungsfähigkeitscharakteristiken von NMOS-Nanodraht-Stapeln werden unabhängig mit Bezug auf die Leistungsfähigkeitscharakteristiken der PMOS-Nanodraht-Stapel abgestimmt, was die Steuerung von SCEs, einer Gate-Ansteuerung, einer Transistortotraumkapazität, einer Verspannung und anderer leistungsfähigkeitsbezogener Charakteristiken der assoziierten NMOS- und PMOS-Nanodraht-Transistoren unabhängig voneinander ermöglicht.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung wird die Abstimmung von NMOS- und PMOS-Nanodraht-Stapeln unabhängig voneinander erreicht, indem eine Technik eingesetzt wird, die hier allgemein als ein isolierter Prozessfluss (oder „IPF“) bezeichnet wird, wobei für manche Abschnitte oder Teile des Prozessflusses (andere Abschnitte des Prozessflusses setzen möglicherweise nicht zwingend einen IPF ein) die NMOS-Nanodrähte und PMOS-Nanodrähte unabhängig voneinander gefertigt (oder anderweitig voneinander „isoliert“) werden, indem ein Fertigungsverfahren genutzt wird, das die jeweiligen NMOS- und PMOS-Nanodraht-Stapel während der Fertigung voneinander isoliert. Der IPF entfernt eine mit vorherigen Ansätzen assoziierte inhärente Kopplung der jeweiligen Geometrien und anderer Charakteristiken einer NMOS- und PMOS-Nanodraht-Vorrichtungsfertigung, welche eine Folge der Dualität zwischen den NMOS-Kanalschichten und den PMOS-Opferschichten und umgekehrt ist. Insbesondere kann ein IPF gemäß einer Ausführungsform der vorliegenden Offenbarung unter Verwendung einer Fertigungstechnik implementiert werden, die hier als Tiefe-Wanne-Prozessfluss („DWPF“) bezeichnet wird.
  • Definitionen
  • Üblicherweise verweisen „Nanodrähte“ auf Drähte mit einem weiten Bereich von Geometrien, wobei jede der vier Oberflächen des Drahtes die gleiche Länge aufweist, während „Nanobänder“ auf Drähte mit Höhe/Breite-Aspektverhältnissen kleiner als 1 (der Draht ist breiter als er hoch ist, wie ein Pfannkuchen) verweist. Für Zwecke der vorliegenden Offenbarung wird der Ausdruck „Nanodraht“ mit dem Verständnis, dass eine beliebige assoziierte Erörterung sowohl auf Nanodraht- als auch auf Nanobandgeometrien zutrifft, austauschbar verwendet. Nanobänder können entweder in einer horizontalen oder vertikalen Orientierung angeordnet sein.
  • Für Zwecke der vorliegenden Offenbarung verweist der Ausdruck „NMOS-Nanodraht“ oder „n-Typ-Nanodraht“ allgemein auf einen Nanodraht mit einem p-Typ-/intrinsischen Kanal und einem n-Typ-Fremdstoff oder -Dotierungsstoff für Source- und Drain-Gebiete, wobei Elektronen die Majoritätsladungsträger einer elektrischen Ladung umfassen, während Löcher die Minoritätsladungsträger einer elektrischen Ladung umfassen. Gleichermaßen verweist der Ausdruck „PMOS-Nanodraht“ oder „p-Typ-Nanodraht“ allgemein auf einen Nanodraht, der einen n-Typ-/intrinsischen Kanal und einen p-Typ-Fremdstoff oder -Dotierungsstoff für die Source- und Drain-Gebiete umfasst, wobei Löcher die Majoritätsladungsträger einer elektrischen Ladung sind, während Elektronen die Minoritätsladungsträger einer elektrischen Ladung umfassen. Das heißt, in beiden Fällen kann ein intrinsischer Halbleiter mit der angemessenen Fremdstoffdotierung dotiert werden, um entweder ein n-Typ- oder ein p-Typ-Material zu erzielen.
  • Gemäß manchen Ausführungsformen der vorliegenden Offenbarung können mehrere Nanodrähte, die hier als ein „Nanodrahtstapel“ bezeichnet werden, gemeinsam in entweder eine(n) NMOS- oder eine(n) PMOS-Nanodraht-Vorrichtung oder Nanodrahttransistor eingebunden werden, wobei jeder Nanodraht ein Kanal-, Source- und Drain-Gebiet oder einen Kanal, der zwischen einer Source und einem Drain wirkgekoppelt ist, bereitstellt. Gemäß manchen Ausführungsformen kann ein Nanodrahttransistor oder eine Nanodrahthalbleitervorrichtung mehrere Stapel aus entweder NMOS- oder PMOS-Nanodrähten in Abhängigkeit davon, ob der Nanodrahttransistor ein NMOS- bzw. PMOS-Nanodraht-Transistor ist, umfassen. Jeder Nanodrahtstapel umfasst einen oder mehrere Nanodrähte aus entweder NMOS- oder PMOS-Material, das in einer vertikalen Orientierung angeordnet ist. Gemäß einer Ausführungsform der vorliegenden Offenbarung können anstelle des Konfigurierens jedes Nanodrahtes mit einem diskreten Source- und Drain-Gebiet ein gemeinsames Source-Gebiet und ein gemeinsames Drain-Gebiet gefertigt werden, mit denen jeder Nanodraht elektrisch gekoppelt ist.
  • Materialien, die „zusammensetzungsbezogen unterschiedlich“ oder „zusammensetzungsbezogen verschieden“ sind, wie hier verwendet, verweisen auf zwei Materialien, die unterschiedliche chemische Zusammensetzungen aufweisen. Dieser zusammensetzungsbezogene Unterschied kann beispielweise aufgrund eines Elements, das in einem Material vorhanden ist, aber nicht in dem anderen (z. B. ist SiGe zusammensetzungsbezogen von Silicium verschieden) oder mittels eines Materials, das all die gleichen Elemente wie ein zweites Material aufweist, wobei aber wenigstens eines jener Elemente absichtlich mit einer anderen Konzentration in einem Material relativ zu dem anderen Material bereitgestellt ist (z. B. ist SiGe mit 70 Atomprozent Germanium zusammensetzungsbezogen von SiGe mit 25 Atomprozent Germanium verschieden), entstehen. Zusätzlich zu einer solchen chemischen Zusammensetzungsdiversität können die Materialien auch verschiedene Dotierungsstoffe (z. B. Gallium und Magnesium, Bor, Arsen oder Phosphor) oder die gleichen Dotierungsstoffe, aber mit unterschiedlichen Konzentrationen aufweisen.
  • Gemäß manchen Ausführungsformen kann ein Si/SiGe-Materialprozess genutzt werden. Jedoch können gemäß alternativen Ausführungsformen andere Materialien, wie etwa III/V-Materialien, genutzt werden.
  • Es wird angemerkt, dass die Verwendung von „Source/Drain“ hier einfach auf ein Source-Gebiet oder ein Drain-Gebiet oder sowohl ein Source-Gebiet als auch ein Drain-Gebiet verweisen soll. Zu diesem Zweck bedeutet der Schrägstrich („/“), wie hier verwendet, „und/oder“, sofern nichts anderes angegeben ist, und soll keinerlei spezielle strukturelle Beschränkung oder Anordnung mit Bezug auf Source- und Drain-Gebiete oder beliebige andere Materialien oder Merkmale, die hier in Verbindung mit einem Schrägstrich aufgelistet sind, implizieren.
  • 1a stellt einen ersten 2D-Querschnitt einer Halbleitervorrichtung, die einzeln abstimmbare gestapelte n-Typ- und p-Typ-Nanodrahtvorrichtungen umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Wie in 1a gezeigt, umfasst eine Halbleitervorrichtung 100 ferner eine PMOS-Nanodraht-Vorrichtung 124 und eine NMOS-Nanodraht-Vorrichtung 126, die beide über einer Pufferschicht 111 angeordnet sind. Die Pufferschicht 111 selbst ist über einer gemeinsamen Substratschicht 110 angeordnet. Es wird angemerkt, dass die in 1a gezeigte Anordnung nicht maßstabsgetreu ist. Die darin gezeigten Vorrichtungen wären typischerweise dünner als der gezeigte Puffer, der selbst dünner als das Substrat ist. Des Weiteren sind die Source-/Drain-Gebiete nicht maßstabsgetreu gezeichnet. Zum Beispiel liegt das Substrat gemäß manchen Ausführungsformen in der Größenordnung von 700 µm, beträgt der Puffer einige Mikrometer und liegen die Vorrichtungen in der Größenordnung von 10 nm.
  • Gemäß einer Ausführungsform umfasst die Substratschicht 110 Silicium (z. B. ein Volumensiliciumsubstrat oder eine Siliciumschicht) und kann die Pufferschicht 111 zum Beispiel rSiGe („relaxiertes Siliciumgermanium) umfassen. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann rSiGe 20-50 % umfassen. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann NMOS sSi umfassen und kann PMOS sSiGe mit einem Ge-% von 40-100 % umfassen. Wie es sich versteht, kann eine Zugspannung in einen n-Typ-Nanodraht eingeführt werden, um die inhärente Elektronenbeweglichkeit zu verbessern. Gleichermaßen kann eine Druckspannung in einen p-Typ-Nanodraht eingeführt werden, um die inhärente Lochbeweglichkeit zu verbessern. Die Ausdrücke „sSi“ („strained Silicon“ - verspanntes Silicium) und „sSiGe“ („strained Silicon Germanium“ - verspanntes Siliciumgermanium) werden jeweils auf verspanntes Silicium bzw. verspanntes Siliciumgermanium verweisen, die gemäß manchen Ausführungsformen jeweils als ein Kanalmaterial und ein Opfermaterial für einen NMOS-Nanodraht und umgekehrt für einen PMOS-Nanodraht fungieren. Das heißt, gemäß manchen Ausführungsbeispielen fungiert, während einer Fertigung eines NMOS-Nanodraht-Stapels, sSiGe mit einer hohen Konzentration an Ge als eine Opferschicht, während sSi oder sSiGe mit einer niedrigen Konzentration an Ge als eine aktive Schicht fungiert, die schlussendlich ein NMOS-Nanodraht-Kanalgebiet bildet. Im Gegensatz dazu fungiert für einen PMOS-Nanodraht-Stapel sSi oder sSiGe mit einer niedrigen Konzentration an Ge als eine Opferschicht, während sSiGe mit einer hohen Konzentration an Ge als ein Kanalmaterial fungiert.
  • Eine NMOS-Nanodraht-Vorrichtung 126 kann einen oder mehrere vertikal gestapelte NMOS-Nanodrähte (z. B. 116(1)-116(3)) umfassen, die gemeinsam einen NMOS-Nanodraht-Stapel umfassen. Ein Teil jedes Nanodrahts 116(1)-116(3) fungiert als ein Kanalgebiet (106(4)-106(6)). Gemäß einer Ausführungsform der vorliegenden Offenbarung können NMOS-Nanodrähte 116(1)-116(3) sSi oder sSiGe mit einer niedrigen Konzentration an Ge umfassen. Nanodrähte 116(1)-116(3) sind von jeweiligen dielektrischen Schichten 122(4)-122(6) umgeben, die ferner von einer Gate-Elektrode 112(2) umgeben sind. Jeder NMOS-Nanodraht (z. B. 116(1)-116(3)) kann so gefertigt werden, dass er ein jeweiliges Source-Gebiet 102(2) und ein jeweiliges Drain-Gebiet 104(2) beinhaltet. Obwohl 1a ein gemeinsames Source-Gebiet 102(2) und ein gemeinsames Drain-Gebiet 104(2) für alle NMOS-Nanodrähte 116(1)-116(3) darstellt, versteht es sich, dass bei alternativen Ausführungsformen jeder NMOS-Nanodraht 116(1)-116(3) so konfiguriert sein kann, dass er jeweilige isolierte/diskrete Source- 102 und Drain-Gebiete 104 beinhaltet. Gemäß manchen Ausführungsformen können die Source-/Drain-Gebiete isoliert sein, wobei jeder Nanodraht ein separates Source-/Drain-Gebiet aufweist. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung wird ein gemeinsamer Source-/Drain-Block genutzt, der mehrere Nanodrähte koppelt.
  • Wie in 1a gezeigt, ist eine Source-Elektrode 108(2) elektrisch mit dem Source-Gebiet 102(2) gekoppelt. Gleichermaßen ist eine Drain-Elektrode 118(2) elektrisch mit dem Drain-Gebiet 104(2) gekoppelt. Es versteht sich auch, dass die NMOS-Nanodraht-Vorrichtung 126 eine beliebige Anzahl an NMOS-Nanodraht-Stapeln umfassen kann. Obwohl 1a einen einzigen Nanodrahtstapel zeigt, der drei NMOS-Nanodrähte (116(1)-116(3)) umfasst, können dementsprechend gemäß alternativen Ausführungsformen zwei oder mehr NMOS-Nanodraht-Stapel in die NMOS-Nanodraht-Vorrichtung 126 eingebunden werden.
  • Die PMOS-Nanodraht-Vorrichtung 124 ist ähnlich der NMOS-Nanodraht-Vorrichtung 126 strukturiert, so dass sie einen oder mehrere vertikal gestapelte PMOS-Nanodrähte (z. B. 114(1)-114(3)) umfasst. Gemäß einer Ausführungsform der vorliegenden Offenbarung können PMOS-Nanodrähte 114(1)-114(3) sSiGe mit einer hohen Konzentration an Ge von bis zu 100 % Ge umfassen. Ein Teil jedes PMOS-Nanodrahts 114(1)-114(3) wirkt als ein Kanalgebiet (106(1)-106(3)), das jeweils von dielektrischen Schichten 122(1)-122(3) umgeben und ferner durch eine Gate-Elektrode 112(1) eingeschlossen werden kann. Jeder PMOS-Nanodraht (z. B. 114(1)-114(3)) wird so gefertigt, dass er ein jeweiliges Source-Gebiet 102(1) und ein jeweiliges Drain-Gebiet 104(1) beinhaltet. Obwohl 1a ein gemeinsames Source-Gebiet 102(1) und ein gemeinsames Drain-Gebiet 104(1) für alle PMOS-Nanodrähte 114(1)-114(3) darstellt, versteht es sich, dass bei alternativen Ausführungsformen jeder PMOS-Nanodraht 114(1)-114(3) so konfiguriert sein kann, dass er jeweilige isolierte/diskrete Source- und Drain-Gebiete beinhaltet.
  • Wie in 1a gezeigt, ist ferner eine Source-Elektrode 108(1) elektrisch mit dem Source-Gebiet 102(1) gekoppelt. Gleichermaßen ist eine Drain-Elektrode 118(1) elektrisch mit dem Drain-Gebiet 104(1) gekoppelt. Wie zuvor mit Bezug auf die NMOS-Nanodraht-Vorrichtung 126 erwähnt, versteht es sich auch, dass die PMOS-Nanodraht-Vorrichtung 124 eine beliebige Anzahl an PMOS-Nanodraht-Stapeln anstelle eines einzigen Stapels, wie in 1a gezeigt, umfassen kann.
  • Die PMOS-Nanodraht-Vorrichtung 124 und die NMOS-Nanodraht-Vorrichtung 126 umfassen ferner jeweilige Abstandshalter 120(1)-120(4) bzw. 120(5)-120(8). Die Funktion von Abstandshaltern 120(1)-120(8) wird nun beschrieben. Gemäß einer Ausführungsform der vorliegenden Offenbarung können die Abstandshalter 120(1)-120(8) Si-Oxid, Si-Oxinitrid, SiC/N/O mit dem Ziel eines niedrigeren k (dielektrischen Konstante) umfassen.
  • Die Halbleitervorrichtung 100 weist eine Abstimmung von Leistungsfähigkeitscharakteristiken des PMOS-Nanodraht-Stapels 114(1)-114(3) unabhängig von Leistungsfähigkeitscharakteristiken des NMOS-Nanodraht-Stapels 116(1)-116(3) auf. Leistungsfähigkeitscharakteristiken können Attribute, wie etwa Geometrien der jeweiligen Nanodrahtstapel (z. B. Dicke und Beabstandung), Materialzusammensetzung und beliebige andere Attribute einschließen. Die entkoppelte Abstimmung von NMOS- und NMOS-Nanodraht-Stapeln, die die Halbleitervorrichtung 100 aufweist, sieht die Abstimmung der Leistungsfähigkeitscharakteristiken der PMOS-Nanodraht-Vorrichtung 124 mit Bezug auf SCEs, Gate-Ansteuerung, die Breite der Transistortotraumkapazität, Verspannung und andere Leistungsfähigkeitscharakteristiken unabhängig von der NMOS-Nanodraht-Vorrichtung 126 vor.
  • Wie unten ausführlicher beschrieben wird, wird die entkoppelte Abstimmbarkeit der NMOS-Vorrichtung 126 mit Bezug auf die PMOS-Nanodraht-Vorrichtung 124 durch IPF-Techniken ermöglicht, die eine NMOS-Nanodrahtfertigung von einer PMOS-Nanodrahtfertigung isolieren. Insbesondere stellt ein DWPF, der unten ausführlich beschrieben ist, eine Ausführungsform eines IPF bereit. Durch das Entkoppeln der Abhängigkeiten zwischen NMOS- und PMOS-Nanodrähten während einer Fertigung (die aus der Dualität zwischen NMOS- und PMOS-Nanodraht-Kanalschichten und -Opferschichten entsteht) können die Dicke, die chemische Zusammensetzung und andere Attribute jedes NMOS-Nanodrahts mit Bezug auf die Attribute von PMOS-Nanodrähten unabhängig abgestimmt werden. Die Vorteile der entkoppelten Abstimmbarkeit der NMOS- 116 und PMOS-Nanodrähte 114 wird mittels einiger Beispiele erklärt. Bei einem Beispiel könnte die optimale Beabstandung zwischen zwei Schichten 7 nm betragen, während die optimale Dicke eines NMOS-Nanodrahtes 5 nm und eines PMOS-Nanodrahtes 6 nm betragen könnte. Als ein anderes Beispiel ist es für einen PMOS-Nanodraht möglicherweise wünschenswert, einen im Vergleich zu einer NMOS-Nanodraht-Vorrichtung höheren Ge-Prozentsatz in dem Bereich von 50-70 % in dem Kanalmaterial zu verwenden. Wenn jedoch der Film eine Opferschicht für eine NMOS-Vorrichtung umfasst, erzeugt ein niedrigerer Ge-Prozentsatz in dem Bereich von 10-30 % ein abrupteres Profil, das das Ätzen und die Steuerbarkeit der Opferschicht erleichtert. Wie es sich versteht, kann der Unterschied der Ge-Konzentration (nach Atomprozent) zwischen der rSiGe-Schicht und der darauf gebildeten sSi-Schicht die Menge an und den Typ einer Verspannung bestimmen, die in der sSi-Schicht verursacht wird.
  • 1b stellt einen gedrehten 2D-Querschnitt einer Halbleitervorrichtung, die einzeln abstimmbare gestapelte NMOS- und PMOS-Nanodraht-Vorrichtungen umfasst, gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Die in 1b gezeigte Ansicht kann als die Rotation der Halbleitervorrichtung 100 um die y-Achse herum mit einem Querschnitt bei den PMOS(124)-Nanodrahtkanalgebieten 106(1)-(3) verstanden werden.
  • Bei manchen Ausführungsformen können die dielektrischen Schichten 122(1)-122(6) und/oder die Gate-Elektroden 112(1)-112(2) eine mehrschichtige Struktur aus zwei oder mehr Materialschichten oder Komponenten beinhalten. Beispielsweise sind die dielektrischen Schichten 122(1)-122(6) bei einer solchen Ausführungsform eine Doppelschichtstruktur mit einem ersten dielektrischen Material (z. B. Siliciumdioxid) in Kontakt mit dem entsprechenden Kanalgebiet und einem zweiten dielektrischen Material (z. B. Hafniumoxid) in Kontakt mit dem ersten dielektrischen Material, wobei das erste dielektrische Material eine dielektrische Konstante aufweist, die niedriger als die dielektrische Konstante des zweiten dielektrischen Materials ist. Gleichermaßen können die Gate-Elektrodenstrukturen 112(1) oder 112(2) (oder beide) einen zentralen Metallstopfenteil (z. B. Wolfram) mit einer oder mehreren äußeren Austrittsarbeitsschichten und/oder Barriereschichten (z. B. Tantal, Tantalnitrid, einer aluminiumhaltigen Legierung) und/oder einer widerstandsreduzierenden Deckschicht (z. B. Kupfer, Gold, Kobalt, Wolfram) beinhalten. Bei manchen Ausführungsformen können die dielektrischen Schichten 122(1)-122(6) und/oder Gate-Elektroden 112(1)-112(2) eine Gradierung (je nach Fall Zunahme oder Abnahme) der Konzentration eines oder mehrerer Materialien darin beinhalten.
  • Eine Halbleitervorrichtung kann in einen digitalen Schaltkreis eingebunden werden, zum Beispiel um ein Logikgatter, wie etwa ein NAND- oder NOR-Gatter, zu bilden.
  • Fertigungsprozess
  • 2 ist ein Flussdiagramm eines IPF zum Erzeugen einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Wie unten ausführlich beschrieben wird, kann ein IPF gemäß einer ersten Ausführungsform der vorliegenden Offenbarung einen DWPF umfassen. Gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung kann ein IPF einen FFPF umfassen. Die Nutzung eines IPF, wie etwa DWPF oder FFPF, ermöglicht die Fertigung einzelner abstimmbarer NMOS- und PMOS-Nanodraht-Stapel, indem flache nichtfacettierte Nanodrahtoberflächen beibehalten werden, während die inhärente Abhängigkeit von PMOS- und NMOS-Geometrien und Zusammensetzungsbeschränkungen, die durch vorherige Fertigungstechniken auferlegt wurden, entkoppelt werden.
  • Unter Bezugnahme auf 2 wird der Prozess bei 202 initiiert, wobei das Substrat 110 abgeschieden wird. Gemäß einer Ausführungsform der vorliegenden Offenbarung umfasst das Substrat sSi. Bei 204 wird eine Pufferschicht 111 auf das Substrat 110 abgeschieden. Bei 206 wird ein Hartmaskenmaterial, wie etwa Siliciumnitrid oder Aluminiumoxid, über einem ersten Teil der Pufferschicht 111 abgeschieden. Bei 208 wird eine erste Vertiefung in einem zweiten Teil der Pufferschicht 111 unter Nutzung eines Ätzprozesses erzeugt. Gemäß einer ersten Ausführungsform der vorliegenden Offenbarung umfasst die Vertiefung eine tiefe Wanne, die in einem DWPF genutzt wird.
  • Zu Zwecken dieser Erörterung wird angenommen, dass eine gewünschte Anzahl an Nanodrähten (PMOS oder NMOS) in einem Nanodrahtstapel zu erzeugen ist. Jeder Nanodrahtstapel kann dann in einen Nanodrahttransistor eingebunden werden, der mehrere Nanodrahtstapel umfassen kann. Um entweder einen NMOS- oder PMOS-Nanodraht-Stapel unter Verwendung eines IPF zu erzeugen, wird gemäß einer Ausführungsform der vorliegenden Offenbarung bei 210-214 eine entsprechende Anzahl an alternierenden Kanalschichten und Opferschichten über der Pufferschicht 111 innerhalb der bei 208 erzeugten Vertiefung abgeschieden.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung können das Kanalschicht- und Opferschichtmaterial für einen NMOS-Nanodraht-Transistor sSi oder sSiGe mit einer niedrigen Konzentration an Ge bzw. sSiGe mit einer hohen Konzentration an Ge sein. Im Gegensatz dazu können das Kanalschicht- und Opferschichtmaterial für einen PMOS-Nanodraht-Transistor sSiGe mit einer hohen Konzentration an Ge und sSi bzw. sSiGe mit einer niedrigen Konzentration an Ge sein. Die erste abgeschiedene Schicht kann in beiden Fällen eine Kanalschicht oder eine Opferschicht sein. Gemäß einer Ausführungsform der vorliegenden Offenbarung wird ein alternierender Stapel aus Kanalschichten und Opferschichten (zum Beispiel unter Verwendung eines DWPF) in die bei 208 erzeugte Vertiefung abgeschieden. Insbesondere wird bei 210 eine Kanalmaterialschicht in die Vertiefungsätzung abgeschieden. Bei 212 wird eine Opfermaterialschicht in die Vertiefungsätzung abgeschieden. Bei 214 wird bestimmt, ob eine gewünschte Anzahl an Kanalschichten abgeschieden wurde (d. h. die gewünschte Anzahl an Nanodrähten erzeugt wurde). Falls nicht („Nein“-Zweig aus 214), fährt der Fluss mit 210 fort und wird eine andere Kanalschicht abgeschieden.
  • Es wird zu Zwecken dieser Erörterung angenommen, dass für einen gegebenen Nanodrahtstapel (entweder NMOS oder PMOS) eine vorbestimmte Anzahl an Nanodrähten zu erzeugen ist. Die Anzahl an erzeugten Nanodrähten wird der Anzahl an Kanalschichten entsprechen, die in der Vertiefung abgeschieden werden.
  • Falls Ja („Ja“-Zweig aus 214), fährt der Fluss mit 216 fort, wobei das Hartmaskenmaterial, das den ersten Teil des Puffermaterials bedeckt, entfernt wird. Bei 218 wird ein Hartmaskenmaterial über dem zweiten Teil des Puffermaterials abgeschieden. Bei 220 wird eine zweite Vertiefung in einem ersten Teil der Pufferschicht 111 unter Nutzung eines Ätzprozesses erzeugt. Gemäß einer Ausführungsform der vorliegenden Offenbarung umfasst die Vertiefung eine tiefe Wanne, die in einem DWPF genutzt wird.
  • Die Schritte 222-226 sind den Schritten 210-214 für den gewünschten zweiten NMOS- oder PMOS-Stapel ähnlich. Es wird angemerkt, dass die Schritte 222 und 224 umgekehrt werden können, wobei ermöglicht wird, dass das Opferschichtmaterial vor dem Kanalmaterial abgeschieden wird. Wie zuvor erwähnt, können gemäß einer Ausführungsform der vorliegenden Offenbarung das Kanalschicht- und Opferschichtmaterial für einen NMOS-Nanodraht-Transistor sSi oder sSiGe mit einer niedrigen Konzentration an Ge bzw. sSiGe mit einer hohen Konzentration an Ge sein. Im Gegensatz dazu können das Kanalschicht- und Opferschichtmaterial für einen PMOS-Nanodraht-Transistor sSiGe mit einer hohen Konzentration an Ge und sSi bzw. sSiGe mit einer niedrigen Konzentration an Ge sein.
  • Als Teil der Abscheidung von Kanalschichten und Opferschichten können manche Teile der Kanalschichten und/oder Opferschichten eine vertikale Orientierung annehmen, die möglicherweise nicht auf eine Betriebsweise verwendet wird. Entsprechend wird bei 228 ein beliebiges vertikal orientiertes Kanal- und/oder Opfermaterial entfernt, was dazu führt, dass die in 210-214 und 222-226 erzeugten Kanal- und Opferschichtstapel unter Verwendung zum Beispiel eines isotropen Ätzprozesses zu „Finnen“-Formen geformt werden. Gemäß alternativen Ausführungsformen können andere Ätzprozesse eingesetzt werden. Es wird angemerkt, dass eine beliebige Finnenbreite oder ein beliebiger Spalt zwischen Finnen genutzt werden kann. Bei 232 werden Opfer-Gate-Strukturen, die später entfernt werden, um die gewünschten Gate-Gebiete jeder Finne herum abgeschieden. Gemäß einer Ausführungsform der vorliegenden Offenbarung können die Opfer-Gate-Stapel thermisch aufgewachsenes oder abgeschiedenes Siliciumoxid und abgeschiedenes Polysilicium umfassen. Gemäß manchen Ausführungsformen werden die Opfer-Gate-Strukturen flächendeckend abgeschieden, poliert und dann wird Lithographie verwendet, um das Material nur zu den Gate-Gebieten der Nanodrähte zu strukturieren.
  • Bei 234 werden Abstandshalter 120(1)-120(8) auf den Seitenwänden der Opfer-Gates abgeschieden. Gemäß einer Ausführungsform der vorliegenden Offenbarung isolieren die Abstandshalter 120(1)-120(8) die freigelegten Source- 210(1)-120(2) und Drain-Gebiete 104(1)-120(2) von den Kanalgebieten 106. Gemäß einer Ausführungsform der vorliegenden Offenbarung können die Abstandshalter Siliciumnitrid oder Siliciumoxinitrid umfassen. Da Source- 102 und Drain-Gebiete 104 an den Enden das Kanalmaterials eingeführt werden, verhindert die durch die Abstandshalter 120(1)-120(8) bereitgestellte Isolation eine Beeinflussung des Kanalgebiets 106 der Nanodrähte, wenn die Source- 102(1)-102(2) und Drain-Gebiete 104(1)-104(2) dotiert werden.
  • Gemäß manchen Ausführungsformen kann ein alternativer Prozessschritt durchgeführt werden, der das Opfergebiet unter dem Abstandshalter entfernt, sodass sich das Abstandshaltermaterial um die Drähte herum legt.
  • Bei 236 werden die Source- 102 und Drain-Gebiete 104 für jeden Nanodraht unter Verwendung eines Dotierungsprozesses erzeugt. Gemäß manchen Ausführungsformen können Source- und Drain-Gebiete durch Herausätzen des Stapels in den Source-/Drain-Gebieten, wobei die Abstandshalter unterschnitten werden, und dann epitaktisches Abscheiden von dotiertem Si, SiGe oder Ge gebildet werden. Wie zuvor besprochen, können gemäß manchen Ausführungsformen der vorliegenden Offenbarung ein Stapel oder mehrere Stapel aus Nanodrähten diskrete Source-Gebiete 102 nutzen. Gemäß alternativen Ausführungsformen können ein(e) gemeinsame(r) gemeinschaftlicher) Source 102 und Drain 104 eingesetzt werden.
  • Bei 238 werden die bei 232 erzeugten Opfer-Gates entfernt, wobei die Kanalgebiete der Nanodrähte freigelegt werden. Bei 240 werden die Opferschichten zwischen den Kanalschichten entfernt, wobei die Kanalschichten zurückgelassen werden, die als Nanodrähte fungieren werden. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann ein Nassätzprozess genutzt werden, wird verwendet, um das Opfermaterial ohne Beschädigung des Kanalschichtmaterials zu entfernen. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung füllen dielektrische Materialien die Source-/Drain-Gebiete oberhalb der epitaktischen Source-/Regen-Gebiete. Diese können dann poliert werden, und die Polysilicium-Gates folgen durch Entfernen des Opfer-Gate-Oxids. Gemäß manchen Ausführungsformen können n- und p-Stapel unterschiedlich behandelt werden.
  • Bei 242 wird ein Gate-Metall 122(1)-(6) in einer dünnen gleichmäßigen Schicht auf jeder der flachen nichtfacettierten Oberflächen jedes Nanodrahtkanalgebiets 106(1)-(6) abgeschieden. Bei 244 wird ein Gate-Dielektrikum über den Gate-Metallabscheidungen abgeschieden, wobei jeder NMOS- 126 und PMOS-Nanodraht-Stapel 124 vollständig eingekapselt wird.
  • Bei 246 werden Source- und Drain-Elektroden (108, 118) erzeugt und elektrisch mit den angemessenen Source- 102 und Drain-Gebieten 104 der Nanodrähte gekoppelt. Gemäß einer Ausführungsform der vorliegenden Offenbarung können die Source-/Drain-Elektroden (108, 118) ein Metall umfassen. Der Prozess endet bei 248.
  • Die Fähigkeit, einen NMOS-Nanodraht-Stapel unabhängig von einem PMOS-Nanodraht-Stapel mit Bezug auf verschiedene Leistungsfähigkeitscharakteristiken der Nanodrahtstapel unter Nutzung eines IPF, wie in 2 dargestellt, abzustimmen, wird nun beschrieben. Wie zuvor angemerkt, wird unter Verwendung eines IPF, wie etwa jenes in 2 dargestellten, die gegenseitige Abhängigkeit zwischen NMOS- und PMOS-Kanal- und - Opfermaterial entkoppelt, was eine Entwicklung von NMOS-Nanodraht-Charakteristiken ermöglicht, die unabhängig von den PMOS-Nanodraht-Charakteristiken sind.
  • Zum Beispiel kann unter Nutzung eines IPF eine PMOS-Nanodraht-Beabstandung unabhängig von einer NMOS-Nanodraht-Beabstandung variiert werden. Insbesondere können, da die Opferschichten schlussendlich entfernt werden, die Dicke und Zusammensetzung des Opfermaterials manipuliert werden, um die gewünschten geometrischen Eigenschaften von Nanodrähten, wie etwa eine Nanodrahtbeabstandung, zu erreichen. Weil die Kopplung zwischen Opfer- und Kanalmaterial unter Verwendung eines IPF, wie etwa jenes in 2 dargestellten, entkoppelt wird, kann eine NMOS-Nanodraht-Beabstandung aufgrund der Tatsache, dass die Dicke des Opferschichtmaterials die vertikale Beabstandung zwischen Nanodrähten in dem abschließenden Stapel bestimmt, unabhängig von einer PMOS-Nanodraht-Beabstandung abgestimmt werden. Falls zum Beispiel eine 5-nm-Schicht aus Opfermaterial zwischen zwei Kanalschichten abgeschieden wird, wird dann eine resultierende Halbleitervorrichtung 100, die den Nanodrahtstapel einbindet, einen vertikalen Abstand von 5 nm zwischen Nanodrähten aufzeigen. Wie zuvor angemerkt, reduziert das Reduzieren der vertikalen Beabstandung zwischen Nanodrähten die Totraumkapazität zwischen Nanodrähten und verbessert eine Kanalbeweglichkeit.
  • Als ein anderes Beispiel kann die Zusammensetzung von NMOS-Nanodrähten unabhängig von der Zusammensetzung der PMOS-Opferschicht-Zusammensetzung variiert werden. Außerdem kann eine PMOS-Beabstandung von der NMOS-Drahtdicke entkoppelt werden.
  • Als noch ein anderes Beispiel kann die Geometrie von PMOS-Nanodrähten unabhängig von NMOS-Nanodrähten abgestimmt werden. Insbesondere bestimmt die Kanalmaterialdicke die gewünschte Größe und Form des Nanodrahtes. Und die PMOS- und NMOS-Drahtgeometrien sind getrennt von den PMOS- und NMOS-Spalten zwischen den Drähten. Falls zum Beispiel das Optimum eine Drahtdicke von 5 nm ist und 7 nm für den Spalt zwischen Drähten benötigt werden, können sowohl NMOS als auch PMOS mit diesen Abmessungen gefertigt werden. NMOS und PMOS müssen bei dieser Gestaltung nicht die gleichen Abmessungen sein.
  • 3a-3i stellen einen DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Wie zuvor besprochen, ist ein DWPF ein Ausführungsbeispiel für einen IPF. 3a stellt einen ersten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Wie in 3a gezeigt, wird eine Pufferschicht 111 auf der Substratschicht 110 abgeschieden. Gemäß einer Ausführungsform des Fertigungsprozesses umfasst die Substratschicht 110 Si und umfasst die Pufferschicht 111 rSiGe. Es wird angemerkt, dass die Substratschicht 110 und die Pufferschicht 111 beliebig zu einer beliebigen Dicke abgeschieden werden können.
  • Wie ferner in 3a gezeigt, wird ein Hartmaskenmaterial 302 über einem ersten Gebiet der Pufferschicht 111 abgeschieden, das extern zu einer ersten tiefen Wanne ist, die gefertigt werden wird. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann die Hartmaske 302 Siliciumnitrid umfassen. Das Gebiet, das durch die Hartmaske 302 bedeckt wird, wird effektiv geschützt und von jeglichen Verarbeitungsschritten entkoppelt, die auf das Gebiet angewandt werden, das nicht durch die Hartmaske 302 bedeckt ist, das selbst einer beliebigen Anzahl an Prozessschritten unterzogen werden kann, wie etwa der Abscheidung von Materialschichten, Ätzen usw. Zum Zweck der vorliegenden Erörterung wird das durch die Hartmaske 302 bedeckte Gebiet als ein erstes geschütztes Gebiet bezeichnet.
  • 3b stellt einen zweiten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Wie in 3b gezeigt, wird ein ungeschütztes Gebiet der Pufferschicht 111 (d. h. ein nicht durch die Hartmaske 302 bedecktes Gebiet) auf eine gleichmäßige Weise geätzt, um eine erste tiefe Wanne 316(1) zu erzeugen, die eine Vertiefung umfasst.
  • 3c stellt einen dritten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Wie in 3c gezeigt, wird die Kanalschicht 304(1) in die erste tiefe Wanne 316(1) abgeschieden. Wie zuvor angemerkt, kann gemäß einer Ausführungsform der vorliegenden Offenbarung die Kanalschicht 304(1) für NMOS-Nanodrähte sSi oder sSiGe mit einer niedrigen Konzentration an Ge und für PMOS-Nanodrähte sSiGe mit einer hohen Konzentration an Ge umfassen. Die Kanalschicht 304(1) kann mit einer beliebigen gewünschten Dicke abgeschieden werden, um eine spezielle Dicke der Nanodrähte zu erreichen. Zu Zwecken der vorliegenden Offenbarung wird angenommen, dass die PMOS-Nanodrähte in der ersten tiefen Wanne 316 zu erzeugen sind. Entsprechend wird angenommen, dass die Kanalschicht 304(1) und die Opferschicht 306(1) jeweils sSiGe und sSi umfassen. Jedoch können NMOS-Nanodrähte gemäß alternativen Ausführungsformen in der ersten tiefen Wanne 316(1) abgeschieden werden.
  • 3d stellt einen vierten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Wie in 3d gezeigt, wird die Opferschicht 306(1) auf der zuvor abgeschiedenen Kanalschicht 304(1) abgeschieden. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann die Opferschicht 306(1) für einen NMOS-Nanodraht sSiGe mit einer hohen Konzentration an Ge und für einen PMOS-Nanodraht sSi oder sSiGe mit einer niedrigen Konzentration an Ge umfassen. Gemäß der vorhergehenden Annahme, dass PMOS-Nanodrähte in der ersten tiefen Wanne 316(1) erzeugt werden, versteht es sich, dass die Opferschicht 306(1) sSi umfasst.
  • 3e stellt einen fünften Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Insbesondere stellt 3e einen Prozesszustand dar, nachdem eine gewünschte Anzahl an Kanalschichten 304 und assoziierte Opferschichten 306 in der tiefen Wanne 316(1) abgeschieden wurden. Insbesondere wurden, wie in 3e gezeigt, vier Opferschichten (306(1)-306(4)) und fünf Kanalschichten (304(1)-304(5)) in der tiefen Wanne 316(1) abgeschieden. Es versteht sich jedoch, dass eine beliebige Anzahl an alternierenden Opfer- 306 und Kanalschichten 304 abgeschieden werden kann. Es wird angemerkt, dass jede Kanalschicht 304(1)-304(5) und jede Opferschicht 306(1)-306(4) eine beliebige Dicke annehmen kann, wodurch ermöglicht wird, dass die Nanodrahtbeabstandung und -dicke gesteuert und abgestimmt wird. Ferner kann jede Kanalschicht 304(1)-304(5) und jede Opferschicht 306(1)-306(4) Geometrien und eine Materialzusammensetzung annehmen, die von den Opferschichten und Kanalschichten unabhängig sind, die schlussendlich in dem ersten geschützten Gebiet abgeschieden werden, das durch die Harthülle 302 bedeckt ist. Wie zuvor besprochen wird, weil die erste tiefe Wanne 316(1) gemäß diesem Beispiel PMOS-Nanodrähte aufnehmen wird, angenommen, dass die Opferschichten 306(1)-306(4) sSiGe mit einer hohen Konzentration an Ge umfassen und die Kanalschichten 304(1)-304(5) sSi oder sSiGe mit einer niedrigen Konzentration an Ge umfassen.
  • 3f stellt einen sechsten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Wie in 3f gezeigt, wird die Harthülle 302, die zuvor eine Abschirmung verwendete, um ein erstes geschütztes Gebiet zu bilden, entfernt, so dass das erste geschützte Gebiet nicht mehr länger beständig gegenüber beliebiger durchgeführter Materialprozesse ist. Das Hartmaskenmaterial 302 wird dann über dem gesamten PMOS-Stapel abgeschieden. Dementsprechend werden mittels der Abscheidung der Hartmaske 302 jegliche anschließend angewandten Materialprozesse keine der Schichten in der ersten tiefen Wanne 316(1) mehr beeinträchtigen. Eine zweite tiefe Wanne 316(2) wird in die Pufferschicht 111 geätzt. Es wird zu Zwecken dieser Erörterung angenommen, dass die zweite tiefe Wanne 316(2) NMOS-Nanodrähte aufnehmen wird. Weil die zweite tiefe Wanne 316(2) effektiv von der ersten tiefen Wanne 316(1) entkoppelt ist, kann eine NMOS-Nanodraht-Fertigung unabhängig von der PMOS-Nanodraht-Fertigung in der ersten tiefen Wanne 316(1) bewirkt werden, was eine von den NMOS-Nanodrähten unabhängige Abstimmung der PMOS-Nanodrähte ermöglicht.
  • 3g stellt einen siebten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Insbesondere veranschaulicht 3e einen DWPF, nachdem eine Anzahl an alternierenden Opfermaterialschicht 310(1)-310(4) und Kanalschichten 308(1)-308(5) in der zweiten tiefen Wanne 316(2) abgeschieden wurde. Wie zuvor beschrieben wird zu Zwecken dieses Beispiels angenommen, dass die zweite tiefe Wanne 316(2) NMOS-Nanodrähte aufnehmen wird. Dementsprechend wird angenommen, dass die Kanalschichten 308(1)-308(5) sSi oder sSiGe mit einer niedrigen Konzentration an Ge umfassen und die Opferschichten 310(1)-(4) sSiGe mit einer hohen Konzentration an Ge umfassen. Weil die Opferschichten 310(1)-310(4) und die Kanalschichten 308(1)-308(5) unabhängig von den Kanalschichten 304(1)-304(5) und den Opferschichten 306(1)-306(4) in der ersten tiefen Wanne 316(1) gefertigt werden, können die NMOS-Nanodrähte in der zweiten tiefen Wanne 316(2) so entwickelt werden, dass sie eine Geometrie, Zusammensetzung oder andere Attribute unabhängig von den Attributen der PMOS-Nanodrähte in der ersten tiefen Wanne 316(1) aufzeigen.
  • 3h stellt einen achten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Insbesondere stellt 3h einen Prozess zum Ätzen von Finnenformen aus den Schichtenstapeln in der ersten tiefen Wanne 316(1) und der zweiten tiefen Wanne 316(2) dar. Insbesondere werden gemäß einer Ausführungsform der vorliegenden Offenbarung Kanalschichten 308(1)-308(5) und Opferschichten 310(1)-310(4) in der zweiten tiefen Wanne 316(2) und Opferschichten 306(1)-306(4) und Kanalschichten 304(1)-304(5) in der ersten tiefen Wanne 316(1) anisotrop zu Finnenformen geätzt, wobei eine dünne Pufferschicht 111 aus rSiGe zwischen den Ätzungen und dem Substrat 110 belassen wird. Die Finnen können zu einer beliebigen Breite geätzt werden und müssen nicht gleichmäßig sein, wie in 3h gezeigt ist. Obwohl gemäß diesem Beispiel ein anisotroper Ätzprozess genutzt wird, sind gemäß alternativen Ausführungsformen andere Ätzprozesse möglich. Zum Beispiel kann gemäß einer Ausführungsform der vorliegenden Offenbarung ein (anisotroper) Trockenätzschritt genutzt werden, um ein gerades Profil zu erzeugen. Der Puffer 111 ist möglicherweise nicht so dünn.
  • 3i stellt einen neunten Teil eines DWPF gemäß einer Ausführungsform der vorliegenden Offenbarung dar. Insbesondere stellt 3i einen Prozess zum Entfernen der Opferschichten 306(1)-306(4) und 310(1)-310(4) dar. Gemäß einer Ausführungsform der vorliegenden Offenbarung wird ein Nassätzprozess genutzt, um die Opferschichten 306(1)-306(4) und 310(1)-310(4) zu entfernen, wobei ein jeweiliger Spalt 314 zwischen jeder Kanalschicht 304(1)-304(4) und 308(1)-308(4) belassen wird. Mittels des Abschlusses des in 3a-3i gezeigten DWPF werden die Kanalschichten 308(1)-308(4) dazu gebracht, als abgestimmte uniaxial zugverspannte NMOS-Nanodrähte 116(1)-116(4) zu fungieren, und werden die Kanalschichten 304(1)-304(4) dazu gebracht, als uniaxial druckverspannte PMOS-Nanodrähte 114(1)-114(4) zu fungieren. Ferner wurden die NMOS-Nanodrähte 116(1)-114(4) unabhängig von den PMOS-Nanodrähten 114(1)-114(4) abgestimmt. Es wird angemerkt, dass Nassätzen lediglich eine Ausführungsform für eine Opferschichtentfernung ist und andere Techniken zum Entfernen der Opferschichten 306(1)-306(4) und 310(1) und 310(4) existieren.
  • Leistungsfähigkeitsverbesserungen
  • Die hier offenbarten Techniken, die eine unabhängige Abstimmung von NMOS- und PMOS-Nanodraht-Transistoren ermöglichen, stellen eine unabhängige Abstimmungsverbesserung von Leistungsfähigkeitscharakteristiken dieser Vorrichtungen gemäß manchen Ausführungsformen bereit. Zum Beispiel können, wie zuvor erwähnt, sowohl eine NMOS- als auch PMOS-Totraumkapazität unabhängig abgestimmt werden. Da die Totraumkapazität umgekehrt proportional zu einer Nanodrahtbeabstandung und direkt proportional zu einer Ladungsträgerbeweglichkeit ist, ist die Nanodrahtbeabstandung umgekehrt proportional zu der Kanalbeweglichkeit. Dementsprechend können der Kanaltransport und die Kapazität durch unabhängiges Variieren der Nanodrahtbeabstandung in den NMOS- und PMOS-Nanodraht-Transistoren unter Verwendung der offenbarten Fertigungsprozesse von entweder DWPF oder FFPF unabhängig abgestimmt werden. Die Größen, die Formen und die Zusammensetzung können für NMOS- und PMOS-Drähte unabhängig abgestimmt werden.
  • Außerdem ermöglicht die Nutzung eines IPF, wie etwa DWPF, eine unabhängige Abstimmung der Ladungsträgerbeweglichkeit mit Bezug auf NMOS- und PMOS-Nanodraht-Transistoren. Si wird durch eine Schichtung mit einer relaxierten SiGe-Pufferschicht verspannt. Dies bewirkt, dass sich die Atome der Si-Schicht an den Atomen der SiGe-Schicht ausrichten, die geringfügig weiter entfernt beabstandet sind. Je höher die Konzentration an Ge ist, desto weiter entfernt sind sie beabstandet. Bei vorherigen Nanodrahtfertigungsprozessen würde eine erste aktive Schicht aus Si auf eine relaxierte SiGe-Schicht abgeschieden werden, dann würde eine zweite aktive Schicht mit einer höheren Konzentration an Ge über der ersten aktiven Schicht abgeschieden werden. Dieser Schichtungsprozess wird fortgesetzt, bis eine vordefinierte Anzahl an Schichten abgeschieden wurde, wodurch neu verspannte SiGe-Schichten PMOS-Nanodrähte bilden und die neu verspannten Si-Schichten NMOS-Nanodrähte bilden. Dementsprechend musste die Konzentration an Ge in dem SiGe groß genug sein, um die Si-Schichten zum Erzeugen einer effizienten NMOS-Vorrichtung zu verspannen, aber klein genug, um auch eine effiziente PMOS-Vorrichtung zu erzeugen. Bei dem neuen Fertigungsprozess muss die zweite aktive Schicht kein Material sein, das einen effektiven PMOS-Transistor herstellen würde, weil die ungewollten aktiven Schichten vollständig weggeätzt werden. Stattdessen kann die Konzentration angepasst werden, um die Verspannung zu maximieren, wodurch dementsprechend jede Nanodrahtschicht einzeln abgestimmt wird.
  • 4 veranschaulicht ein Rechensystem, das mit integrierten Schaltkreisstrukturen und/oder Transistorvorrichtungen implementiert ist, die unter Verwendung der hier offenbarten Techniken gebildet sind, gemäß manchen Ausführungsformen der vorliegenden Offenbarung. Ein Rechensystem 1000 kann eine Anzahl an Strukturen der Halbleitervorrichtung 100, wie hier beschrieben, einsetzten. Wie zu sehen ist, beherbergt das Rechensystem 1000 eine Hauptplatine 1002. Die Hauptplatine 1002 kann eine Anzahl an Komponenten beinhalten, die unter anderem einen Prozessor 1004 und wenigstens einen Kommunikationschip 1006 beinhalten, die jeweils physisch und elektrisch mit der Hauptplatine 1002 gekoppelt oder anderweitig darin integriert sein können. Wie es sich versteht, kann die Hauptplatine 1002 zum Beispiel eine beliebige Leiterplatte sein, unabhängig davon, ob dies eine Hauptplatine, eine Zusatzplatine, die auf einer Hauptplatine montiert ist, oder die einzige Platine des Systems 100 usw. ist.
  • In Abhängigkeit von ihren Anwendungen kann das Rechensystem 1000 eine oder mehrere andere Komponenten beinhalten, die mit der Hauptplatine 1002 physisch und elektrisch gekoppelt sein können oder auch nicht. Diese anderen Komponenten können unter anderem flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirmsteuerung, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, eine Globales-Positionierungssystem(GPS)-Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie ein Festplattenlaufwerk, eine Compact-Disk (CD), eine Digital-Versatile-Disk (DVD) und so weiter) beinhalten. Beliebige der in dem Rechensystem 1000 enthaltenen Komponenten können eine oder mehrere Nanodrahtstrukturen beinhalten, die gemäß einem Ausführungsbeispiel konfiguriert sind. Bei manchen Ausführungsformen können mehrere Funktionen in einen oder mehrere Chips integriert sein (z. B. wird angemerkt, dass der Kommunikationschip 1006 beispielsweise Teil des Prozessors 1004 sein kann oder anderweitig in diesen integriert sein kann).
  • Der Kommunikationschip 1006 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von dem Rechensystem 1000. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltkreise, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium Daten kommunizieren können. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keinerlei Drähte aufweisen, obwohl dies bei manchen Ausführungsformen der Fall sein kann. Der Kommunikationschip 1006 kann beliebige einer Anzahl an drahtlosen Standards oder Protokollen implementieren, einschließlich unter anderem Wi-Fi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE-802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen derselben sowie beliebiger anderer Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Das Rechensystem 1000 kann mehrere Kommunikationschips 1006 beinhalten. Beispielsweise kann ein erster Kommunikationschip 1006 kürzerreichweitiger drahtloser Kommunikation, wie etwa Wi-Fi und Bluetooth, gewidmet sein und kann ein zweiter Kommunikationschip 1006 längerreichweitiger drahtloser Kommunikation, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen, gewidmet sein.
  • Der Prozessor 1004 des Rechensystems 1000 beinhaltet einen Integrierter-Schaltkreis-Die, der innerhalb des Prozessors 1004 gekapselt ist. Bei manchen Ausführungsformen beinhaltet der integrierte Schaltkreis-Die des Prozessors eine Onboard-Schaltungsanordnung, die mit einer oder mehreren Integrierter-Schaltkreis-Nanodrahtstrukturen implementiert ist, die wie hier verschiedentlich beschrieben konfiguriert sind. Der Ausdruck „Prozessor“ kann auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung verweisen, die bzw. der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder einem Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 kann auch einen Integrierter-Schaltkreis-Die beinhalten, der innerhalb des Kommunikationschips 1006 gekapselt ist. Gemäß manchen solchen Ausführungsbeispielen beinhaltet der Integrierter-Schaltkreis-Die des Kommunikationschips eine oder mehrere Integrierter-Schaltkreis-Nanodrahtstrukturen, die wie hier verschiedentlich beschrieben konfiguriert sind. Wie es sich in Anbetracht dieser Offenbarung versteht, wird angemerkt, dass eine Mehrfachstandard-Drahtlosfähigkeit direkt in den Prozessor 1004 integriert werden kann (z. B. wenn die Funktionalität beliebiger Chips 1006 in den Prozessor 1004 integriert wird, anstatt separate Kommunikationschips aufzuweisen). Ferner wird angemerkt, dass der Prozessor 1004 ein Chipsatz mit einer solchen Drahtlosfähigkeit sein kann. Kurzgefasst können eine beliebige Anzahl an Prozessoren 1004 und/oder Kommunikationschips 1006 verwendet werden. Gleichermaßen kann ein beliebiger Chip oder Chipsatz mehrere darin integrierte Funktionen aufweisen.
  • Bei verschiedenen Implementierungen kann das Rechensystem 1000 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Settop-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikspieler, ein digitaler Videorecorder oder eine beliebige andere elektronische Vorrichtung oder ein beliebiges anderes elektronisches System sein, die/das Daten verarbeitet oder eine oder mehrere Integrierter-Schaltkreis-Nanodrahtstrukturen einsetzt, die unter Verwendung der offenbarten Techniken, wie hier verschiedentlich beschrieben, gebildet sind. Es wird angemerkt, dass eine Bezugnahme auf ein Rechensystem Rechenvorrichtungen, Einrichtungen und andere Strukturen, die zum Berechnen oder Verarbeiten von Informationen konfiguriert sind, einschließen soll.
  • Die vorangehende Beschreibung von Ausführungsbeispielen der Offenbarung wurde zum Zweck der Veranschaulichung und Beschreibung präsentiert. Sie soll nicht erschöpfend sein oder die Offenbarung auf die offenbarten genauen Formen beschränken. Viele Modifikationen und Variationen sind in Anbetracht dieser Offenbarung möglich. Es ist beabsichtigt, dass der Schutzbereich der Offenbarung nicht durch diese ausführliche Beschreibung, sondern vielmehr durch die hier anliegenden Ansprüche beschränkt ist.
  • Weitere Ausführungsbeispiele
  • Die folgenden Beispiele betreffen weitere Ausführungsformen, aus denen zahlreiche Permutationen und Konfigurationen ersichtlich werden.
  • Beispiel 1 ist eine Halbleitervorrichtung, die Folgendes umfasst: ein Substrat, eine Pufferschicht, die zusammensetzungsbezogen von dem Substrat verschieden ist, wenigstens einen verspannten n-Typ-Nanodraht oberhalb der Pufferschicht, eine erste Gate-Struktur, die um den n-Typ-Nanodraht herumgelegt ist, wenigstens einen verspannten p-Typ-Nanodraht oberhalb der Pufferschicht, eine zweite Gate-Struktur, die um den p-Typ-Nanodraht herumgelegt ist, und wobei der wenigstens eine n-Typ-Nanodraht und der wenigstens eine p-Typ-Nanodraht bezüglich zueinander unabhängige Geometrien aufweisen.
  • Beispiel 2 ist die Halbleitervorrichtung gemäß Beispiel 1, wobei die Pufferschicht eine relaxierte Schicht umfasst, die Silicium und/oder Germanium beinhaltet.
  • Beispiel 3 ist die Halbleitervorrichtung gemäß einem der Beispiele 1 oder 2, wobei die erste Gate-Struktur eine erste Gate-Elektrode und ein erstes dielektrisches Material beinhaltet und die zweite Gate-Struktur eine zweite Gate-Elektrode und ein zweites dielektrisches Material beinhaltet, wobei das erste dielektrische Material zwischen dem wenigstens einen verspannten n-Typ-Nanodraht und der ersten Gate-Elektrode liegt, und wobei das zweite dielektrische Material zwischen dem wenigstens einen verspannten p-Typ-Nanodraht und der zweiten Gate-Elektrode liegt.
  • Beispiel 4 ist die Halbleitervorrichtung gemäß einem der Beispiele 1-3, die ferner ein erstes Source-Gebiet und ein zweites Gebiet und ein erstes Drain-Gebiet und ein zweites Drain-Gebiet umfasst, wobei der wenigstens eine verspannte n-Typ-Nanodraht zwischen dem ersten Source-Gebiet und dem ersten Drain-Gebiet liegt und der wenigstens eine verspannte p-Typ-Nanodraht zwischen dem zweiten Source-Gebiet und dem zweiten Drain-Gebiet liegt.
  • Beispiel 5 ist die Halbleitervorrichtung gemäß Beispiel 4, die ferner eine erste Source-Elektrode und eine erste Drain-Elektrode, die elektrisch mit dem ersten Source-Gebiet bzw. dem ersten Drain-Gebiet gekoppelt sind, eine zweite Source-Elektrode und eine zweite Drain-Elektrode, die elektrisch mit dem zweiten Source-Gebiet bzw. dem ersten Drain-Gebiet gekoppelt sind, umfasst.
  • Beispiel 6 ist die Halbleitervorrichtung gemäß Beispiel 4, wobei das erste Source-Gebiet und das erste Drain-Gebiet zusammensetzungsbezogen von dem wenigstens einen verspannten n-Typ-Nanodraht verschieden sind.
  • Beispiel 7 ist die Halbleitervorrichtung gemäß Beispiel 4, wobei das zweite Source-Gebiet und das zweite Drain-Gebiet zusammensetzungsbezogen von dem wenigstens einen verspannten p-Typ-Nanodraht verschieden sind.
  • Beispiel 8 ist ein Verfahren zum Fertigen von unabhängig abstimmbaren NMOS- und PMOS-Nanodraht-Vorrichtungen, das Folgendes umfasst: Abscheiden einer Pufferschicht über einer Substratschicht, wobei die Pufferschicht zusammensetzungsbezogen von der Substratschicht verschieden ist, Ätzen eines ersten Teils der Pufferschicht, um eine erste Vertiefung zu erzeugen, alternierendes Abscheiden wenigstens einer Kanalschicht und wenigstens einer Opferschicht in der ersten Vertiefung, um einen ersten Stapel zu bilden, Strukturieren einer Maske, um den ersten Stapel zu schützen, Ätzen eines zweiten Teils der Pufferschicht, um eine zweite Vertiefung zu erzeugen, alternierendes Abscheiden wenigstens einer Kanalschicht und wenigstens einer Opferschicht in der zweiten Vertiefung, um einen zweiten Stapel zu bilden, selektives Ätzen des NMOS-Finnen-Stapels, um wenigstens eine entsprechende Opferschicht zu entfernen, um einen oder mehrere NMOS-Nanodrähte freizulegen, selektives Ätzen des PMOS-Finnen-Stapels, um wenigstens eine Opferschicht zu entfernen, um einen oder mehrere PMOS-Nanodrähte freizulegen.
  • Beispiel 9 ist das Verfahren gemäß Beispiel 8, das ferner vor dem Ätzen des ersten Teils der Pufferschicht, um die erste Vertiefung zu erzeugen, Abscheiden einer Hartmaskenschicht über dem zweiten Teil der Pufferschicht umfasst.
  • Beispiel 10 ist das Verfahren gemäß einem der Beispiele 8-9, das ferner vor dem Ätzen des zweiten Teils des Puffermaterials, um eine zweite Vertiefung zu erzeugen, Abscheiden einer Hartmaskenschicht über dem ersten Teil der Pufferschicht umfasst.
  • Beispiel 11 ist das Verfahren gemäß einem der Beispiele 8-10, wobei die wenigstens eine Kanalschicht und wenigstens eine Opferschicht in der ersten Vertiefung, SiGe bzw. Si sind.
  • Beispiel 12 ist das Verfahren gemäß einem der Beispiele 8-10, wobei die wenigstens eine Kanalschicht und wenigstens eine Opferschicht in der zweiten Vertiefung, Si bzw. SiGe sind.
  • Beispiel 13 ist ein digitaler Schaltkreis, der Folgendes umfasst: ein Substrat, eine Pufferschicht, die zusammensetzungsbezogen von dem Substrat verschieden ist, wenigstens eine NMOS-Vorrichtung, wobei jede NMOS-Vorrichtung ferner wenigstens einen NMOS-Nanodraht-Stapel, der wenigstens einen verspannten n-Typ-Nanodraht oberhalb der Pufferschicht umfasst, eine erste Gate-Struktur, die um den wenigstens einen n-Typ-Nanodraht herumgelegt ist, umfasst, wenigstens eine PMOS-Vorrichtung, wobei jede PMOS-Vorrichtung ferner wenigstens einen PMOS-Nanodraht-Stapel, wenigstens einen verspannten p-Typ-Nanodraht oberhalb der Pufferschicht, eine zweite Gate-Struktur, die um den wenigstens einen p-Typ-Nanodraht herumgelegt ist, umfasst, wobei der wenigstens eine n-Typ-Nanodraht und der wenigstens eine p-Typ-Nanodraht unabhängige Geometrien mit Bezug aufeinander aufweisen und die wenigstens eine NMOS-Vorrichtung und die wenigstens eine PMOS-Vorrichtung in einer Konfiguration zum Durchführen einer logischen Funktion angeordnet sind.
  • Beispiel 14 ist der digitale Schaltkreis gemäß Beispiel 13, wobei die Pufferschicht eine relaxierte Schicht umfasst, die Silicium und/oder Germanium beinhaltet.
  • Beispiel 15 ist der digitale Schaltkreis gemäß einem der Beispiele 13-14, wobei die erste Gate-Struktur eine erste Gate-Elektrode und ein erstes dielektrisches Material beinhaltet und die zweite Gate-Struktur eine zweite Gate-Elektrode und ein zweites dielektrisches Material beinhaltet, wobei das erste dielektrische Material zwischen dem wenigstens einen verspannten n-Typ-Nanodraht und der ersten Gate-Elektrode liegt, und wobei das zweite dielektrische Material zwischen dem wenigstens einen verspannten p-Typ-Nanodraht und der zweiten Gate-Elektrode liegt.
  • Beispiel 16 ist der digitale Schaltkreis gemäß einem der Beispiele 13-15, der ferner ein erstes Source-Gebiet und ein zweites Gebiet und ein erstes Drain-Gebiet und ein zweites Drain-Gebiet umfasst, wobei der wenigstens eine verspannte n-Typ-Nanodraht zwischen dem ersten Source-Gebiet und dem ersten Drain-Gebiet liegt und der wenigstens eine verspannte p-Typ-Nanodraht zwischen dem zweiten Source-Gebiet und dem zweiten Drain-Gebiet liegt.
  • Beispiel 17 ist der digitale Schaltkreis gemäß Beispiel 16, der ferner eine erste Source-Elektrode und eine erste Drain-Elektrode, die elektrisch mit dem ersten Source-Gebiet bzw. dem ersten Drain-Gebiet gekoppelt sind, eine zweite Source-Elektrode und eine zweite Drain-Elektrode, die elektrisch mit dem zweiten Source-Gebiet bzw. dem ersten Drain-Gebiet gekoppelt sind, umfasst.
  • Beispiel 18 ist der digitale Schaltkreis gemäß einem der Beispiele 16-17, wobei das erste Source-Gebiet und das erste Drain-Gebiet zusammensetzungsbezogen von dem wenigstens einen verspannten n-Typ-Nanodraht verschieden sind.
  • Beispiel 19 ist der digitale Schaltkreis gemäß einem der Beispiele 16-18, wobei das zweite Source-Gebiet und das zweite Drain-Gebiet zusammensetzungsbezogen von dem wenigstens einen verspannten p-Typ-Nanodraht verschieden sind.
  • Beispiel 20 ist der digitale Schaltkreis gemäß einem der Beispiele 13-19, wobei die logische Funktion eine NAND-Funktion oder eine NOR-Funktion ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • IEEE-802.11-Familie [0061]
    • IEEE-802.16-Familie [0061]
    • IEEE-802.20 [0061]

Claims (20)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein Substrat; eine Pufferschicht, die zusammensetzungsbezogen von dem Substrat verschieden ist; wenigstens einen verspannten n-Typ-Nanodraht oberhalb der Pufferschicht; eine erste Gate-Struktur, die um den n-Typ-Nanodraht herumgelegt ist; wenigstens einen verspannten p-Typ-Nanodraht oberhalb der Pufferschicht; eine zweite Gate-Struktur, die um den p-Typ-Nanodraht herumgelegt ist; und wobei der wenigstens eine n-Typ-Nanodraht und der wenigstens eine p-Typ-Nanodraht bezüglich zueinander unabhängige Geometrien aufweisen.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Pufferschicht eine relaxierte Schicht umfasst, die Silicium und/oder Germanium beinhaltet.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die erste Gate-Struktur eine erste Gate-Elektrode und ein erstes dielektrisches Material beinhaltet und die zweite Gate-Struktur eine zweite Gate-Elektrode und ein zweites dielektrisches Material beinhaltet, wobei das erste dielektrische Material zwischen dem wenigstens einen verspannten n-Typ-Nanodraht und der ersten Gate-Elektrode liegt, und wobei das zweite dielektrische Material zwischen dem wenigstens einen verspannten p-Typ-Nanodraht und der zweiten Gate-Elektrode liegt.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, die ferner Folgendes umfasst: ein erstes Source-Gebiet und ein zweites Gebiet; und ein erstes Drain-Gebiet und ein zweites Drain-Gebiet; wobei der wenigstens eine verspannte n-Typ-Nanodraht zwischen dem ersten Source-Gebiet und dem ersten Drain-Gebiet liegt und der wenigstens eine verspannte p-Typ-Nanodraht zwischen dem zweiten Source-Gebiet und dem zweiten Drain-Gebiet liegt.
  5. Halbleitervorrichtung nach Anspruch 4, die ferner eine erste Source-Elektrode und eine erste Drain-Elektrode, die elektrisch mit dem ersten Source-Gebiet bzw. dem ersten Drain-Gebiet gekoppelt sind, eine zweite Source-Elektrode und eine zweite Drain-Elektrode, die elektrisch mit dem zweiten Source-Gebiet bzw. dem ersten Drain-Gebiet gekoppelt sind, umfasst.
  6. Halbleitervorrichtung nach Anspruch 4, wobei das erste Source-Gebiet und das erste Drain-Gebiet zusammensetzungsbezogen von dem wenigstens einen verspannten n-Typ-Nanodraht verschieden sind.
  7. Halbleitervorrichtung nach Anspruch 4, wobei das zweite Source-Gebiet und das zweite Drain-Gebiet zusammensetzungsbezogen von dem wenigstens einen verspannten p-Typ-Nanodraht verschieden sind.
  8. Verfahren zum Fertigen von unabhängig abstimmbaren NMOS- und PMOS-Nanodraht-Vorrichtungen, das Folgendes umfasst: Abscheiden einer Pufferschicht über einer Substratschicht, wobei die Pufferschicht zusammensetzungsbezogen von der Substratschicht verschieden ist; Ätzen eines ersten Teils der Pufferschicht, um eine erste Vertiefung zu erzeugen; alternierendes Abscheiden wenigstens einer Kanalschicht und wenigstens einer Opferschicht in der ersten Vertiefung, um einen ersten Stapel zu bilden; Strukturieren einer Maske, um den ersten Stapel zu schützen; Ätzen eines zweiten Teils der Pufferschicht, um eine zweite Vertiefung zu erzeugen; alternierendes Abscheiden wenigstens einer Kanalschicht und wenigstens einer Opferschicht in der zweiten Vertiefung, um einen zweiten Stapel zu bilden; selektives Ätzen des NMOS-Finnen-Stapels, um wenigstens eine entsprechende Opferschicht zu entfernen, um einen oder mehrere NMOS-Nanodrähte freizulegen; selektives Ätzen des PMOS-Finnen-Stapels, um wenigstens eine Opferschicht zu entfernen, um einen oder mehrere PMOS-Nanodrähte freizulegen.
  9. Verfahren nach Anspruch 8, das ferner vor dem Ätzen des ersten Teils der Pufferschicht, um die erste Vertiefung zu erzeugen, Abscheiden einer Hartmaskenschicht über dem zweiten Teil der Pufferschicht umfasst.
  10. Verfahren nach Anspruch 8 oder 9, das ferner vor dem Ätzen des zweiten Teils des Puffermaterials, um eine zweite Vertiefung zu erzeugen, Abscheiden einer Hartmaskenschicht über dem ersten Teil der Pufferschicht umfasst.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei die wenigstens eine Kanalschicht und wenigstens eine Opferschicht in der ersten Vertiefung, SiGe bzw. Si sind.
  12. Verfahren nach einem der Ansprüche 8 bis 10, wobei die wenigstens eine Kanalschicht und wenigstens eine Opferschicht in der zweiten Vertiefung, Si bzw. SiGe sind.
  13. Digitaler Schaltkreis, der Folgendes umfasst: ein Substrat; eine Pufferschicht, die zusammensetzungsbezogen von dem Substrat verschieden ist; wenigstens eine NMOS-Vorrichtung, wobei jede NMOS-Vorrichtung ferner Folgendes umfasst: wenigstens einen NMOS-Nanodraht-Stapel, der wenigstens einen verspannten n-Typ-Nanodraht oberhalb der Pufferschicht umfasst; eine erste Gate-Struktur, die um den wenigstens einen n-Typ-Nanodraht herumgelegt ist; wenigstens eine PMOS-Vorrichtung, wobei jede PMOS-Vorrichtung ferner Folgendes umfasst: wenigstens einen PMOS-Nanodraht-Stapel; wenigstens einen verspannten p-Typ-Nanodraht oberhalb der Pufferschicht; eine zweite Gate-Struktur, die um den wenigstens einen p-Typ-Nanodraht herumgelegt ist; wobei der wenigstens eine n-Typ-Nanodraht und der wenigstens eine p-Typ-Nanodraht unabhängige Geometrien mit Bezug aufeinander aufweisen und die wenigstens eine NMOS-Vorrichtung und die wenigstens eine PMOS-Vorrichtung in einer Konfiguration zum Durchführen einer logischen Funktion angeordnet sind.
  14. Digitaler Schaltkreis nach Anspruch 13, wobei die Pufferschicht eine relaxierte Schicht umfasst, die Silicium und/oder Germanium beinhaltet.
  15. Digitaler Schaltkreis nach Anspruch 13 oder 14, wobei die erste Gate-Struktur eine erste Gate-Elektrode und ein erstes dielektrisches Material beinhaltet und die zweite Gate-Struktur eine zweite Gate-Elektrode und ein zweites dielektrisches Material beinhaltet, wobei das erste dielektrische Material zwischen dem wenigstens einen verspannten n-Typ-Nanodraht und der ersten Gate-Elektrode liegt, und wobei das zweite dielektrische Material zwischen dem wenigstens einen verspannten p-Typ-Nanodraht und der zweiten Gate-Elektrode liegt.
  16. Digitaler Schaltkreis nach einem der Ansprüche 13 bis 15, der ferner Folgendes umfasst: ein erstes Source-Gebiet und ein zweites Source-Gebiet; und ein erstes Drain-Gebiet und ein zweites Drain-Gebiet; wobei der wenigstens eine verspannte n-Typ-Nanodraht zwischen dem ersten Source-Gebiet und dem ersten Drain-Gebiet liegt und der wenigstens eine verspannte p-Typ-Nanodraht zwischen dem zweiten Source-Gebiet und dem zweiten Drain-Gebiet liegt.
  17. Digitaler Schaltkreis nach Anspruch 16, der ferner eine erste Source-Elektrode und eine erste Drain-Elektrode, die elektrisch mit dem ersten Source-Gebiet bzw. dem ersten Drain-Gebiet gekoppelt sind, eine zweite Source-Elektrode und eine zweite Drain-Elektrode, die elektrisch mit dem zweiten Source-Gebiet bzw. dem ersten Drain-Gebiet gekoppelt sind, umfasst.
  18. Digitaler Schaltkreis nach Anspruch 16 oder 17, wobei das erste Source-Gebiet und das erste Drain-Gebiet zusammensetzungsbezogen von dem wenigstens einen verspannten n-Typ-Nanodraht verschieden sind.
  19. Digitaler Schaltkreis nach einem der Ansprüche 16 bis 18, wobei das zweite Source-Gebiet und das zweite Drain-Gebiet zusammensetzungsbezogen von dem wenigstens einen verspannten p-Typ-Nanodraht verschieden sind.
  20. Digitaler Schaltkreis nach einem der Ansprüche 13 bis 19, wobei die logische Funktion eine NAND-Funktion oder eine NOR-Funktion ist.
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