DE112006003550B4 - Halbleitervorrichtung in Form einer Mehrgateanordnung mit vertieften und verspannten Source- und Drainbereichen sowie Herstellungsverfahren für diese - Google Patents

Halbleitervorrichtung in Form einer Mehrgateanordnung mit vertieften und verspannten Source- und Drainbereichen sowie Herstellungsverfahren für diese Download PDF

Info

Publication number
DE112006003550B4
DE112006003550B4 DE112006003550T DE112006003550T DE112006003550B4 DE 112006003550 B4 DE112006003550 B4 DE 112006003550B4 DE 112006003550 T DE112006003550 T DE 112006003550T DE 112006003550 T DE112006003550 T DE 112006003550T DE 112006003550 B4 DE112006003550 B4 DE 112006003550B4
Authority
DE
Germany
Prior art keywords
source
height
drain
gate electrode
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112006003550T
Other languages
English (en)
Other versions
DE112006003550T5 (de
Inventor
Jack Portland Kavalieros
Justin Portland Brask
Roberts Beaverton Chau
Suman Beaverton Datta
Brian S. Portland Doyle
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Google LLC
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112006003550T5 publication Critical patent/DE112006003550T5/de
Application granted granted Critical
Publication of DE112006003550B4 publication Critical patent/DE112006003550B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41791Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66613Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66636Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Abstract

Halbleitervorrichtung, die umfasst:
ein Substrat, das ein Halbleitermaterial umfasst, wobei das Halbleitermaterial ein erstes Kristallgitter mit einer ersten Gitterstruktur und einem ersten Gitterabstand aufweist, wobei das Substrat keine vergrabene Oxidschicht aufweist;
einen Körperbereich des Substrats, wobei der Körperbereich eine obere Oberfläche und Seitenwände aufweist, wobei die Seitenwände um eine Breite getrennt sind und sich über eine Länge erstrecken;
eine Gateelektrode auf einem Abschnitt der oberen Oberfläche und der Seitenwände des Körperbereichs;
eine Sourcevertiefung und eine Drainvertiefung in dem Körperbereich auf jeder der beiden Seiten der Gateelektrode, wobei die Sourcevertiefung und die Drainvertiefung unterhalb der oberen Oberfläche des Körperbereichs eine Tiefe zwischen 5 nm (50 Ångström) und 100 nm (1000 Ångström) aufweist; und
ein Spannungsmaterial in den Source- und Drainvertiefungen, wobei das Spannungsmaterial ein zweites Material mit einem zweiten Kristallgitter mit einer zweiten Gitterstruktur, die im wesentlichen dieselbe wie die erste Gitterstruktur ist, und einem zweiten...

Description

  • Hintergrund der Erfindung
  • Eine gesteigerte Leistung von Schaltungsanordnungen auf einem Substrat (z. B. Transistoren, Widerstände, Kondensatoren usw. integrierter Schaltungen (IC) auf einem Halbleitersubstrat) ist typischerweise ein wichtiger Faktor, der bei Entwurf, Herstellung und Betrieb jener Anordnungen betrachtet wird. Beispielsweise ist es während des Entwurfs und bei der Herstellung oder Bildung von Metalloxid-(MOS-)-Transistor-Halbleiteranordnungen, wie z. B. jenen, die in einem Komplementär-Metalloxid-Halbleiter (CMOS) verwendet werden, oft erwünscht, die Beweglichkeit negativ geladener Elektronen in Kanälen (Channels) von MOS-Anordnungen des N-Typs (NMOS) zu steigern und die Bewegung positiv geladener Löcher in Kanälen (Channels) von MOS-Anordnungen des P-Typs (PMOS) zu steigern.
  • Die US 2004/0173812 A1 ist auf Grabenstrukturen gerichtet, die durch eine bestimmte Ausprägung eine besondere Spannung in Kanalregionen von Transistoren hervorrufen sollen. Im Fokus steht dabei eine besondere Füllung der Gräben, die aus einem Dielektrikum, wie beispielsweise einem Oxid, besteht. In Source- und Drain-Regionen werden dazu Aussparungen auf herkömmliche Weise und damit in einem üblichen flacheren Bereich hergestellt.
  • Die DE 11 2005 000 704 T5 betrifft eine Technik zur erhöhten Mobilität von Ladungsträgern in Transistoren. Dies wird dadurch erreicht, dass ein Halbleiterkörper mit einer speziellen Deckschicht versehen wird, die zu einer Verspannung des Halbleiters und dann zur Verbesserung von Schaltungsgeschwindigkeiten führt.
  • Der vorliegenden Erfindung liegt somit die Aufgabe zugrunde, eine Halbleitervorrichtung mit verbesserter Leistung bereitzustellen.
  • Erfindungsgemäß wird diese Aufgabe durch eine Halbleitervorrichtung gemäß Anspruch 1 gelöst.
  • Zudem wird diese Aufgabe durch ein Verfahren gemäß Anspruch 15 gelöst.
  • Die Unteransprüche betreffen vorteilhafte Weiterentwicklungen der Erfindung
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1a bis 1e sind seitliche Schnittansichten, welche die Halbleiteranordnung nach einer Ausführungsform der vorliegenden Erfindung darstellen.
  • 2 ist eine seitliche Schnittansicht, die ein Substrat darstellt, aus dem die Anordnung gebildet sein kann.
  • 3 ist eine seitliche Schnittansicht, die das Substrat darstellt, nachdem STI-Gebiete darin gebildet worden sind.
  • 4 ist eine seitliche Schnittansicht, welche die Anordnung darstellt, nachdem Teile des STI-Gebiets entfernt worden sind, um die Rippe zu bilden.
  • 5 ist eine perspektivische Ansicht, welche die Rippe nach ihrer Bildung darstellt.
  • 6 ist eine seitliche Schnittansicht, die eine Schicht Gatedielektrikumsmaterials darstellt, die auf den Oberflächen des Körpers und der STI-Gebiete gebildet ist.
  • 7 ist eine seitliche Schnittansicht, die eine Schicht Materials darstellt, das die Gateelektrode- bilden wird, die auf dem Gatedielektrikumsschicht-Material aufgetragen ist.
  • 8 ist eine seitliche Schnittansicht, die eine Hartmaskenschicht darstellt, die auf dem Gateelektrodenmaterial gebildet ist.
  • 9 ist eine perspektivische Ansicht, welche die Anordnung nach dem Ausformen der Hartmaske und dem Entfernen von Bereichen des Gateelektrodenmaterials und Gatedielektrikumsmaterials darstellt.
  • 10 ist eine seitliche Schnittansicht, welche die Anordnung nach Bildung der Abstandsstücke darstellt.
  • 11 ist eine seitliche Schnittansicht, welche die Anordnung darstellt, nachdem Vertiefungen im Körper gebildet worden sind.
  • 12 ist eine seitliche Schnittansicht, welche die Anordnung darstellt, nachdem Source- und Drainmaterial in den Vertiefungen gebildet worden ist.
  • 13 ist ein Blockschaltbild, das ein System, bei dem eine Ausführungsform der vorliegenden Erfindung verwendet werden kann, darstellt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Verschiedene Vorgänge werden als mehrere diskrete Vorgänge der Reihe nach in einer Art und Weise beschrieben, die zum Verstehen der Erfindung am hilfreichsten ist. Jedoch sollte die Reihenfolge der Beschreibung nicht so ausgelegt werden, daß sie impliziert, daß diese Vorgänge zwangsläufig reihenfolgenabhängig sind. Insbesondere brauchen diese Vorgänge nicht in der Reihenfolge der Präsentation durchgeführt werden. Beschriebene Vorgänge können in einer von der beschriebenen Ausführungsform verschiedenen Reihenfolge durchgeführt werden. In zusätzlichen Ausführungsformen können verschiedene zusätzliche Vorgänge durchgeführt werden und/oder können beschriebene Vorgänge weggelassen werden.
  • Hier ist ein nichtplanarer Mehrgatetransistor (wie z. B. ein Tri-Gate-Transisor) mit einem gespannten Kanal und dessen Herstellungsverfahren beschrieben. Der Transistor kann in Vertiefungen eines Halbleiterkörpers ein Spannungsmaterial beinhalten, um eine mechanische Spannung für das Channelgebiet bereitzustellen, um die Ladungsträgerbeweglichkeit zu verbessern. Größere Ladungsträgerbeweglichkeit kann in gesteigertem Transistortreiberstrom resultieren. In einer Ausführungsform der vorliegenden Erfindung kann das Spannungsmaterial in Vertiefungen auf allen Seiten eines Halbleiterkörpers dem Channelgebiet benachbart gebildet sein. Dies kann in mechanischer Spannung auf allen Seiten des Channels resultieren, wodurch mechanische Spannung über einem großen Bereich bereitgestellt und die Leistung der Anordnung verbessert wird. Der Halbleiterkörper kann aus einem Halbleitersubstrat gebildet sein, das kein SOI-Substrat (Semiconductor an Insulator, Halbleiter auf Isolator) ist.
  • 1a ist eine seitliche Schnittansicht, welche die Halbleiteranordnung 100 nach einer Ausführungsform der vorliegenden Erfindung darstellt. Die seitliche Schnittansicht nach 1a liegt in einer Ebene, die als Z-Y-Ebene definiert ist. Andere Figuren können seitliche Schnittansichten in einer Z-X-Ebene sein, die als senkrecht zur Z-Y-Ebene definiert ist. Noch andere Figuren können perspektivische Ansichten sein, die alle drei Dimensionen, X, Y und Z, zeigen. In der hier verwendeten Weise wird die „Länge” der Anordnung 100 in Y-Richtung, die Breite in X-Richtung und die Höhe in Z-Richtung gemessen.
  • In einigen Ausführungsformen kann die Anordnung 100 ein Mehrgatetransistor sein, der auf einem Substrat 102 gebildet ist. In der hier dargestellten Ausführungsform ist die Anordnung 100 als Tri-Gate-Transistor dargestellt, obgleich die Anordnung 100 andere Typen von Transistoren oder andere Anordnungen in anderen Ausführungsformen sein kann. Substrat 102 kann jedweden Werkstoff umfassen, der als Grundlage dienen kann, auf der eine Halbleiteranordnung aufgebaut werden kann. Das Substrat 102 kann ein Silicium enthaltendes Substrat 102 sein. In einer Ausführungsform kann das Substrat 102 ein Halbleitermaterial wie z. B. Einkristall-Silicium, Galliumarsenid oder einen anderen geeigneten Werkstoff umfassen. In einigen Ausführungsformen kann das Substrat 102 ein Bulk-Halbleitersubstrat 102 und kein SOI-Substrat sein. Anders ausgedrückt, kann dem Substrat 102 die vergrabene Oxidschicht fehlen, die in SOI-Substraten zu finden ist. In einer Ausführungsform kann das Substrat 102 ein Halbleitermaterial umfassen, der ein Kristallgitter mit einer Gitterstruktur und einem Gitterabstand aufweist.
  • Die Anordnung 100 kann einen Körper 118 beinhalten (der in einigen Ausführungsformen als „Rippe” bezeichnet wird). Der Körper 118 kann ein Gebiet des Substrats 102 sein, wie in der Ausführungsform nach 1 dargestellt. In anderen Ausführungsformen kann der Körper 118 eine vom Substrat 102 verschiedene Schicht sein. In einer Ausführungsform kann der Körper 118 eine obere Oberfläche und Seitenwände aufweisen und über einige anderen Abschnitten der Anordnung 100 herausragen, um so eine Rippengestalt anzunehmen. In einer Ausführungsform kann der Körper 118 ein Halbleitermaterial umfassen, der ein Kristallgitter mit einer Gitterstruktur und einem Gitterabstand aufweist. Weil der Körper 118 einfach ein Gebiet des Substrats 102 sein kann, kann der Körper 118 dieselbe Kristallstruktur mit derselben Gitterstruktur und demselben Gitterabstand wie der Körper 102 aufweisen. Der Körper 118 kann eine Rippengestalt aufweisen und kann eine Länge 150 aufweisen.
  • Auf dem Körper 108 kann es eine Gatedielektrikumsschicht 104 geben. Gatedielektrikumsschicht 104 kann jedweden geeigneten Typ dielektrischen Materials umfassen. In einer Ausführungsform der vorliegenden Erfindung kann die Gatedielektrikumsschicht 104 eine dielektrische Schicht 104 aus Siliciumdioxid (SiO2), Siliciumoxinitrid (SiOxNy) oder Siliciumnitrid (Si3N4) sein. In einer anderen Ausführungsform der vorliegenden Erfindung kann die Gatedielektrikumsschicht 104 eine Gatedielektrikumsschicht mit hohem k-Wert sein, wie z. B. ein Metalloxid-Dielektrikum, und einen Werkstoff wie z. B. Tantalpentoxid (Ta2O5), HfO2, ZrO2 und Titanoxid (TiO2) umfassen, jedoch ohne darauf beschränkt zu sein.
  • Auf der Gatedielektrikumsschicht 104 kann es eine Gate-elektrode 106 geben. Die Gateelektrode 106 kann aus jedwedem geeigneten Gateelektrodenmaterial gebildet sein. In einer Aus führungsform kann die Gateelektrode 106 polykristallines Silicium umfassen, das dotiert sein kann. In anderen Ausführungsformen kann die Gateelektrode 106 eine Metall-Gateelektrode sein und einen Werkstoff wie z. B. Wolfram, Tantal, Titan oder deren Nitride, eine Metallegierung oder einen anderen Werkstoff umfassen. Unterhalb der Gateelektrode 106 kann es ein Channelgebiet 114 des Körpers 118 geben.
  • Auf der Gateelektrode 106 kann es eine Hartmaskenschicht 108 geben. Die Hartmaskenschicht 108 kann jedweden Werkstoff umfassen, der zur Verwendung beim Ausformen der Gateelektrode 108 geeignet ist.
  • Der Gatedielektrikumsschicht 104, der Gateelektrode 106 und der Hartmaskenschicht 108 benachbart kann es Abstandsstücke 110 geben. Die Abstandsstücke 110 können jedweden geeigneten Werkstoff umfassen, wie z. B. Siliciumnitrid, Aluminumnitrid oder einen anderen Werkstoff. In einigen Ausführungsformen kann das obere Ende der Abstandsstücke 110 nicht so hoch wie die Oberseite der Hartmaskenschicht 108 sein.
  • Auf jeder der beiden Seiten der Gateelektrode 106 kann es in Vertiefungen im Körper 118 Source- und Drainmaterial 112 geben. Das Source- und Drainmaterial 112 kann eine Gitterstruktur, die im wesentlichen dieselbe wie die Gitterstruktur des Körpers 118 ist, und einen Gitterabstand aufweisen, der vom Gitterabstand des Körpers verschieden ist. Das Source- und Drainmaterial 112 kann dadurch eine Verformung im Channelgebiet 114 verursachen und die Leistung der Anordnung 100 steigern. Beispielsweise kann Source- und Drainmaterial 112 einen größeren Gitterabstand als der Werkstoff des Körpers 118 aufweisen, was in einer Druckspannung im Channelgebiet 114 resultiert. Diese Druckspannung kann die Leistung durch Steigern der Bewegung positiv geladener Löcher in Channeln von MOS-Anordnungen des P-Typs (PMOS) verbessern. In einer anderen Ausführungsform kann das Source- und Drainmaterial 112 einen kleineren Gitterabstand als der Werkstoff des Körpers 118 aufweisen, was in einer Zugspannung im Channelgebiet 114 resultiert. Diese Zugspannung kann die Leistung durch Steigern der Bewegung negativ geladener Elektronen in Channeln von MOS-Anordnungen des N-Typs (NMOS) verbessern. Source- und Drainmaterial 112 kann umfassen: Silicium-Germanium (SiGe), Siliciumcarbid (SiC), Nickelsilicid (NiSi), Titansilicid (TiSi2), Kobaltsilicid (CoSi2) oder jedweden anderen geeigneten Werkstoff, der bewirkt, daß die Channelgebiete 114 gespannt werden. In Ausführungsformen, in denen die Anordnung 100 eine Source 130 und einen Drain 132 beinhaltet, kann das Source- und Drainmaterial 112 alles oder einen Teil von Source 130 und Drain 132 umfassen.
  • Auch kann es vordere und hintere Shallow-Trench-Isolations-Gebiete (STI-Gebiete) 116 geben, welche die Anordnung 100 gegenüber anderen Anordnungen auf demselben Substrat 102 isolieren. Die STI-Gebiete 116 können jedweden geeigneten Werkstoff umfassen.
  • 1b ist eine seitliche Schnittansicht entlang Linie A-A nach 1a, welche die Halbleiteranordnung 100 nach einer Ausführungsform der vorliegenden Erfindung darstellt. Die seitliche Schnittansicht nach 1b liegt in einer Ebene, die als Z-X-Ebene senkrecht zur Z-Y-Ebene definiert ist, die in 1a gezeigt ist. 1b stellt den Mehrgate-Aspekt der Anordnung 100 deutlicher dar.
  • Die Anordnung 100 kann seitliche STI-Gebiete 117 beinhalten, welche die Anordnung 100 gegenüber anderen Anordnungen auf demselben Substrat 102 isolieren. Die STI-Gebiete 117 können jedweden geeigneten Werkstoff umfassen.
  • Die dreidimensionale Mehrgate-Natur der Anordnung 100 ist in 1b deutlicher zu sehen. Die dielektrische Schicht 104 kann der oberen Oberfläche 122 und den Seitenwänden 120 des Körpers 118 benachbart sein. In ähnlicher Weise kann in der in 1b dargestellten Ausführungsform die Gateelektrode 106 allen drei Seiten des Körpers 118 benachbart sein. Dies kann in drei Channelgebieten 114 oben und auf den Seiten statt nur eines einzigen Channelgebiets 114 resultieren. Die Channelgebiete 114 einschließlich Channelgebieten 114 an den Seitenwänden 120 des Körpers 118 werden hier als „unter” der Gateelektrode 106 liegend bezeichnet. Während die Gateelektrode 106 den Channelgebieten 114 an den Seitenwänden 120 des Körpers 118 horizontal benachbart ist, werden sie gleichwohl als „unter” der Gate-elektrode 106 angesehen und als solche beschrieben. Eine derartige Anordnung 100 mit der Gateelektrode 106 auf drei Seiten des Körpers 118, die in drei Channelgebieten 114 resultiert, kann als Tri-Gate-Anordnung 100 bezeichnet werden. Auch kann die Gateelektrode 106 einigermaßen konform zum Körper 118 und zu den benachbarten STI-Gebieten 117 sein, wobei die Hartmaskenschicht 108 zur Gateelektrode 106 konform ist, wie in 1b dargestellt.
  • Der Körper 118 kann eine Höhe 152 aufweisen, die vom oberen Ende des STI-Gebiets 117 zum oberen Ende des Körpers 118 unterhalb eines mittleren Abschnitts der Gateelektrode 106 gemessen wird. Der Körper 118 kann auch eine Breite 156 aufweisen, die an einem nicht vertieften Abschnitt des Körpers 118 gemessen wird (d. h. an dem Abschnitt des Körpers 118 gemessen wird, durch den die Linie A-A verläuft, und nicht am oberen Ende der Abschnitte des Körpers 118 gemessen wird, durch den die Linien B-B oder C-C verlaufen, da der Körper 118 in jenen Abschnitten vertieft ist). Die Gateelektrode 106 kann eine Höhe 154 aufweisen, die vom oberen Ende des Körpers 118 zum oberen Ende der Gateelektrode 106 gemessen wird. Die STI-Gebiete 117 können eine Tiefe 158 aufweisen, die vom oberen Ende des STI-Gebiets 117 zu seiner unteren Grenze gemessen wird. Die Tiefe der STI-Gebiete 116 kann im wesentlichen dieselbe wie die Tiefe 158 der STI-Gebiete 117 sein.
  • In einer Ausführungsform kann die Tiefe 158 der STI-Gebiete etwa gleich der doppelten Höhe 152 des Körpers 118 sein. In einer anderen Ausführungsform kann die Tiefe 158 der STI-Gebiete größer oder etwa gleich der doppelten Höhe 152 des Körpers 118 sein. In einer anderen Ausführungsform kann die Tiefe 158 der STI-Gebiete zwischen etwa dem 1,8-fachen der Höhe 152 des Körpers 118 und etwa dem 2,2-fachen der Höhe 152 des Körpers 118 liegen.
  • Die Höhe 154 der Gateelektrode 106 kann etwa gleich der doppelten Höhe 152 des Körpers 118 in einer Ausführungsform sein. Die Höhe 154 der Gateelektrode 106 kann größer als etwa die doppelte Höhe 152 des Körpers 118 in einer Ausführungsform sein. Die Höhe 154 der Gateelektrode 106 kann größer als etwa zwei Drittel der Höhe 152 des Körpers 118 in einer Ausführungsform sein. In noch einer anderen Ausführungsform kann die Höhe 154 der Gateelektrode 106 zwischen etwa dem 1,8-fachen der Höhe 152 des Körpers 118 und etwa dem 2,2-fachen der Höhe 152 des Körpers 118 liegen. In noch einer anderen Ausführungsform kann die Höhe 154 der Gateelektrode 106 zwischen etwa dem 1,5-fachen der Höhe 152 des Körpers 118 und etwa dem 2-fachen der Höhe 152 des Körpers 118 liegen. In noch einer anderen Ausführungsform kann die Höhe 154 der Gateelektrode 106 zwischen etwa dem 1,5-fachen der Höhe 152 des Körpers 118 und etwa der Höhe 152 des Körpers 118 liegen. In anderen Ausführungsformen kann die Höhe 154 der Gateelektrode 106 kleiner oder größer sein.
  • Die Höhe 152 des Körpers 118 kann etwa gleich der doppelten Breite 156 des Körpers 118 in einer Ausführungsform sein. In einer anderen Ausführungsform kann die Höhe 152 des Körpers 118 größer als die doppelte Breite 156 des Körpers 118 sein. In einer anderen Ausführungsform kann die Höhe 152 des Körpers 118 zwischen etwa dem 1,8-fachen der Breite 156 des Körpers 118 und etwa dem 2,2-fachen der Breite 156 des Körpers 118 liegen. Andere Größen der Höhe 152 des Körpers 118 und der Breite 156 des Körpers 118 können in anderen Ausführungsformen verwendet werden. In einigen Ausführungsformen kann die Breite 156 des Körpers 118 so gewählt sein, daß sie ermöglicht, daß die Channelgebiete 114 während des Betriebes im wesentlichen vollständig verarmt sind. Somit kann in einigen Ausführungsformen, wenn das Substrat 102 hoch dotiert ist, die Breite 156 kleiner sein, um in im wesentlichen vollständiger Verarmung zu resultieren.
  • In einer Ausführungsform kann der Körper 118 eine Breite 156 von etwa 20 Nanometern und eine Höhe 152 von etwa 40 Nanometern aufweisen, wobei die Höhe 154 der Gateelektrode 106 mindestens gleich 40 Nanometern ist und die Tiefe 158 der STI-Gebiete 116, 117 mindestens gleich 40 Nanometern ist. In einer Ausführungsform kann die Tiefe 158 der STI-Gebiete 116, 117 zwischen etwa dem zweifachen der Höhe 152 des Körpers 118 und etwa dem dreifachen der Höhe 152 des Körpers 118 liegen, obgleich in anderen Ausführungsformen die STI-Gebiete 116, 117 unterschiedliche Tiefen aufweisen können. In einer anderen Ausführungsform kann die Höhe 154 der Gateelektrode 106 etwa gleich 30 Nanometern sein und die Breite 156 des Körpers 118 zwischen etwa 20 Nanometern und etwa 40 Nanometern liegen. In einigen Ausführungsformen kann die Höhe 152 des Körpers 118 zwischen etwa 20 Nanometern und etwa 100 Nanometern liegen. In einigen Ausführungsformen kann die Breite 156 des Körpers 118 zwischen etwa 10 Nanometern und etwa 50 Nanometern liegen. In noch anderen Ausführungsformen können die Strukturen der Anordnung 100 unterschiedliche Größen aufweisen.
  • 1c ist eine seitliche Schnittansicht entlang Linie B-B nach 1a, welche die Halbleiteranordnung 100 nach einer Ausführungsform der vorliegenden Erfindung darstellt. Wie in 1c zu sehen, ist die Rippe 118 auf allen drei Seiten (obere Oberfläche und zwei Seitenwände) vertieft geätzt worden, und das Ätzen hat unter das Abstandsstück 110 unterschnitten. Das Source- und Drainmaterial 112 ist auf allen drei Seiten der Rippe 118 vorhanden und kann daher auf alle drei Seiten der Rippe 118 eine mechanische Spannung aufbringen. (Man beachte, daß in 1c die Hartmaske 108 hinter dem Abstandsstück 110 sichtbar ist, der Schnitt entlang der Linie B-B die Hartmaske 108 jedoch nicht durchschneidet.) 1d ist eine seitliche Schnittansicht entlang Linie C-C nach 1a, welche die Halbleiteranordnung 100 nach einer Ausführungsform der vorliegenden Erfindung darstellt. Wie in 1d zu sehen ist, ist im Gegensatz zu 1c, die weniger von der Rippe 118 unter dem Abstandsstück 110 fortgeätzt zeigt, mehr von der Rippe 118 weiter vom Abstandsstück 110 fortgeätzt worden. Die unterbrochene Linie 124 stellt die ursprüngliche Begrenzung der Rippe 118 dar, bevor sie fortgeätzt wurde, um Vertiefungen im Körper 118 zu bilden. In der in 1d gezeigten Ausführungsform ist Source- und Drainmaterial 112 in den Vertiefungen in Rippe 118 gebildet worden und erstreckt sich auch über die frühere Begrenzung 124 der Rippe 118 hinaus. Wiederum kann es in einer Ausführungsform Vertiefungen auf allen drei Seiten der Rippe 118 und Source- und Drainmaterial 112 auf allen drei Seiten 118 geben, das auf alle drei Channelgebiete 114 eine mechanische Spannung aufbringen kann. (Man beachte, daß in 1d die Hartmaske 108 und das Abstandsstück 110 hinter dem Source- und Drainmaterial 112 sichtbar sind, der Schnitt entlang der Linie C-C die Hartmaske 108 oder das Abstandsstück 110 jedoch nicht durchschneidet.) In einigen Ausführungsformen, in denen die Höhe 154 der Gateelektrode 106 kleiner als die Höhe 152 des Körpers 118 ist, kann die Bildung der Abstandsstücke 110, welche die Gateelektrode 106 gegenüber den Source-/Draingebieten 130/132 isolieren, die Vertiefungen in den Seiten der Rippe 118 begrenzen. In derartigen Ausführungsformen kann sich das meiste Source-/Drainmaterial 112 am oberen Abschnitt des Körpers 118 befinden.
  • 1e ist eine seitliche Schnittansicht entlang Linie C-C nach 1a, welche die Halbleiteranordnung 100 nach einer anderen Ausführungsform der vorliegenden Erfindung darstellt. In der Ausführungsform nach 1e wurde mehr von der Rippe 118 fortgeätzt als in der Ausführungsform nach 1d, was in tieferen Vertiefungen resultiert. Das Source- und Drainmaterial 112 ist in der Vertiefung gewachsen, erstreckt sich aber nicht über die ursprüngliche Begrenzung der Rippe 118 in dieser Ausführungsform hinaus. (Man beachte, daß in anderen Ausführungsformen sich das Source- und Drainmaterial 112 jenseits der Grenze befinden kann, die in 1e dargestellt ist.) Das Source- und Drainmaterial 112 auf allen drei Seiten 118 kann auf alle drei Channelgebiete 114 eine mechanische Spannung aufbringen. (Man beachte, daß in 1e die Hartmaske 108 und das Abstandsstück 110 hinter dem Source- und Drainmaterial 112 weggelassen sind.)
  • 2 bis 12 stellen Phasen in der Bildung der Anordnung 100 nach 1 dar, gemäß einer Ausführungsform.
  • 2 ist eine seitliche Schnittansicht, die ein Substrat 102 darstellt, aus dem die Anordnung 100 gebildet sein kann, gemäß einer Ausführungsform. Das Substrat 102 kann jedweden geeigneten Werkstoff umfassen, aus dem Anordnungen 100 gebildet sein können. In einer Ausführungsform kann das Substrat 102 ein Bulk-Einkristall-Siliciumwerkstoff sein (d. h. kein SOI-Substrat und daher ohne vergrabene Oxidschicht). In einer derartigen Ausführungsform können Vertiefungen für Source- und Drainmaterial 112 so tief wie gewünscht gebildet werden, statt durch die Tiefe begrenzt zu sein, in der sich eine vergrabene Oxidschicht befindet. Dies kann tiefere Vertiefungen und größere mechanische Spannungen ermöglichen, die auf die Channelgebiete 114 aufgebracht werden, was die Leistung verbessern kann. In anderen Ausführungsformen können andere Halbleitermateriale, wie z. B. Galliumarsenid oder andere Werkstoffe, verwendet werden.
  • 3 ist eine seitliche Schnittansicht, die das Substrat 102 darstellt, nachdem STI-Gebiete 116, 117 darin gebildet worden sind. In einer Ausführungsform können Abschnitte des Substrats 102 geschützt sein, können die ungeschützten Abschnitte entfernt sein, um Gräben zu bilden und kann innerhalb der Gräben Material aufgetragen sein, das für STI-Verwendung geeignet ist. Sowohl die vorderen und hinteren STI-Gebiete 116 als auch die seitlichen STI-Gebiete 117 können in einigen Ausführungsformen zur selben Zeit gebildet sein. Der Abstand zwischen den Gräben, in denen die vorderen und hinteren STI-Gebiete 116 gebildet sind, kann die Länge 150 der Rippe 118 definieren, und der Abstand zwischen den Gräben, in denen die seitlichen STI-Gebiete 117 gebildet sind, kann die Breite 156 der Rippe 118 definieren. Die Tiefe der STI-Gebiete 116, 117 kann basierend auf der gewünschten Höhe 152 des Körpers 118 und der gewünschten STI-Tiefe 158 gewählt werden.
  • 4 ist eine seitliche Schnittansicht, welche die Anordnung 100 darstellt, nachdem Teile der STI-Gebiete 116, 117 entfernt worden sind, um die Rippe 118 zu bilden, gemäß einer Ausführungsform. In einer Ausführungsform können Abschnitte der STI-Gebiete 116, 117 mit Fluorwasserstoffsäure entfernt werden. In anderen Ausführungsformen können andere Verfahren verwendet werden, wie z. B. RIE-Trockenätzen. Die Menge entfernter ursprünglicher STI-Gebiete 116, 117 kann die Höhe 152 des Körpers 118 in einigen Ausführungsformen bestimmen. Somit kann über die Menge ursprünglich vorhandener STI-Gebiete 116, 117, die entfernt wird, basierend auf der gewünschten Höhe 152 des Körpers 118 entschieden werden. Die übrige Menge der STI-Gebiete 116, 117 bestimmt die Tiefe 158 der STI-Gebiete 116, 117. Somit ist nach Entfernung eines Teils der STI-Gebiete 116, 117 der Körper oder die Rippe 118 definiert worden, die sich oberhalb des Restes des Substrats 102 und der STI-Gebiete 116, 117 erstreckt.
  • Wie oben unter Bezug auf 3 ausgeführt, kann die ursprüngliche Tiefe der in 3 dargestellten STI-Gebiete 116, 117 basierend auf der gewünschten Höhe 152 des Körpers 118 und der gewünschten Tiefe 158 der STI-Gebiete 116, 117 gewählt werden. Weil die ursprüngliche Tiefe der STI-Gebiete 116, 117 sowohl die Höhe 152 des Körpers als auch die Tiefe 158 der STI-Gebiete 116, 117 nach Bildung der Rippe 118 beinhaltet, wird die ursprüngliche Tiefe der STI-Gebiete 116, 117 so gewählt, daß sie mindestens gleich der kombinierten Höhe 152 des Körpers 118 und Tiefe der STI-Gebiete 116, 117 ist. In einer Ausführungsform können die STI-Gebiete 116, 117 eine Tiefe 158 von etwa mindestens der doppelten Höhe 152 des Körpers 118 aufweisen. In einer Ausführungsform kann die ursprüngliche Tiefe der STI-Gebiete 116, 117, wie in 3 dargestellt, etwa gleich 1500 Ångström sein. Nach Bildung der Rippe 118 kann, wie in 4 dargestellt, die Rippe 118 eine Höhe 152 von etwa 500 Ångström aufweisen und können die STI-Gebiete 116, 117 eine Tiefe 158 von etwa 1000 Ångström aufweisen. In einer anderen Ausführungsform kann die ursprüngliche Tiefe der STI-Gebiete 116, 117, wie in 3 dargestellt, zwischen etwa 1000 Ångström und etwa 3000 Ångström liegen. In noch anderen Ausführungsformen kann die ursprüngliche Tiefe der STI-Gebiete 116, 117 unterschiedlich sein. Nach Bildung der Rippe 118 kann, wie in 4 dargestellt, die Rippe 118 eine Höhe 152 von etwa 1/3 oder weniger der ursprünglichen Tiefe aufweisen und können die STI-Gebiete 116, 117 eine Tiefe 158 von etwa 2/3 oder mehr der ursprünglichen Tiefe aufweisen. In anderen Ausführungsformen kann die Größe der Höhe 152 der Rippe 118, relativ zur Tiefe 158 der STI-Gebiete 116, 117 ausgedrückt, unterschiedlich sein.
  • 5 ist eine perspektivische Ansicht, welche die Rippe 118 nach ihrer Bildung durch Entfernung von Abschnitten der STI-Gebiete 116, 117 darstellt, gemäß einer Ausführungsform. Die vorderen und hinteren STI-Gebiete 116 und die seitlichen STI-Gebiete 117 können die Rippe 118 umgeben, die oberhalb der STI-Gebiete 116, 117 herausragt. Der Körper 118 kann sich abwärts durch die STI-Gebiete 116, 117 zum Rest des Substrats 102 erstrecken. Unterbrochene Linien 125 stellen die Begrenzung des Körpers 118 unterhalb der oberen Oberfläche der STI-Gebiete 116, 117 dar, wie er sich erstreckt, um auf die anderen Gebiete des Substrats 102 zu treffen. Ebenfalls in 5 gezeigt sind die Länge 150 der Rippe 118, die Breite 156 der Rippe, die Höhe 152 der Rippe 118 und die Tiefe 158 der STI-Gebiete 116, 117. Man beachte, daß die Rippe 118 am oberen Ende geringfügig weniger lang und weniger breit sein kann als an dem Punkt, an dem sie auf die STI-Gebiete 116, 117 trifft; die Figuren zeigen eine idealisierte Darstellung. In einigen Ausführungsformen wird diese Verjüngung, soweit wie es praktikabel ist, vermieden, um die Seitenwände gerade zu halten.
  • 6 ist eine seitliche Schnittansicht, die eine Schicht Gatedielektrikumsmaterials 104 darstellt, die auf den Oberflächen des Körpers 118 und der STI-Gebiete 116, 117 gebildet ist, gemäß einer Ausführungsform. Das Material der Gatedielektrikumsschicht 104 kann jedweden geeigneten Typ dielektrischen Materials umfassen.
  • 7 ist eine seitliche Schnittansicht, die eine Schicht Materials darstellt, welche die Gateelektrode 106 bilden wird, die auf dem Material der Gatedielektrikumsschicht 104 aufgetragen ist. In einigen Ausführungsformen kann die Schicht Materials, welche die Gateelektrode 106 bilden wird, eine einzelne Schicht eines einzelnen Werkstoffs umfassen. In anderen Ausführungsformen können mehrere unterschiedliche Werkstoffe verwendet werden, und es kann mehrere Schichten Materials geben. Somit kann in einigen Ausführungsformen die Gateelektrode 106, während sie als einzelne Schicht dargestellt ist, mehrere Schichten unterschiedlicher Materialien umfassen, und während sie hier als einzelne Schicht Materials bezeichnet wird, kann sie tatsächlich mehrere Schichten umfassen. Die Gateelektrode 106 kann aus jedwedem geeigneten Gateelektrodenmaterial gebildet sein. In einer Ausführungsform kann die Gateelektrode 106 polykristallines Silicium umfassen, das dotiert sein kann. In einer anderen Ausführungsform kann die Gateelektrode 106 eine Schicht polykristallinen Siliciums auf einer Schicht aus Metall umfassen. In noch anderen Ausführungsformen kann die Gateelektrode 106 unterschiedliche Schichten von Materialien umfassen und kann mehr als zwei Schichten umfassen. Die Schicht Materials, welche die Gateelektrode 106 bilden wird, kann in einer Ausführungsform eine Dicke aufweisen, die mindestens etwa doppelt so groß wie die Höhe 152 des Körpers 118 ist, obgleich sie in anderen Ausführungsformen unterschiedliche Dicken aufweisen kann. Die Schicht Materials, das die Gateelektrode 106 bilden wird, kann konform aufgetragen sein.
  • 8 ist eine seitliche Schnittansicht, die eine Hartmaskenschicht 108 darstellt, die auf dem Material der Gateelektrode 106 gebildet ist, gemäß einer Ausführungsform der vorliegenden Erfindung. Die Hartmaske 108 kann so ausgeformt sein, daß sie Bereiche des Materials der Gateelektrode 106 und Materials des Gatedielektrikums 104 schützt, bei denen gewünscht wird, daß sie an Ort und Stelle verbleiben, während Bereiche freigelegt sind, bei denen gewünscht wird, daß sie entfernt werden. Die freiliegenden Bereiche des Materials der Gateelektrode 106 und des Materials des Gatedielektrikums 104 können durch jedwedes geeignete Verfahren entfernt werden.
  • 9 ist eine perspektivische Ansicht, welche die Anordnung 100 nach dem Ausformen der Hartmaske 108 und dem Entfernen von Bereichen des Materials der Gateelektrode 106 und des Materials des Gatedielektrikums darstellt, bei denen gewünscht wird, daß sie entfernt werden, gemäß einer Ausführungsform. Die Gatedielektrikumsschicht 104, die Gateelektrode 106 und die Hartmaskenschicht 108 sind allen drei Seiten (Oberseite und Seitenwänden) des Körpers 118 benachbart zu sehen. Man beachte, daß der Einfachheit halber die Gatedielektrikumsschicht 104, die Gateelektrode 106 und die Hartmaskenschicht 108 nicht getrennt gezeigt sind. Dadurch, daß die Gateelektrode allen drei Seiten benachbart ist, wird ermöglicht, daß die wirksame Gatebreite der Anordnung 100 gleich der Breite 156 des Körpers 118 plus der doppelten Höhe 152 des Körpers 118 ist. Der Abstand 160 ist die Gatelänge der Anordnung 100. In einer Ausführungsform kann der Abstand 160 zwischen etwa 10 Nanometern und etwa 50 Nanometern liegen. In anderen Ausführungsformen kann der Abstand größer, wie beispielsweise bis zu 2 Mikrometer, oder kleiner sein.
  • 10 ist eine seitliche Schnittansicht, welche die Anordnung 100 nach Bildung der Abstandsstücke 110 darstellt, gemäß einer Ausführungsform der vorliegenden Erfindung. Zusatz liche Prozesse, wie z. B. Bildung von Spitzenübergangen, können in einigen Ausführungsformen vor der Bildung von Abstandsstücken 110 durchgeführt werden. Die Bildung von Abstandsstücken 110 kann durch jedwedes geeignete Verfahren erfolgen. In einer Ausführungsform kann eine Schicht Materials für Abstandsstücke 110 auf der Anordnung 100 aufgetragen werden. Dieses Material kann jedweden geeigneten Werkstoff umfassen, wie z. B. Siliciumnitrid, Siliciumdioxid oder einen anderen Werkstoff. Dann können Abschnitte der Schicht Materials für Abstandsstücke 110 entfernt werden, um Abstandsstücke 110 der Gatedielektrikumsschicht 104, der Gateelektrode 106 und der Hartmaskenschicht 108 benachbart zu hinterlassen, aber Abschnitte der Schicht Materials für Abstandsstücke 110 den Orten benachbart, an denen der Körper 118 auf die STI-Gebiete 116, 117 trifft, sowie andere Bereiche im wesentlichen zu entfernen. Als Resultat davon kann sich das obere Ende der Abstandsstücke 110 unterhalb des oberen Endes der Hartmaske 108 befinden.
  • 11 ist eine seitliche Schnittansicht, welche die Anordnung 100 darstellt, nachdem Vertiefungen 126 im Körper 118 gebildet worden sind, gemäß einer Ausführungsform der vorliegenden Erfindung. Die Vertiefungen 126 können als Source- und Drainvertiefungen bezeichnet werden. Die Vertiefungen 126 können durch jedwedes geeignete Verfahren gebildet sein, wie z. B. ein Naßätzen. Die Vertiefungen 126 können in einigen Ausführungsformen eine Tiefe 162 unterhalb der oberen Oberfläche des Körpers 118 dem Gatedielektrikum 104 benachbart zwischen etwa 5 nm (50 Ångström) und etwa 100 nm (1000 Ångström) aufweisen, obgleich in anderen Ausführungsformen unterschiedliche Tiefen 162 möglich sind. In einer Ausführungsform können sich die Vertiefungen 126 seitlich unter den Seitenwänden 110 und möglicherweise dem Gatedielektrikum 104 über einen Abstand 164 von zwischen 5 Nanometern und etwa 50 Nanometern erstrecken, obgleich in anderen Ausführungsformen dieser Abstand 164 unterschiedlich sein kann. In einigen Ausführungsformen, in denen das Substrat 102 ein Nicht-SOI-Substrat ist, können die Vertiefungen 126 tiefer gemacht sein als es mit SOI-Substraten möglich ist, weil in den SOI-Substraten die Tiefe der vergrabenen Oxidschicht eine maximal mögliche Tiefe für die Vertiefungen 126 darstellt. Die tieferen Vertiefungen 126 können es ermöglichen, daß größere mechanische Spannung auf die Channelgebiete 114 ausgeübt wird, was in besserer Leistung resultiert, als es mit den niedrigeren mechanischen Spannungen SOI-basierter Anordnungen möglich ist.
  • Der Prozeß, der verwendet wird, um Abschnitte der oberen Oberfläche der Rippe 118 zu entfernen, kann auch Abschnitte der Seitenwände der Rippe 118 entfernen, da der verwendete Prozeß in einigen Ausführungsformen teilweise oder vollständig isotrop sein kann. Die Resultate eines derartigen Entfernungsprozesses sind in 1c bis 1e zu sehen, wie oben diskutiert, die in verschiedenen Abständen von der Gateelektrode 106 entfernte Abschnitte der Seitenwände der Rippe 118 zeigen.
  • 12 ist eine seitliche Schnittansicht, welche die Anordnung 100 darstellt, nachdem Source- und Drainmaterial 112 in den Vertiefungen 126 gebildet worden ist, gemäß einer Ausführungsform. Das Source- und Drainmaterial 112 kann als Source und Drain für die Anordnung 100 oder als Teil der Source und des Drains für die Anordnung 100 wirken. In einer Ausführungsform kann das Source- und Drainmaterial 112 Silicium-Germanium (SiGe), Siliciumcarbid (SiC), Nickelsilicid (NiSi), Titansilicid (TiSi2), Kobaltsilicid (CoSi2) oder einen anderen Werkstoff umfassen.
  • In einer Ausführungsform umfaßt das Substrat 102 einen Werkstoff mit einer Gitterstruktur (z. B. einer kubisch-basisflächenzentrierten oder einer anderen Gitterstruktur) und einem Gitterabstand. Das Source- und Drainmaterial 112 kann dieselbe Gitterstruktur wie der Werkstoff des Substrats 102 umfassen, aber einen unterschiedlichen Gitterabstand aufweisen. Das Resultat dieses unterschiedlichen Gitterabstands kann sein, daß eine mechanische Spannung in den Channelgebieten 114 der Anordnung 100 bewirkt wird. Wenn das Source- und Drainmaterial 112 einen Gitterabstand aufweist, der größer als jener des Werkstoffs des Substrats 112 ist, kann es in den Channelgebieten 114 eine Druckspannung 170 bewirken. Wenn das Source- und Drainmaterial 112 einen Gitterabstand aufweist, der kleiner als jener des Werkstoffs des Substrats 112 ist, kann es in den Channelgebieten 114 eine (nicht gezeigte) Zugspannung bewirken. Somit kann, da das Source- und Drainmaterial 112 eine mechanische Spannung in dem Gebiet des Channels 114 der Anordnung 100 bewirkt, es auch als Spannungsmaterial 112 bezeichnet werden.
  • In einer Ausführungsform kann das Substrat 102 Einkristall-Silicium umfassen und kann das Source- und Drainmaterial 112 in den Vertiefungen 126 Silicium-Germanium umfassen, das einen größeren Gitterabstand als Silizium aufweist. In dieser Ausführungsform kann das SiGe- Spannungsmaterial in den Channelgebieten 114 eine Druckspannung 170 bewirken, welche die Leistung einer PMOS-Anordnung 100 verbessern kann. In anderen Ausführungsformen kann das Spannungsmaterial 112 in den Channelgebieten 114 eine Zugspannung bewirken, welche die Leistung einer NMOS-Anordnung 100 verbessern kann. Da Vertiefungen 126 in den Seiten der Rippe 118 wie auch der oberen Oberfläche der Rippe 118 gebildet sein können und Spannungsmaterial in den Vertiefungen 126 auf beiden Seiten und oben auf der Rippe 118 gebildet sein kann, können alle drei Channelgebiete 114 gespannt werden.
  • In einer Ausführungsform kann das Spannungsmaterial 112 epitaktisch gebildet sein, obgleich auch andere Prozesse verwendet werden können. Epitaktisch gebildetes Source- und Drainmaterial 112 kann sich jenseits des Volumens erstrecken, das gewöhnlicherweise die Rippe 118 enthält, wie in 12 dargestellt. In anderen Ausführungsformen kann das Spannungsmaterial 112 im wesentlichen mit der oberen Oberfläche der Rippe 118 koplanar sein.
  • In einigen Ausführungsformen kann das Source-Drain-Material 112 dotiert werden, wenn es gebildet wird. Beispielsweise können in einer Ausführungsform, in der das Spannungsmaterial 112 epitaktisch gebildetes SiGe umfaßt, Dotierstoffe in das SiGe integriert werden, wenn dieses wächst. In einer derartigen Ausführungsform können keine Ionenimplantations- oder Temperschritte erforderlich sein. In anderen Ausführungsformen können Ionen in das Source- und Drainmaterial 112 implantiert werden, nachdem das Source- und Drainmaterial 112 gebildet worden ist, um das Source- und Drainmaterial in eine Source und einen Drain der Anordnung 100 umzuwandeln.
  • Zur Fertigstellung der Anordnung 100 können zusätzliche Prozeßschritte durchgeführt werden, wie der Fachmann verstehen wird.
  • 13 ist ein Blockschaltbild, das ein System 1300 gemäß einer Anwendungsmöglichkeit einer Ausführungsform der vorliegenden Erfindung darstellt. Eine oder mehrere Mehrgate-Anordnungen 100 mit Spannungsmaterial 112, das in den Channelgebieten 114 mechanische Spannung bewirkt, wie oben beschrieben, können im System 1300 nach 13 beinhaltet sein. Wie dargestellt, beinhaltet bei der Ausführungsform System 1300 ein Rechengerät 1302 zum Verarbeiten von Daten. Das Rechengerät 1302 kann eine Hauptplatine 1304 beinhalten. Mit der Hauptplatine 1304 gekoppelt oder Teil derselben können insbesondere ein Prozessor 1306 und eine Netzwerkschnittstelle 1308 sein, gekoppelt mit einem Bus 1310. Ein Chipsatz kann den gesamten Bus 1310 oder einen Teil desselben bilden. Der Prozessor 1306, der Chipsatz und/oder andere Teile des Systems 1306 können eine oder mehrere Anordnungen 100, wie oben beschrieben, beinhalten.
  • Abhängig von den Anwendungen kann System 1300 andere Komponenten beinhalten, einschließlich, aber ohne darauf begrenzt zu sein, flüchtigen und nichtflüchtigen Speichers 1312, eines Grafikprozessors (der in die Hauptplatine 404 integriert oder mit der Hauptplatine als separate entfernbare Komponente verbunden ist, wie z. B. ein AGP- oder PCI-E-Grafikprozessor), eines Digitalsignalprozessors, eines Kryptoprozessors, eines Massenspeichers 1314 (wie z. B. Festplatte, CD (Compact Disk), DVD (Digital Versatile Disk) und so fort), Eingabe- und/oder Ausgabegeräten 1316 und so fort.
  • In verschiedenen Ausführungsformen kann System 1300 ein Minicomputer (PDA), ein Mobiltelefon, ein Tablet-Rechengerät, ein Laptop-Rechengerät, ein Desktop-Rechengerät, ein Beistellgerät (Set-Top-Box), eine Bedieneinheit für Unterhaltungselektronik, eine Digitalkamera, ein Digitalvideo-Aufzeichnungsgerät, ein CD-Abspielgerät, ein DVD-Abspielgerät oder ein anderes solches digitales Gerät sein.
  • Jedwede der einen oder mehreren Komponenten 1306, 1314 usw. in 13 kann eine oder mehrere Anordnungen 100, wie hierin beschrieben, beinhalten. Beispielsweise kann ein Tri-Gate-Transistor 100 mit SiGe-Spannungsmaterial 112 Teil der CPU 1306, der Hauptplatine 1304, des Grafikprozessors, des Digitalsignalprozessors oder anderer Geräte sein.
  • Die vorstehende Beschreibung der Ausführungsformen der Erfindung wurde zum Zwecke der Veranschaulichung und Beschreibung vorgelegt. Es ist nicht beabsichtigt, daß diese erschöpfend ist oder die Erfindung auf die beschriebenen genauen Ausbildungen zu beschränken. Diese Beschreibung und die folgenden Ansprüche beinhalten Begriffe wie z. B. links, rechts oben, unten, über, unter, obere, untere, erste, zweite usw., die nur zu beschreibenden Zwecken verwendet werden und nicht als einschränkend auszulegen sind. Beispielsweise beziehen sich Begriffe, die relative vertikale Positionen bezeichnen, auf eine Situation, in der eine Anordnungsseite (oder wirksame Oberfläche) eines Substrats oder einer integrierten Schaltung die „obere” Oberfläche jenes Substrats ist; tatsächlich kann das Substrat sich in irgendeiner Ausrichtung befinden, so daß eine „obere” Seite eines Substrats in einem standardmäßigen terrestrischen Bezugssystem niedriger als die „untere” Seite ist und dennoch unter die Bedeutung des Begriffs „obere” fällt. Der Begriff „auf” zeigt in der hier (einschließlich in den Ansprüchen) verwendeten Weise nicht an, daß eine erste Schicht „auf” einer zweiten Schicht sich direkt auf und in unmittelbarem Kontakt mit der zweiten Schicht befindet, es sei denn, dies ist ausdrücklich angegeben; es kann eine dritte Schicht oder eine andere Struktur zwischen der ersten Schicht und der zweiten Schicht auf der ersten Schicht geben.

Claims (18)

  1. Halbleitervorrichtung, die umfasst: ein Substrat, das ein Halbleitermaterial umfasst, wobei das Halbleitermaterial ein erstes Kristallgitter mit einer ersten Gitterstruktur und einem ersten Gitterabstand aufweist, wobei das Substrat keine vergrabene Oxidschicht aufweist; einen Körperbereich des Substrats, wobei der Körperbereich eine obere Oberfläche und Seitenwände aufweist, wobei die Seitenwände um eine Breite getrennt sind und sich über eine Länge erstrecken; eine Gateelektrode auf einem Abschnitt der oberen Oberfläche und der Seitenwände des Körperbereichs; eine Sourcevertiefung und eine Drainvertiefung in dem Körperbereich auf jeder der beiden Seiten der Gateelektrode, wobei die Sourcevertiefung und die Drainvertiefung unterhalb der oberen Oberfläche des Körperbereichs eine Tiefe zwischen 5 nm (50 Ångström) und 100 nm (1000 Ångström) aufweist; und ein Spannungsmaterial in den Source- und Drainvertiefungen, wobei das Spannungsmaterial ein zweites Material mit einem zweiten Kristallgitter mit einer zweiten Gitterstruktur, die im wesentlichen dieselbe wie die erste Gitterstruktur ist, und einem zweiten Gitterabstand umfasst, der von dem ersten Gitterabstand verschieden ist.
  2. Vorrichtung nach Anspruch 1, die ferner Kanalgebiete im Substrat zwischen der Source und dem Drain unter der Gateelektrode und angrenzend an die obere Oberfläche und die Seitenwände des Körperbereichs benachbart umfasst.
  3. Vorrichtung nach Anspruch 1, die umfasst: vordere und hintere Shallow-Trench-Isolations-Gebiete, wobei die Länge des Körperbereichs zwischen den vorderen und hinteren Shallow-Trench-Isolations-Gebieten liegt; und seitliche Shallow-Trench-Isolations-Gebiete im Substrat auf jeder der beiden Seiten der Seitenwände des Körperbereichs; wobei die Shallow-Trench-Isolations-Gebiete eine Tiefe aufweisen.
  4. Vorrichtung nach Anspruch 3, wobei die obere Oberfläche des Körperbereichs unter der Gateelektrode eine Höhe oberhalb der seitlichen Shallow-Trench-Isolations-Gebiete liegt.
  5. Vorrichtung nach Anspruch 4, wobei die Höhe des Körperbereichs mindestens etwa gleich der doppelten Breite des Körperbereichs ist.
  6. Vorrichtung nach Anspruch 4, wobei die Tiefe der Shallow-Trench-Isolations-Gebiete mindestens etwa gleich der doppelten Höhe des Körperbereichs ist.
  7. Vorrichtung nach Anspruch 6, wobei die Höhe des Körperbereichs mindestens etwa gleich der doppelten Breite des Körperbereichs ist.
  8. Vorrichtung nach Anspruch 1, wobei die Source- und Drainvertiefungen zusätzlich in die Seitenwände des Körperbereichs vertieft sind.
  9. Vorrichtung nach Anspruch 8, wobei die Source und der Drain das zweite Material umfassen und das zweite Material sich vertikal über die obere Oberfläche hinaus und horizontal über die Seitenwände des Körperbereichs hinaus bei der Source und beim Drain erstreckt.
  10. Vorrichtung nach Anspruch 9, wobei der zweite Gitterabstand größer als der erste Gitterabstand ist.
  11. Vorrichtung, nach Anspruch 3, dadurch gekennzeichnet, dass sich mindestens ein Abschnitt des Körperbereichs eine Höhe oberhalb der Shallow-Trench-Isolations-Gebiete erstreckt, wobei der Körperbereich eine Breite zwischen den seitlichen Shallow-Trench-Isolations-Gebieten aufweist.
  12. Vorrichtung nach Anspruch 11, wobei die Breite zwischen etwa 20 Nanometern und etwa 40 Nanometern liegt und die Höhe zwischen etwa dem 1,8-fachen der Breite und etwa dem 2,2-fachen der Breite liegt.
  13. Vorrichtung nach Anspruch 12, wobei die Höhe zwischen etwa 40 nm (400 Ångström) und etwa 60 nm (600 Ångström) liegt und die Tiefe zwischen etwa 90 nm (900 Ångström) und etwa 110 nm (1100 Ångström) liegt.
  14. Vorrichtung nach Anspruch 13, wobei sich das zweite Material über die obere Oberfläche und die Seitenwände des Körperbereichs hinaus an der Source und am Drain erstreckt.
  15. Verfahren, das umfasst: Entfernen von Abschnitten eines Substrats, das ein Halbleitermaterial mit einem ersten Gitter mit einer ersten Gitterstruktur und einem ersten Gitterabstand umfasst, um einen Körperbereich mit einer oberen Oberfläche und Seitenwänden zu bilden, wobei der Körperbereich zwischen den Seitenwänden eine Breite aufweist und das Substrat keine vergrabene Oxidschicht aufweist; Bilden einer Gateelektrode auf der Oberseite und den Seitenwänden des Körperbereichs, wobei Kanalgebiete unterhalb der Gateelektrode der Oberseite und den Seitenwänden benachbart liegen; Entfernen von Abschnitten des Körperbereichs auf jeder der beiden Seiten der Gateelektrode, um in Source-/Drainvertiefungen zu resultieren, die sich in die Oberseite und die Seitenwände erstrecken, wobei die Sourcevertiefung und die Drainvertiefung unterhalb der oberen Oberfläche des Körperbereichs eine Tiefe zwischen 5 nm (50 Ångström) und 100 nm (1000 Ångström) aufweist; und Bilden eines zweiten Materials mit einem zweiten Gitter mit einem zweiten Gitterabstand, der von ersten Gitterabstand verschieden ist, in den Source-/Drainvertiefungen.
  16. Verfahren nach Anspruch 15, das ferner das Bilden von seitlichen Shallow-Trench-Isolations-Gebieten im Substrat auf jeder der beiden Seiten der Seitenwände des Körperbereichs umfaßt, wobei der Körperbereich eine Höhe oberhalb der Shallow-Trench-Isolations-Gebiete aufweist und wobei die Shallow-Trench-Isolations-Gebiete eine Tiefe aufweisen.
  17. Verfahren nach Anspruch 16, wobei die Tiefe der Shallow-Trench-Isolations-Gebiete mindestens etwa gleich der doppelten Höhe des Körperbereichs ist.
  18. Verfahren nach Anspruch 17, wobei die Höhe des Körperbereichs mindestens etwa gleich der doppelten Breite des Körperbereichs ist.
DE112006003550T 2005-12-27 2006-12-07 Halbleitervorrichtung in Form einer Mehrgateanordnung mit vertieften und verspannten Source- und Drainbereichen sowie Herstellungsverfahren für diese Active DE112006003550B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/320,309 US7525160B2 (en) 2005-12-27 2005-12-27 Multigate device with recessed strain regions
US11/320,309 2005-12-27
PCT/US2006/047100 WO2007075309A1 (en) 2005-12-27 2006-12-07 Multigate device with recessed strain regions

Publications (2)

Publication Number Publication Date
DE112006003550T5 DE112006003550T5 (de) 2008-11-13
DE112006003550B4 true DE112006003550B4 (de) 2010-12-02

Family

ID=37907580

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112006003550T Active DE112006003550B4 (de) 2005-12-27 2006-12-07 Halbleitervorrichtung in Form einer Mehrgateanordnung mit vertieften und verspannten Source- und Drainbereichen sowie Herstellungsverfahren für diese

Country Status (7)

Country Link
US (1) US7525160B2 (de)
JP (1) JP5461014B2 (de)
KR (2) KR101215775B1 (de)
CN (1) CN101336472B (de)
DE (1) DE112006003550B4 (de)
GB (1) GB2444681B (de)
WO (1) WO2007075309A1 (de)

Families Citing this family (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7365401B2 (en) * 2006-03-28 2008-04-29 International Business Machines Corporation Dual-plane complementary metal oxide semiconductor
US7714396B2 (en) * 2006-07-05 2010-05-11 United Microelectronics Corp. Metal-oxide semiconductor field effect transistor
KR100751803B1 (ko) * 2006-08-22 2007-08-23 삼성전자주식회사 반도체 소자의 제조 방법
US7416949B1 (en) * 2007-02-14 2008-08-26 Texas Instruments Incorporated Fabrication of transistors with a fully silicided gate electrode and channel strain
US8450165B2 (en) * 2007-05-14 2013-05-28 Intel Corporation Semiconductor device having tipless epitaxial source/drain regions
US7868361B2 (en) * 2007-06-21 2011-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with both I/O and core components and method of fabricating same
US20090127541A1 (en) * 2007-11-19 2009-05-21 Intel Corporation Reducing defects in semiconductor quantum well heterostructures
US7629643B2 (en) * 2007-11-30 2009-12-08 Intel Corporation Independent n-tips for multi-gate transistors
US8007727B2 (en) * 2008-05-30 2011-08-30 Intel Corporation Virtual semiconductor nanowire, and methods of using same
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
DE102008049733B3 (de) * 2008-09-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand zum Kanalgebiet und Verfahren zur Herstellung des Transistors
KR20100087256A (ko) 2009-01-26 2010-08-04 인터내셔널 비지네스 머신즈 코포레이션 개선된 트랜지스터 소자 및 제조 방법
US8216893B2 (en) * 2009-01-26 2012-07-10 International Business Machines Corporation Stress enhanced transistor devices and methods of making
US8305829B2 (en) * 2009-02-23 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory power gating circuit for controlling internal voltage of a memory array, system and method for controlling the same
US8305790B2 (en) * 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8957482B2 (en) * 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) * 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8461015B2 (en) * 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8472227B2 (en) 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8298925B2 (en) 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8187928B2 (en) 2010-09-21 2012-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8629478B2 (en) * 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8482073B2 (en) 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US9484462B2 (en) 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8362568B2 (en) * 2009-08-28 2013-01-29 International Business Machines Corporation Recessed contact for multi-gate FET optimizing series resistance
US9245805B2 (en) * 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US20110097867A1 (en) * 2009-10-22 2011-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of controlling gate thicknesses in forming fusi gates
JP5452211B2 (ja) * 2009-12-21 2014-03-26 ルネサスエレクトロニクス株式会社 半導体装置、および、半導体装置の製造方法
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US9922878B2 (en) 2010-01-08 2018-03-20 Semiconductor Manufacturing International (Shanghai) Corporation Hybrid integrated semiconductor tri-gate and split dual-gate FinFET devices and method for manufacturing
CN102122645B (zh) 2010-01-08 2014-03-12 中芯国际集成电路制造(上海)有限公司 集成电路结构、其制造方法和使用方法
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US8362572B2 (en) * 2010-02-09 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Lower parasitic capacitance FinFET
US8242561B2 (en) * 2010-02-09 2012-08-14 International Business Machines Corporation Semiconductor devices with improved self-aligned contact areas
US8278179B2 (en) * 2010-03-09 2012-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. LDD epitaxy for FinFETs
CN102198925B (zh) * 2010-03-25 2015-03-04 张家港丽恒光微电子科技有限公司 Mems器件及其形成方法
JP5718585B2 (ja) * 2010-05-19 2015-05-13 ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. 半導体装置及びその製造方法、並びにデータ処理システム
US9324866B2 (en) 2012-01-23 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for transistor with line end extension
US9673328B2 (en) 2010-05-28 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for providing line end extensions for fin-type active regions
JP5569243B2 (ja) * 2010-08-09 2014-08-13 ソニー株式会社 半導体装置及びその製造方法
CN102437183B (zh) * 2010-09-29 2015-02-25 中国科学院微电子研究所 半导体器件及其制造方法
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US9048181B2 (en) 2010-11-08 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8769446B2 (en) 2010-11-12 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device for increasing fin device density for unaligned fins
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US9484432B2 (en) 2010-12-21 2016-11-01 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
DE102010064283B4 (de) * 2010-12-28 2012-12-27 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines selbstjustierten Steg-Transistors auf einem Vollsubstrat durch eine späte Stegätzung
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
US8431453B2 (en) 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
US9761666B2 (en) * 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
US20130011984A1 (en) * 2011-07-07 2013-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Using Hexachlorodisilane as a Silicon Precursor for Source/Drain Epitaxy
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8685825B2 (en) * 2011-07-27 2014-04-01 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8871584B2 (en) * 2011-07-27 2014-10-28 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
CN103988308B (zh) 2011-12-09 2016-11-16 英特尔公司 晶体管中的应变补偿
US10573751B2 (en) 2012-01-23 2020-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for providing line end extensions for fin-type active regions
US9263342B2 (en) * 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
US8785285B2 (en) * 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9559189B2 (en) * 2012-04-16 2017-01-31 United Microelectronics Corp. Non-planar FET
KR101912582B1 (ko) * 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101909204B1 (ko) 2012-06-25 2018-10-17 삼성전자 주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
KR20140097569A (ko) * 2012-07-09 2014-08-06 도호쿠 다이가쿠 3차원 구조의 mosfet 및 그 제조 방법
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8847281B2 (en) * 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
KR102017616B1 (ko) * 2013-01-02 2019-09-03 삼성전자주식회사 전계 효과 트랜지스터
US9147682B2 (en) 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9006786B2 (en) 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
KR20140106270A (ko) 2013-02-26 2014-09-03 삼성전자주식회사 집적 회로 장치 및 그 제조 방법
US9362386B2 (en) 2013-02-27 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods for forming the same
US8987791B2 (en) * 2013-02-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9034715B2 (en) * 2013-03-12 2015-05-19 International Business Machines Corporation Method and structure for dielectric isolation in a fin field effect transistor
US8940640B2 (en) 2013-03-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure of semiconductor device
US8828818B1 (en) 2013-03-13 2014-09-09 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit device with fin transistors having different threshold voltages
US8927373B2 (en) 2013-03-13 2015-01-06 Samsung Electronics Co, Ltd. Methods of fabricating non-planar transistors including current enhancing structures
US8921940B2 (en) 2013-03-15 2014-12-30 Samsung Electronics Co., Ltd. Semiconductor device and a method for fabricating the same
US9040363B2 (en) 2013-03-20 2015-05-26 International Business Machines Corporation FinFET with reduced capacitance
US9752251B2 (en) * 2013-04-15 2017-09-05 International Business Machines Corporation Self-limiting selective epitaxy process for preventing merger of semiconductor fins
US9070710B2 (en) 2013-06-07 2015-06-30 United Microelectronics Corp. Semiconductor process
US8993384B2 (en) 2013-06-09 2015-03-31 United Microelectronics Corp. Semiconductor device and fabrication method thereof
KR102025309B1 (ko) * 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9379106B2 (en) 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
US20160190319A1 (en) * 2013-09-27 2016-06-30 Intel Corporation Non-Planar Semiconductor Devices having Multi-Layered Compliant Substrates
US9711645B2 (en) * 2013-12-26 2017-07-18 International Business Machines Corporation Method and structure for multigate FinFET device epi-extension junction control by hydrogen treatment
US9530776B2 (en) * 2014-01-17 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET semiconductor device with germanium diffusion over silicon fins
US9508830B2 (en) * 2014-01-23 2016-11-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming FinFET
US10164107B2 (en) * 2014-01-24 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with laterally extended portion
US20150214331A1 (en) * 2014-01-30 2015-07-30 Globalfoundries Inc. Replacement metal gate including dielectric gate material
US20150311138A1 (en) * 2014-04-29 2015-10-29 Qualcomm Incorporated Transistors with improved thermal conductivity
US9761721B2 (en) * 2014-05-20 2017-09-12 International Business Machines Corporation Field effect transistors with self-aligned extension portions of epitaxial active regions
US10170332B2 (en) * 2014-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET thermal protection methods and related structures
KR102227128B1 (ko) * 2014-09-03 2021-03-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN105575806A (zh) * 2014-10-08 2016-05-11 中国科学院微电子研究所 鳍式场效应晶体管及其制造方法
KR102310082B1 (ko) 2015-04-27 2021-10-08 삼성전자주식회사 핀 바디 및 에피택시얼 막을 포함하는 반도체 소자
US20170025509A1 (en) * 2015-07-24 2017-01-26 International Business Machines Corporation Strained silicon germanium fin with controlled junction for finfet devices
US9947774B2 (en) 2015-10-28 2018-04-17 International Business Machines Corporation Fin field effect transistor complementary metal oxide semiconductor with dual strained channels with solid phase doping
US10304957B2 (en) * 2016-09-13 2019-05-28 Qualcomm Incorporated FinFET with reduced series total resistance
KR102549340B1 (ko) 2016-09-27 2023-06-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI745365B (zh) * 2017-03-23 2021-11-11 聯華電子股份有限公司 半導體元件及其製作方法
KR102509307B1 (ko) 2018-09-19 2023-03-10 삼성전자주식회사 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040173812A1 (en) * 2003-03-07 2004-09-09 Amberwave Systems Corporation Shallow trench isolation process
DE112005000704T5 (de) * 2004-03-31 2007-09-06 Intel Corporation, Santa Clara Nicht-planarer Bulk-Transistor mit verspanntem Kanal mit erhöhter Mobilität und Verfahren zur Herstellung

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3378414B2 (ja) 1994-09-14 2003-02-17 株式会社東芝 半導体装置
US5633202A (en) 1994-09-30 1997-05-27 Intel Corporation High tensile nitride layer
JPH08204191A (ja) 1995-01-20 1996-08-09 Sony Corp 電界効果トランジスタ及びその製造方法
KR0165398B1 (ko) 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
US6066869A (en) 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US6459123B1 (en) 1999-04-30 2002-10-01 Infineon Technologies Richmond, Lp Double gated transistor
US6362082B1 (en) 1999-06-28 2002-03-26 Intel Corporation Methodology for control of short channel effects in MOS transistors
JP4112358B2 (ja) 2000-07-04 2008-07-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 電界効果トランジスタ
JP4044276B2 (ja) 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6562665B1 (en) 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6472258B1 (en) 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6563152B2 (en) 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
FR2822293B1 (fr) 2001-03-13 2007-03-23 Nat Inst Of Advanced Ind Scien Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier
US6787402B1 (en) 2001-04-27 2004-09-07 Advanced Micro Devices, Inc. Double-gate vertical MOSFET transistor and fabrication method
US6635923B2 (en) 2001-05-24 2003-10-21 International Business Machines Corporation Damascene double-gate MOSFET with vertical channel regions
US6689650B2 (en) 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6870225B2 (en) 2001-11-02 2005-03-22 International Business Machines Corporation Transistor structure with thick recessed source/drain structures and fabrication process of same
US6657259B2 (en) 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6583469B1 (en) 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
US6635909B2 (en) 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6642090B1 (en) 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US7902029B2 (en) 2002-08-12 2011-03-08 Acorn Technologies, Inc. Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6770516B2 (en) 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
US6800910B2 (en) 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
JP4546021B2 (ja) 2002-10-02 2010-09-15 ルネサスエレクトロニクス株式会社 絶縁ゲート型電界効果型トランジスタ及び半導体装置
US6833588B2 (en) 2002-10-22 2004-12-21 Advanced Micro Devices, Inc. Semiconductor device having a U-shaped gate structure
US6611029B1 (en) 2002-11-08 2003-08-26 Advanced Micro Devices, Inc. Double gate semiconductor device having separate gates
US6821834B2 (en) 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US6869868B2 (en) 2002-12-13 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a MOSFET device with metal containing gate structures
US6794718B2 (en) 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US6803631B2 (en) 2003-01-23 2004-10-12 Advanced Micro Devices, Inc. Strained channel finfet
US6885055B2 (en) 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
US20040191980A1 (en) 2003-03-27 2004-09-30 Rafael Rios Multi-corner FET for better immunity from short channel effects
US6974733B2 (en) 2003-06-16 2005-12-13 Intel Corporation Double-gate transistor with enhanced carrier mobility
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7078742B2 (en) 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US7112495B2 (en) 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US7132338B2 (en) 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7060576B2 (en) 2003-10-24 2006-06-13 Intel Corporation Epitaxially deposited source/drain
US7662689B2 (en) 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS
US7105390B2 (en) 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7078282B2 (en) 2003-12-30 2006-07-18 Intel Corporation Replacement gate flow facilitating high yield and incorporation of etch stop layers and/or stressed films
US6946350B2 (en) 2003-12-31 2005-09-20 Intel Corporation Controlled faceting of source/drain regions
US7268058B2 (en) 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7226842B2 (en) 2004-02-17 2007-06-05 Intel Corporation Fabricating strained channel epitaxial source/drain transistors
JP2005294789A (ja) 2004-03-10 2005-10-20 Toshiba Corp 半導体装置及びその製造方法
US20050211982A1 (en) 2004-03-23 2005-09-29 Ryan Lei Strained silicon with reduced roughness
CN2710166Y (zh) * 2004-06-18 2005-07-13 台湾积体电路制造股份有限公司 多栅极晶体管的结构
JP4675585B2 (ja) * 2004-06-22 2011-04-27 シャープ株式会社 電界効果トランジスタ
JP4837902B2 (ja) * 2004-06-24 2011-12-14 富士通セミコンダクター株式会社 半導体装置
ATE545951T1 (de) * 2005-12-13 2012-03-15 Nxp Bv Feldeffekttransistorstruktur mit einer isolierschicht an der verbindungsstelle

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040173812A1 (en) * 2003-03-07 2004-09-09 Amberwave Systems Corporation Shallow trench isolation process
DE112005000704T5 (de) * 2004-03-31 2007-09-06 Intel Corporation, Santa Clara Nicht-planarer Bulk-Transistor mit verspanntem Kanal mit erhöhter Mobilität und Verfahren zur Herstellung

Also Published As

Publication number Publication date
CN101336472A (zh) 2008-12-31
US7525160B2 (en) 2009-04-28
GB2444681A (en) 2008-06-11
WO2007075309A1 (en) 2007-07-05
CN101336472B (zh) 2013-06-19
US20070145487A1 (en) 2007-06-28
DE112006003550T5 (de) 2008-11-13
KR20110111550A (ko) 2011-10-11
JP2009517867A (ja) 2009-04-30
JP5461014B2 (ja) 2014-04-02
KR101215775B1 (ko) 2012-12-26
KR20080075009A (ko) 2008-08-13
GB2444681B (en) 2009-04-08
GB0806339D0 (en) 2008-05-14

Similar Documents

Publication Publication Date Title
DE112006003550B4 (de) Halbleitervorrichtung in Form einer Mehrgateanordnung mit vertieften und verspannten Source- und Drainbereichen sowie Herstellungsverfahren für diese
DE102016115986B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE112014000536B4 (de) Tiefe Gate-Rundherum-Halbleitervorrichtung mit aktiver Germanium- oder Gruppe-III-V-Schicht
DE112004002641B4 (de) Verfahren zur Herstellung eines verformten FinFET-Kanals
DE112011106033B4 (de) Halbleiterbauelemente mit einer aktiven Germaniumschicht mit darunterliegender Diffusionssperrschicht
DE102019121928A1 (de) Gestapelte nanodrahttransistorstruktur mit unterschiedlichen kanalgeometrien zur belastung
DE112012004932B4 (de) Verfahren zur Herstellung eines SOI-FinFET mit vertieften verschmolzenen Rippen und Schicht zur verbesserten Spannungskopplung
DE102006012416B4 (de) Halbleiterbauelement (FET) mit einem runden Nano-Leitungstransistorkanal
DE112006002726B4 (de) Isolierung von selbstausgerichteten Gates
DE102009046246B4 (de) Herstellverfahren und Halbleiterbauelement mit Verformungstechnologie in dreidimensionalen Transistoren auf der Grundlage global verformter Halbleiterbasisschichten
DE112006003576B4 (de) Verfahren zur Ausbildung eines FETs mit Struktur zur Reduzierung des äusseren Widerstands des dreidimensionalen Transistors durch Verwendung von Epitaxie-Schichten und Transistor
DE112011103549B4 (de) Halbleiterstruktur und Herstellungsverfahren
DE102019112545A1 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE102015117320A1 (de) Halbleitervorrichtung und deren herstellungsverfahren
DE102012214077A1 (de) Integrierte Schaltungen mit abstehenden Source- und Drainbereichen und Verfahren zum Bilden integrierter Schaltungen
DE112005001488T5 (de) Tri-Gate Bauelement mit hoher Beweglichkeit und deren Herstellungsverfahren
DE112010002895T5 (de) Verfahren und Struktur zur Bildung leistungsstarker FETs mit eingebetteten Stressoren
DE102015108690A1 (de) Halbleitervorrichtung, die gratstrukturen umfasst, und herstellungsverfahren
DE112011105996T5 (de) Halbleiterbauelement mit einem verengten Halbleiterkörper und Verfahren zum Ausbilden von Halbleiterkörpern variierender Breite
DE112013006642T5 (de) Leckageverringerungsstrukturen für Nanodraht-Transistoren
DE102019122949A1 (de) Verspannte abstimmbare nanodrahtstrukturen und prozess
DE102017124637A1 (de) Herstellungsverfahren für ein Halbleiter-Bauelement und ein Halbleiter-Bauelement
DE102019201057B4 (de) FinFet-Halbleitervorrichtung mit Schnittbereichen in Finnen und Verfahren mit Durchführen von Finnen-Schnitt-Ätz-Prozessen
DE112017008312T5 (de) Heterogene ge/iii-v-cmos-transistorstrukturen
DE112017008046T5 (de) Pmos- und nmos-kontakte in einem gemeinsamen trench

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R020 Patent grant now final

Effective date: 20110302

R081 Change of applicant/patentee

Owner name: GOOGLE LLC, MOUNTAIN VIEW, US

Free format text: FORMER OWNER: INTEL CORPORATION, SANTA CLARA, CALIF., US

R082 Change of representative

Representative=s name: BETTEN & RESCH PATENT- UND RECHTSANWAELTE PART, DE