DE112014000536B4 - Tiefe Gate-Rundherum-Halbleitervorrichtung mit aktiver Germanium- oder Gruppe-III-V-Schicht - Google Patents

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Abstract

Nicht-planare Halbleitervorrichtung (200; 500), umfassend:eine Hetero-Struktur über einem Substrat (204), wobei die Hetero-Struktur einen Heteroübergang zwischen einer oberen Schicht (207) und einer unteren Schicht (206) unterschiedlicher Zusammensetzung aufweist;eine aktive Schicht (202) über der Hetero-Struktur, welche eine Zusammensetzung aufweist, die zu der der unteren (206) und oberen Schicht (207) der Hetero-Struktur unterschiedlich ist;einen Gate-Elektroden-Stapel (216), der auf einem Kanal-Bereich der aktiven Schicht (202), diesen vollständig umgebend, und in einem Graben in der oberen Schicht (207) und zumindest teilweise in der unteren Schicht (207) der Hetero-Struktur angeordnet ist; undSource- und Drain-Bereiche (210, 212) in der aktiven Schicht (202) und in der oberen Schicht (207), aber nicht in der unteren Schicht (206), auf beiden Seiten des Gate-Elektroden-Stapels (216).

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Erfindung betreffen das Gebiet der Halbleitervorrichtungen und, insbesondere, tiefe Gate-rundherum (im Folgenden als „Gate-all-around“ bezeichnet) Halbleitervorrichtungen mit aktiver Germanium- oder Gruppe-III-V-Schicht.
  • HINTERGRUND
  • In den vergangenen Jahrzehnten war das Skalieren von Merkmalen in integrierten Schaltungen eine treibende Kraft hinter einer ständig wachsenden Halbleiterindustrie. Die Skalierung auf immer kleinere Merkmale ermöglicht erhöhte Dichten von Funktionseinheiten im begrenzten Terrain von Halbleiterchips. Beispielsweise erlaubt die schrumpfende Transistorgröße die Aufnahme einer erhöhten Zahl von Speichervorrichtungen auf einem Chip, was zur Herstellung von Produkten erhöhter Kapazität führt. Die Entwicklung in Richtung immer größerer Kapazität bringt jedoch auch Probleme mit sich. Die Notwendigkeit, die Leistung jeder Vorrichtung zu optimieren, gewinnt zunehmend an Bedeutung.
  • Bei der Herstellung von integrierten Schaltungsvorrichtungen sind mit der stetigen Verkleinerung von Vorrichtungsabmessungen, Multigate-Transistoren, wie Tri-Gate-Transistoren, immer häufiger geworden. Bei herkömmlichen Verfahren werden Tri-Gate-Transistoren in der Regel entweder auf Bulk-Siliziumsubstraten oder Silizium-auf-Isolator-Substraten hergestellt. In einigen Fällen werden Bulk-Siliziumsubstrate aufgrund ihrer geringeren Kosten und weil sie ein weniger kompliziertes Tri-Gate-Herstellungsverfahren ermöglichen, bevorzugt. In anderen Fällen werden Silizium-auf-Isolator-Substrate auf Grund der reduzierten Leckage, die sie bieten, bevorzugt.
  • Auf Bulk-Siliziumsubstraten stößt das Herstellungsverfahren für Tri-Gate-Transistoren beim Ausrichten der Unterseite der Metall-Gate-Elektrode auf die Source- und Drain-Verlängerungsspitzen an der Unterseite des Transistorkörpers (d. h., des „Grates“) oft auf Probleme. Wenn der Tri-Gate-Transistor auf einem Bulk-Substrat gebildet wird, wird die richtige Ausrichtung für eine optimale Gate-Steuerung zur Verringerung von Kurzkanaleffekten („short-channel effects“) gebraucht. Zum Beispiel kann, wenn die Source- und Drain-Verlängerungsspitzen tiefer als die Metall-Gate-Elektrode sind, ein Durchgriff auftreten. Alternativ kann, wenn die Metall-Gate-Elektrode tiefer als die Source- und Drain-Verlängerungsspitzen ist, daraus eine unerwünschte parasitäre Gate-Kapazität resultieren.
  • US 2011/0062421 A1 betrifft ein Halbleiterbauelement und ein Verfahren zur Herstellung desselben. Erste Halbleiterschichten befinden sich in Source- und Drain-Bereichen auf dem Halbleitersubstrat. Eine zweite Halbleiterschicht umfasst erste Abschnitte auf den ersten Halbleiterschichten und einen zweiten Abschnitt in linearer Form in einem Kanalgebiet zwischen den Source/Drain-Bereichen. Eine Gateelektrode ist um den zweiten Teil der zweiten Halbleiterschicht über einen Isolierfilm angeordnet. Eine Filmdicke des zweiten Abschnitts der zweiten Halbleiterschicht ist kleiner als eine Filmdicke des ersten Abschnitts der zweiten Halbleiterschicht.
  • US 2006/0216897 A1 betrifft ein Halbleiterbauelement mit einem runden Nano-Leitungstransistorkanal und Verfahren zu dessen Herstellung. Ein Feldeffekt-Transistor (FET) mit einem runden Nano-Leitungskanal und ein Verfahren zur Herstellung des FET werden bereitgestellt. Gemäß dem Verfahren werden Source- und Drain-Gebiete auf einem Halbleitersubstrat gebildet. Eine Vielzahl von vorläufigen Kanalgebieten ist zwischen den Source- und Drain-Gebieten gekoppelt. Die vorläufigen Kanalgebiete werden geätzt und die geätzten vorläufigen Kanalgebiete werden zur Bildung von FET-Kanalgebieten getempert, wobei die FET-Kanalgebiete im Querschnitt im Wesentlichen kreisförmig sind.
  • Viele verschiedene Techniken wurden ausprobiert, um Sperrschicht-Leckage von Transistoren zu reduzieren. Allerdings sind immer noch deutliche Verbesserungen im Bereich der Sperrschicht-Leckage-Unterdrückung notwendig.
  • Figurenliste
    • 1 zeigt eine Querschnittsansicht einer Germanium-basierten Halbleitervorrichtung mit einer Unterseiten-Gate-Isolierungs- (BGI) Struktur zur Leckage-Unterdrückung.
    • 2 zeigt eine Querschnittsansicht einer Halbleitervorrichtung mit einer aktiven Germanium-Schicht mit einer tiefen Gate-all-around-Struktur, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 3A zeigt schematische Draufsichten auf eine nicht-planare Halbleitervorrichtung mit einer aktiven Germanium-Schicht mit einer tiefen Gate-all-around-Struktur, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 3B zeigt eine schematische Querschnittsansicht der nicht-planaren Halbleitervorrichtung von 3A, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 4 zeigt eine Schrägansicht einer Fin-FET-Halbleitervorrichtung mit einer aktiven Germanium-Schicht mit einer tiefen Gate-all-around-Struktur, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 5A zeigt eine dreidimensionale Querschnittsansicht einer Nanodraht-basierten Halbleiterstruktur, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 5B zeigt eine Querschnittskanalansicht der Nanodraht-basierten Halbleiterstruktur von 5A entlang der a-a'-Achse, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 5C zeigt eine Querschnittsabstandshalteransicht der Nanodraht-basierten Halbleiterstruktur von 5A entlang der b-b'-Achse, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 6 umfasst ein Tunnelelektronenmikroskop- (TEM) Bild einer Querschnittansicht entlang des Kanal-Bereichs einer Germanium-basierten Vorrichtung und eine entsprechende graphische Darstellung des Sättigungsstroms (Idsat) als eine Funktion der Gate-Spannung (Vg), entsprechend zu Schichten in der Germanium-basierten Vorrichtung, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 7 zeigt eine Rechenvorrichtung gemäß einer Implementierung der Erfindung.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Tiefe Gate-all-around-Halbleitervorrichtungen mit aktiven Germanium- oder Gruppe-III-V-Schichten werden beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Details angegeben, wie spezifische Integrationsarten und Werkstoffe, um ein gründliches Verständnis der Ausführungsformen der vorliegenden Erfindung zu ermöglichen. Es ist für einen Fachmann auf diesem Gebiet offensichtlich, dass Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen wurden allgemein bekannte Merkmale, wie zum Beispiel integrierte Schaltungsentwurf-Layouts, nicht detailliert beschrieben, um Ausführungsformen der vorliegenden Erfindung nicht unnötig zu verschleiern. Außerdem versteht es sich, dass die verschiedenen in den Figuren gezeigten Ausführungsformen veranschaulichende Darstellungen sind und nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Eine oder mehrere der hier beschriebenen Ausführungsformen sind auf Vorrichtungen gerichtet, die Gate-Stapel aufweisen, die sich in einen aktiven Bereich oder Stapel deutlich unterhalb einer Tiefe von Source- und Drain-Bereichen der Vorrichtung erstrecken. Obwohl strukturell andersartig, kann die resultierende Fähigkeit Leckage-Unterdrückung zu gewährleisten, als ähnlich zu einer Omega-FET-artigen Vorrichtung beschrieben werden. Die hier beschriebenen tiefen Gate-all-around-Vorrichtungen können insbesondere für Germanium- oder III-V-Material-basierte Feldeffekttransistoren (FETs) mit Nanodraht- oder Nanoband-Kanälen geeignet sein. Eine oder mehrere der nachstehend beschriebenen Ausführungsformen sind auf Ansätze und daraus resultierende Strukturen gerichtet, die parasitäre Leckage in aktiven Germanium- oder III-V-Materialschicht-Vorrichtungen reduzieren. Zum Beispiel können eine oder mehrere Ausführungsformen besonders wirksam zur Verbesserung der Leistung in Nanodraht oder Gate-all-around-Vorrichtungen sein.
  • Wir haben Versuche unternommen, eine Leckage in Hochbeweglichkeits- („high mobility“) Vorrichtungen mit Wrap-around-Gates durch den Einsatz von Unterseiten-Gate-Isolierungs-(BGI) Strukturen zu unterdrücken. Jedoch kann die Verwendung von BGI-Strukturen beispielsweise in Germanium-basierten Nanodraht- oder Nanoband-Transistorvorrichtungen schwierig zu realisieren sein. Zum Beispiel muss sich, obwohl eine BGI-Struktur zum Unterdrücken von Leckage geeignet sein kann, die Platzierung der BGI-Struktur typischerweise tief in eine Materialschicht oder einen Stapel eines aktiven Bereichs erstrecken, was die Integration schwierig machen kann. Ein solcher BGI-Herstellungsprozess erfordert auch wesentlich komplexere Prozessschritte und kann sich als kostspieliger erweisen. Ferner können in dem Fall, dass eine BGI-Struktur erzeugt wird, aber nicht bis in eine Tiefe, die für vollständige Leckage-Unterdrückung ausreicht, schlechte Schnittstellen zwischen Isolationsbereichen und Germanium-basierten Pufferschichten signifikante Oberflächenzustände erzeugen, welche die parasitäre Leckage verursachen oder zu ihr beitragen. Allgemein kann die parasitäre Leckage, unabhängig davon wie sie erzeugt wird, die Transistorleistung beeinträchtigen, da sie die Aus-Zustand-Leckage der Vorrichtung verschlechtern kann. Letztlich kann eine solche parasitäre Leckage die Herstellung einer Germanium-basierten Halbleitervorrichtung geringer Leckage erschweren.
  • Um die hierin beschriebenen Konzepte zu veranschaulichen zeigt 1 eine Querschnittsansicht einer Germanium-basierten Halbleitervorrichtung mit einer Unterseiten-Gate-Isolierungs- (BGI) Struktur zur Leckage-Unterdrückung. Bezugnehmend auf 1 enthält eine Halbleitervorrichtung 100 einen über einem Silizium- (Si) Substrat 104 (beispielsweise als ein Teil eines Silizium-Wafers) durch Silizium-Germanium- (SiGe) Pufferschichten 106 (z. B. eine Si30Ge70-Schicht) und 107 (z. B. eine Si50Ge50-Schicht), um mit Gitterfehlanpassung zwischen Ge und Si umzugehen, gezüchteten Germanium- (Ge) Kanal-Bereich 102. Diese SiGe-Pufferschichten 106 und 107 sind jedoch relativ leitfähig, indem sie parallele Leitung im Bereich unterhalb des Kanal-Bereichs 102 zumindest innerhalb der SiGe-Pufferschichten 106 und 107 ermöglichen. Die parallele Leitung kann parasitäre Leckage in der Vorrichtung 100 von dem Source-Bereich 110 zu dem Drain-Bereich 112 bewirken, wie durch Pfeil 108 dargestellt. Es wird darauf hingewiesen, dass 1 auch Isolationsbereiche 114 und einen Gate-Elektroden-Stapel 116 zeigt, wie beispielsweise ein Metall-Gate 116b und einen High-k-Gate-Dielektrikum- 116A Elektroden-Stapel 116. Es ist zu verstehen, dass eine derartige Leckage auch in dem Fall auftreten kann, dass eine Wrap-around- oder Nanodraht-Anordnung vorhanden ist, wobei ein Unterseiten-Gate-Elektroden-Stapel 116' auf einer Unterseiten-Gate-Isolator- (BGI) Struktur 120 angeordnet ist. Die BGI Struktur 120 kann verlängert werden, um eine Leckage-Unterdrückung (durch das X von Pfeil 108 dargestellt) zu bewirken. Jedoch erfordert dies, wie oben beschrieben, typischerweise die Ausbildung von BGI Struktur 120 tief in den Stapel 106/107, wie in 1 dargestellt.
  • Um die oben beschriebenen Probleme anzugehen, wird in einer Ausführungsform anstelle einer BGI Struktur eine tiefe Gate-all-around-Struktur hergestellt. Zum Beispiel wird in einer Ausführungsform ein Unterseitenbereich einer Gate-Elektrode weit unter Source- und Drain-Bereichen der Vorrichtung gebildet, um eine Leckage-Unterdrückung für die Vorrichtung zu bewirken. In einer bestimmten derartigen Ausführungsform verringert die Verwendung einer tiefen Gate-all-around-Struktur anstelle einer BGI Struktur die mit der Herstellung einer BGI-Struktur verbundenen Komplikationen und möglichen Mängel, wie die oben beschriebenen. In einer Ausführungsform wird eine tiefe Gate-all-around-Struktur unter Verwendung einer tiefen Ätzung des aktiven Bereichs (wie einer tiefen HSi Ätzung) hergestellt. In einer solchen Ausführungsform wird das tiefe Ätzen im Herstellungsverfahren vorab bei der Herstellung der flache-Graben-Isolation (STI) durchgeführt. In einer anderen solchen Ausführungsform wird die tiefe Ätzung später in dem Herstellungsverfahren, z. B. durch Einschneiden der nach-Ersatz-Metall-Gate- (RMG) Poly-Entfernung durchgeführt.
  • In einer Ausführungsform vergrößert die Verwendung der tiefen Gate-all-around-Struktur die Spannungsschwellen- (Vt) Differenz zwischen Ge- und SiGe-Schichten, um jedweden Gate-Kapazitäts- (Cgate) Nachteil, der mit der Verwendung einer tiefen Gate-Struktur verbunden sein kann, zu unterdrücken. Ein Beispiel für die Fähigkeit, die Vt einzustellen, einen solchen Nachteil zu reduzieren, während immer noch wirksam für Leckage-Unterdrückung zu sein, wird weiter unten detaillierter in Verbindung mit 6 beschrieben. In anderen Ausführungsformen können die hierin im Detail beschriebenen Lösungen leicht bei Gruppe-III-V-Materialsystemen angewendet werden, bei denen ähnliche Vt Einstellungen angewendet werden können, um sie an eine tiefe Gatestruktur anzupassen.
  • Somit kann eine tiefe Gate-Struktur für eine Hochbeweglichkeitsmaterial-Vorrichtung hergestellt werden. Als ein Beispiel zeigt 2 eine Querschnittsansicht einer Halbleitervorrichtung mit einer aktiven Germanium-Schicht mit einer tiefen Gate-all-around-Struktur gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bezugnehmend auf 2 enthält eine Halbleitervorrichtung 200 einen über einem Silizium-(Si) Substrat 204 (beispielsweise als ein Teil eines Silizium-Wafers) durch Silizium-Germanium- (SiGe) Pufferschichten 206 (z. B. eine Si30Ge70-Schicht) und 207 (z. B. eine Si50Ge50-Schicht), um mit Gitterfehlanpassung zwischen Ge und Si umzugehen, gezüchteten Germanium- (Ge) Kanal-Bereich 202. Diese SiGe-Pufferschichten 206 und 207 sind jedoch relativ leitfähig, indem sie parallele Leitung im Bereich unterhalb des Kanal-Bereichs 202 zumindest innerhalb der SiGe-Pufferschichten 206 und 207 ermöglichen. Halbleitervorrichtung 200 kann auch Isolationsbereiche 214 und einen Gate-Elektroden-Stapel 216, wie beispielsweise ein Gate 216B und einen Gate-Dielektrikum- 216A Stapel 216, umfassen. Eine Wrap-around- oder Nanodraht-Anordnung kann gebildet werden, in der ein Unterseiten-Gate-Elektroden-Stapel 216' enthalten ist, einschließlich des dielektrischen Schichtabschnitts 216A' und des Gate-Elektroden-Abschnitts 216B'. Source- bzw. Drain-Bereiche 210 und 212 sind auf beiden Seiten des Gate-Elektroden-Stapels 216 enthalten, wie auch in 2 dargestellt.
  • Unter erneuter Bezugnahme auf 2 bilden die Pufferschichten 206 und 207 eine Hetero-Struktur mit einem Heteroübergang zwischen den Pufferschichten 206 und 207. Der Gate-Elektroden-Stapel (216 + 216') ist auf einem Kanal-Bereich der aktiven Schicht 202, diesen vollständig umgebend, und in einem Graben angeordnet, der in der Pufferschicht 207 und zumindest teilweise in der Pufferschicht 206 angeordnet ist. In einer Ausführungsform sind die Source- und Drain-Bereiche 210 und 212 in der aktiven Schicht 202 und in der Pufferschicht 207, aber nicht in der Pufferschicht 206, auf beiden Seiten des Gate-Elektroden-Stapels (216 + 216') angeordnet. In einer solchen Ausführungsform ist der Gate-Elektroden-Stapel (216 + 216'), bis zu einer Tiefe von ungefähr 2-4 Mal der Tiefe der Source- und Drain-Bereiche 210 und 212 in der Hetero-Struktur, in der Hetero-Struktur (206 + 207) angeordnet. In einer weiteren Ausführungsform wird der Gate-Elektroden-Stapel (216 + 216') bis zu einer Tiefe tiefer als die Tiefe der Isolationsbereiche 214 in der Hetero-Struktur (206 + 207) angeordnet. In einer Ausführungsform umfasst der Bodenabschnitt des Gate-Elektroden-Stapels (d. h. Abschnitt 216') einen Abschnitt der dielektrischen Schicht (d. h. Abschnitt 216A"), der den Graben des Abschnitts 216' säumt, wie in 2 gezeigt. In einer solchen Ausführungsform ist Abschnitt 216A" (und somit 216A und 216A') eine High-k-dielektrische-Gate-Schicht.
  • Wie durchgängig verwendet können die Begriffe Germanium, reines Germanium oder im Wesentlichen reines Germanium verwendet werden, um ein Germanium-Material zu beschreiben, das zu einem sehr wesentlichen Anteil, wenn nicht vollständig, aus Germanium besteht. Es ist jedoch zu verstehen, dass es, praktisch gesehen, schwierig sein kann 100% reines Ge zu bilden und es daher einen winzigen Prozentsatz von Si enthalten könnte. Das Si kann als unvermeidbare Verunreinigung oder Komponente bei der Abscheidung des Ge enthalten sein oder kann das Ge durch Diffusion während der nach-Abscheidungs-Verarbeitung „verunreinigen“. Als solches können hier beschriebe auf einen Ge-Kanal gerichtete Ausführungsformen Ge-Kanäle umfassen, die eine relativ kleine Menge, z. B. „Verunreinigungs“-Level, an nicht-Ge-Atomen oder -Stoffen enthalten können, wie Si.
  • Unter erneuter Bezugnahme auf 2 besteht, in einer beispielhaften Ausführungsform, das Substrat 204 im Wesentlichen aus Silizium, die erste Pufferschicht 206 besteht aus Silizium-Germanium mit etwa 30% Si und 70% Ge, die zweite Pufferschicht 207 besteht aus Silizium-Germanium mit einer niedrigeren Konzentration von Germanium als die erste Pufferschicht 206 (z. B. 50% Ge gegenüber 70% Ge), und die aktive Germanium-Schicht 202 besteht im Wesentlichen aus Germanium. Diese Anordnung stellt einen Materialstapel mit einer hohen Beweglichkeit und einem Material mit niedrigem Bandabstand zur Verwendung als ein Kanal-Bereich bereit. Das Hochbeweglichkeits-Material mit niedrigem Bandabstand ist auf einem Material mit hohem Bandabstand angeordnet, das seinerseits auf einem Material mit mittlerem Bandabstand angeordnet ist. Weitere Stapel, die eine vergleichbare Bandabstand-Anordnung bereitstellen, können auch verwendet werden. Zum Beispiel kann in einer Ausführungsform eine geeignete Anordnung von Gruppe-III-V-Materialien in einer Hetero-Struktur anstelle der oben beschriebenen Hetero-Struktur auf Basis von Germanium und Silizium-Germanium-Schichten verwendet werden.
  • In einer Ausführungsform sind die Source- und Drain-Bereiche 210/212 in der aktiven Germanium-Schicht 202 und in der zweiten Pufferschicht 207 angeordnet, sind aber nicht so tief wie die erste Pufferschicht 206 gebildet, wie in 2 dargestellt. 2 wird generisch gezeigt, um eine Vielzahl von Möglichkeiten darzustellen. In einer ersten Ausführungsform werden die Source- und Drain-Bereiche durch Dotieren von Abschnitten in der aktiven Germanium-Schicht 202 und in der zweiten Pufferschicht 207 gebildet. Zum Beispiel werden in einer spezifischen Ausführungsform Boratome als Dotierungsmittel in die aktive Germanium-Schicht 202 und teilweise in die zweite Pufferschicht 207 implantiert, um Source- und Drain-Bereiche 210 und 212 zu bilden. In einer zweiten Ausführungsform werden Bereiche der aktiven Germanium-Schicht 202 und der zweiten Pufferschicht 207 entfernt und ein anderes Halbleitermaterial wird aufgewachsen, um die Source- und Drain-Bereiche 210/212 zu bilden.
  • Substrat 204 kann aus einem Halbleitermaterial, das einem Herstellungsprozess standhalten kann und bei dem Ladung wandern kann, bestehen. In einer Ausführungsform ist das Substrat 204 ein Bulk-Substrat, wie beispielsweise ein Siliziumsubstrat vom P-Typ, wie es üblicherweise in der Halbleiterindustrie verwendet wird. In einer Ausführungsform ist das Substrat 204 aus einem kristallinen Silizium, Silizium/Germanium oder einer Germanium-Schicht, dotiert mit einem Ladungsträger, wie zum Beispiel, aber nicht beschränkt auf, Phosphor, Arsen, Bor oder einer Kombination davon. In einer Ausführungsform ist die Konzentration der Siliziumatome in dem Substrat 204 mehr als 97% oder alternativ ist die Konzentration der Dotierungsatome weniger als 1%. In einer anderen Ausführungsform besteht das Substrat 204 aus einer Epitaxie-Schicht, die auf einem bestimmten kristallinen Substrat, beispielsweise einer epitaktischen Schicht, die auf einem mit Bor dotierten Siliziummonokristallinen Substrat aufgewachsen ist, aufgewachsen.
  • Substrat 204 kann stattdessen eine isolierende Schicht, welche zwischen einem Bulk-Kristall-Substrat und einer epitaktischen Schicht angeordnet ist, umfassen, um, zum Beispiel, ein Silizium-auf-Isolator-Substrat zu bilden. In einer Ausführungsform besteht die isolierende Schicht aus einem Material wie beispielsweise, aber nicht darauf beschränkt auf, Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid oder eine dielektrische High-k-Schicht. Substrat 204 kann alternativ aus einem Gruppe-III-V-Material bestehen. In einer Ausführungsform besteht das Substrat 204 aus einem III-V-Material wie beispielsweise, aber nicht beschränkt auf, Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indium-Galliumarsenid, Aluminium-Gallium-Arsenid, Indium-GalliumPhosphid oder einer Kombination davon. In einer weiteren Ausführungsform besteht das Substrat 204 aus einem III-V-Material und Ladungsträgerdotierungs-Verunreinigungsatomen, wie beispielsweise, aber nicht beschränkt auf, Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur.
  • In einer Ausführungsform besteht die Gate-Elektrode des Gate-Elektroden-Stapels 216 (und des entsprechenden 216') aus einem Metall-Gate und die dielektrische Gate-Schicht besteht aus einem High-k-Material. Zum Beispiel besteht in einer Ausführungsform die dielektrische Gate-Schicht aus einem Material, wie beispielsweise, aber nicht beschränkt auf, Hafniumoxid, Hafniumoxynitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Bariumstrontiumtitanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid, Bleizinkniobat, oder einer Kombination davon. Weiterhin kann ein Teil der dielektrischen Gate-Schicht angrenzend an den Kanal-Bereich eine Schicht aus ursprünglichem Oxid umfassen, welche aus den obersten Schichten der aktiven Germanium-Schicht 202 gebildet ist. In einer Ausführungsform besteht die dielektrische Gate-Schicht aus einem oberen High-k-Abschnitt und einem unteren Abschnitt aus einem Oxid eines Halbleitermaterials. In einer Ausführungsform besteht die dielektrische Gate-Schicht aus einem oberen Abschnitt aus Hafniumoxid und einem unteren Abschnitt aus Siliziumdioxid oder Siliziumoxynitrid.
  • In einer Ausführungsform besteht die Gate-Elektrode aus einer Metallschicht aus beispielsweise, aber nicht beschränkt auf, Metallnitriden, Metallcarbiden, Metallsiliciden, Metallaluminiden, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitenden Metalloxiden. In einer speziellen Ausführungsform besteht die Gate-Elektrode aus einem nicht-Austrittsarbeit-festlegenden Füllmaterial über einer metallischen Austrittsarbeit-festlegenden Schicht. In einer Ausführungsform besteht die Gate-Elektrode aus einem P-Typ- oder N-Typ-Material. Der Gate-Elektroden-Stapel 216 (ein entsprechender Unterseitenabschnitt 216') kann auch dielektrische Abstandshalter umfassen, welche nicht dargestellt sind.
  • Die Halbleitervorrichtung 200 wird generisch dargestellt als nicht-planare Vorrichtungen abdeckend, einschließlich der Gate-all-around-Vorrichtungen. Solche Vorrichtungen werden im Folgenden genauer mit den 3A und 3B (allgemeine nicht-planare Vorrichtung), 4 (Wrap-around-Fin-FET-Vorrichtung) und 5 (Nanodraht-basierte Vorrichtung) beschrieben. In allen Fällen ist eine tiefe Gate-all-around-Struktur in der Vorrichtung integriert. Die tiefe Gate-all-around-Struktur kann zum Unterdrücken der Leckage in solchen Vorrichtungen wirksam sein. So kann Halbleitervorrichtung 200 eine Halbleitervorrichtung mit einem Gate, einen Kanal-Bereich und einem Paar von Source-/Drain-Bereichen sein. In einer Ausführungsform ist die Halbleitervorrichtung 200 eine solche, wie beispielsweise, aber nicht beschränkt auf, ein MOS-FET oder ein mikroelektromechanisches System (MEMS). In einer Ausführungsform ist die Halbleitervorrichtung 200 ein planarer oder dreidimensionaler MOS-FET und ist eine isolierte Vorrichtung oder ist eine Vorrichtung in einer Vielzahl von verschachtelten Vorrichtungen. Wie dies bei einem typischen integrierten Schaltkreis zu erkennen ist, können beide N- und P-Kanal-Transistoren auf einem einzigen Substrat hergestellt werden, um eine integrierte CMOS-Schaltung zu bilden. Des Weiteren kann zusätzliche Verbindungsverdrahtung hergestellt werden, um solche Vorrichtungen in eine integrierte Schaltung zu integrieren.
  • Als ein Beispiel zeigen 3A und 3B schematische Draufsichten auf eine bzw. Querschnittsansichten von einer nicht-planaren Halbleitervorrichtung mit einer aktiven Germanium-Schicht und einer tiefen Gate-all-around-Struktur gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf die 3A und 3B umfasst eine nicht-planare Halbleitervorrichtung 300 eine erste Pufferschicht 206, die auf einem Substrat 204 angeordnet ist. Eine zweite Pufferschicht 207 ist über der ersten Pufferschicht 206 angeordnet. Eine aktive Germanium-Schicht 202 ist über der zweiten Pufferschicht 207 angeordnet. Ein Gate-Elektroden-Stapel, umfassend einen oberen Abschnitt 216 und einen unteren Abschnitt 216', ist dazu angeordnet, die aktive Germanium-Schicht 202 zu umgeben. Source- und Drain-Bereiche 210/212 und entsprechende Kontakte 210' und 212' sind in der aktiven Germanium-Schicht und teilweise in der zweiten Pufferschicht 207, auf beiden Seiten des Gate-Elektroden-Stapels (216 + 216'), angeordnet. Insbesondere werden in einer Ausführungsform die Source- und Drain-Bereiche 210/212 durch Dotieren von Abschnitten in der aktiven Germanium-Schicht 202 und in der zweiten Pufferschicht 207 gebildet, wie in 3 dargestellt. Wie in 3 dargestellt ist, kann Halbleitervorrichtung 300 auch Isolationsbereiche 214 umfassen. In einer Ausführungsform ist der Unterseitenabschnitt 216' des Gate-Stapels ein tiefer Gate-Stapel und damit deutlich unter den Source- und Drain-Bereichen 212 und 210 gebildet und fungiert dazu, einen Leckage-Pfad 308 vom Source-Bereich 210 zum Drain-Bereich 212 zu blockieren. Es ist zu verstehen, dass ähnliche Merkmals-Bezeichnungen der 3 so sein können, wie oben in Verbindung mit 2 beschrieben.
  • Wie oben erwähnt, können Ausführungsformen der vorliegenden Erfindung auf nicht-planare MOS-FETs wie Fin-FET-Typ-Vorrichtungen mit einem Gate-all-around-Abschnitt angewendet werden. Beispielsweise zeigt 4 eine Schrägansicht einer Fin-FET-Halbleitervorrichtung mit einer aktiven Germanium-Schicht mit einer tiefen Gate-all-around-Struktur gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf 4 umfasst eine nicht-planare Halbleitervorrichtung 400 eine erste Pufferschicht 206, die auf einem Substrat 204 angeordnet ist. Eine zweite Pufferschicht 207 ist über der ersten Pufferschicht 206 angeordnet. Eine dreidimensionale aktive Germanium-Schicht 202 ist über der zweiten Pufferschicht 207 angeordnet. Ein Gate-Elektroden-Stapel 216, umfassend Gate-Elektrode 216B und Gate-Dielektrikum 216A, ist auf der dreidimensionalen aktiven Germanium-Schicht 202, diese vollständig umgebend, angeordnet, obwohl der Abschnitt, der unterhalb des Bereichs 202 einhüllt, aus dieser Perspektive nicht betrachtet werden kann. Source- und Drain-Bereiche 210/212 sind auf beiden Seiten des Gate-Elektroden-Stapels 216 angeordnet. Ebenfalls dargestellt sind Isolationsbereiche 214 und Gate-Elektroden-Abstandshalter 440. In Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung ist der Gate-Elektroden-Stapel 216 eine tiefe Gate-all-around-Struktur, die sich in die erste Pufferschicht 206 erstreckt.
  • Obwohl in 4 als etwas an dem Boden des ersten Pufferschicht 206 ausgerichtet dargestellt, versteht es sich, dass die Tiefe der Isolationsbereiche 214 variieren kann. Ebenso, obwohl in 4 als etwas an der Oberseite der zweiten Pufferschicht 207 ausgerichtet dargestellt, versteht es sich, dass die Höhe der Isolationsbereiche 214 variieren kann. Es ist ferner zu verstehen, dass ähnliche Merkmals-Bezeichnungen der 4 so sein können, wie oben in Verbindung mit 2 beschrieben.
  • In einem weiteren Aspekt zeigt 5A eine dreidimensionale Querschnittsansicht einer Nanodraht-basierten Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung. 5B zeigt eine Querschnittskanalansicht der Germanium-Nanodraht-basierten Halbleiterstruktur von 5A entlang der a-a'-Achse. 5C zeigt eine Querschnittsabstandshalteransicht der Germanium-Nanodraht-basierten Halbleiterstruktur von 5A entlang der b-b'-Achse.
  • Unter Bezugnahme auf 5A weist eine Halbleitervorrichtung 500 eine oder mehrere vertikal gestapelte Germanium-Nanodrähte (550 Satz) auf, die über einem Substrat 204 angeordnet sind. Ausführungsformen hierin richten sind sowohl an Einzeldraht-Vorrichtungen als auch an Mehrdraht-Vorrichtungen. Als ein Beispiel sind drei Nanodraht-basierte-Vorrichtungen mit Nanodrähten 550A, 550B und 550C zu Veranschaulichungszwecken gezeigt. Zur Vereinfachung der Beschreibung wird Nanodraht 550A als ein Beispiel genutzt, wo sich die Beschreibung nur auf einen der Nanodrähte fokussiert. Es ist zu verstehen, dass, wenn Attribute eines Nanodraht beschrieben werden, Ausführungsformen basierend auf einer Vielzahl von Nanodrähten die gleichen Attribute für jeden der Nanodrähte haben können.
  • Zumindest der erste Nanodraht 550A umfasst einen Germanium-Kanal-Bereich 202. Der Germanium-Kanal-Bereich 202 hat eine Länge (L). Unter Bezugnahme auf 5B hat der Germanium-Kanal-Bereich 202 auch einen Umfang orthogonal zur Länge (L). Wieder unter Bezugnahme auf 5B umgibt ein Gate-Elektroden-Stapel 216 den gesamten Umfang von jedem der Kanal-Bereiche jedes Nanodrahts 550, umfassend den Germanium-Kanal-Bereich 202. Der Gate-Elektroden-Stapel 216 umfasst eine Gate-Elektrode zusammen mit einer dielektrischen Gate-Schicht, welche zwischen den Kanal-Bereichen und der Gate-Elektrode angeordnet sind (nicht einzeln gezeigt). Der Germanium-Kanal-Bereich 202 und die Kanal-Bereiche der zusätzlichen Nanodrähte 550B und 550C sind diskret, insofern, als sie vollständig von dem Gate-Elektroden-Stapel 216 ohne dazwischenliegendes Material, wie beispielsweise darunterliegendes Substratmaterial oder darüber liegende Kanalherstellungsmaterialien, umgeben sind. Dementsprechend können in Ausführungsformen mit einer Vielzahl von Nanodrähten 550 die Kanal-Bereiche der Nanodrähte relativ zueinander auch diskret sein, wie in 5B dargestellt.
  • Unter Bezugnahme auf die 5A-5C ist eine zweite Pufferschicht 207 auf einer ersten Pufferschicht 206 angeordnet, die auf dem Substrat 204 angeordnet ist. Wie in 5B gezeigt, ist unter dem Kanal-Bereich der Gate-Elektroden-Stapel 216 in die zweite Pufferschicht 207 und teilweise in die erste Pufferschicht 206 ausgebildet. Wieder unter Bezugnahme auf 5A, umfasst jeder der Nanodrähte 550 auch Source- und Drain-Bereiche 210 und 212, die in dem Nanodraht auf beiden Seiten der Kanal-Bereiche angeordnet sind, einschließlich auf beiden Seiten der Germanium-Kanal-Region 202. In einer Ausführungsform werden die Source- und Drain-Bereiche 210/212 in Source- und Drain-Bereiche eingebettet, beispielsweise wird wenigstens ein Teil der Nanodrähte entfernt und mit einem Source-/Drain-Material-Bereich ersetzt. Jedoch bestehen in einer weiteren Ausführungsform die Source- und Drain-Bereiche 210/212 aus dotierten Abschnitten der einen oder mehreren Germanium-Nanodrähte 550.
  • Ein Kontaktpaar 570 ist auf den Source-/Drain-Bereichen 210/212 angeordnet. In einer Ausführungsform umfasst die Halbleitervorrichtung 500 des Weiteren ein Paar von Abstandshaltern 540. Die Abstandshalter 540 sind zwischen dem Gate-Elektroden-Stapel 216 und dem Paar von Kontakten 570 angeordnet. Wie oben beschrieben, sind die Kanal-Bereiche und die Source-/Drain-Bereiche in mindestens einigen Ausführungsformen diskret ausgeführt. Jedoch müssen oder können sogar nicht alle Bereiche der Nanodrähte 550 diskret ausgeführt sein. Zum Beispiel sind unter Bezugnahme auf 5C die Nanodrähte 550A-550C an der Stelle unter den Abstandshaltern 540 nicht diskret. In einer Ausführungsform umfasst der Stapel von Nanodrähten 550A-550C dazwischenliegendes Halbleitermaterial 580, wie etwa Silizium-Germanium oder zwischen Germanium-Nanodrähten liegendes Silizium. In einer Ausführungsform ist der unterste Nanodraht 550A noch in Kontakt mit einem Abschnitt einer zweiten Pufferschicht 207. Somit ist in einer Ausführungsform ein Abschnitt der Vielzahl von vertikal gestapelten Nanodrähten 550 unter einem oder beiden der Abstandshalter 540 nicht diskret.
  • Es ist ferner zu verstehen, dass ähnliche Merkmals-Bezeichnungen der 5A-5C so sein können, wie oben in Verbindung mit 2 beschrieben. Ebenso kann, obwohl die oben beschriebene Vorrichtung 500 für eine einzelne Vorrichtung vorgesehen ist, eine CMOS-Architektur auch dazu ausgebildet sein, sowohl NMOS als auch PMOS Nanodraht-basierte Vorrichtungen zu umfassen, die auf oder über dem gleichen Substrat angeordnet sind. In einer Ausführungsform können die Nanodrähte 550 wie Drähte oder Bänder dimensioniert sein und können eckige oder gerundete Ecken aufweisen.
  • Ferner können in einer Ausführungsform die Nanodrähte 550 während eines Ersatz-Gate-Prozesses diskret ausgebildet werden (zumindest an den Kanal-Bereichen). In einer solchen Ausführungsform können Abschnitte der Germanium-Schichten letztlich Kanal-Bereiche in einer Nanodraht-basierten Struktur werden. Somit kann bei dem Verfahrensschritt des Freilegens der Kanal-Bereiche bei einer Dummy-Gate-Entfernung eine Kanal-Entwicklung oder -Tuning durchgeführt werden. Zum Beispiel werden in einer Ausführungsform die diskreten Abschnitte der Germanium-Schichten mit Oxidations- und Ätz-Prozessen dünner gemacht. Solch ein Ätzprozess kann gleichzeitig mit dem Trennen oder Individualisieren der Drähte durchgeführt werden. Dementsprechend können die aus Germanium-Schichten gebildeten Ausgangsdrähte am Anfang dicker ausgebildet sein und auf eine Abmessung reduziert werden, die für einen Kanal-Bereich in einer Nanodraht-Vorrichtung passend ist, unabhängig von der Dimensionierung der Source- und Drain-Bereiche der Vorrichtung. Nach der Bildung solcher diskreter Kanal-Bereiche kann eine High-k-Gate-Dielektrikum- und Metall-Gate-Erzeugung durchgeführt werden und Source- und Drain-Kontakte können hinzugefügt werden.
  • Wie oben beschrieben, umfassen eine oder mehrere Ausführungsformen die Bildung einer tiefen Gate-all-around-Struktur, die sich in mehrere Schichten eines Hetero-Struktur-Stapels von Materialien erstreckt. In einer solchen Ausführungsform wird ein Material mit hoher Beweglichkeit und einem niedrigen Bandabstand als ein Kanal-Bereich verwendet. Das Hochbeweglichkeits-Material mit niedrigem Bandabstand ist auf einem Material mit hohem Bandabstand angeordnet, das seinerseits auf einem Material mit mittlerem Bandabstand angeordnet ist. In einem spezifischen Beispiel, das Germanium-basierte Strukturen umfasst, besteht ein Kanal-Bereich im Wesentlichen aus reinem Germanium. In anderen Bereichen als dem Kanal-Bereich (wo ein Gate die Germanium-Schicht umgibt), ist die Germanium-Schicht auf Si50Ge50 angeordnet, das einen höheren Bandabstand aufweist als Germanium. Das Si50Ge50 ist auf einer Si30Ge70-Schicht angeordnet, mit einem Bandabstand zwischen dem Si50Ge50 und dem Ge. 6 umfasst ein Tunnelelektronenmikroskop- (TEM) Bild 600 einer Querschnittansicht entlang des Kanal-Bereichs einer Germanium-basierten Vorrichtung und eine entsprechende graphische Darstellung 602 des Sättigungsstroms (Idsat) als Funktion der Gate-Spannung (Vg), entsprechend Schichten in der Germanium-basierten Vorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Unter Bezugnahme auf Bild 600 von 6 ist ein Germanium-Kanal 610 oberhalb einer Si30Ge70-Schicht (Grat) 612 angeordnet. Ein Gate-Stapel 614 umgibt die Germanium-Schicht im Kanal-Bereich 610. Es ist zu erkennen, dass in anderen Bereichen als dem Kanal-Bereich, in einer Ausführungsform, eine Schicht aus Si50Ge50 zwischen der Germaniumschicht und der Si30Ge70-Schicht angeordnet ist und der Gate-Stapel 614 an diesen Stellen nicht präsent ist (z. B. in den Source- und Drain-Bereichen). Bezugnehmend auf Darstellung 602 weist die Ge-Schicht einen wesentlich höheren Idsat auf als die entsprechende Si30Ge70-Schicht und wäre sogar noch höher für die Si50Ge50, wie in gezeigt. Als solche interferieren, obwohl die Bildung einer tiefen Gate-all-around-Struktur die Bildung eines Gate-Stapels tief in anderen Schichten eines Hetero-Struktur-Stapels aus Materialien beinhaltet, die entsprechende Interaktion des Gate-Stapels mit den Schichten, mit Ausnahme der Kanal-Schicht, nicht mit der hohen Leistung der erzeugten Vorrichtung. Genauer gesagt gibt es wenig bis gar keine Auswirkungen, welche die Gate-Leistung beinträchtigen, auf die anderen Schichten. Und, was vielleicht am wichtigsten ist, die tiefe Gate-Struktur kann wirken, um eine Leckage in den Aus-Zustand der Vorrichtung zu unterdrücken.
  • Somit sind eine oder mehrere der hierin beschriebene Ausführungsformen auf Anordnungen mit aktivem Germanium- oder Gruppe-III-V-Material-Bereich gerichtet, die mit tiefen Gate-all-around-Gate-Elektroden-Stapeln versehen sind. Solche Anordnungen können enthalten sein um Germanium- oder Gruppe-III-V-Material-basierte Transistoren, wie nicht-planare Vorrichtungen, Grat- oder Tri-Gate-basierte Vorrichtungen und Gate-all-around-Vorrichtungen, einschließlich Nanodraht-basierter Vorrichtungen zu bilden. Hierin beschriebene Ausführungsformen können für Sperrschicht-Isolation in Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) effektiv sein. Es ist zu verstehen, dass die Bildung von Materialien wie beispielsweise erster und zweiter Pufferschicht 206/207 und des aktiven Germanium-Bereichs 202 durch Techniken wie beispielsweise, aber nicht beschränkt auf, chemische Dampfabscheidung (CVD) oder Molekularstrahlepitaxie (MBE) oder andere ähnliche Verfahren gebildet werden kann.
  • 7 zeigt eine Rechenvorrichtung 700 gemäß einer Implementierung der Erfindung. Die Rechenvorrichtung 700 haust eine Platine 702 ein. Die Platine 702 kann eine Anzahl von Komponenten umfassen, einschließlich, aber nicht begrenzt auf, einen Prozessor 704 und zumindest einen Kommunikationschip 706. Der Prozessor 704 ist physisch und elektrisch mit der Platine 702 verbunden. In einigen Implementierungen ist der mindestens eine Kommunikationschip 706 auch physisch und elektrisch mit der Platine 702 verbunden. In weiteren Implementierungen ist der Kommunikationschip 706 Teil des Prozessors 704.
  • In Abhängigkeit von ihren Anwendungen, kann die Rechenvorrichtung 700 andere Komponenten umfassen, die physisch und elektrisch mit der Leiterplatte 702 gekoppelt sein können, oder nicht. Diese anderen Komponenten umfassen, sind jedoch nicht beschränkt auf, flüchtigen Speicher (beispielsweise DRAM), nicht-flüchtigen Speicher (beispielsweise ROM), Flash-Speicher, einen Grafikprozessor, einem digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne , ein Display, ein Touchscreen-Display, einen Touchscreen-Controller, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine Global Positioning System (GPS) Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Kreiselgerät, einen Lautsprecher, eine Kamera und ein Massenspeichergerät (wie etwa ein Festplattenlaufwerk, eine Compact-Disc (CD), eine Digital Versatile Disk (DVD) und so weiter).
  • Der Kommunikationschip 706 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 700. Der Begriff „drahtlos“ und seine Ableitungen können dazu verwendet werden, Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle, usw. zu beschreiben, die Daten durch den Einsatz von modulierter elektromagnetischer Strahlung durch ein nicht-festes Medium kommunizieren können. Der Begriff bedeutet nicht, dass die damit verbundenen Geräte gar keine Kabel enthalten, obwohl das in einigen Ausführungsformen der Fall sein kann. Der Kommunikationschip 706 kann eine beliebige Anzahl von Drahtlos-Standards oder - Protokollen implementieren, einschließlich, aber nicht beschränkt auf, Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Derivate davon, sowie beliebige andere drahtlose Protokolle, die als 3G, 4G, 5G, und darüber hinaus bezeichnet werden. Die Rechenvorrichtung 700 kann eine Vielzahl von Kommunikationschips 706 umfassen. Zum Beispiel kann ein erster Kommunikationschip 706 auf drahtlose Kommunikation kürzerer Reichweite gerichtet sein wie Wi-Fi und Bluetooth und ein zweiter Kommunikationschip 706 kann auf drahtlose Kommunikation größerer Reichweite gerichtet sein, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 704 der Rechenvorrichtung 700 umfasst einen integrierten Schaltungschip, der innerhalb des Prozessors 704 gepackt ist. In einigen Implementierungen der Erfindung kann der integrierte Schaltungschip des Prozessors eine oder mehrere Vorrichtungen, wie beispielsweise MOS-FET-Transistoren, umfassen, die in Übereinstimmung mit Ausführungsformen der Erfindung gebaut sind. Der Begriff „Prozessor“ kann sich auf jedes/n Gerät oder Teil eines Geräts beziehen, das/der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um die elektronischen Daten in andere elektronische Daten, die in Registern und/oder einem Speicher gespeichert werden können, zu transformieren.
  • Die Kommunikationschip 706 umfasst auch einen integrierten Schaltungschip, der innerhalb des Kommunikationschips 706 gepackt ist. In Übereinstimmung mit weiteren Implementierungen der Erfindung kann der integrierte Schaltungschip des Kommunikationschips eine oder mehrere Vorrichtungen umfassen, wie beispielsweise MOS-FET-Transistoren, die in Übereinstimmung mit Ausführungsformen der Erfindung gebaut sind.
  • In weiteren Implementierungen der Erfindung kann eine weitere Komponente, die in der Rechenvorrichtung 700 eingehaust ist, einen integrierten Schaltungschip umfassen, der eine oder mehrere Vorrichtungen, wie beispielsweise MOS-FET-Transistoren, umfasst, die in Übereinstimmung mit Implementierungen der Erfindung gebaut sind. In verschiedenen Implementierungen kann die Rechenvorrichtung 700 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein Ultra Mobile PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, ein Entertainment-Steuergerät, eine Digitalkamera, ein tragbares Musik-Abspielgerät oder einen digitaler Videorecorder sein. In weiteren Implementierungen kann die Rechenvorrichtung 700 ein anderes elektronisches Gerät sein, das Daten verarbeitet.
  • Somit umfassen Ausführungsformen der vorliegenden Erfindung tiefe Gate-all-around-Halbleitervorrichtungen mit aktiven Germanium- oder Gruppe-III-V-Schichten.
  • In einer Ausführungsform umfasst eine nicht-planare Halbleitervorrichtung eine Hetero-Struktur, die über einem Substrat angeordnet ist. Die Hetero-Struktur weist einen Heteroübergang zwischen einer oberen Schicht und einer unteren Schicht unterschiedlicher Zusammensetzung auf. Eine aktive Schicht wird über der Hetero-Struktur gebildet, welche eine Zusammensetzung aufweist, die zu der der unteren und oberen Schicht der Hetero-Struktur unterschiedlich ist. Ein Gate-Elektroden-Stapel ist auf einem Kanal-Bereich der aktiven Schicht, diesen vollständig umgebend, und in einem Graben in der oberen Schicht und zumindest teilweise in der unteren Schicht der Hetero-Struktur angeordnet. Source- und Drain-Bereiche sind in der aktiven Schicht und in der oberen Schicht, aber nicht in der inneren Schicht, auf beiden Seiten des Gate-Elektroden-Stapels, angeordnet.
  • In einer Ausführungsform weist der Kanal-Bereich der aktiven Schicht einen geringeren Bandabstand auf als die untere Schicht und die untere Schicht weist einen geringeren Bandabstand auf als die obere Schicht.
  • In einer Ausführungsform besteht der Kanal-Bereich der aktiven Schicht im Wesentlichen aus Germanium, besteht die untere Schicht aus SixGe1-x und besteht die obere Schicht aus SiyGe1-y, wobei y>x ist.
  • In einer Ausführungsform ist y ungefähr 0,5 und x ungefähr 0,3.
  • In einer Ausführungsform besteht der Kanal-Bereich der aktiven Schicht, der unteren Schicht und der oberen Schicht jeweils aus einem anderen Gruppe-III-V-Material.
  • In einer Ausführungsform ist der Gate-Elektroden-Stapel bis zu einer Tiefe von ungefähr 2-4 Mal der Tiefe der Source- und Drain-Bereiche in der Hetero-Struktur in der Hetero-Struktur angeordnet.
  • In einer Ausführungsform umfasst die Vorrichtung des Weiteren Isolationsbereiche benachbart zu den Source- und Drain-Bereichen und zumindest teilweise in der Hetero-Struktur angeordnet.
  • In einer Ausführungsform wird der Gate-Elektroden-Stapel bis zu einer Tiefe tiefer als die Tiefe der Isolationsbereiche in der Hetero-Struktur angeordnet.
  • In einer Ausführungsform besteht der Gate-Elektroden-Stapel aus einer High-k-Gate-dielektrischen-Schicht, welche den Graben säumt, und einer Metall-Gate-Elektrode in der High-k-Gate-dielektrischen-Schicht.
  • In einer Ausführungsform umfasst die Vorrichtung einen oder mehrere Nanodrähte in einer vertikalen Anordnung über der aktiven Schicht und der Gate-Elektroden-Stapel ist auf einem Kanal-Bereich jedes Nanodrahts gebildet und umgibt diesen vollständig.
  • In einer Ausführungsform umfasst eine nicht-planare Halbleitervorrichtung eine Pufferschicht, die auf einem Substrat angeordnet ist. Eine aktive Schicht ist in der Pufferschicht angeordnet. Ein Gate-Elektroden-Stapel ist auf einem Kanal-Bereich der aktiven Schicht, diesen vollständig umgebend, und in einem Graben der Pufferschicht angeordnet. Source- und Drain-Bereiche sind in der aktiven Schicht und in der Pufferschicht, auf beiden Seiten des Gate-Elektroden-Stapels, angeordnet. Der Gate-Elektroden-Stapel ist bis zu einer Tiefe ausreichend unter einer Tiefe der Source- und Drain-Bereiche in der Pufferschicht angeordnet, um einen wesentlichen Anteil von Leckage vom Source-Bereich zum Drain-Bereich zu verhindern.
  • In einer Ausführungsform weist der Kanal-Bereich der aktiven Schicht einen geringeren Bandabstand auf als irgendein Abschnitt der Pufferschicht.
  • In einer Ausführungsform besteht der Kanal-Bereich der aktiven Schicht im Wesentlichen aus Germanium und die Pufferschicht besteht aus Silizium-Germanium.
  • In einer Ausführungsform bestehen die aktive Schicht und die Pufferschicht jeweils aus einem Gruppe-III-V-Material.
  • In einer Ausführungsform ist der Gate-Elektroden-Stapel bis zu einer Tiefe von ungefähr 2-4 Mal der Tiefe der Source- und Drain-Bereiche in der Pufferschicht in der Pufferschicht angeordnet.
  • In einer Ausführungsform umfasst die Vorrichtung des Weiteren Isolationsbereiche benachbart zu den Source- und Drain-Bereiche und zumindest teilweise in der Pufferschicht angeordnet.
  • In einer Ausführungsform wird der Gate-Elektroden-Stapel bis zu einer Tiefe in der Pufferschicht angeordnet, die tiefer ist als die Tiefe der Isolationsbereiche.
  • In einer Ausführungsform besteht der Gate-Elektroden-Stapel aus einer High-k-Gate-dielektrischen-Schicht, welche den Graben säumt, und einer Metall-Gate-Elektrode in der High-k-Gate-dielektrischen-Schicht.
  • In einer Ausführungsform umfasst die Vorrichtung einen oder mehrere Nanodrähte in einer vertikalen Anordnung über der aktiven Schicht und der Gate-Elektroden-Stapel ist auf einem Kanal-Bereich jedes Nanodrahts gebildet und umgibt diesen vollständig.
  • In einer Ausführungsform umfasst ein Verfahren zum Herstellen einer nicht-planaren Halbleitervorrichtung das Bilden einer Hetero-Struktur über einem Substrat. Die Hetero-Struktur weist einen Heteroübergang zwischen einer oberen Schicht und einer unteren Schicht unterschiedlicher Zusammensetzung auf. Eine aktive Schicht wird über der Hetero-Struktur gebildet, welche eine Zusammensetzung aufweist, die zu der der unteren und oberen Schicht der Hetero-Struktur unterschiedlich ist. Ein Graben wird in der oberen Schicht und zumindest teilweise in der unteren Schicht gebildet. Ein Gate-Elektroden-Stapel wird auf einem Kanal-Bereich der aktiven Schicht, diesen vollständig umgebend, und in dem Graben in der oberen Schicht und zumindest teilweise in der unteren Schicht gebildet. Source- und Drain-Bereiche werden in der aktiven Schicht 202 und in der Pufferschicht 207, aber nicht in der Pufferschicht 206, auf beiden Seiten des Gate-Elektroden-Stapels, gebildet.
  • In einer Ausführungsform erfolgt das Bilden des Grabens in der oberen Schicht und zumindest teilweise in der unteren Schicht nach dem Entfernen einer Dummy-Gate-Struktur in einem Ersetzungs-Gate-Prozess.
  • In einer Ausführungsform weist der Kanal-Bereich der aktiven Schicht einen geringeren Bandabstand auf als die untere Schicht und die untere Schicht weist einen geringeren Bandabstand auf als die obere Schicht.
  • In einer Ausführungsform besteht der Kanal-Bereich der aktiven Schicht im Wesentlichen aus Germanium, besteht die untere Schicht aus SixGe1-x und besteht die obere Schicht aus SiyGe1-y, wobei y>x ist.
  • In einer Ausführungsform ist y ungefähr 0,5 und x ungefähr 0,3.
  • In einer Ausführungsform besteht der Kanal-Bereich der aktiven Schicht, der unteren Schicht und der oberen Schicht jeweils aus einem anderen Gruppe-III-V-Material.
  • In einer Ausführungsform ist der Gate-Elektroden-Stapel bis zu einer Tiefe von ungefähr 2-4 Mal der Tiefe der Source- und Drain-Bereiche in der Hetero-Struktur in der Hetero-Struktur gebildet.
  • In einer Ausführungsform umfasst das Verfahren des Weiteren das Formen, zumindest teilweise in der Hetero-Struktur, von Isolationsbereichen benachbart zu den Source- und Drain-Bereichen.
  • In einer Ausführungsform wird der Gate-Elektroden-Stapel bis zu einer Tiefe tiefer als die Tiefe der Isolationsbereiche in der Hetero-Struktur gebildet.
  • In einer Ausführungsform besteht der Gate-Elektroden-Stapel aus einer High-k-Gate-dielektrischen-Schicht, welche den Graben säumt, und einer Metall-Gate-Elektrode in der High-k-Gate-dielektrischen-Schicht.
  • In einer Ausführungsform umfasst das Verfahren ferner das Bilden eines oder mehrerer Nanodrähte in einer vertikalen Anordnung über der aktiven Schicht, wobei der Gate-Elektroden-Stapel auf einem Kanal-Bereich jedes Nanodrahts gebildet ist und diesen vollständig umgibt.

Claims (20)

  1. Nicht-planare Halbleitervorrichtung (200; 500), umfassend: eine Hetero-Struktur über einem Substrat (204), wobei die Hetero-Struktur einen Heteroübergang zwischen einer oberen Schicht (207) und einer unteren Schicht (206) unterschiedlicher Zusammensetzung aufweist; eine aktive Schicht (202) über der Hetero-Struktur, welche eine Zusammensetzung aufweist, die zu der der unteren (206) und oberen Schicht (207) der Hetero-Struktur unterschiedlich ist; einen Gate-Elektroden-Stapel (216), der auf einem Kanal-Bereich der aktiven Schicht (202), diesen vollständig umgebend, und in einem Graben in der oberen Schicht (207) und zumindest teilweise in der unteren Schicht (207) der Hetero-Struktur angeordnet ist; und Source- und Drain-Bereiche (210, 212) in der aktiven Schicht (202) und in der oberen Schicht (207), aber nicht in der unteren Schicht (206), auf beiden Seiten des Gate-Elektroden-Stapels (216).
  2. Nicht-planare Halbleitervorrichtung (200; 500) nach Anspruch 1, wobei der Kanal-Bereich der aktiven Schicht (202) einen geringeren Bandabstand als die untere Schicht (206) aufweist und die untere Schicht (206) einen geringeren Bandabstand als die obere Schicht (207) aufweist.
  3. Niicht-planare Halbleitervorrichtung (200; 500) nach Anspruch 2, wobei der Kanal-Bereich der aktiven Schicht (202) aus Germanium besteht, die untere Schicht SixGe1-x aufweist und die obere Schicht SiyGe1-y aufweist, wobei y>x ist.
  4. Nicht-planare Halbleitervorrichtung (200; 500) nach Anspruch 3, wobei y 0,5 und x 0,3 ist.
  5. Nicht-planare Halbleitervorrichtung (200; 500) nach Anspruch 2, wobei die aktive Schicht (202), die untere Schicht (206) und die obere Schicht (207) jeweils ein anderes Gruppe-III-V-Material umfasst.
  6. Nicht-planare Halbleitervorrichtung (200; 500) nach Anspruch 1, wobei der Gate-Elektroden-Stapel (216), bis zu einer Tiefe von 2-4 Mal der Tiefe der Source- und Drain-Bereiche (210, 212) in der Hetero-Struktur in der Hetero-Struktur angeordnet ist.
  7. Nicht-planare Halbleitervorrichtung (200; 500) nach Anspruch 1, ferner umfassend: Isolationsbereiche (214) benachbart zu den Source- und Drain-Bereichen (210, 212) und zumindest teilweise in der Hetero-Struktur angeordnet, wobei der Gate-Elektroden-Stapel (216) bis zu einer Tiefe tiefer als die Tiefe der Isolationsbereiche (214) in der Hetero-Struktur angeordnet ist.
  8. Nicht-planare Halbleitervorrichtung (200; 500) nach Anspruch 1, wobei der Gate-Elektroden-Stapel (216) eine High-k-Gate-Dielektrikum-Schicht (216A"), welche den Graben säumt, und eine Metall-Gate-Elektrode (216B') in der High-k-Gate-Dielektrikum-Schicht (216A") umfasst.
  9. Nicht-planare Halbleitervorrichtung (200; 500) nach Anspruch 1, ferner umfassend: einen oder mehrere Nanodrähte (550A, 550B, 550C) in einer vertikalen Anordnung über der aktiven Schicht (202), wobei der Gate-Elektroden-Stapel (216) auf einem Kanal-Bereich jedes Nanodrahts (550A, 550B, 550C)gebildet ist und diesen vollständig umgibt.
  10. Verfahren zum Herstellen einer nicht-planaren Halbleitervorrichtung (200; 500), umfassend: Bilden einer Hetero-Struktur über einem Substrat (204), wobei die Hetero-Struktur einen Heteroübergang zwischen einer oberen Schicht (207) und einer unteren Schicht (206) unterschiedlicher Zusammensetzung aufweist; Bilden einer aktiven Schicht (202) über der Hetero-Struktur, welche eine Zusammensetzung aufweist, die zu der der unteren (206) und oberen Schicht (207) der Hetero-Struktur unterschiedlich ist; Bilden eines Grabens in der oberen Schicht (207) und zumindest teilweise in der unteren Schicht(206); Bilden eines Gate-Elektroden-Stapels (216) auf einem Kanal-Bereich der aktiven Schicht (202), diesen vollständig umgebend, und in dem Graben in der oberen Schicht (207) und zumindest teilweise in der unteren Schicht (206); und Bilden von Source- und Drain-Bereichen (210, 212) in der aktiven Schicht (202) und in der oberen Schicht (207), aber nicht in der unteren Schicht (206), auf beiden Seiten des Gate-Elektroden-Stapels (216).
  11. Verfahren nach Anspruch 10, wobei das Bilden des Grabens in der oberen Schicht (207) und zumindest teilweise in der unteren Schicht (206) nach dem Entfernen einer Dummy-Gate-Struktur in einem Ersetzungs-Gate-Prozess erfolgt.
  12. Verfahren nach Anspruch 10, wobei der Kanal-Bereich der aktiven Schicht (202) einen geringeren Bandabstand als die untere Schicht (206) aufweist und die untere Schicht (206) einen geringeren Bandabstand aufweist als die obere Schicht (207).
  13. Verfahren nach Anspruch 12, wobei der Kanal-Bereich der aktiven Schicht (202) aus Germanium besteht, die untere Schicht SixGe1-x aufweist und die obere Schicht SiyGe1-y aufweist, wobei y>x ist.
  14. Verfahren nach Anspruch 13, wobei y 0,5 und x 0,3 ist.
  15. Verfahren nach Anspruch 12, wobei der Kanal-Bereich der aktiven Schicht (202), der unteren Schicht (206) und der oberen Schicht (207) jeweils ein anderes Gruppe-III-V-Material umfasst.
  16. Verfahren nach Anspruch 10, wobei der Gate-Elektroden-Stapel (216) bis zu einer Tiefe von 2-4 Mal der Tiefe der Source- und Drain-Bereiche (210, 212) in der Hetero-Struktur in der Hetero-Struktur gebildet wird.
  17. Verfahren nach Anspruch 10, ferner umfassend: Formen, zumindest teilweise in der Hetero-Struktur, von Isolationsbereichen (214) benachbart zu den Source- und Drain-Bereichen (210, 212).
  18. Verfahren nach Anspruch 17, wobei der Gate-Elektroden-Stapel (216) bis zu einer Tiefe tiefer als die Tiefe der Isolationsbereiche (214) in der Hetero-Struktur gebildet wird.
  19. Verfahren nach Anspruch 10, wobei der Gate-Elektroden-Stapel (216) eine High-k-Gate-Dielektrikum-Schicht (216A"), welcher den Graben säumt, und eine Metall-Gate-Elektrode (216B') in der High-k-Gate-Dielektrikum-Schicht(216A") umfasst.
  20. Verfahren nach Anspruch 10, ferner umfassend: Bilden eines oder mehrerer Nanodrähte (550A, 550B, 550C) in einer vertikalen Anordnung über der aktiven Schicht (202), wobei der Gate-Elektroden-Stapel (216) auf einem Kanal-Bereich jedes Nanodrahts (550A, 550B, 550C) gebildet wird und diesen vollständig umgibt.
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