TWI565071B - 具有鍺或三五族主動層的深環繞式閘極半導體裝置 - Google Patents

具有鍺或三五族主動層的深環繞式閘極半導體裝置 Download PDF

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馬可 拉多撒福傑維克
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Description

具有鍺或三五族主動層的深環繞式閘極半導體裝置
本發明的實施例係在半導體裝置領域中，特別是具有鍺或III-V族主動層的深環繞式閘極半導體裝置。
過去的幾十年裡，在積體電路中元件的縮小一直是不斷增進的半導體產業背後的驅動力。縮放到更小和更小的元件允許在有限的半導體晶片所有的面積上功能單位之密度增加。例如，縮小電晶體尺寸允許於晶片上的記憶體裝置之增加的數量之合併，導致具有增加的容量的產品之製造。然而，更多容量的趨勢不是沒有問題的。最佳化每個裝置之效能的必要性變得更加重要。
在積體電路裝置、多閘電晶體之製造中，像是三閘電晶體，已經變的更為普遍，如裝置大小持續縮小。在傳統製程中，三閘電晶體通常在塊矽基板或矽上絕緣體基板任一者上。在某些情況下，由於他們較低的成 本，塊矽基板係較佳的，及因為它們使三閘製程較不複雜。在其他情況下，矽上絕緣體基板是較佳的，因為它們可以提供減少的漏電流。
在塊矽基板上，用於三閘電晶體的製程通常在當使金屬閘極電極之底部與在該電晶體本體(即「鰭」)之底部的該源極和汲極區延伸的頂部對齊時，遇到問題。當該三閘電晶體係形成在塊基板上時，需要適當的對齊以最佳化閘極控制以及減少短通道效應。例如，如果該源極區和該汲極區延伸的頂部係比該金屬閘極電極深，可能會發生衝穿(punch-through)。或者，如果該金屬閘極電極係比該源極區和汲極區延伸的頂部深，結果可能係不想要的閘極電容引起的寄生現象。
已經嘗試了許多不同的技術，以減少電晶體之接面處漏電流。然而，在該接面處之區域的漏電流抑制仍然需要重大改進。
描述具有鍺或三五(III-V)族主動層的深環繞式閘極半導體裝置。在下面的描述中，提出許多具體細節，像是特定的整合及材料方法，以提供對本發明之實施例全面的理解。這將對本領域中的熟習技藝者是顯而易見的，本發明之實施例可在沒有這些具體細節的情況下實踐。在其他情況下，習知的特徵，像是積體電路設計佈局，為了不模糊本發明之實施例，不描述具體細節。此 外，應當理解的是，在圖中所示的各種實施例是說明性表示且不一定按比例繪製。
本文描述的一或多個實施例是針對具有延伸至主動區或堆疊中的閘極堆疊之裝置，遠低於該裝置之源極區和汲極區的深度。雖然結構上地不同，所產生用於提供漏電流抑制的能力可被描述為類似於Omega式場效電晶體(omega-fet)裝置。本文所述的深環繞式閘極裝置可係特別適用於鍺或III-V族材料為基的場效電晶體(FETs)，其具有奈米線或奈米帶通道。下面描述的一或多個實施例涉及到的方法，以及所產生的結構，減少在鍺或III-V族材料主動層裝置中的寄生漏電流。例如，一或多個用於增進在奈米線或環繞式閘極裝置的性能可係特別有效的。
我們已嘗試透過底部閘極隔離(BGI)結構之使用，抑制在具有捲繞式(wrap-around)閘極的高移動率裝置中的漏電流。然而，在例如，鍺基奈米線或奈米帶的電晶體裝置中的BGI結構之使用，可能係難以實現的。例如，雖然BGI結構可適合用於抑制漏電流，但安置BGI結構通常需要延伸至主動區材料層或堆疊中的深度，其係難以整合的。這種BGI製程也需要更為複雜的程序步驟且可以被證明係成本較高的。此外，在製造BGI結構的情況中，但沒有足以完全抑制漏電流的深度，形成在絕緣區和鍺基緩衝層之間的不良介面可產生導致或促成寄生漏電流的顯著表面狀態。一般情況下，不論寄生漏電流如何產生，該寄生漏電流可妨礙電晶體的性能因為它可降低該裝置之漏 電流的截止狀態。最終，這種寄生漏電流可以使得製造低漏電流鍺基半導體裝置難以實現。
100‧‧‧半導體裝置
102‧‧‧鍺(Ge)通道區
104‧‧‧矽(Si)基板
106‧‧‧矽鍺(SiGe)緩衝層
107‧‧‧矽鍺(SiGe)緩衝層
108‧‧‧箭頭
110‧‧‧源極區
112‧‧‧汲極區
114‧‧‧絕緣區
116‧‧‧閘極電極堆疊
116A‧‧‧高k閘極電介質
116B‧‧‧金屬閘極
116’‧‧‧底部閘極電極堆疊
120‧‧‧底部閘極絕緣體(BGI)結構
200‧‧‧半導體裝置
202‧‧‧鍺(Ge)通道區
204‧‧‧矽(Si)基板
206‧‧‧矽鍺緩衝層
207‧‧‧矽鍺緩衝層
210‧‧‧源極區
212‧‧‧汲極區
214‧‧‧絕緣區
216‧‧‧閘極電極堆疊
216A‧‧‧閘極電介質
216B‧‧‧閘極電極
216'‧‧‧底部閘極電極堆疊
216A"‧‧‧電介質層部分
300‧‧‧非平面半導體裝置
308‧‧‧漏電流路徑
400‧‧‧非平面半導體裝置
440‧‧‧閘極電極間隔件
500‧‧‧半導體裝置
540‧‧‧一對間隔件
550‧‧‧奈米線
550A-C‧‧‧奈米線
570‧‧‧一對接觸點
580‧‧‧干預半導體材料
600‧‧‧穿隧電子顯微鏡(TEM)影像
602‧‧‧曲線
610‧‧‧鍺通道
612‧‧‧Si30Ge70層(鰭)
614‧‧‧閘極堆疊
700‧‧‧計算裝置
702‧‧‧機板
704‧‧‧處理器
706‧‧‧通訊晶片
圖1說明了具有用於漏電流抑制的底部閘極絕緣(BGI)結構的鍺基半導體裝置之剖面圖。
圖2說明了與本發明之實施例相符的具有鍺主動層的半導體裝置之剖面圖，該鍺主動層具有深環繞式閘極結構。
圖3A說明了與本發明之實施例相符的具有鍺主動層以及深環繞式閘極結構的非平面半導體裝置之由上而下的示意圖。
圖3B說明了與本發明之實施例相符的圖3A之該非平面半導體裝置之剖面示意圖。
圖4說明了與本發明之實施例相符的具有鍺主動層及深環繞式閘極結構的鰭式場效電晶體型(fin-fet)的半導體裝置之角度圖。
圖5A說明了與本發明之實施例相符的奈米線基半導體結構之三維剖面圖。
圖5B說明了與本發明之實施例相符，如沿著a-a’軸的圖5A之奈米線基半導體結構之通道剖面視圖。
圖5C說明了與本發明之實施例相符，如沿著b-b’軸的圖5A之奈米線基半導體結構之間隔件剖面視圖。
圖6與本發明之實施例相符，包括沿著鍺基裝置之通道區的剖面視圖之穿隧電子顯微鏡(TEM)影像，以及飽和電流(Idsat)作為相應於在該鍺基裝置中之層的閘極電壓(Vg)之函數之相應曲線。
圖7說明了與本發明之一實施相符的計算裝置。
為舉例說明本文所描述的概念，圖1說明了具有用於洩漏抑制的底部閘極隔離(BGI)結構的鍺基半導體裝置之剖面圖。提到圖1，半導體裝置100包括鍺(Ge)通道區102生長於矽(Si)基板104(例如，作為矽晶片的部分)上，經由矽鍺(SiGe)緩衝層106(如Si30Ge70層)和107(如Si50Ge50層)來控制與鍺和矽之間不匹配的晶格。然而，這些矽鍺緩衝層106和107在他們允許在該通道區102的底層區內的並行傳導中係相當地導電，至少在矽鍺緩衝層106和107內。並行傳導可導致在裝置100中的寄生漏電流，如由箭頭108所描繪，從源極區110至汲極區112。值得注意的是，圖1還描示了絕緣區114及閘極電極堆疊116，像是金屬閘極116B和高k閘極電介質116A電極堆疊116。但應當理解，這樣的漏電流可能發生即使在捲繞或奈米線配置的情況下，其中置放在底部閘極絕緣體(BGI)結構120上的底部閘極電極堆疊116'係被包括的。該BGI結構120可被延伸以提供漏電流 抑制(由箭頭108的X所表示)。然而，如上文所述，這通常需要BGI結構120之形成深至堆疊106/107中，如圖1所示。
為了解決上面描述的問題，在一實施例中，深環繞式閘極結構係被製造以替代BGI結構。例如，在一實施例中，閘極電極之底部部分係被形成遠低於該裝置之源極區和汲極區以提供用於該裝置的漏電流抑制。在這種特定的實施例中，深環繞式閘極結構代替BGI結構之使用，減緩複雜化以及與製造BGI結構有關的可能缺點，像是那些如上所述的。在一實施例中，深環繞式閘極結構係介由使用深主動區蝕刻所製造的(像是深氫矽蝕刻)。在一個這樣的實施例中，該深蝕刻係在淺溝槽隔離(STI)製造的製造方案中之前執行。在另一這種實施例中，深蝕刻係在該製造方案中之較後執行，例如，藉由凹陷後替換性金屬閘極(RMG)聚去除。
在一實施例中，深環繞式閘極結構之使用，槓桿作用在鍺和矽鍺層之間差異的該電壓閾值(Vt)，以抑制可能與使用深閘極結構有關的任何閘極電容(Cgate)損失。設計Vt以降低這種損失的能力之示例，而仍能有效用於漏電流抑制，更多詳細情況在以下與圖6有關描述。在其它實施例中，在本文中詳細描述的解決方案可以容易地被應用到III-V族材料系統，其中類似的Vt設計可被應用以容納深閘極結構。
因此，深閘極結構可被製造用於高移動率材 料裝置。如一示例，圖2說明了與本發明之實施例相符的具有鍺主動層的半導體裝置之剖面圖，該鍺主動層具有深環繞式閘極結構。
參考圖2，半導體裝置200包括鍺(Ge)通道區202生長在矽(Si)基板204上(例如，作為矽晶片的部分)透過矽鍺(SiGe)緩衝層206(如Si30Ge70層)和207(例如，Si50Ge50層)來控制鍺與矽之間不匹配的晶格。然而，這些矽鍺緩衝層206和207在他們允許在通道區202的底層區內的並行傳導中係相當地導電，至少在矽鍺緩衝層206和207內。半導體裝置200也可包括絕緣區214及閘極電極堆疊216，像是閘極電極216B和閘極電介質216A堆疊216。一捲繞式或奈米線配置可被形成，其中包括底部閘極電極堆疊216'，其包括電介質層部分216A'及閘極電極部分216B'。源極區和汲極區210及212，各別被包括在閘極電極堆疊216的任一側上，如也在圖2中所示。
再次參考圖2，緩衝層206和207形成具有在緩衝層206和207之間的異質接面的異質結構。該閘極電極堆疊(216+216')係完全地環繞該主動層之通道區202且置於其上，且係設置在形成於緩衝層207中的溝槽中且至少部分地在緩衝層206中。在一實施例中，源極區和汲極區210和212係置於在主動層202中及緩衝層207中，但不是在緩衝層206中，而是在閘極電極堆疊(216+216')之任一側上。在一個這樣的實施例中，閘極電極堆疊(216+216')係被設置至在異質結構(206+207)中的深度， 約為在異質結構中的源極和汲極區210和212的深度的2到4倍。在另一實施例中，該閘極電極堆疊(216+216')係被設置至在異質結構(206+207)中比絕緣區214之深度還深的深度。在一實施例中，閘極電極堆疊(即，部分216')之底部部分，包括電介質層之部分(即，部分216A")，其排齊部分216'之溝槽，如在圖2中所示。在這樣的一實施例中，部分216A"(和因此，216A和216A')是一高k閘極電介質層。
如通篇使用的術語鍺，純鍺或實質地純鍺可被用來描述鍺材料，該鍺材料係由如果不是全部鍺，就是非常大量的鍺所組成的。然而，可以理解的是，尤其100%純鍺可能難以形成，因此，可以包括很小百分比的矽。在鍺沉積的期間，矽可被包括作為一個不可避免的雜質或成份，或在後沉積處理期間於擴散時可"污染"鍺。因此，本文所描述的實施例指向一鍺通道，實施例可包括鍺通道，其包含一個相對較小量的，例如，「雜質」位準，非鍺原子或種類，像是矽。
再參照圖2，在一示例性實施例中，基板204基本上由矽組成，第一緩衝層206係以約30%的矽和70%的鍺的矽鍺所組成，第二緩衝層207由矽鍺組成，其具有較低於該第一緩衝層206(例如，50%的鍺與70%的鍺)的鍺濃度，以及鍺主動層202基本上由鍺組成。此配置提供具有高移動率和使用作為一通道區的低能隙材料的一材料堆疊。高移動率和低能隙材料係設置在高能隙材料 上，高能隙材料反過來係設置在中能隙材料上。提供類似能隙配置的其他堆疊也可被使用。例如，在一個實施例中，在異質結構中的III-V族材料之適當配置可被使用以替代如上所描述的基於鍺和矽鍺層的異質結構。
在一實施例中，源極區和汲極區210/212被設置在鍺主動層202中及在第二緩衝層207中，但是不形成如圖2所示之如第一緩衝層206般地深度。圖2一般係描示表示各種選項。在第一實施例中，源極區和汲極區係藉由摻雜鍺主動層202及在第二緩衝層207中之部分形成。例如，在一具體的實施例中，硼摻雜原子係被植入該鍺主動層202中及部分地植入該第二緩衝層207中以形成源極區和汲極區210和212。在第二實施例中，該鍺主動層202及該第二緩衝層207之部分係被移除的，以及不同的半導體材料係生長以形成該源極區和汲極區210/212。
基板204可由半導體材料所組成，該半導體材料可承受製造過程且在其中電荷可以遷移。在一實施例中，該基板204係塊基板，像是一般在半導體產業中使用的P型矽基板。在一實施例中，基板204係由結晶矽、矽/鍺或摻雜電荷載體的鍺層所組成，該摻雜電荷載體像是，但不限於磷、砷、硼或其組合。在另一實施例中，在基板204中的矽原子濃度係大於97%，或替代地，摻雜原子的濃度是低於1%。在另一實施例中，在基板204係由生長在不同的結晶基板上的外延層所組成，例如生長在硼摻雜塊矽單晶體基板的頂部的矽外延層。
基板204反而可包括設置在塊晶體基板及外延層之間的絕緣層以形成，例如，矽上絕緣體基板。在一實施例中，該絕緣層係由一種材料組成，像是，但不限於二氧化矽、氮化矽、氧氮化矽或高k電介質層。基板204可替代地由III-V族材料所組成。在一實施例中，基板204係由III-V材料所組成，像是，但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化鎵銦或其組合。在另一實施例中，基板204係由III-V材料及電荷載體摻雜雜質原子所組成，像是，但不限於碳、矽、鍺、氧、硫、硒或碲。
在一實施例中，閘極電極堆疊216之閘極電極(及相應的216')是由一金屬閘極所組成且該閘極電介質層係由高K材料所組成。例如，在一實施例中，閘極電介質層是由一種材料組成，像是但不限於，氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧氧化鉭、鈮酸鉛鋅或其組合。此外，相鄰該通道區的閘極電介質層之部分可包括從該鍺主動層202之頂部數層而形成的原生氧化層。在一實施例中，閘極電介質層係由一個頂高k部分和半導體材料之氧化物組成的較低部分所組成。在一實施例中，閘極電介質層係由鉿氧化之頂部及二氧化矽或氧氮化矽之底部所組成。
在一實施例中，閘極電極係由金屬層所組成，像是但不限於金屬氮化物、金屬碳化物、金屬矽化 物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電性金屬氧化物。在一具體實施例中，閘極電極係由形成於金屬工作函數設定層上的非工作函數設定填充材料所組成。在一實施例中，該閘極電極係由P型或N型材料所組成。閘極電極堆疊216(對應底部部分216')也可包括未描述的電介質間隔件。
該半導體裝置200係一般地顯示以涵蓋非平面裝置，包括閘極環繞裝置。這樣的裝置被更具體地描述在以下結合圖3A和3B(一般非平面裝置)，圖4(捲繞鰭場效電晶體裝置)和圖5(奈米線基裝置)。在所有情況下，深環繞式閘極結構係與該裝置整合。深環繞式閘極結構可有效地抑制在這樣的裝置中的漏電流。因此，半導體裝置200可係併入閘極、通道區及一對源極區和汲極區的半導體裝置。在實施例中，半導體裝置200係像是但不限於金屬氧化物半導體場效電晶體(MOS-FET)或微電機系統(MEMS)。在一實施例中，在半導體裝置200係平面或三維的MOS-FET，且是一種獨立的裝置或是在複數個巢狀裝置之一裝置。可以被理解為一典型的積體電路，N和P通道電晶體兩者可被製造在單基板上，以形成一CMOS積體電路。此外，額外互連佈線可被製造以整合此類裝置入積體電路。
如示例，圖3A及3B說明了與本發明之實施例相符的具有鍺主動層以及深環繞式閘極結構的非平面半導體裝置之各別的由上而下的示意圖以及剖面圖。
參照圖3A和3B，非平面半導體裝置300包括設置於基板204上的第一緩衝層206。第二緩衝層207係設置於第一緩衝層206上。鍺主動層202係設置於第二緩衝層207上。包括頂部216及底部216'的閘極電極堆疊係設置以環繞該鍺主動層202。源極區和汲極區210/212及相應的接觸點210'和212'，係被設置在該鍺主動層202中及部分地在該第二緩衝層207中，在閘極電極堆疊層(216+216')的任一側。更具體地，在一實施例中，如圖3所描述地，源極區和汲極區210/212係藉由摻雜鍺主動層202之部分形成且在該第二緩衝層207中。如圖3所示，半導體裝置300也可包括絕緣區214。在一實施例中，閘極堆疊之底部部分216'係一個深閘極堆疊，形成遠低於源極區和汲極區212和210，且作用以阻止從源極區210至汲極區212漏電流路徑308。可以理解的是，像是圖3之特徵名稱可以係如上所述與圖2相關。
如上所述，本發明的實施例可應用到非平面的MOS-FET，像是具有環繞式閘極部分的鰭式場效電晶體型裝置。例如，圖4說明了與本發明之實施例相符的具有鍺主動層及深環繞式閘極結構的鰭式場效電晶體型的半導體裝置之角度圖。
參考圖4，非平面半導體裝置400包括設置於基板204上的第一緩衝層206。第二緩衝層207係設置於第一緩衝層206上。三維鍺主動層202係設置於第二緩衝層207上。閘極電極堆疊216，包括閘極電極216B及閘 極電介質216A，係設置在三維鍺主動層202上及完全地環繞三維鍺主動層202，雖然捲伏於區域202下方的該部分不能從這個角度來看。源極區和汲極區210/212係被設置在閘極電極堆疊216之任一側上。絕緣區214和閘極電極間隔件440也被描述。符合本發明的實施例，閘極電極堆疊216係深環繞式閘極結構，其延伸至第一緩衝層206。
雖然在圖4中描述為有些正在與第一個緩衝層206的底部對齊，它是被理解的隔離地區214深度可能會發生變化。此外，雖然在圖4中描示為與第二緩衝層207的頂部被稍微對齊，可以理解的是，絕緣區214之高度可變化。可以被理解的是像圖4之指定特徵可與圖2所述有關。
在另一態樣中，圖5A說明了與本發明之實施例相符的鍺奈米線基半導體結構之三維剖面圖。圖5B說明了如沿著a-a’軸的圖5A之鍺奈米線基半導體結構之通道剖面視圖。圖5C說明了如沿著b-b’軸的圖5A之鍺奈米線基半導體結構之間隔件剖面視圖。
參照圖5A，半導體裝置500包括一或多個垂直堆疊的鍺奈米線(550套)設置於基板204上。本文的實施例都是針對單線裝置和多線裝置。作為一示例，具有奈米線550A、550B和550C的三奈米線基裝置是描示用於說明的目的。為了方便描述，奈米線550A係用作示例描述的重點是奈米線之唯一一個。可以理解的是，其中一奈 米線的屬性被描述，基於複數個奈米線的實施例可具有用於每個奈米線的相同屬性。
至少，第一奈米線550A包括鍺通道區202。鍺通道區202具有長度(L)。參照圖5B，鍺通道區202也具有與該長度(L)正交的周長。再一次參照圖5B，閘極電極堆疊216環繞該各個奈米線550的各個通道區的整個周長，包括鍺通道區202。閘極電極堆疊216包括沿著設置在介於通道區和閘極電極(未示出)之間的閘極電介質層的閘極電極。鍺通道區202和額外奈米線550B及550C之通道區係離散在它們藉由閘極電極堆疊216完全地被環繞之處在沒有任何干預的材料下，像是於基板下的材料或於通道製造上的材料。因此，在具有複數個奈米線550的實施例中，奈米線之通道區相對於其他的也是離散的，如在圖5B中所描述的。
參照圖5A-5C，第二緩衝層207係被設置於第一緩衝層206上，其係置於基板204上。如圖5B所示，該通道區下方，該閘極電極堆疊216係被形成至該第二緩衝層207中及部分地在第一緩衝層206中。再次參照圖5A，各個奈米線550也包括設置在通道區的任一側上的奈米線中的源極區和汲極區210和212，包括在鍺通道區202之任一側上。在實施例中，源極區和汲極區210/212係被嵌入的源極區和汲極區，例如在奈米線之至少一部分係被移除和以源極區/汲極區材料替代的。然而，在另一實施例中，在源極區和汲極區210/212係由一 或多個鍺奈米線550之摻雜的部分所組成的。
一對接觸點570係被設置在源極區/汲極區210/212上。在一實施例中，半導體裝置500進一步包括一對間隔件540。間隔件540係在閘極電極堆疊216和該對接觸點570之間。如上所述，在至少幾個實施例中，通道區和源極區/汲極區係作為離散的。然而，不是所有的奈米線550區需要或甚至可以係作為離散的。例如，參照圖5C，奈米線550A-550C在間隔件540下的位置不係離散的。在一實施例中，奈米線550A-550C包括干預半導體材料580之間的，像是矽鍺或干預在鍺奈米線之間的矽。在一實施例中，該底部奈米線550A仍與第二緩衝層207之一部分接觸。因此，在一實施例中，在一或兩個該間隔件540下的複數個垂直堆疊奈米線550之一部分係非離散的。
可以被理解的是像圖5A-5C之指定特徵可與圖2所述有關。此外，雖然以上所述的裝置500係用於單個裝置，CMOS架構也可被形成以包括設置於相同基板上或於其之上的NMOS和PMOS奈米線基的裝置。在一實施例中，奈米線550可作為如線或帶般地大小且可具有方形或圓的角。
此外，在一實施例中，奈米線550，在替代閘極程序期間可作為離散的(至少在通道區)。在這樣的一實施例中，鍺層之部分最終成為在奈米線基結構中的通道區。因此，在暴露於假閘極移除後的通道區的程序階段， 可能執行通道工程或調整。例如，在一實施例中，鍺層之離散部係使用氧化和蝕刻程序變薄。這種刻蝕程序可在該些線被分離或獨立時同時被執行。因此，從鍺層形成的該些初始線可開始變得較厚和係薄到適合用於奈米線裝置中的通道區的大小，獨立於源極區和汲極區之大小。形成這樣的離散通道區，高k閘極電介質和金屬閘極程序可被執行以及源極和汲極接觸點可被添加。
如上文所述，一或多個實施例包括深環繞式閘極結構之形成，其延伸至材料之異質結構堆疊之多個層中。在一這種實施例中，高移動率和低能隙材料係用以作為通道區。該高移動率和低能隙材料係設置在高能隙材料上，其反過來係設置在中能隙材料上。在一涉及鍺基結構具體的實施例，一通道區係基本上由純鍺所組成。在通道區以外的區域(在閘極係捲繞該鍺層之處)，該鍺層係設置在Si50Ge50上，其具有較高於鍺的能隙。該Si50Ge50係設置在Si30Ge70層上，具有在Si50Ge50和Ge中間的能隙。圖6包括沿著鍺基裝置之通道區的剖視圖之一穿隧電子顯微鏡(TEM)影像600，及飽和電流(Idsat)作為相應於鍺基裝置中的層之閘極電壓(Vg)之函數的相應曲線602，與本發明之實施例相符。
指向圖6之影像600，鍺通道610係設置在Si30Ge70層(鰭)612上。閘極堆疊614圍繞在通道區610的鍺層。可以理解的是，在通道區以外的區域，在一實施例中，Si50Ge50層係設置在鍺層和Si30Ge70層之間，及閘極 堆疊614不係在這些地點出現(例如，在源極區和汲極區)。如圖6所示，參考曲線602，鍺層具有較高於相應的Si30Ge70層的Idsat，且甚至將較Si50Ge50高。因此，雖然深環繞式閘極結構之形成涉及深入材料之異質結構堆疊之其他層中的閘極堆疊之形成，具有通道層以外的層的閘極堆疊之相應的交互作用並不干擾所製造的裝置之高效能。更具體地說，在其他層中很少甚至沒有影響閘極的效能。而且，也許最重要地，深閘極結構可以採取行動以抑止在該裝置之截止狀態的漏電流。
因此，本文所述的一或多個的實施例係針對鍺或II-V族材料主動區配置，與深環繞式閘極的閘極電極堆疊整合。這種配置可被包括以形成鍺或III-V族材料為基的電晶體，像是非平面裝置、鰭或三閘基裝置及閘極環繞式裝置，包括奈米線基裝置。本文所述的實施例可有效的用於在金屬氧化物半導體場效電晶體(MOSFETs)中的接面隔離。可以理解的是，材料之形成，像是第一或第二緩衝層206/207和鍺主動區202可藉由像是，但不限於化學氣相沉積(CVD)或分子束外延(MBE)，或其他類似程序之技術所形成。
圖7說明了與本發明之一實施相符的計算裝置700。該計算裝置700置於機板702中。該機板702可包括數個元件，包括但不限於處理器704及至少一通訊晶片706。該處理器704係實體地以及電性地耦接置該機板702。在一些實施例中，該至少一通訊晶片706也係實體 地以及電性地偶接置該機板702。在進一步的實施中，該通訊晶片706係處理器704之部分。
依據它的應用，計算裝置700可包括其他元件，其可或可不係實體地或電性地偶接至該機板702。這些其他元件，包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控式螢幕顯示器、觸控式螢幕控制器、電池、音訊編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)設備、羅盤、加速度計、陀螺儀、揚聲器、攝影機和大型儲存裝置(像是硬碟、光碟(CD)、數位多功能光碟(DVD)，諸如此類)。
該通訊晶片706致能用於從或至該計算裝置700的資料之轉移的無線通訊。術語「無線」，以及其衍生詞可被用於描述電路、裝置、系統、方法、技術、通訊通道等等，其可透過通過非固定媒介的調變電磁輻射之使用而通訊資料。該術語並非暗示有關的裝置不包含任何線，即使在一些實施例中它們並非如此。該通訊晶片706可實現任何數量的無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11家庭標準)、WiMAX(IEEE 802.16家庭標準)、IEEE 802.20標準、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物以及任何被指為3G、4G、5G和以上的其它無線協定。該計算裝置700可 包括複數個通訊晶片706。例如，第一通訊晶片706可被專用於短範圍無線通訊，像是Wi-Fi和藍牙，及第二通訊晶片706可被專用於長範圍無線通訊，像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
該計算裝置700之該處理器704包括積體電路晶格封裝在處理器704中。在本發明之一些實施中，該處理器之該積體電路晶格包括一或多個裝置，像是建立與本發明實施例相符的MOS-FET電晶體。術語「處理器」可指任何裝置或裝置之部分，處理來自暫存器及/或記憶體的電子資料，以轉換電子資料至可儲存在暫存器及/或記憶體中的其他電子資料。
該通訊晶片706也包括封裝在該通訊晶片706中的積體電路晶格。與本發明之另一實施相符，通訊晶片之積體電路晶格包括一或多個裝置，像是建立與本發明之一實施相符的MOS-FET電晶體。
在進一步的實施中，設置在計算裝置700中的另一元件可包含積體電路晶格其包括一或多個裝置，像是建立符合本發明之實施的MOS-FET電晶體。
在各種實施中，計算裝置700可係一膝上型電腦、輕省筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、顯示器、機上盒、娛樂控制單元、數位攝影機、可攜式音樂播放機或數位視訊錄影機。在進一步的實施中，計算裝置700可 係處理資料的任何其他電子裝置。
因此，本發明的實施例包括具有鍺或III-V族主動層的深環繞式閘極半導體裝置。
在一實施例中，非平面半導體裝置包括置於基板上的異質結構。異質結構包括介於不同組成物之較上層和較下層之間的異質接面。主動層係設置於異質結構上且具有不同於異質結構之較上層和較下層的組成。閘極電極堆疊完全地環繞主動層之通道區且係設置於其上，及該閘極電極堆疊係設置於在較上層中的溝槽中且至少部分地在異質結構之較下層中。源極和汲極區係設置於在主動層中及較上層中，但不是在較下層中，在閘極電極堆疊之任一側上。
在一實施例中，主動層之通道區具有比較下層低的能隙，以及較下層具有比較上層低的能隙。
在一實施例中，主動層的通道區實質上由鍺組成，較下層係由SixGe1-x組成，及較上層係由SiyGe1-y組成，其中y>x。
在一實施例中，y大約是0.5，以及x大約是0.3。
在一實施例中，其中主動層之通道區、較下層及較上層各個由不同的III-V族材料組成。
在一實施例中，閘極電極堆疊係被設置至異質結構中的一深度，大約為2到4倍在異質結構中的源極區和汲極區之深度。
在一實施例中，裝置更包括鄰近該源極和汲極區及至少部分地置入異質結構中的絕緣區。
在一實施例中，閘極電極堆疊被設置至在異質結構中的深度，比絕緣區之深度還深。
在一實施例中，閘極電極堆疊係由高k閘極電介質層所組成，高k閘極電介質層排齊溝槽及在高k閘極電介質層內的金屬閘極電極。
在一實施例中，裝置更包括設置於主動層上的垂直配置中的一或多個奈米線，其中閘極電極堆疊完全地環繞且係置放在各個奈米線之通道區上
在一實施例中，非平面半導體裝置包括置於基板上的緩衝層。主動層係設置於緩衝層上。閘極電極堆疊係完全地環繞主動層之通道區且置於其上的，且該閘極電極堆疊係設置在緩衝層中的溝槽中。源極和汲極區係設置在主動層中且在緩衝層中，在閘極電極堆疊之任一側上。閘極電極堆疊係置放至足夠低於在緩衝層中的源極和汲極區的緩衝層中之深度的一深度，以堵住來自源極區和汲極區的大部分漏電流。
在一實施例中，主動層之該通道區具有較緩衝層之任何部分低的能隙。
在一實施例中，該主動層之通道區實質上由鍺組成，且緩衝層係由矽鍺組成。
在一實施例中，主動層及緩衝層各個係由III-V族材料所組成。
在一實施例中，閘極電極堆疊係被置放至在緩衝層中的一深度，大約為2到4倍在緩衝層中的源極區和汲極區之深度。
在一實施例中，裝置更包括鄰近該源極區和汲極區及至少部分地置入緩衝層中的絕緣區。
在一實施例中，閘極電極堆疊係被設置至在緩衝層中的深度，比絕緣區之深度還深。
在一實施例中，閘極電極堆疊係由高k閘極電介質層所組成，該高k閘極電介質層排齊溝槽及在高k閘極電介質層內的金屬閘極電極。
在一實施例中，裝置更包括置於主動層上的垂直配置中的一或多個奈米線，且閘極電極堆疊完全地環繞且係置放在各個奈米線之通道區上。
在一實施例中，一種製造非平面半導體裝置的方法包括形成設置於基板上的異質結構。異質結構包括介於不同組成物之較上層和較下層之間的異質接面。主動層係形成於異質結構上且具有不同於異質結構之較上層和較下層的組成。溝槽係形成在較上層中汲至少部份地在較下層中。閘極電極堆疊係形成完全地環繞主動層之通道區且置於其上，及在較上層中的該溝槽中且至少部分地在較下層中。源極區和汲極區係形成在主動層中及較上層中，但不是在較下層中，而是在閘極電極堆疊之任一側上。
在一實施例中，形成溝槽在較上層中且至少部份地在較下層中係被執行在替代閘極程序中的假閘極結 構之移除之後。
在一實施例中，主動層之該通道區具有比較下層低的能隙，以及較下層具有比較上層低的能隙。
在一實施例中，主動層之通道區實質上由鍺組成，較下層係由SixGe1-x組成，及較上層係由SiyGe1-y組成，其中y>x。
在一實施例中，y大約是0.5，以及x大約是0.3。
在一實施例中，主動層之通道區、較下層及較上層各者係由不同的III-V族材料組成。
在一實施例中，閘極電極堆疊係被形成至在異質結構中的一深度，大約為2到4倍在緩衝層中的源極和汲極區之深度。
在一實施例中，方法更包括形成鄰近源極和汲極區及至少部分地置入異質結構中的絕緣區。
在一實施例中，閘極電極堆疊係被形成至在異質結構中的深度，比絕緣區之深度還深。
在一實施例中，閘極電極堆疊係由高k閘極電介質層所組成，高k閘極電介質層排齊溝槽及在高k閘極電介質層內的金屬閘極電極。
在一實施例中，方法更包括形成在該主動層上的垂直配置中的一或多個奈米線，且閘極電極堆疊完全地環繞且係形成在各個奈米線之通道區上。
100‧‧‧半導體裝置
102‧‧‧鍺(Ge)通道區
104‧‧‧矽(Si)基板
106‧‧‧矽鍺(SiGe)緩衝層
107‧‧‧矽鍺(SiGe)緩衝層
108‧‧‧箭頭
110‧‧‧源極區
112‧‧‧汲極區
114‧‧‧絕緣區
116‧‧‧閘極電極堆疊
116A‧‧‧高k閘極電介質
116B‧‧‧金屬閘極
116’‧‧‧底部閘極電極堆疊
120‧‧‧底部閘極絕緣體(BGI)結構

Claims (24)

  1. 一種非平面半導體裝置，包含：置於基板上的異質結構，該異質結構包含介於不同組成之較上層和較下層之間的異質接面；置於該異質結構上且具有不同於該異質結構之該較上層和該較下層的組成的主動層；完全地環繞該主動層之通道區且置於其上的閘極電極堆疊，且該閘極電極堆疊置於在該較上層中的溝槽中且至少部分地在該異質結構之該較下層中；置於在該主動層中及該較上層中的源極區和汲極區，但不是在該較下層中，而是在該閘極電極堆疊之任一側上；以及鄰近該源極區和該汲極區及至少部分地置入該異質結構中的絕緣區，其中該閘極電極堆疊係置放至該異質結構中的一深度，其較深於該等絕緣區之深度。
  2. 如申請專利範圍第1項所述之非平面半導體裝置，其中該主動層之該通道區具有比該較下層低的能隙，以及該較下層具有比該較上層低的能隙。
  3. 如申請專利範圍第2項所述之非平面半導體裝置，其中該主動層的該通道區實質上由鍺組成，該較下層包含SixGe1-x，及該較上層包含SiyGe1-y，其中y>x。
  4. 如申請專利範圍第3項所述之非平面半導體裝置，其中y大約是0.5，以及x大約是0.3。
  5. 如申請專利範圍第2項所述之非平面半導體裝置， 其中該主動層、該較下層及該較上層各個包含不同的III-V族材料。
  6. 如申請專利範圍第1項所述之非平面半導體裝置，其中該閘極電極堆疊係被置放至在該異質結構中的一深度，大約為2到4倍的在該異質結構中的該源極區和該汲極區之深度。
  7. 如申請專利範圍第1項所述之非平面半導體裝置，其中該閘極電極堆疊包含高k閘極電介質層，排齊該溝槽及在該高k閘極電介質層內的金屬閘極電極。
  8. 如申請專利範圍第1項所述之非平面半導體裝置，進一步包含：置於該主動層上的垂直配置中的一或多個奈米線，其中該閘極電極堆疊完全地環繞且係置放在各個該奈米線之通道區上
  9. 一種非平面半導體裝置，包含：置於基板上的緩衝層；置於該緩衝層上的主動層；完全地環繞該主動層之通道區且置於其上的閘極電極堆疊，且該閘極電極堆疊係置放在該緩衝層中的溝槽中；置放在該主動層中和該緩衝層中的源極區和汲極區，在該閘極電極堆疊之任一側上，其中該閘極電極堆疊係置放至足夠低於在該緩衝層中的該源極和汲極區之深度的在該緩衝層中的一深度，以堵住來自該源極區和該汲極區的大部分漏電流；以及 鄰近該源極區和該汲極區及至少部分地置入該緩衝層中的絕緣區，其中該閘極電極堆疊係置放至在該緩衝層中的一深度，其較深於該絕緣區之深度。
  10. 如申請專利範圍第9項所述之非平面半導體裝置，其中該主動層之該通道區具有比該緩衝層之任何部分低的能隙。
  11. 如申請專利範圍第10項所述之非平面半導體裝置，其中該主動層的該通道區實質上由鍺組成，且該緩衝層包含矽鍺。
  12. 如申請專利範圍第10項所述之非平面半導體裝置，其中該主動層及該緩衝層各個包含III-V族材料。
  13. 如申請專利範圍第9項所述之非平面半導體裝置，其中該閘極電極堆疊係置放至在該緩衝層中的一深度，大約為2到4倍的在該緩衝層中的源極和汲極區之深度。
  14. 如申請專利範圍第9項所述之非平面半導體裝置，其中該閘極電極堆疊包含高k閘極電介質層，排齊該溝槽及在該高k閘極電介質層內的金屬閘極電極。
  15. 如申請專利範圍第9項所述之非平面半導體裝置，進一步包含：置於該主動層上的垂直配置中的一或多個奈米線，其中該閘極電極堆疊完全地環繞且係置放在各個該奈米線之通道區上。
  16. 一種製造非平面半導體裝置之方法，其包含： 形成異質結構於基板上，該異質結構包含介於不同組成之較上層和較下層之間的異質接面；形成主動層於該異質結構上，且該主動層具有不同於該異質結構之該較上層和該較下層的組成；形成溝槽在該較上層中且至少部份地在較下層中；形成完全地環繞該主動層之通道區且置於其上的閘極電極堆疊，且該閘極電極堆疊在該較上層中的該溝槽中且至少部分地在該較下層中；形成在該主動層中及該較上層中的源極區和汲極區，但不是在較下層中，而是在該閘極電極堆疊之任一側上；以及形成鄰近該源極和汲極區且至少部分地進入該異質結構的絕緣區，其中該閘極電極堆疊係置放至該異質結構中的一深度，其較深於該絕緣區之深度。
  17. 如申請專利範圍第16項所述之方法，其中形成溝槽在該較上層中且至少部份地在較下層中係在替代閘極程序中的假閘極結構之移除之後執行。
  18. 如申請專利範圍第16項所述之方法，其中該主動層之該通道區具有比該較下層低的能隙，以及該較下層具有比該較上層低的能隙。
  19. 如申請專利範圍第18項所述之方法，其中該主動層的該通道區實質上由鍺組成，該較下層包含SixGe1-x，及該較上層包含SiyGe1-y，其中y>x。
  20. 如申請專利範圍第19項所述之方法，其中y大 約是0.5，以及x大約是0.3。
  21. 如申請專利範圍第18項所述之方法，其中該主動層、該較下層及該較上層之該通道區各個包含不同的III-V族材料。
  22. 如申請專利範圍第16項所述之方法，其中該閘極電極堆疊係被形成在該異質結構中的一深度，大約為2到4倍在該異質結構中的源極和汲極區之深度。
  23. 如申請專利範圍第16項所述之方法，其中該閘極電極堆疊包含高k閘極電介質層，該高k閘極電介質層內襯該溝槽及在該高k閘極電介質層內的金屬閘極電極。
  24. 如申請專利範圍第16項所述之方法，進一步包含：形成在該主動層上的垂直配置中的一或多個奈米線，其中該閘極電極堆疊完全地環繞且係形成在各個該奈米線之通道區上。
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