JP6555622B2 - 集積回路構造、非平面型半導体デバイスおよび非平面型半導体デバイスを製造する方法 - Google Patents
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Description
[項目1]
基板の上方に配置され、組成の異なる上層と下層との間にヘテロ接合を有するヘテロ構造と、
上記ヘテロ構造の上方に配置され、上記ヘテロ構造の上記上層および上記下層とは異なる組成を有する活性層と、
上記活性層のチャネル領域上に配置されて上記チャネル領域を完全に包囲するとともに、上記ヘテロ構造の上記上層中および少なくとも部分的に上記下層中のトレンチに配置されるゲート電極スタックと、
上記ゲート電極スタックのどちらかの側において上記活性層中および上記上層中に配置され、上記下層中には配置されないソース・ドレイン領域と、
を備える非平面型半導体デバイス。
[項目2]
上記活性層の上記チャネル領域は上記下層よりも低いバンドギャップを有し、上記下層は上記上層よりも低いバンドギャップを有する、項目1に記載の非平面型半導体デバイス。
[項目3]
上記活性層の上記チャネル領域は本質的にゲルマニウムから成り、上記下層はSi x Ge 1−x を含み、上記上層はSi y Ge 1−y を含み、y>xである、項目2に記載の非平面型半導体デバイス。
[項目4]
yは約0.5であり、xは約0.3である、項目3に記載の非平面型半導体デバイス。
[項目5]
上記活性層、上記下層、および上記上層は、それぞれ異なるIII−V族材料を含む、項目2に記載の非平面型半導体デバイス。
[項目6]
上記ゲート電極スタックは、上記ヘテロ構造中にて、上記ヘテロ構造中の上記ソース・ドレイン領域の深さの約2−4倍の深さまで配置される、項目1から項目5のいずれか1項に記載の非平面型半導体デバイス。
[項目7]
上記ソース・ドレイン領域に隣接し、少なくとも部分的に上記ヘテロ構造中に配置される複数の分離領域をさらに備え、
上記ゲート電極スタックは、上記ヘテロ構造中にて、上記複数の分離領域の深さよりも深い深さまで配置される、項目1から項目6のいずれか1項に記載の非平面型半導体デバイス。
[項目8]
上記ゲート電極スタックは、上記トレンチと並ぶhigh−kゲート誘電体層、および、上記high−kゲート誘電体層内のメタルゲート電極を含む、項目1から項目7のいずれか1項に記載の非平面型半導体デバイス。
[項目9]
上記活性層の上方において、垂直に並ぶように配置された一または複数のナノワイヤをさらに備え、
上記ゲート電極スタックは、上記一または複数のナノワイヤのそれぞれのチャネル領域上に配置され、上記チャネル領域を完全に包囲する、項目1から項目8のいずれか1項に記載の非平面型半導体デバイス。
[項目10]
組成の異なる上層と下層との間にヘテロ接合を有するヘテロ構造を基板の上方に形成する段階と、
上記ヘテロ構造の上記上層および上記下層とは異なる組成を有する活性層を上記ヘテロ構造の上方に形成する段階と、
上記上層中および少なくとも部分的に上記下層中にトレンチを形成する段階と、
ゲート電極スタックを、上記活性層のチャネル領域上にて上記チャネル領域を完全に包囲するように、且つ、上記上層中および少なくとも部分的に上記下層中の上記トレンチに形成する段階と、
ソース・ドレイン領域を、上記下層中には形成せずに、上記ゲート電極スタックのどちらかの側において上記活性層中および上記上層中に形成する段階と、
を備える、非平面型半導体デバイスを製造する方法。
[項目11]
上記上層中および少なくとも部分的に上記下層中に上記トレンチを形成する段階は、リプレースメントゲートプロセスにおけるダミーゲート構造の除去の後に続けて実行される、項目10に記載の方法。
[項目12]
上記活性層の上記チャネル領域は上記下層よりも低いバンドギャップを有し、上記下層は上記上層よりも低いバンドギャップを有する、項目10または項目11に記載の方法。
[項目13]
上記活性層の上記チャネル領域は本質的にゲルマニウムから成り、上記下層はSi x Ge 1−x を含み、上記上層はSi y Ge 1−y を含み、y>xである、項目12に記載の方法。
[項目14]
yは約0.5であり、xは約0.3である、項目13に記載の方法。
[項目15]
上記活性層の上記チャネル領域、上記下層、および上記上層は、それぞれ異なるIII−V族材料を含む、項目12に記載の方法。
[項目16]
上記ゲート電極スタックは、上記ヘテロ構造中にて、上記ヘテロ構造中の上記ソース・ドレイン領域の深さの約2−4倍の深さまで形成される、項目10から項目15のいずれか1項に記載の方法。
[項目17]
上記ソース・ドレイン領域に隣接する複数の分離領域を、少なくとも部分的に上記ヘテロ構造中に形成する段階をさらに備える、項目10から項目16のいずれか1項に記載の方法。
[項目18]
上記ゲート電極スタックは、上記ヘテロ構造中にて、上記複数の分離領域の深さよりも深い深さまで形成される、項目17に記載の方法。
[項目19]
上記ゲート電極スタックは、上記トレンチと並ぶhigh−kゲート誘電体層、および、上記high−kゲート誘電体層内のメタルゲート電極を含む、項目10から項目18のいずれか1項に記載の方法。
[項目20]
上記活性層の上方に、一または複数のナノワイヤを垂直に並ぶように形成する段階をさらに備え、上記ゲート電極スタックは、上記一または複数のナノワイヤのそれぞれのチャネル領域上に形成され、上記チャネル領域を完全に包囲する、項目10から項目19のいずれか1項に記載の方法。
[項目21]
シリコンを有する基板の上方の半導体フィンの上方に位置し、III−V族材料を有するチャネル構造と、
上記チャネル構造の上面上と、側面に沿った部分と、底面上とに位置するゲート構造と、
上記チャネル構造の第1の側におけるソース構造と、
上記第1の側とは反対側における上記チャネル構造の第2の側に位置するドレイン構造と
を備え、
上記ゲート構造は、さらに、上記チャネル構造の上記底面の下のトレンチに位置しており、
上記ゲート構造は、
上記チャネル構造の上記上面上と、上記側面に沿った部分と、上記底面上とに位置し、さらに上記トレンチの側部および底部に沿って位置し、ハフニウムおよび酸素を有する、ゲート誘電体層と、
上記チャネル構造の上記上面上と、上記側面に沿った部分と、上記底面上との上記ゲート誘電体層上に位置し、さらに上記トレンチの上記側部および上記底部に沿った上記ゲート誘電体層上に位置し、金属窒化物を有する、導電層と
を有し、
上記ゲート構造は、上記半導体フィン中にて、上記ソース構造および上記ドレイン構造の深さよりも深い深さを有する
集積回路構造。
[項目22]
上記ソース構造および上記ドレイン構造は上記III−V族材料を有する、項目21に記載の集積回路構造。
[項目23]
上記集積回路構造は、
上記トレンチの第1の側の横方向に隣接する第1の分離構造と、
上記第1の側とは反対側における上記トレンチの第2の側の横方向に隣接する第2の分離構造と
をさらに有する、項目21または22に記載の集積回路構造。
[項目24]
基板の上方に配置されたバッファ層と、
上記バッファ層の上方に配置された活性層と、
上記活性層のチャネル領域上に配置されて上記チャネル領域を完全に包囲するとともに、上記バッファ層におけるトレンチ中に配置されたゲート電極スタックと、
上記ゲート電極スタックのどちらかの側において上記チャネル領域に隣接して配置されたソースおよびドレイン領域と、
上記ソースおよびドレイン領域に隣接し、上記バッファ層中に少なくとも部分的に配置された複数の分離領域と
を備え、
上記ゲート電極スタックは、上記バッファ層中にて、上記複数の分離領域の深さよりも深い深さまで配置される
非平面型半導体デバイス。
[項目25]
上記活性層の上記チャネル領域は、上記バッファ層のどの部分よりも低いバンドギャップを有する、項目24に記載の非平面型半導体デバイス。
[項目26]
上記活性層の上記チャネル領域は本質的にゲルマニウムから成り、上記バッファ層はシリコンゲルマニウムを有する、項目25に記載の非平面型半導体デバイス。
[項目27]
上記活性層および上記バッファ層は、それぞれIII−V族材料を有する、項目25に記載の非平面型半導体デバイス。
[項目28]
上記ゲート電極スタックは、上記ソースおよびドレイン領域の深さの約2−4倍の深さまで配置される、項目24から27のいずれか一項に記載の非平面型半導体デバイス。
[項目29]
上記ゲート電極スタックは、上記トレンチと並ぶhigh−kゲート誘電体層、および、上記high−kゲート誘電体層内のメタルゲート電極を含む、項目24から28のいずれか一項に記載の非平面型半導体デバイス。
[項目30]
上記活性層の上方において、垂直に並ぶように配置された一または複数のナノワイヤをさらに備え、
上記ゲート電極スタックは、上記一または複数のナノワイヤのそれぞれのチャネル領域上に配置され、上記チャネル領域を完全に包囲する、項目24から29のいずれか一項に記載の非平面型半導体デバイス。
[項目31]
非平面型半導体デバイスを製造する方法であって、
上記方法は、
基板の上方にバッファ層を形成する段階と、
上記バッファ層の上方に活性層を形成する段階と、
上記バッファ層中に少なくとも部分的に分離領域を形成する段階と、
上記活性層のチャネル領域の下方に位置する上記バッファ層中に、上記分離領域の下方の深さまでトレンチを形成する段階と、
上記活性層のチャネル領域上および上記トレンチ中にゲート電極スタックを形成する段階と、
上記ゲート電極スタックのどちらかの側において上記チャネル領域に隣接するソースおよびドレイン領域を形成する段階と
を備える
方法。
[項目32]
上記活性層の上記チャネル領域は、上記バッファ層のどの部分よりも低いバンドギャップを有する、項目31に記載の方法。
[項目33]
上記活性層の上記チャネル領域は本質的にゲルマニウムから成り、上記バッファ層はシリコンゲルマニウムを有する、項目32に記載の方法。
[項目34]
上記活性層および上記バッファ層は、それぞれIII−V族材料を有する、項目32に記載の方法。
[項目35]
上記ゲート電極スタックは、上記バッファ層中に、上記ソースおよびドレイン領域の深さの約2−4倍の深さまで形成される、項目31から34のいずれか一項に記載の方法。
[項目36]
上記ゲート電極スタックを形成する段階は、上記トレンチと並ぶhigh−kゲート誘電体層を形成する段階と、上記high−kゲート誘電体層内にメタルゲート電極を形成する段階とを有する、項目31から35のいずれか一項に記載の方法。
[項目37]
上記活性層の上方において、垂直に並ぶように一または複数のナノワイヤを形成する段階をさらに備え、
上記ゲート電極スタックは、上記一または複数のナノワイヤのそれぞれのチャネル領域上に形成され、上記チャネル領域を完全に包囲する、項目31から36のいずれか一項に記載の方法。
[項目38]
基板の上方に位置し、ゲルマニウムを有する半導体本体と、
上記半導体本体のチャネル領域を少なくとも部分的に包囲するゲート電極であって、その一部が上記半導体本体の上記チャネル領域の真下に位置する上記基板の第1のトレンチに位置する、上記ゲート電極と、
上記ゲート電極の第1の側に隣接する第1のソースまたはドレイン領域と、
上記第1の側とは反対側における第2の側であって、上記ゲート電極の上記第2の側に隣接する第2のソースまたはドレイン領域と、
上記第1のソースまたはドレイン領域に隣接し、上記基板の第2のトレンチに位置する第1の分離構造と、
上記第2のソースまたはドレイン領域に隣接し、上記基板の第3のトレンチに位置する第2の分離構造と
を備え、
上記第1のトレンチは、上記基板中にて、上記基板の第2のトレンチの深さよりも深い深さを有し、
上記第1のトレンチは、上記基板中にて、上記基板の第3のトレンチの深さよりも深い深さを有する
集積回路構造。
[項目39]
上記半導体本体は本質的にゲルマニウムから成る、項目38に記載の集積回路構造。
[項目40]
上記半導体本体の上記チャネル領域と上記ゲート電極との間にゲート誘電体層をさらに備える、項目38に記載の集積回路構造。
[項目41]
上記ゲート誘電体層は、上記第1のトレンチにおける上記ゲート電極の上記一部のさらに下に位置する、項目40に記載の集積回路構造。
[項目42]
上記ゲート誘電体層はhigh−k誘電体材料を有する、項目20に記載の集積回路構造。
[項目43]
上記半導体本体の上方において垂直に並べられた一または複数のナノワイヤをさらに備える、項目38から42のいずれか一項に記載の集積回路構造。
[項目44]
上記ゲート電極は、上記半導体本体の上記チャネル領域を完全に包囲する、項目38から43のいずれか一項に記載の集積回路構造。
[項目45]
III−V族材料を有し、基板の上方に位置する半導体本体と、
上記半導体本体のチャネル領域を少なくとも部分的に包囲するゲート電極であって、その一部が上記半導体本体の上記チャネル領域の真下に位置する上記基板の第1のトレンチに位置する、上記ゲート電極と、
上記ゲート電極の第1の側に隣接する第1のソースまたはドレイン領域と、
上記第1の側とは反対側における第2の側であって、上記ゲート電極の上記第2の側に隣接する第2のソースまたはドレイン領域と、
上記第1のソースまたはドレイン領域に隣接し、上記基板の第2のトレンチに位置する第1の分離構造と、
上記第2のソースまたはドレイン領域に隣接し、上記基板の第3のトレンチに位置する第2の分離構造と
を備え、
上記第1のトレンチは、上記基板中にて、上記基板の第2のトレンチの深さよりも深い深さを有し、
上記第1のトレンチは、上記基板中にて、上記基板の第3のトレンチの深さよりも深い深さを有する
集積回路構造。
[項目46]
上記半導体本体の上記チャネル領域と上記ゲート電極との間にゲート誘電体層をさらに備える、項目45に記載の集積回路構造。
[項目47]
上記ゲート誘電体層は、上記第1のトレンチにおける上記ゲート電極の上記一部のさらに下に位置する、項目46に記載の集積回路構造。
[項目48]
上記ゲート誘電体層はhigh−k誘電体材料を有する、項目26または27に記載の集積回路構造。
[項目49]
上記半導体本体の上方において垂直に並べられた一または複数のナノワイヤをさらに備える、項目46から48のいずれか一項に記載の集積回路構造。
[項目50]
上記ゲート電極は、上記半導体本体の上記チャネル領域を完全に包囲する、項目46から49のいずれか一項に記載の集積回路構造。
[項目51]
基板の上方に位置するバッファ層と、
上記バッファ層の上方に位置し、半導体チャネルを有するナノワイヤと、
上記ナノワイヤの上記半導体チャネルの領域を完全に包囲するとともに、上記半導体チャネルの真下のトレンチに位置する、ゲート電極と、
上記ゲート電極の第1の側において上記半導体チャネルの第1の端部に位置する第1のソースまたはドレイン領域と、
上記第1の端部とは反対側における第2の端部であって、上記第1の側とは反対側における第2の側であって、上記ゲート電極の上記第2の側において上記半導体チャネルの上記第2の端部に位置する第2のソースまたはドレイン領域と、
上記第1のソースまたはドレイン領域および上記第2のソースまたはドレイン領域に隣接し、上記ナノワイヤの下方の複数のトレンチに位置する複数の分離領域と
を備え、
上記ゲート電極の上記トレンチは、上記半導体チャネルの真下において、上記ナノワイヤの下方の上記複数の分離領域の上記複数のトレンチの深さよりも深い深さを有する
集積回路構造。
[項目52]
上記ゲート電極の上記トレンチは、上記バッファ層中にて、上記バッファ層中の上記複数の分離領域の上記複数のトレンチの深さよりも深い深さを有する、項目51に記載の集積回路構造。
[項目53]
上記第1のソースまたはドレイン領域および上記第2のソースまたはドレイン領域は、上記ナノワイヤ中にある、項目51に記載の集積回路構造。
[項目54]
上記第1のソースまたはドレイン領域および上記第2のソースまたはドレイン領域は、埋め込み型のソースまたはドレイン領域である、項目51に記載の集積回路構造。
[項目55]
上記第1のソースまたはドレイン領域を完全に包囲する第1の導電性コンタクトと、
上記第2のソースまたはドレイン領域を完全に包囲する第2の導電性コンタクトと
をさらに備える項目51から54のいずれか一項に記載の集積回路構造。
[項目56]
上記ナノワイヤの上記半導体チャネルは本質的にゲルマニウムから成り、上記バッファ層はシリコンゲルマニウムを有する、項目51から55のいずれか一項に記載の集積回路構造。
[項目57]
上記ナノワイヤの上記半導体チャネルと上記バッファ層とは、それぞれIII−V族材料を有する、項目51から56のいずれか一項に記載の集積回路構造。
[項目58]
上記ゲート電極は、上記半導体チャネルの真下において、上記ナノワイヤの下方における上記第1のソースまたはドレイン領域および上記第2のソースまたはドレイン領域の深さの約2−4倍の深さまで配置される、項目51から57のいずれか一項に記載の集積回路構造。
[項目59]
上記ゲート電極はメタルゲート電極である、項目51から58のいずれか一項に記載の集積回路構造。
[項目60]
上記メタルゲート電極と上記半導体チャネルとの間にhigh−kゲート誘電体層をさらに有する、項目59に記載の集積回路構造。
[項目61]
上記ナノワイヤの上方において、垂直に並べられた一または複数の追加のナノワイヤをさらに備える、項目51から60のいずれか一項に記載の集積回路構造。
[項目62]
上記ゲート電極は、上記一または複数の追加のナノワイヤのそれぞれの半導体チャネルを完全に包囲する、項目61に記載の集積回路構造。
[項目63]
III−V族材料を有し、シリコンを有する基板の上方の半導体フィンの上方に位置する半導体構造と、
上記半導体構造を包囲するゲート構造と、
上記半導体構造の第1の側におけるソース構造と、
上記第1の側とは反対側における上記半導体構造の第2の側におけるドレイン構造と
を備え、
上記ゲート構造は、さらに、上記半導体構造の下のトレンチに位置し、上記ゲート構造は、
上記半導体構造上に位置し上記半導体構造を包囲するとともに、さらに上記トレンチの側部および底部に沿って位置し、ハフニウムおよび酸素を有する、ゲート誘電体層と、
上記半導体構造を包囲する上記ゲート誘電体層上に位置し、さらに上記トレンチの上記側部および上記底部に沿った上記ゲート誘電体層上に位置し、金属窒化物を有する、導電層と
を有し、
上記ゲート構造は、上記半導体フィン中にて、上記ソース構造および上記ドレイン構造の深さよりも深い深さを有する
集積回路構造。
Claims (43)
- シリコンを有する基板の上方の半導体フィンの上方に位置し、III−V族材料を有するチャネル構造と、
前記チャネル構造の上面上と、側面に沿った部分と、底面上とに位置するゲート構造と、
前記チャネル構造の第1の側におけるソース構造と、
前記第1の側とは反対側における前記チャネル構造の第2の側に位置するドレイン構造と
を備え、
前記ゲート構造は、さらに、前記チャネル構造の前記底面の下のトレンチに位置しており、
前記ゲート構造は、
前記チャネル構造の前記上面上と、前記側面に沿った部分と、前記底面上とに位置し、さらに前記トレンチの側部および底部に沿って位置し、ハフニウムおよび酸素を有する、ゲート誘電体層と、
前記チャネル構造の前記上面上と、前記側面に沿った部分と、前記底面上との前記ゲート誘電体層上に位置し、さらに前記トレンチの前記側部および前記底部に沿った前記ゲート誘電体層上に位置し、金属窒化物を有する、導電層と
を有し、
前記ゲート構造は、前記半導体フィン中にて、前記ソース構造および前記ドレイン構造の深さよりも深い深さを有する
集積回路構造。 - 前記ソース構造および前記ドレイン構造は前記III−V族材料を有する、請求項1に記載の集積回路構造。
- 前記集積回路構造は、
前記トレンチの第1の側の横方向に隣接する第1の分離構造と、
前記第1の側とは反対側における前記トレンチの第2の側の横方向に隣接する第2の分離構造と
をさらに有する、請求項1または2に記載の集積回路構造。 - 基板の上方に配置されたバッファ層と、
前記バッファ層の上方に配置された活性層と、
前記活性層のチャネル領域上に配置されて前記チャネル領域を完全に包囲するとともに、前記バッファ層におけるトレンチ中に配置されたゲート電極スタックと、
前記ゲート電極スタックの両側において前記チャネル領域に隣接してそれぞれ配置されたソースおよびドレイン領域と、
前記ソースおよびドレイン領域に隣接し、前記バッファ層中に少なくとも部分的に配置された複数の分離領域と
を備え、
前記ゲート電極スタックは、前記バッファ層中にて、前記複数の分離領域の深さよりも深い深さまで配置される
非平面型半導体デバイス。 - 前記活性層の前記チャネル領域は、前記バッファ層のどの部分よりも低いバンドギャップを有する、請求項4に記載の非平面型半導体デバイス。
- 前記活性層の前記チャネル領域はゲルマニウムを含み、前記バッファ層はシリコンゲルマニウムを有する、請求項5に記載の非平面型半導体デバイス。
- 前記活性層および前記バッファ層は、それぞれIII−V族材料を有する、請求項5に記載の非平面型半導体デバイス。
- 前記ゲート電極スタックは、前記ソースおよびドレイン領域の深さの約2−4倍の深さまで配置される、請求項4から7のいずれか一項に記載の非平面型半導体デバイス。
- 前記ゲート電極スタックは、前記トレンチと並ぶhigh−kゲート誘電体層、および、前記high−kゲート誘電体層内のメタルゲート電極を含む、請求項4から8のいずれか一項に記載の非平面型半導体デバイス。
- 前記活性層の上方において、垂直に並ぶように配置された一または複数のナノワイヤをさらに備え、
前記ゲート電極スタックは、前記一または複数のナノワイヤのそれぞれのチャネル領域上に配置され、前記チャネル領域を完全に包囲する、請求項4から9のいずれか一項に記載の非平面型半導体デバイス。 - 非平面型半導体デバイスを製造する方法であって、
前記方法は、
基板の上方にバッファ層を形成する段階と、
前記バッファ層の上方に活性層を形成する段階と、
前記バッファ層中に少なくとも部分的に分離領域を形成する段階と、
前記活性層のチャネル領域の下方に位置する前記バッファ層中に、前記分離領域の下方の深さまでトレンチを形成する段階と、
前記活性層のチャネル領域上および前記トレンチ中にゲート電極スタックを形成する段階であって、前記ゲート電極スタックは、前記チャネル領域の上面、底面、第1の側面、および前記第1の側面に対向する第2の側面を包囲する、段階と、
前記ゲート電極スタックが前記チャネル領域を包囲しない側面の方向の両側において前記チャネル領域に隣接するソースおよびドレイン領域をそれぞれ形成する段階と
を備える
方法。 - 前記活性層の前記チャネル領域は、前記バッファ層のどの部分よりも低いバンドギャップを有する、請求項11に記載の方法。
- 前記活性層の前記チャネル領域はゲルマニウムを含み、前記バッファ層はシリコンゲルマニウムを有する、請求項12に記載の方法。
- 前記活性層および前記バッファ層は、それぞれIII−V族材料を有する、請求項12に記載の方法。
- 前記ゲート電極スタックは、前記バッファ層中に、前記ソースおよびドレイン領域の深さの約2−4倍の深さまで形成される、請求項11から14のいずれか一項に記載の方法。
- 前記ゲート電極スタックを形成する段階は、前記トレンチと並ぶhigh−kゲート誘電体層を形成する段階と、前記high−kゲート誘電体層内にメタルゲート電極を形成する段階とを有する、請求項11から15のいずれか一項に記載の方法。
- 前記活性層の上方において、垂直に並ぶように一または複数のナノワイヤを形成する段階をさらに備え、
前記ゲート電極スタックは、前記一または複数のナノワイヤのそれぞれのチャネル領域上に形成され、前記チャネル領域を完全に包囲する、請求項11から16のいずれか一項に記載の方法。 - 基板の上方に位置し、ゲルマニウムを有する半導体本体と、
前記半導体本体のチャネル領域を少なくとも部分的に包囲するゲート電極であって、その一部が前記半導体本体の前記チャネル領域の真下に位置する前記基板の第1のトレンチに位置する、前記ゲート電極と、
前記ゲート電極の第1の側に隣接する第1のソースまたはドレイン領域と、
前記第1の側とは反対側における第2の側であって、前記ゲート電極の前記第2の側に隣接する第2のソースまたはドレイン領域と、
前記第1のソースまたはドレイン領域に隣接し、前記基板の第2のトレンチに位置する第1の分離構造と、
前記第2のソースまたはドレイン領域に隣接し、前記基板の第3のトレンチに位置する第2の分離構造と
を備え、
前記第1のトレンチは、前記基板中にて、前記基板の第2のトレンチの深さよりも深い深さを有し、
前記第1のトレンチは、前記基板中にて、前記基板の第3のトレンチの深さよりも深い深さを有する
集積回路構造。 - 前記半導体本体はゲルマニウムを含む、請求項18に記載の集積回路構造。
- 前記半導体本体の前記チャネル領域と前記ゲート電極との間にゲート誘電体層をさらに備える、請求項18に記載の集積回路構造。
- 前記ゲート誘電体層は、前記第1のトレンチにおける前記ゲート電極の前記一部のさらに下に位置する、請求項20に記載の集積回路構造。
- 前記ゲート誘電体層はhigh−k誘電体材料を有する、請求項20に記載の集積回路構造。
- 前記半導体本体の上方において垂直に並べられた一または複数のナノワイヤをさらに備える、請求項18から22のいずれか一項に記載の集積回路構造。
- 前記ゲート電極は、前記半導体本体の前記チャネル領域を完全に包囲する、請求項18から23のいずれか一項に記載の集積回路構造。
- III−V族材料を有し、基板の上方に位置する半導体本体と、
前記半導体本体のチャネル領域を少なくとも部分的に包囲するゲート電極であって、その一部が前記半導体本体の前記チャネル領域の真下に位置する前記基板の第1のトレンチに位置する、前記ゲート電極と、
前記ゲート電極の第1の側に隣接する第1のソースまたはドレイン領域と、
前記第1の側とは反対側における第2の側であって、前記ゲート電極の前記第2の側に隣接する第2のソースまたはドレイン領域と、
前記第1のソースまたはドレイン領域に隣接し、前記基板の第2のトレンチに位置する第1の分離構造と、
前記第2のソースまたはドレイン領域に隣接し、前記基板の第3のトレンチに位置する第2の分離構造と
を備え、
前記第1のトレンチは、前記基板中にて、前記基板の第2のトレンチの深さよりも深い深さを有し、
前記第1のトレンチは、前記基板中にて、前記基板の第3のトレンチの深さよりも深い深さを有する
集積回路構造。 - 前記半導体本体の前記チャネル領域と前記ゲート電極との間にゲート誘電体層をさらに備える、請求項25に記載の集積回路構造。
- 前記ゲート誘電体層は、前記第1のトレンチにおける前記ゲート電極の前記一部のさらに下に位置する、請求項26に記載の集積回路構造。
- 前記ゲート誘電体層はhigh−k誘電体材料を有する、請求項26または27に記載の集積回路構造。
- 前記半導体本体の上方において垂直に並べられた一または複数のナノワイヤをさらに備える、請求項26から28のいずれか一項に記載の集積回路構造。
- 前記ゲート電極は、前記半導体本体の前記チャネル領域を完全に包囲する、請求項26から29のいずれか一項に記載の集積回路構造。
- 基板の上方に位置するバッファ層と、
前記バッファ層の上方に位置し、半導体チャネルを有するナノワイヤと、
前記ナノワイヤの前記半導体チャネルの領域を完全に包囲するとともに、前記半導体チャネルの真下のトレンチに位置する、ゲート電極と、
前記ゲート電極の第1の側において前記半導体チャネルの第1の端部に位置する第1のソースまたはドレイン領域と、
前記第1の端部とは反対側における第2の端部であって、前記第1の側とは反対側における第2の側であって、前記ゲート電極の前記第2の側において前記半導体チャネルの前記第2の端部に位置する第2のソースまたはドレイン領域と、
前記第1のソースまたはドレイン領域および前記第2のソースまたはドレイン領域に隣接し、前記ナノワイヤの下方の複数のトレンチに位置する複数の分離領域と
を備え、
前記ゲート電極の前記トレンチは、前記半導体チャネルの真下において、前記ナノワイヤの下方の前記複数の分離領域の前記複数のトレンチの深さよりも深い深さを有する
集積回路構造。 - 前記ゲート電極の前記トレンチは、前記バッファ層中にて、前記バッファ層中の前記複数の分離領域の前記複数のトレンチの深さよりも深い深さを有する、請求項31に記載の集積回路構造。
- 前記第1のソースまたはドレイン領域および前記第2のソースまたはドレイン領域は、前記ナノワイヤ中にある、請求項31に記載の集積回路構造。
- 前記第1のソースまたはドレイン領域および前記第2のソースまたはドレイン領域は、埋め込み型のソースまたはドレイン領域である、請求項31に記載の集積回路構造。
- 前記第1のソースまたはドレイン領域を完全に包囲する第1の導電性コンタクトと、
前記第2のソースまたはドレイン領域を完全に包囲する第2の導電性コンタクトと
をさらに備える請求項31から34のいずれか一項に記載の集積回路構造。 - 前記ナノワイヤの前記半導体チャネルはゲルマニウムを含み、前記バッファ層はシリコンゲルマニウムを有する、請求項31から35のいずれか一項に記載の集積回路構造。
- 前記ナノワイヤの前記半導体チャネルと前記バッファ層とは、それぞれIII−V族材料を有する、請求項31から36のいずれか一項に記載の集積回路構造。
- 前記ゲート電極は、前記半導体チャネルの真下において、前記ナノワイヤの下方における前記第1のソースまたはドレイン領域および前記第2のソースまたはドレイン領域の深さの約2−4倍の深さまで配置される、請求項31から37のいずれか一項に記載の集積回路構造。
- 前記ゲート電極はメタルゲート電極である、請求項31から38のいずれか一項に記載の集積回路構造。
- 前記メタルゲート電極と前記半導体チャネルとの間にhigh−kゲート誘電体層をさらに有する、請求項39に記載の集積回路構造。
- 前記ナノワイヤの上方において、垂直に並べられた一または複数の追加のナノワイヤをさらに備える、請求項31から40のいずれか一項に記載の集積回路構造。
- 前記ゲート電極は、前記一または複数の追加のナノワイヤのそれぞれの半導体チャネルを完全に包囲する、請求項41に記載の集積回路構造。
- III−V族材料を有し、シリコンを有する基板の上方の半導体フィンの上方に位置する半導体構造と、
前記半導体構造の上面、底面、第1の側面、および前記第1の側面に対向する第2の側面を包囲するゲート構造と、
前記半導体構造の前記ゲート構造に包囲されていない第3の側面におけるソース構造であって、前記ゲート構造に隣接するソース構造と、
前記第3の側面とは反対側における前記半導体構造の第4の側面におけるドレイン構造であって、前記ゲート構造に隣接するドレイン構造と
を備え、
前記ゲート構造は、さらに、前記半導体構造の下のトレンチに位置し、前記ゲート構造は、
前記半導体構造上に位置し前記半導体構造を包囲するとともに、さらに前記トレンチの側部および底部に沿って位置し、ハフニウムおよび酸素を有する、ゲート誘電体層と、
前記半導体構造を包囲する前記ゲート誘電体層上に位置し、さらに前記トレンチの前記側部および前記底部に沿った前記ゲート誘電体層上に位置し、金属窒化物を有する、導電層と
を有し、
前記ゲート構造は、前記半導体フィン中にて、前記ソース構造および前記ドレイン構造の深さよりも深い深さを有する
集積回路構造。
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