KR100618831B1 - 게이트 올 어라운드형 반도체소자 및 그 제조방법 - Google Patents

게이트 올 어라운드형 반도체소자 및 그 제조방법 Download PDF

Info

Publication number
KR100618831B1
KR100618831B1 KR1020040041857A KR20040041857A KR100618831B1 KR 100618831 B1 KR100618831 B1 KR 100618831B1 KR 1020040041857 A KR1020040041857 A KR 1020040041857A KR 20040041857 A KR20040041857 A KR 20040041857A KR 100618831 B1 KR100618831 B1 KR 100618831B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor
insulating
gate
channel
Prior art date
Application number
KR1020040041857A
Other languages
English (en)
Other versions
KR20050116707A (ko
Inventor
윤은정
김성민
이성영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040041857A priority Critical patent/KR100618831B1/ko
Priority to US11/074,711 priority patent/US7253060B2/en
Priority to DE102005026228A priority patent/DE102005026228B4/de
Priority to JP2005167769A priority patent/JP5001528B2/ja
Publication of KR20050116707A publication Critical patent/KR20050116707A/ko
Application granted granted Critical
Publication of KR100618831B1 publication Critical patent/KR100618831B1/ko
Priority to US11/783,518 priority patent/US20070200178A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/06—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
    • H01L21/10—Preliminary treatment of the selenium or tellurium, its application to the foundation plate, or the subsequent treatment of the combination
    • H01L21/108—Provision of discrete insulating layers, i.e. non-genetic barrier layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Abstract

벌크 웨이퍼를 사용하여 제조된 고집적화 및 고성능의 게이트 올 어라운드형 반도체소자 및 그 제조방법이 개시된다. 본 발명의 제조방법은, 소자분리층에 의해 정의된 반도체 벽체의 일부를 제거하여 대향하는 한쌍의 반도체 기둥을 형성하고, 반도체 기둥의 대향하는 측벽상에 제1 절연층을 형성한 후, 노출된 반도체기판 상에 희생층을 형성한다. 이어서 제1 절연층의 일부를 제거하고, 희생층상으로 브릿지 형태의 채널 반도체층을 형성하고, 소자분리층의 일부를 제거하여 희생층의 측면을 노출시킨 후, 희생층을 선택적으로 제거하여 채널 반도체층의 둘레를 노출시킨다. 이어서 노출된 채널 반도체층의 둘레를 따라 게이트 절연층을 형성하고, 그 위에 게이트전극을 형성한다.
GAA, 트랜치, 희생층, 에피택시, 채널

Description

게이트 올 어라운드형 반도체소자 및 그 제조방법{Gate-All-Around type semiconductor and method of fabricating the same}
도 1A 내지 도 10A는 본 발명의 제1 실시예에 따른 게이트 올 어라운드형 반도체소자의 제조 과정을 나타낸 사시도들이며, 도 1B 내지 도 10B, 도 4C는 도 1A의 A-A'선을 따라 자른 단면도들이다.
도 11A 내지 도 18A는 본 발명의 제2 실시예에 따른 게이트 올 어라운드형 반도체소자를 제조하는 과정을 나타낸 사시도들이며, 도 11B 내지 도 18B, 도 12C, 도 12D는 도 1A에서와 같은 방식으로 A-A'선을 따라 자른 단면도들을 나타낸다.
※ 도면의 주요 부분에 대한 부호의 간단한 설명
10 ; 반도체기판 11 ; 제1 바닥면
12 ; 소자분리층 13 ; 제2 바닥면
14 ; 제1 이온주입영역 15 ; 제3 바닥면
16 ; 제1 마스크 패턴 17 ; 제4 바닥면
18, 18b ; 개구부 20, 20b ; 제2 이온주입영역
22, 22b ; 제1 절연 스페이서 24, 24b ; 희생층
26, 26b ; 채널 반도체층 28, 28b ; 제2 절연 스페이서
30, 30b ; 게이트절연층 32, 32b ; 게이트전극
34a ; 소오스전극 34b : 드레인전극
본 발명은 전자 소자, 특히 게이트 올 어라운드(Gate-All-Around; GAA) 구조를 갖는 트랜지스터와 같은 반도체 소자 및 그 제조방법에 관한 것이다.
GAA 구조를 갖는 반도체소자는 그 성능과 단채널 효과의 억제라는 GAA 구조 고유의 성질로 인하여 특히 요구되어지고 있다. 이러한 장점들은, GAA 구조에서는 소자의 채널을 구성하는 박막의 실리콘층이 게이트에 의해 둘러쌓여 있으며, 게이트에 의해 배타적으로 제어된다는 점에 기인한다. 따라서 드레인 전계의 영향이 제거되어 단채널 효과가 제거된다.
GAA 구조의 3차원 트랜지스터는 일반적으로 SOI(Silicon On Insulator) 웨이퍼를 사용하고 있지만, SOI 웨이퍼의 초기 비용이 비싸고, SOI 웨이퍼의 플로팅 바디 효과(floating body effect) 등의 문제점으로 인하여 SOI 웨이퍼를 사용하여 GAA 구조의 트랜지스터를 갖는 반도체소자를 제작하는 데에는 많은 한계가 있다.
따라서 SOI 웨이퍼를 사용하는 대신에 벌크 실리콘 웨이퍼를 사용하여 GAA 구조의 트랜지스터를 저비용으로 용이하게 제조하는 기술이 요구되고 있다.
본 발명의 목적은 벌크 웨이퍼를 사용하여 고집적화 및 고성능의 게이트 올 어라운드형 반도체소자 및 그 제조방법을 저비용에 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 제1 형태에 따른 게이트 올 어라운드형 반도체소자의 제조방법은, 반도체기판의 제1 바닥면으로부터 일정한 높이를 가지며 제1 방향으로 연장된 반도체 벽체를 형성하는 단계; 상기 반도체 벽체의 양 측벽상에 소자분리층을 형성하는 단계; 상기 반도체 벽체의 일부를 제거하여 서로 대향하며 이격된 적어도 한쌍의 반도체 기둥을 형성하는 단계; 상기 한쌍의 반도체 기둥의 적어도 서로 대향하는 측벽상에 이격된 한쌍의 제1 절연층을 형성하는 단계; 상기 한쌍의 제1 절연층 사이에 노출된 상기 반도체기판 상에 희생층을 형성하는 단계; 상기 한쌍의 반도체 기둥의 서로 대향하는 상측부 일부가 노출되도록 상기 제1 절연층의 일부를 제거하는 단계; 상기 희생층상으로 상기 한쌍의 반도체 기둥의 서로 마주보는 상측부 사이를 연결하는 브릿지 형태의 채널 반도체층을 형성하는 단계; 상기 소자분리층의 일부를 제거하여 상기 채널 반도체층 하부의 상기 희생층의 측면을 노출시키는 단계; 상기 희생층을 제거하여 상기 채널 반도체층의 둘레를 노출시키는 단계; 상기 노출된 채널 반도체층의 둘레를 따라 상기 채널 반도체층상에 게이트 절연층을 형성하는 단계; 및 상기 채널 반도체층의 둘레를 따라 상기 게이트 절연층상에 게이트전극을 형성하는 단계를 포함한다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 제2 형태에 따른 게이트 올 어라운드형 반도체소자의 제조방법은, 중앙에 제1 방향으로 연장된 반도체기판이 돌출되어 잔류하도록 적어도 한쌍의 트랜치 영역을 형성하는 단계; 상기 트랜치 영역에 절연물질을 충전하여 소자분리층을 형성하는 단계; 상기 제1 방향과 직교하는 제2 방향을 따라 상기 소자분리층 및 상기 반도체기판의 표면을 가로질러 연장되며, 이격된 적어도 한쌍의 절연 마스크 패턴을 형성하는 단계; 상기 절연 마스크 패턴을 식각마스크로 하여 상기 반도체기판의 일부를 식각하는 단계; 상기 식각 단계를 수행한 후에 노출된 상기 반도체기판의 대향하는 측벽 및 상기 소자분리층의 대향하는 측벽상에 제1 절연 스페이서를 형성하는 단계; 상기 제1 절연 스페이서에 의해 둘러싸인 형태로 노출된 상기 반도체기판의 표면상에 희생층을 형성하는 단계; 상기 절연 마스크 패턴, 상기 소자분리층 및 상기 희생층을 식각마스크로 하여 상기 제1 절연 스페이서의 일부를 식각하여 상기 반도체기판의 대향하는 측벽 표면을 노출시키는 단계; 상기 노출된 반도체기판의 대향하는 측벽간을 연결하는 브릿지 형태로 상기 희생층상에 채널 반도체층을 형성하는 단계; 상기 채널 반도체층상으로 연장되도록 상기 절연 마스크 패턴의 측벽에 제2 절연 스페이서를 형성하는 단계; 상기 절연 마스크 패턴, 상기 제2 절연 스페이서 및 상기 채널 반도체층을 식각마스크로 하여 상기 소자분리층 및 상기 제1 절연 스페이서를 식각하여 상기 제1 희생층을 노출시키는 단계; 상기 노출된 제1 희생층을 제거하는 단계; 상기 채널 반도체층의 노출된 표면상에 게이트절연층을 형성하는 단계; 및 상기 게이트절연층상에 게이트전극을 형성하는 단계를 포함한다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 제3 형태에 따른 게이트 올 어라운드형 반도체소자의 제조방법은, 반도체기판의 제1 바닥면으로부터 일정한 높이를 가지며 제1 방향으로 연장된 반도체 벽체를 형성하는 단계; 상기 반도체 벽체의 양 측벽상에 소자분리층을 형성하는 단계; 상기 반도체 벽체의 중간 일부를 제 거하여 서로 대향하며 이격된 한쌍의 반도체 기둥을 형성하는 단계; 상기 한쌍의 반도체 기둥의 적어도 서로 대향하는 측벽상에 서로 이격된 한쌍의 제1 절연층을 형성하는 단계; 상기 제1 절연층을 식각마스크로 하여 상기 한쌍의 제1 절연층 사이에 노출된 상기 반도체 벽체의 일부를 제거하는 단계; 상기 한쌍의 제1 절연층 사이에서 제거된 상기 반도체 벽체의 일부를 매립하는 희생층을 형성하는 단계; 잔류하는 상기 제1 절연층을 제거하는 단계; 상기 희생층상으로 상기 한쌍의 반도체 기둥의 서로 대향하는 측벽 사이를 연결하는 브릿지 형태의 채널 반도체층을 형성하는 단계; 상기 소자분리층의 일부를 제거하여 상기 채널 반도체층 하부의 상기 희생층의 측면을 노출시키는 단계; 상기 희생층을 제거하여 상기 채널 반도체층의 둘레를 노출시키는 단계; 상기 노출된 채널 반도체층의 둘레를 따라 상기 채널 반도체층상에 게이트 절연층을 형성하는 단계; 및 상기 채널 반도체층의 둘레를 따라 상기 게이트 절연층상에 게이트전극을 형성하는 단계를 포함한다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 제4 형태에 따른 게이트 올 어라운드형 반도체소자의 제조방법은, 중앙에 제1 방향으로 연장된 반도체기판이 돌출되어 잔류하도록 적어도 한쌍의 트랜치 영역을 형성하는 단계;상기 트랜치 영역에 절연물질을 충전하여 소자분리층을 형성하는 단계; 상기 제1 방향과 직교하는 제2 방향을 따라 상기 소자분리층 및 상기 반도체기판의 표면을 가로질러 연장되며, 이격된 적어도 한쌍의 절연 마스크 패턴을 형성하는 단계; 상기 절연 마스크 패턴을 식각마스크로 하여 상기 반도체기판의 일부를 식각하는 단계; 상기 식각 단계를 수행한 후에 노출된 상기 반도체기판의 대향하는 측벽 및 상기 소자분리층의 대향하는 측벽상에 제1 절연 스페이서를 형성하는 단계; 상기 제1 절연 스페이서를 식각마스크로 하여 상기 제1 절연 스페이서 사이에 노출된 상기 반도체기판의 일부를 제거하는 단계; 상기 한쌍의 제1 절연 스페이서 사이에서 제거된 상기 반도체기판의 일부를 매립하는 희생층을 형성하는 단계; 잔류하는 상기 제1 절연 스페이서를 제거하는 단계; 상기 제1 절연 스페이서가 제거되어 노출된 상기 반도체기판의 대향하는 측벽 사이를 연결하는 브릿지 형태로 상기 희생층상에 채널 반도체층을 형성하는 단계; 상기 채널 반도체층상으로 연장되도록 상기 절연 마스크 패턴의 측벽에 제2 절연 스페이서를 형성하는 단계; 상기 절연 마스크 패턴, 상기 제2 절연 스페이서 및 상기 채널 반도체층을 식각마스크로 하여 상기 소자분리층 및 상기 제1 절연 스페이서를 식각하여 상기 희생층을 노출시키는 단계; 상기 노출된 희생층을 제거하는 단계; 상기 채널 반도체층의 노출된 표면상에 게이트절연층을 형성하는 단계; 및 상기 게이트절연층상에 게이트전극을 형성하는 단계를 포함한다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 제5 형태에 따른 게이트 올 어라운드형 반도체소자는, 반도체기판의 제1 바닥면으로부터 일정한 높이로 돌출되어 있으며, 상측부에 소오스영역이 형성된 제1 반도체 기둥; 상기 제1 반도체 기둥에 대향하며, 상기 제1 바닥면으로부터 일정한 높이로 돌출되어 있으며, 상측부에 드레인영역이 형성된 제2 반도체 기둥; 상기 제1 반도체 기둥의 상측부와 상기 제2 반도체 기둥의 상측부간을 브릿지 형태로 연결하는 채널 반도체층; 게이트 절연층을 개재하여, 상기 채널 반도체층의 적어도 중앙 일부를 감싸는 형태로 형성된 게이트전극층; 및 상기 채널 반도체층과 상기 제1 바닥면 사이의 공간에서 상기 제1 반도체 기둥과 상기 게이트전극층 사이 및 상기 제2 반도체 기둥과 상기 게이트 전극층 사이에 형성된 제1 절연층을 포함한다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 제6 형태에 따른 게이트 올 어라운드형 반도체소자는, 반도체기판의 특정 바닥면으로부터 일정한 높이로 돌출되어 있으며, 상측부에 소오스영역이 형성된 제1 반도체 기둥; 상기 제1 반도체 기둥에 대향하며, 상기 특정 바닥면으로부터 일정한 높이로 돌출되어 있으며, 상측부에 드레인영역이 형성된 제2 반도체 기둥; 상기 제1 반도체 기둥과 상기 제2 반도체 기둥 사이의 상기 반도체기판의 특정 바닥면상에 형성된 상기 제1 반도체 기둥과 상기 제2 반도체 기둥을 연결하는 채널 반도체층; 상기 제1 및 제2 반도체 기둥상에 각기 형성된 적어도 한쌍의 절연 마스크 패턴; 상기 각 절연 마스크 패턴의 측벽상에서 상기 채널 반도체층상으로 연장된 적어도 한쌍의 절연 스페이서; 및 게이트 절연층을 개재하여, 상기 채널 반도체층의 적어도 중앙 일부를 감싸는 형태로 형성되며, 상기 채널 반도체층 위로는 상기 한쌍의 절연 스페이서에 자기정합적으로 형성되어 상측으로 갈 수록 폭이 증가하는 형태로 형성된 게이트전극층을 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명한다. 그러나, 본 발명은 많은 상이한 형태로 구현될 수 있으며, 여기서 설명되는 실시예들에 한정되는 것으로 해석되서는 아니되며, 차라리 이러한 실시예들은 그 개시내용을 완벽히 하며 발명의 사상을 당업자에게 충분히 전달하기 위해 제공되는 것이다. 도면들에서, 층들 및 영역들의 두께는 명료성을 위해 과장되어 있다. 동일한 참조번호는 전체적으로 동일한 요소를 지칭한다.
< 제 1 실시예 >
도 1A 내지 도 10A는 본 발명의 제1 실시예에 따른 게이트 올 어라운드형 반도체소자의 제조 과정을 나타낸 사시도들이며, 도 1B 내지 도 10B, 도 4C는 도 1A의 A-A'선을 따라 자른 단면도들이다.
도 1A 및 도 1B를 참조하면, 예를 들어, 실리콘 단결정으로 이루어진 반도체기판(10)의 제1 바닥면(11)으로부터 일정한 높이를 가지며 제1 방향(예를 들어, 도 1A의 X방향)으로 스트라이프 형상의 길게 연장된 반도체기판(10)으로 된 벽체를 형성한다. 즉, 반도체기판(10)의 표면 근방에 제1 방향으로 길게 연장된 복수개의 소자분리층(12), 바람직하게는 트랜치내의 절연물질층을 형성함으로써, 이들 소자분리층(12) 사이의 반도체기판(10)은 제1 바닥면(11)으로부터 일정한 높이를 갖는 반도체기판 벽체가 된다. 제1 바닥면(11)은 소자분리층(12)을 형성하기 위해 제거된 반도체기판(10)의 식각된 면을 가르킨다.
소자분리층(12)은 산화물층 또는 질화물층 등의 다양한 절연물질층을 사용할 수 있으며, 본 실시예에서는 예를 들어 HDP(High Density Plasma) 산화막을 사용할 수 있다. 본 발명에서는 소자분리층(12)의 일부가 희생층을 노출시키기 위하여 후술하는 바와 같이 식각되는 공정이 포함되기 때문에 식각마스크로 사용되는 주변의 물질들과의 식각선택비를 고려하여 소자분리층(12)의 물질을 선택한다.
도 1A에 상세하게 도시되어 있지 않지만, 반도체기판(10)의 표면 근방에 소 자분리층(12)을 형성하는 일반적인 기술로서, 트랜치 형성 기술을 살펴보면 다음과 같다. 반도체기판(10)의 표면상에 패드 산화물층(도시안됨)과 질화물층(도시안됨)을 형성한 후, 포토레지스트층을 이용한 일반적인 사진식각 기술을 적용하여 소자분리층(12)을 정의하는, 패드 산화물층 및 질화물층으로 이루어진 마스크 패턴을 형성한다. 이 마스크 패턴을 이용하여 반도체기판(10)을 일정한 깊이까지 이방성 건식식각하여 반도체기판(10)의 표면 근방에 트랜치를 형성하고, 트랜치내에 산화물 또는 질화물 등으로 이루어진 절연물질층을 매립한 후, 표면 평탄화 공정과 상기 마스크 패턴의 제거 공정을 수행함으로써, 도 1A에서 보여지는 바와 같이 반도체기판의 벽체의 양 측벽을 따라 소자분리층(12)이 형성된다.
계속하여, 반도체기판(10)의 전체 표면에 대하여 소오스/드레인영역을 형성하기 위해 상기 반도체기판(10)의 도전형과 반대되는 도전형의 불순물 이온을 주입한다. 예를 들어, NMOS 트랜지스터를 제작하기 위해서는 n형 불순물인 비소(As)나 인(P) 등과 같은 불순물의 이온을 주입하고, PMOS 트랜지스터를 제작하기 위해서는 p형 불순물인 붕소(B)나 인듐(In) 등과 같은 불순물의 이온을 주입하며, 주입된 불순물 이온의 안정화를 위해 열처리를 수행하여 제1 이온주입영역(14)을 형성한다.
도 1B에서는 제1 바닥면(11)의 깊이와 제1 이온주입영역(14)의 깊이를 상대적으로 표현한 것으로서, 제1 이온주입영역(14)의 깊이가 소자분리층(12)의 바닥인 제1 바닥면(11)의 깊이 보다는 얕게 형성하는 것이 바람직하다.
도 2A 및 도 2B를 참조하면, 소자분리층(12)과, 소자분리층(12)에 의해 정의되는 반도체기판(10)의 벽체를 형성한 후 전면에 마스크용 절연물질층을 형성한 후, 사진식각 공정을 이용하여 반도체기판(10)의 벽체가 연장되는 제1 방향과 직교하는 제2 방향(도 1A에서 Y방향)으로 길게 연장되는 복수개의 절연 마스크 패턴(16)을 형성한다. 본 실시예에서 절연 마스크 패턴(16)의 물질층은 SiN 물질을 사용하였으나, 인접한 물질층과의 식각선택비 등을 고려하여 적절한 다른 물질층이 사용될 수 있음은 물론이다. 상기 절연 마스크 패턴(16)은 다마신(damascene) 기법으로 후속되는 게이트전극을 형성할 때 이용될 수 있는 것으로서, 서로 대향하는 한쌍의 절연 마스크 패턴(16) 사이의 이격 거리를 제어함으로써 후술하는 게이트전극의 유효 채널 길이의 조절을 용이하게 할 수 있다.
도 3A 및 도 3B를 참조하면, 절연 마스크 패턴(16)과 소자분리층(12)을 식각마스크로 하여 이들 사이에 노출된 반도체기판(10)의 일부를 제2 바닥면(13) 까지 식각하여 개구부(18)를 형성한다. 상기 개구부(18)에 의하여 반도체기판(10)의 벽체의 상측부 일부는 서로 이격됨으로써 복수개의 반도체 기둥 형태로 유지된다. 상기 복수개의 반도체 기둥의 상측부에는 각기 제1 이온주입영역(14)이 서로 분리되어 형성되어 있다.
계속하여 반도체기판(10)의 전체 표면에 대하여 카운터 도핑(Counter doping)을 수행한다. 즉, NMOS 트랜지스터의 경우에는 p형 불순물인 B, BF2, In 등과 같은 불순물 이온을 약 1.0E12 내지 5.0E14 정도의 도즈량, 약 10 내지 80 Kev 정도의 주입 에너지의 조간하에서 주입함으로써, 상기 개구부(18) 아래의 반도체기판(10)의 표면 근방에 제2 이온주입영역(20)을 형성한다. 이 제2 이온주입영역(20) 은 인접하는 반도체 기둥간의 전하의 이동을 방지하는 소자분리층의 역할을 수행한다. 따라서 제2 바닥면(13)의 수직 깊이는 제1 이온주입영역(14)의 수직 깊이보다 깊은 것이 바람직하다. 상기 제2 바닥면(13)의 수직 높이는 제1 바닥면(11)의 높이 보다 낮거나 높을 수 있지만, 후술하는 바와 같이 소자분리층(12)의 일부가 식각된 후 희생층의 노출을 용이하게 하기 위해서는 제1 바닥면(11) 보다 높게 형성하는 것이 바람직하다.
도 4A 및 도 4B를 참조하면, 절연 마스크 패턴(16) 하부의 반도체 기둥과 소자분리층(16)에 의해 정의되는 개구부(18)가 형성된 상기 반도체기판(10)의 전면에 절연물질층 증착한 후 전면 이방성 식각을 수행함으로써 개구부(18)의 각 측벽과 상기 절연 마스크 패턴(16)의 측벽에 제1 절연 스페이서(22)를 형성한다. 제1 절연 스페이서(22)의 물질은 산화물 또는 질화물 등의 다양한 절연물질을 사용할 수 있지만, 본 실시예에서는 반도체기판(10) 및 절연 마스크 패턴(16)과의 식각선택비를 고려하여 산화물을 사용할 수 있다. 제1 절연 스페이서(22)의 두께는 후술되는 게이트전극의 유효 채널길이를 제어할 수 있는 요소가 되기 때문에 설계된 치수에 따라 정확히 형성하는 것이 중요하다.
한편, 도 4C를 참조하면, 제2 이온주입영역(20)을 제1 절연 스페이서(22)를 형성한 후 형성한 것을 보여준다. 즉, 도 3B의 단계에서 카운터 도핑을 실시하지 않고, 도 4B의 단계에서 개구부(18)의 각 측벽에 제1 절연 스페이서(22)를 형성한 후 적절한 불순물 이온을 전술한 바와 같은 동일한 조건하에서 주입하여 제2 이온주입영역(20)을 형성한다.
계속하여 도 4D를 참조하면, 도 4B 단계 이후에, 개구부(18)의 각 측벽에 형성된 제1 절연 스페이서(22)들에 의해 둘러싸인 형태로 노출된 반도체기판(10)상에 희생층(24)을 형성한다. 희생층(24)은 반도체소자의 최종 제품에는 존재하지 않지만, 제조 과정에서 일시적으로 이용될 수 있는 물질층이기 때문에 다양하게 선택할 수 있다. 본 실시예에서는 박막의 두께 제어성이 우수한 에피택시 성장이 가능한 물질층을 사용할 수 있으며, 바람직하게는 SiGe층을 사용한다. 그러나 에피택시 성장 물질층이 아니더라도 반도체기판(10)을 구성하는 실리콘층과 제1 절연 스페이서(22)를 구성하는 산화물층과의 선택적 식각이 가능하면 화학적 기상증착 또는 물리적 기상증착 등의 방법을 사용하여 희생층(24)을 형성할 수도 있다. 예를 들어 폴리실리콘층을 화학 기상증착한 후 열처리하고 적절한 식각 공정을 수행함으로써 희생층을 형성할 수도 있다.
한편, 제2 바닥면(13)으로부터 성장되는 희생층(24)의 두께에 따라서 후술되는 채널반도체층의 두께가 결정될 수 있으며, 바람직하게는 희생층(24)의 상부면의 수직 높이가 절연 마스크 패턴(16)과 접촉하는 반도체기판(10)의 표면 보다 낮게 유지하도록 한다. 또한, 희생층(24)의 상부면의 수직 높이는 소오스/드레인 영역이 되는 상기 제1 이온주입영역(14)의 수직 깊이 보다 높게 또는 낮게 형성할 수 있으며, 바람직하게는 제1 이온주입영역(14)의 수직 깊이 보다 높게 위치하도록 한다.
도 5A 및 도 5B를 참조하면, 절연 마스크 패턴(16), 소자분리층(12) 및 희생층(24)을 식각마스크로 하여 제1 절연 스페이서(22)의 일부를 식각하여, 개구부(18) 내에 희생층(24)과 제1 절연 스페이서(22)의 잔류분(22a)만이 남도록 한다. 식각 정도는 도 5B에서 보여지는 바와 같이, 반도체기판(10)의 기둥과 희생층(24) 사이에 제1 절연 스페이서(22)의 잔류분(22a)이 존재하며, 제1 절연 스페이서(22)의 식각된 표면이 희생층(24)의 상부면 이하가 되는 것이 후속되는 채널 반도체층의 형성이 용이하다는 점과 소오스/드레인과 게이트간의 커패시턴스를 줄일 수 있다는 점에서 바람직하다. 한편, 제1 절연 스페이서의 잔류분(22a)이 반도체기판(10)의 기둥과 접하는 수직적 위치는 제1 이온주입영역(14)의 수직 깊이 보다 높게 위치하는 것이 후속하여 형성되는 채널반도체층(도 6B의 26)을 제1 이온주입영역(14)이 완전히 오버랩할 수 있다는 점에서 바람직하다.
도 6A 및 도 6B를 참조하면, 개구부(18)내의 희생층(24)과 제1 절연 스페이서의 잔류분(22a)상에 반도체기판(10)의 표면 높이와 거의 비슷할 정도로 채널 반도체층(26)을 형성한다. 채널 반도체층(26)은 각 반도체 기둥의 상측부간을 브릿지 형태로 연결하고 있으며, 각 반도체 기둥의 상측부에 형성된 제1 이온주입영역(14) 사이에 형성되어 트랜지스터의 채널 역할을 하게 된다. 본 실시예에서는 단결정 실리콘층으로 이루어진 반도체기판(10)과의 정합성을 고려하여 상기 채널 반도체층(26)을 에피택시 성장된 실리콘층으로 형성할 수 있다. 에피택시 성장된 실리콘층은 표면의 결함들을 큐어링하기 위해 수소 분위기 하에서 일정 시간 열처리를 수행할 수도 있다. 채널 반도체층(26)의 수직 높이는 반도체 기둥의 높이와 거의 일치되도록 한다. 이어서, 절연 마스크 패턴(16) 사이에 노출된 상기 채널 반도체층(26)의 전면에 트랜지스터의 쓰레쉬홀드 전압을 조절하기 위해 채널 도핑을 실시한다. NMOS 트랜지스터의 경우 p형 불순물인 B, BF2등의 이온을 주입하며, 채널 도핑은 통상의 이온주입방법에 의해 주입하거나, 불순물 이온을 플라즈마화한 후 전계를 인가하여 채널 반도체층에 주입하는 플라즈마 도핑에 의해 주입할 수 있다. 채널 도핑된 불순물 이온은 채널 반도체층(26)의 전체 둘레를 따라 게이트전극이 형성된다는 것을 고려하여 채널 반도체층(26)의 전체에 걸쳐 고르게 주입되는 것이 바람직하다.
채널 반도체층(26)은 도 6B에서 보여지듯이 반도체기판(10)의 표면 높이와 거의 동일한 높이가 되도록 형성할 수도 있지만, 도 6C에서 보여지는 바와 같이 반도체기판(10)의 표면, 즉 반도체 기둥의 상측부에 형성되는 소오스/드레인 영역이 되는 제1 이온주입영역(14)의 측벽으로부터 일정한 높이 만큼 상향 연장되도록 형성될 수 있으며, 도 6D에서 보여지는 바와 같이 반도체기판(10)의 제1 이온주입영역(14)의 표면 보다 일정한 높이 만큼 낮게 형성될 수 있다. 따라서, 채널 반도체층(26)의 형성 공정 정도를 조절하여 채널 반도체층(26)의 두께를 제어할 수 있다.
도 7A 및 도 7B를 참조하면, 반도체기판(10)의 전면에 절연물질층을 증착한 후 이방성 전면 식각을 수행하여 절연 마스크 패턴(16)의 측벽에 제2 절연 스페이서(28)를 형성한다. 제2 절연 스페이서(28)의 물질층은 산화물 또는 질화물 등의 절연물질층이 사용될 수 있으나, 소자분리층(12)에 대하여 식각마스크 역할을 수행할 수 있도록 식각선택비를 갖는 것이 바람직하다. 한편, 채널 반도체층(26)의 하부에 잔류하는 제1 절연 스페이서(22)의 두께가 하부 채널의 폭(W1)을 결정하는 것 과 같이 제2 절연 스페이서(28)의 두께(채널 반도체층(26) 상으로 연장되는 제2 절연스페이서(28)의 하부 두께)가 상부 채널의 폭(W2)을 결정한다. 하부 채널의 폭과 상부 채널의 폭의 차이, 달리 표현하면 채널 반도체층(26)의 둘레를 따라 후술하는 게이트절연층과 접촉하는 부분의 게이트전극층의 폭의 차이가 채널 반도체층(26)내에서의 전류의 흐름성을 고려하여 적어도 약 15 % 이내가 되도록 유지하는 것이 바람직하며, 보다 바람직하게는 하부 채널의 폭과 상부 채널의 폭이 실질적으로 동일하게 유지하도록 한다. 따라서, 제1 절연 스페이서(22)와 제2 절연 스페이서(28)의 두께도 이러한 범위내에서 유지되도록 형성하는 것이 바람직하다.
도 8A 및 도 8B를 참조하면, 제2 절연 스페이서(22), 절연 마스크 패턴(16) 및 채널 반도체층(26)을 식각마스크로 하여 이방성 식각을 수행하여 소자분리층(12)의 일부 및 희생층(24)의 측벽에 잔류하는 제1 절연 스페이서 잔류분(22a)을 제거하여 희생층(24)의 측벽이 노출되도록 한다. 소자분리층(12)과 제1 절연 스페이서의 물질층이 선택비가 유사한 동일 계통의 물질, 예를 들어 산화물로 된 경우에는 동일한 식각공정에 의해 소자분리층(12)의 일부 및 희생층(24)의 측벽에 잔류하는 제1 절연 스페이서 잔류분(22a)을 함께 제거하지만, 그렇지 않은 경우에는 2회의 식각공정에 의해 소자분리층(12)의 일부 및 희생층(24)의 측벽에 잔류하는 제1 절연 스페이서 잔류분(22a)을 각기 제거한다.
도 9A 및 도 9B를 참조하면, 노출된 희생층(24)만을 선택적으로 제거하여 채널 반도체층(26)의 중앙 일부에서 채널 반도체층(26)의 표면이 노출되도록 한다.
도 10A 및 도 10B를 참조하면, 노출된 채널 반도체층(26)의 표면상에 게이트 절연층(30), 예를 들어 실리콘산화물층을 형성한다. 이때 희생층(24)의 제거에 의해 노출된 반도체기판(10)의 특정 표면(제2 바닥면(13))상에도 게이트절연층(30)과 동일한 물질층이 형성될 수 있다.
계속하여, 대략 사각형 형상의 채널 반도체층(26)의 둘레를 따라 형성된 게이트절연층(30)상에 게이트전극 물질층, 예를 들어 폴리실리콘층을 증착하여 게이트전극(32)을 형성한다. 게이트전극(32)은 희생층(24)이 제거된 부분을 완전히 매립되도록 수행하는 것이 바람직하며, 증착 공정이 완료된 후에는 절연 마스크 패턴(16)의 표면이 노출될 때까지 표면 평탄화 공정을 실시할 수 있다. 계속하여, 제1 이온주입영역(14)이 노출되도록 절연 마스크 패턴(16)에 콘택홀을 형성한 후, 도전물질을 충전하여 소오스전극(34a) 및 드레인 전극(34b)을 형성하여 게이트 올 어라운드형 트랜지스터의 제작을 완료한다.
한편, 도 10C는 채널 반도체층(26)이 반도체기판(10)의 표면 보다 높게 형성된 경우(도 6C 참조)의 실시예를 보여주는 단면도이며, 도 10D는 채널 반도체층(26)이 반도체기판(10)의 표면 보다 낮게 형성된 경우(도 6D 참조)의 실시예를 보여주는 단면도이며, 도 10E는 제1 이온주입영역(14)이 채널 반도체층(26)을 완전히 오버랩하지 않는 실시예를 나타내는 단면도이며, 도 10F는 제2 이온주입영역(20)이 제1 절연 스페이서(22)가 형성되고 난 후에 실시된 실시예(도 4C 참조)를 나타낸 단면도이다.
< 제 2 실시예 >
도 11A 내지 도 18A는 본 발명의 제2 실시예에 따른 게이트 올 어라운드형 반도체소자의 제조 과정을 나타낸 사시도들이며, 도 11B 내지 도 18B, 도 12C, 도 12D는 도 1A의 A-A'선과 유사하게 자른 단면도들이다. 각 도면들에서 제1 실시예에서와 동일한 참조번호는 동일한 구성요소를 나타낸다. 제1 실시예에서와 동일한 공정은 그 상세한 설명을 생략한다.
도 11A 및 도 11B를 참조하면, 제1 실시예에 대하여 도 1A 내지 도 3A를 참조하여 설명하였던 바와 같이, 예를 들어, 실리콘 단결정으로 이루어진 반도체기판(10)의 제1 바닥면(11)으로부터 일정한 높이를 가지며 제1 방향(예를 들어, 도 1A의 X방향)으로 스트라이프 형상의 길게 연장된 반도체기판(10)으로 된 벽체를 형성하고, 제1 바닥면(11)의 깊이를 가는 제1 방향으로 길게 연장된 복수개의 소자분리층(12)을 형성하고, 반도체기판(10)의 전체 표면에 대하여 소오스/드레인영역을 형성하기 위해 불순물을 이온주입하고, 안정화를 위해 열처리를 수행하여 제1 이온주입영역(14)을 형성한다. 예를 들어, NMOS 트랜지스터를 제작하기 위해서는 n형 불순물인 비소(As)나 인(P) 등과 같은 불순물의 이온을 주입하고, PMOS 트랜지스터를 제작하기 위해서는 p형 불순물인 붕소(B)나 인듐(In) 등과 같은 불순물의 이온을 주입하며, 주입된 불순물 이온의 안정화를 위해 열처리를 수행하여 제1 이온주입영역(14)을 형성한다.
이어서, 반도체기판(10)의 전면에 마스크용 절연물질층을 형성한 후, 사진식각 공정을 이용하여 반도체기판(10)의 벽체가 연장되는 제1 방향과 직교하는 제2 방향(도 1A에서 Y방향)으로 길게 연장되는 복수개의 절연 마스크 패턴(16)를, 예를 들어 SiN 물질을 사용하여 형성한 후, 절연 마스크 패턴(16)과 소자분리층(12)을 식각마스크로 하여 이들 사이에 노출된 반도체기판(10)의 일부를 제3 바닥면(15) 까지 식각하여 개구부(18b)를 형성한다. 상기 개구부(18b)에 의하여 반도체기판(10)의 벽체의 상측부 일부는 서로 이격됨으로써 복수개의 반도체 기둥 형태로 유지된다. 상기 복수개의 반도체 기둥의 상측부에는 각기 제1 이온주입영역(14)이 서로 분리되어 형성되어 있다.
도 11B에서는 제1 바닥면(11)의 수직 높이와 제1 이온주입영역(14)의 깊이 및 제3 바닥면(15)의 수직 깊이와의 상관 관계를 표시하였다. 제1 이온주입영역(14)의 깊이가 소자분리층(12)의 바닥인 제1 바닥면(11)의 깊이 보다는 얕게 형성하는 것이 바람직하며, 제3 바닥면(15)의 수직 높이는 제1 이온주입영역(14)의 깊이 보다 얕게 또는 깊게 형성할 수 있으나, 얕게 형성하는 것이 바람직하다.
도 12A 및 도 12B를 참조하면, 절연 마스크 패턴(16) 하부의 반도체 기둥과 소자분리층(16)에 의해 정의되는 개구부(18b)가 형성된 상기 반도체기판(10)의 전면에 절연물질층 증착한 후 전면 이방성 식각을 수행함으로써 개구부(18b)의 각 측벽과 상기 절연 마스크 패턴(16)의 측벽에 제1 절연 스페이서(22b)를 예를 들어, 산화물층으로 형성한다.
계속하여 도 12C를 참조하면, 상기 제1 절연 스페이서(22b)를 식각마스크로 하여 개구부(18b)의 중앙부분에 노출된 반도체기판(10)을 소정 깊이인 제4 바닥면(17)까지 식각한다. 제4 바닥면(17)의 수직 깊이는 제1 바닥면(11)의 수직 깊이 보다 얕게 형성하는 것이 후술되는 바와 같이 희생층(도 12D의 24)의 노출 및 제거라는 측면에서 바람직하다.
계속하여 제1 절연 스페이서(22b)에 의해 둘러싸여 노출된 반도체기판(10)의 전체 표면에 대하여 카운터 도핑(Counter doping)을 수행한다. 즉, NMOS 트랜지스터의 경우에는 p형 불순물인 B, BF2, In 등과 같은 불순물 이온을 약 1.0E12 내지 5.0E14 정도의 도즈량, 약 10 내지 80 Kev 정도의 주입 에너지의 조간하에서 주입함으로써, 상기 개구부(18) 아래의 반도체기판(10)의 표면 근방에 제2 이온주입영역(20b)을 형성한다. 이 제2 이온주입영역(20b)은 인접하는 반도체 기둥간의 전하의 이동을 방지하는 소자분리층의 역할을 수행한다. 상기 제4 바닥면(17)의 수직 높이는 제1 바닥면(11)의 높이 보다 낮거나 높을 수 있지만, 후술하는 바와 같이 소자분리층(12)의 일부가 식각된 후 희생층의 노출을 용이하게 하기 위해서는 제1 바닥면(11) 보다 높게 형성하는 것이 바람직하다.
계속하여 도 12D를 참조하면, 개구부(18b)의 각 측벽에 형성된 제1 절연 스페이서(22b)들에 의해 둘러싸인 형태로 노출되어 식각된 반도체기판(10)상에 희생층(24b)을 형성한다. 본 실시예에서는 박막의 두께 제어성이 우수한 에피택시 성장이 가능한 물질층을 사용할 수 있으며, 바람직하게는 SiGe층을 사용한다. 그러나 에피택시 성장 물질층이 아니더라도 반도체기판(10)을 구성하는 실리콘층과 제1 절연 스페이서(22b)를 구성하는 산화물층과의 선택적 식각이 가능하면 화학적 기상증착 또는 물리적 기상증착 등의 방법을 사용하여 희생층(24b)을 형성할 수도 있다. 예를 들어 폴리실리콘층을 화학 기상증착한 후 열처리하고 적절한 식각 공정을 수행함으로써 희생층을 형성할 수도 있다. 상기 희생층(24b)은 앞 공정에서 반도체기판(10)의 식각된 부분을 평탄하게 매립할 정도로 형성하는 것이 바람직하다.
도 13A 및 도 13B를 참조하면, 절연 마스크 패턴(16), 소자분리층(12), 반도체기판(10) 및 희생층(24b)을 식각마스크로 하여 제1 절연 스페이서(22b)를 전부 식각하여 제거한다. 개구부(18b) 내에는 그 중앙부분에 제3 바닥면(15) 아래로 희생층(24b)만이 남도록 한다.
도 14A 및 도 14D를 참조하면, 개구부(18b)내의 희생층(24b)상에 개구부(18b)를 매립할 정도로 채널 반도체층(26b)을 형성한다. 채널 반도체층(26)은 각 반도체 기둥의 상측부간을 브릿지 형태로 연결하고 있으며, 각 반도체 기둥의 상측부에 형성된 제1 이온주입영역(14) 사이에 형성되어 트랜지스터의 채널 역할을 하게 된다. 본 실시예에서는 단결정 실리콘층으로 이루어진 반도체기판(10)과의 정합성을 고려하여 상기 채널 반도체층(26b)을 에피택시 성장된 실리콘층으로 형성할 수 있다. 채널 반도체층(26b)의 수직 높이는 반도체 기둥의 상부 표면 높이와 거의 일치되도록 한다.
이어서, 절연 마스크 패턴(16) 사이에 노출된 상기 채널 반도체층(26b)의 전면에 트랜지스터의 쓰레쉬홀드 전압을 조절하기 위해 채널 도핑을 실시한다. NMOS 트랜지스터의 경우 p형 불순물인 B, BF2등의 이온을 주입하며, 채널 도핑은 통상의 이온주입방법에 의해 주입하거나, 불순물 이온을 플라즈마화한 후 전계를 인가하여 채널 반도체층에 주입하는 플라즈마 도핑에 의해 주입할 수 있다. 채널 도핑된 불순물 이온은 채널 반도체층(26b)의 전체 둘레를 따라 게이트전극이 형성된다는 것을 고려하여 채널 반도체층(26b)의 전체에 걸쳐 고르게 주입되는 것이 바람직하다.
채널 반도체층(26b)은 도 14B에서 보여지듯이 반도체기판(10)의 표면 높이와 거의 동일한 높이가 되도록 형성할 수도 있지만, 도 14C에서 보여지는 바와 같이 반도체기판(10)의 표면, 즉 반도체 기둥의 상측부에 형성되는 소오스/드레인 영역이 되는 제1 이온주입영역(14)의 측벽으로부터 일정한 높이 만큼 상향 연장되도록 형성될 수 있으며, 도 14D에서 보여지는 바와 같이 반도체기판(10)의 표면 보다 일정한 높이 만큼 낮게 형성될 수 있다. 따라서, 채널 반도체층(26b의 형성 공정 정도를 조절하여 채널 반도체층(26b)의 두께를 제어할 수 있다.
도 15A 및 도 15B를 참조하면, 반도체기판(10)의 전면에 절연물질층을 증착한 후 이방성 전면 식각을 수행하여 절연 마스크 패턴(16)의 측벽에 제2 절연 스페이서(28b)를 형성한다. 제2 절연 스페이서(28b)의 물질층은 산화물 또는 질화물 등의 절연물질층이 사용될 수 있으나, 소자분리층(12)에 대하여 식각마스크 역할을 수행할 수 있도록 식각선택비를 갖는 것이 바람직하다. 한편, 제1 실시예에서와 달리 제1 절연 스페이서(22b)의 하부 두께가 채널 반도체층(26b) 내의 하부 채널의 폭을 결정하는 것과 같이 제2 절연 스페이서(28b)의 두께(채널 반도체층(26b) 상으로 연장되는 제2 절연스페이서(28b)의 하부 두께)가 상부 채널의 폭을 결정한다. 하부 채널의 폭과 상부 채널의 폭의 차이, 달리 표현하면 채널 반도체층(26b)의 둘레를 따라 후술하는 게이트절연층과 접촉하는 부분의 게이트전극층의 폭의 차이가 채널 반도체층(26b)내에서의 전류의 흐름성을 고려하여 적어도 약 15 % 이내가 되도록 유지하는 것이 바람직하며, 보다 바람직하게는 하부 채널의 폭과 상부 채널의 폭이 실질적으로 동일하게 유지하도록 한다. 따라서, 제1 절연 스페이서(22b)와 제2 절연 스페이서(28b)의 두께도 이러한 범위내에서 유지되도록 형성하는 것이 바람직하다.
도 16A 및 도 16B를 참조하면, 제2 절연 스페이서(28b), 절연 마스크 패턴(16) 및 채널 반도체층(26b)을 식각마스크로 하여 이방성 식각을 수행하여 소자분리층(12)의 일부를 제거하여 희생층(24b)의 측벽이 노출되도록 한다.
도 17A 및 도 17B를 참조하면, 노출된 희생층(24b)만을 선택적으로 제거하여 채널 반도체층(26b)의 중앙 하부 일부에서 채널 반도체층(26b)의 표면이 노출되도록 한다.
도 18A 및 도 18B를 참조하면, 노출된 채널 반도체층(26b)의 표면상에 게이트절연층(30), 예를 들어 실리콘산화물층을 형성한다. 이때 희생층(24b)의 제거에 의해 노출된 반도체기판(10)의 표면 및 측벽상에도 게이트절연층(30)과 동일한 물질층이 형성될 수 있다.
계속하여, 채널 반도체층(26b)의 둘레를 따라 형성된 게이트절연층(30)상에 게이트전극 물질층, 예를 들어 폴리실리콘층을 증착하여 게이트전극(32b)을 형성한다. 게이트전극(32b)은 희생층(24b)이 제거된 부분을 완전히 매립되도록 수행하는 것이 바람직하며, 증착 공정이 완료된 후에는 절연 마스크 패턴(16)의 표면이 노출될 때까지 표면 평탄화 공정을 실시할 수 있다. 계속하여, 제1 이온주입영역(14)이 노출되도록 절연 마스크 패턴(16)에 콘택홀을 형성한 후, 도전물질을 충전하여 소오스전극(34a) 및 드레인 전극(34b)을 형성하여 게이트 올 어라운드형 트랜지스터의 제작을 완료한다.
한편, 도 18C는 채널 반도체층(26b)이 반도체기판(10)의 표면 보다 높게 형성된 경우(도 14C 참조)의 실시예를 보여주는 단면도이며, 도 18D는 채널 반도체층(26b)이 반도체기판(10)의 표면 보다 낮게 형성된 경우(도 14D 참조)의 실시예를 보여주는 단면도이며, 도 10E는 제1 이온주입영역(14)이 채널 반도체층(26)을 완전히 오버랩하지 않는 실시예를 나타내는 단면도이다.
이상은 본 발명의 바람직한 실시예에 대한 구체적인 설명이지만, 본 발명은 상기 실시예들의 형태에 한정되는 것이 아니라 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당업자의 기술수준에 따라 여러 가지로 변경을 가하는 것이 가능하다.
본 발명의 제1 실시예에 의하면, 소오스/드레인 영역이 되는 제1 이온주입영역(14)과 게이트전극(32) 사이에 두꺼운 제1 절연 스페이서의 잔류분(22a)을 형성함으로써 트랜지스터의 성능 향상에 문제가 되는 커패시턴스를 감소시킬 수 있다.
또한, 본 발명에 의하면, 소오스/드레인 영역을 위한 불순물 이온 주입을 먼저 수행하고 나중에 채널 반도체층을 형성함으로써 불순물 이온의 측방향 확산으로 인해 발생되는 유효 채널 길이의 변화를 방지할 수 있다.
또한, 본 발명에 의하면, 제1 절연 스페이서 및 제2 절연 스페이서의 두께를 임의로 제어하여 게이트전극의 폭을 형성하기 때문에 트랜지스터의 채널 길이를 용이하게 조절할 수 있다.
나아가, 본 발명에 의하면, SOI 웨이퍼를 사용하는 대신에 벌크 웨이퍼를 사용하기 때문에 비용적인 측면에서 유리하며, SOI 웨이퍼의 플로팅 바디 효과 등의 문제가 발생되지 않는다.

Claims (77)

  1. 반도체기판의 제1 바닥면으로부터 일정한 높이를 가지며 제1 방향으로 연장된 반도체 벽체를 형성하는 단계;
    상기 반도체 벽체의 양 측벽상에 소자분리층을 형성하는 단계;
    상기 반도체 벽체의 일부를 제거하여 상기 제1 방향을 따라 서로 대향하며 이격된 적어도 한쌍의 반도체 기둥을 형성하는 단계;
    상기 한쌍의 반도체 기둥의 적어도 서로 대향하는 측벽상에 이격된 한쌍의 제1 절연층을 형성하는 단계;
    상기 한쌍의 제1 절연층 사이에 노출된 상기 반도체기판 상에 희생층을 형성하는 단계;
    상기 한쌍의 반도체 기둥의 서로 대향하는 상측부 일부가 노출되도록 상기 제1 절연층의 일부를 제거하는 단계;
    상기 희생층상으로 상기 한쌍의 반도체 기둥의 서로 마주보는 상측부 사이를 연결하는 브릿지 형태의 채널 반도체층을 형성하는 단계;
    상기 소자분리층의 일부를 제거하여 상기 채널 반도체층 하부의 상기 희생층의 측면을 노출시키는 단계;
    상기 희생층을 제거하여 상기 채널 반도체층의 둘레를 노출시키는 단계;
    상기 노출된 채널 반도체층의 둘레를 따라 상기 채널 반도체층상에 게이트 절연층을 형성하는 단계; 및
    상기 채널 반도체층의 둘레를 따라 상기 게이트 절연층상에 게이트전극을 형성하는 단계를 포함한 게이트 올 어라운드형 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 반도체 벽체의 양 측벽상에 소자분리층을 형성하는 단계 이후에, 상기 반도체기판의 전면에 불순물이온을 주입하여 상기 반도체 벽체의 상측부에 제1 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 반도체 벽체의 일부를 제거하여 서로 대향하며 이격된 적어도 한쌍의 반도체 기둥을 형성하는 단계는,
    상기 반도체 벽체 및 상기 소자분리층상에서 상기 제1 방향과 직교하는 제2 방향을 따라 연장되는 이격된 적어도 한쌍의 절연마스크 패턴을 형성하는 단계; 및
    상기 절연마스크 패턴 및 상기 소자분리층을 식각마스크로 하여 상기 한쌍의 절연마스크 패턴 사이에 노출된 상기 반도체 벽체의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 반도체 벽체의 일부를 제거하는 단계 이후에, 상기 반도체기판의 전면에 불순물이온을 주입하여 상기 한쌍의 반도체 기둥 사이에 노출된 반도체기판내에 제2 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 반도체 기둥의 측벽에 제1 절연층을 형성하는 단계 이후에, 노출된 상기 반도체기판의 전면에 불순물이온을 주입하여 상기 한쌍의 반도체 기둥 사이에 노출된 반도체기판내에 제2 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  6. 제 3 항에 있어서, 상기 서로 대향하는 반도체 기둥의 측벽에 형성된 제1 절연층은 스페이서 형상이며, 상기 제1 절연층은 상기 반도체 벽체의 일부를 제거하는 단계에서 노출된 상기 소자분리층의 측벽상에도 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  7. 제 1 항에 있어서, 상기 희생층은 상기 반도체기판을 구성하는 물질과 선택적 식각이 가능한 물질로 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  8. 제 1 항에 있어서, 상기 희생층은 에피택시 성장, 화학적 기상증착 또는 물리적 기상증착에 의해 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  9. 제 7 항에 있어서, 상기 반도체기판은 단결정 실리콘층이며, 상기 희생층은 실리콘저머늄층인 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  10. 제 1 항에 있어서, 상기 채널 반도체층은 에피택시 성장에 의해 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  11. 제 3 항에 있어서, 상기 채널 반도체층을 형성한 후, 상기 절연 마스크 패턴 사이에 노출된 상기 채널 반도체층에 이온주입방법 또는 플라즈마 도핑방법에 의해 불순물이온을 채널 도핑하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  12. 제 3 항에 있어서, 상기 채널 반도체층을 형성한 후, 서로 대향하는 상기 절연 마스크 패턴의 측벽상에 상기 채널 반도체층상으로 연장되는 서로 대향하는 스페이서 형상의 적어도 한쌍의 제2 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  13. 제 12 항에 있어서, 상기 채널 반도체층상으로 연장되는 상기 한쌍의 제2 절연층의 하단부간의 이격 거리와 상기 희생층의 상단부 폭과의 차이가 15% 이내가 되도록 상기 제2 절연층의 두께를 조절하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  14. 제 1 항에 있어서, 상기 반도체 기둥과 상기 게이트전극 사이에는 상기 제1 절연층의 일부가 잔류되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  15. 중앙에 제1 방향으로 연장된 반도체기판이 돌출되어 잔류하도록 적어도 한쌍의 트랜치 영역을 형성하는 단계;
    상기 트랜치 영역에 절연물질을 충전하여 소자분리층을 형성하는 단계;
    상기 제1 방향과 직교하는 제2 방향을 따라 상기 소자분리층 및 상기 반도체기판의 표면을 가로질러 연장되며, 이격된 적어도 한쌍의 절연 마스크 패턴을 형성하는 단계;
    상기 절연 마스크 패턴을 식각마스크로 하여 상기 반도체기판의 일부를 식각하여 상기 제1 방향을 따라 대향하는 측벽을 노출시키는 단계;
    상기 식각 단계를 수행한 후에 노출된 상기 반도체기판의 대향하는 측벽 및 상기 소자분리층의 대향하는 측벽상에 제1 절연 스페이서를 형성하는 단계;
    상기 제1 절연 스페이서에 의해 둘러싸인 형태로 노출된 상기 반도체기판의 표면상에 희생층을 형성하는 단계;
    상기 절연 마스크 패턴, 상기 소자분리층 및 상기 희생층을 식각마스크로 하여 상기 제1 절연 스페이서의 일부를 식각하여 상기 반도체기판의 대향하는 측벽 표면을 노출시키는 단계;
    상기 노출된 반도체기판의 대향하는 측벽간을 연결하는 브릿지 형태로 상기 희생층상에 채널 반도체층을 형성하는 단계;
    상기 채널 반도체층상으로 연장되도록 상기 절연 마스크 패턴의 측벽에 제2 절연 스페이서를 형성하는 단계;
    상기 절연 마스크 패턴, 상기 제2 절연 스페이서 및 상기 채널 반도체층을 식각마스크로 하여 상기 소자분리층 및 상기 제1 절연 스페이서를 식각하여 상기 제1 희생층을 노출시키는 단계;
    상기 노출된 제1 희생층을 제거하는 단계;
    상기 채널 반도체층의 노출된 표면상에 게이트절연층을 형성하는 단계; 및
    상기 게이트절연층상에 게이트전극을 형성하는 단계를 포함하는 게이트 올 어라운드형 반도체소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 소자분리층을 형성하는 단계 이후에, 상기 반도체기판의 전면에 불순물이온을 주입하여 상기 반도체기판 내에 제1 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 반도체기판의 일부를 식각하는 단계 이후에, 상기 반도체기판의 전면에 불순물이온을 주입하여 상기 식각된 후 노출된 상기 반도체기판내에 제2 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 반도체 기둥의 측벽에 제1 절연 스페이서를 형성하는 단계 이후에, 노출된 상기 반도체기판의 전면에 불순물이온을 주입하여 상기 한쌍의 반도체 기둥 사이에 노출된 반도체기판내에 제2 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  19. 제 15 항에 있어서, 상기 희생층은 상기 반도체기판을 구성하는 물질과 선택적 식각이 가능한 물질로 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  20. 제 15 항에 있어서, 상기 희생층은 에피택시 성장, 화학적 기상증착 또는 물리적 기상증착에 의해 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  21. 제 19 항에 있어서, 상기 반도체기판은 단결정 실리콘층이며, 상기 희생층은 실리콘저머늄층이며, 상기 채널 반도체층은 단결정 실리콘층인 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  22. 제 15 항에 있어서, 상기 채널 반도체층은 에피택시 성장에 의해 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  23. 제 15 항에 있어서, 상기 채널 반도체층을 형성한 후, 상기 절연 마스크 패턴 사이에 노출된 상기 채널 반도체층에 이온주입방법 또는 플라즈마 도핑방법에 의해 불순물이온을 채널 도핑하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  24. 제 15 항에 있어서, 상기 채널 반도체층상으로 연장되는 상기 한쌍의 제2 절연 스페이서의 하단부간의 이격 거리와 상기 희생층의 상단부 폭과의 차이가 15% 이내가 되도록 상기 제2 절연 스페이서의 두께를 조절하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  25. 반도체기판의 제1 바닥면으로부터 일정한 높이를 가지며 제1 방향으로 연장된 반도체 벽체를 형성하는 단계;
    상기 반도체 벽체의 양 측벽상에 소자분리층을 형성하는 단계;
    상기 반도체 벽체의 중간 일부를 제거하여 상기 제1 방향을 따라 서로 대향하며 이격된 한쌍의 반도체 기둥을 형성하는 단계;
    상기 한쌍의 반도체 기둥의 적어도 서로 대향하는 측벽상에 서로 이격된 한쌍의 제1 절연층을 형성하는 단계;
    상기 제1 절연층을 식각마스크로 하여 상기 한쌍의 제1 절연층 사이에 노출된 상기 반도체 벽체의 일부를 제거하는 단계;
    상기 한쌍의 제1 절연층 사이에서 제거된 상기 반도체 벽체의 일부를 매립하는 희생층을 형성하는 단계;
    잔류하는 상기 제1 절연층을 제거하는 단계;
    상기 희생층상으로 상기 한쌍의 반도체 기둥의 서로 대향하는 측벽 사이를 연결하는 브릿지 형태의 채널 반도체층을 형성하는 단계;
    상기 소자분리층의 일부를 제거하여 상기 채널 반도체층 하부의 상기 희생층의 측면을 노출시키는 단계;
    상기 희생층을 제거하여 상기 채널 반도체층의 둘레를 노출시키는 단계;
    상기 노출된 채널 반도체층의 둘레를 따라 상기 채널 반도체층상에 게이트 절연층을 형성하는 단계; 및
    상기 채널 반도체층의 둘레를 따라 상기 게이트 절연층상에 게이트전극을 형성하는 단계를 포함한 게이트 올 어라운드형 반도체소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 반도체 벽체의 양 측벽상에 소자분리층을 형성하는 단계 이후에, 상기 반도체기판의 전면에 불순물이온을 주입하여 상기 반도체 벽체의 상측부에 제1 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  27. 제 25 항에 있어서,
    상기 반도체 벽체의 일부를 제거하여 서로 대향하며 이격된 적어도 한쌍의 반도체 기둥을 형성하는 단계는,
    상기 반도체 벽체 및 상기 소자분리층상에서 상기 제1 방향과 직교하는 제2 방향을 따라 연장되는 이격된 적어도 한쌍의 절연마스크 패턴을 형성하는 단계; 및
    상기 절연마스크 패턴 및 상기 소자분리층을 식각마스크로 하여 상기 한쌍의 절연마스크 패턴 사이에 노출된 상기 반도체 벽체의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  28. 제 27 항에 있어서,
    상기 제1 절연층 사이에 노출된 상기 반도체 벽체의 일부를 제거하는 단계 이후에, 상기 반도체기판의 전면에 불순물이온을 주입하여 상기 제1 절연층 사이에 노출된 반도체 벽체내에 제2 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  29. 제 27 항에 있어서, 상기 서로 대향하는 반도체 기둥의 측벽에 형성된 제1 절연층은 스페이서 형상이며, 상기 제1 절연층은 상기 반도체 벽체의 일부를 제거하는 단계에서 노출된 상기 소자분리층의 측벽상에도 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  30. 제 25 항에 있어서, 상기 희생층은 상기 반도체기판을 구성하는 물질과 선택적 식각이 가능한 물질로 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  31. 제 25 항에 있어서, 상기 희생층은 에피택시 성장, 화학적 기상증착 또는 물리적 기상증착에 의해 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  32. 제 30 항에 있어서, 상기 반도체기판은 단결정 실리콘층이며, 상기 희생층은 실리콘저머늄층인 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  33. 제 25 항에 있어서, 상기 채널 반도체층은 에피택시 성장에 의해 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  34. 제 27 항에 있어서, 상기 채널 반도체층을 형성한 후, 상기 절연 마스크 패턴 사이에 노출된 상기 채널 반도체층에 이온주입방법 또는 플라즈마 도핑방법에 의해 불순물이온을 채널 도핑하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  35. 제 27 항에 있어서, 상기 채널 반도체층을 형성한 후, 서로 대향하는 상기 절연 마스크 패턴의 측벽상에 상기 채널 반도체층상으로 연장되는 서로 대향하는 스페이서 형상의 적어도 한쌍의 제2 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  36. 제 35 항에 있어서, 상기 채널 반도체층상으로 연장되는 상기 한쌍의 제2 절연층의 하단부간의 이격 거리와 상기 희생층의 상단부 폭과의 차이가 15% 이내가 되도록 상기 제2 절연층의 두께를 조절하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  37. 제 25 항에 있어서, 상기 반도체 기둥과 상기 게이트전극 사이에는 상기 제1 절연층의 일부가 잔류되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  38. 중앙에 제1 방향으로 연장된 반도체기판이 돌출되어 잔류하도록 적어도 한쌍의 트랜치 영역을 형성하는 단계;
    상기 트랜치 영역에 절연물질을 충전하여 소자분리층을 형성하는 단계;
    상기 제1 방향과 직교하는 제2 방향을 따라 상기 소자분리층 및 상기 반도체기판의 표면을 가로질러 연장되며, 이격된 적어도 한쌍의 절연 마스크 패턴을 형성하는 단계;
    상기 절연 마스크 패턴을 식각마스크로 하여 상기 반도체기판의 일부를 식각하여 상기 제1 방향을 따라 대향하는 측벽을 노출시키는 단계;
    상기 식각 단계를 수행한 후에 노출된 상기 반도체기판의 대향하는 측벽 및 상기 소자분리층의 대향하는 측벽상에 제1 절연 스페이서를 형성하는 단계;
    상기 제1 절연 스페이서를 식각마스크로 하여 상기 제1 절연 스페이서 사이에 노출된 상기 반도체기판의 일부를 제거하는 단계;
    상기 한쌍의 제1 절연 스페이서 사이에서 제거된 상기 반도체기판의 일부를 매립하는 희생층을 형성하는 단계;
    잔류하는 상기 제1 절연 스페이서를 제거하는 단계;
    상기 제1 절연 스페이서가 제거되어 노출된 상기 반도체기판의 대향하는 측벽 사이를 연결하는 브릿지 형태로 상기 희생층상에 채널 반도체층을 형성하는 단계;
    상기 채널 반도체층상으로 연장되도록 상기 절연 마스크 패턴의 측벽에 제2 절연 스페이서를 형성하는 단계;
    상기 절연 마스크 패턴, 상기 제2 절연 스페이서 및 상기 채널 반도체층을 식각마스크로 하여 상기 소자분리층 및 상기 제1 절연 스페이서를 식각하여 상기 희생층을 노출시키는 단계;
    상기 노출된 희생층을 제거하는 단계;
    상기 채널 반도체층의 노출된 표면상에 게이트절연층을 형성하는 단계; 및
    상기 게이트절연층상에 게이트전극을 형성하는 단계를 포함하는 게이트 올 어라운드형 반도체소자의 제조방법.
  39. 제 38 항에 있어서,
    상기 소자분리층을 형성하는 단계 이후에, 상기 반도체기판의 전면에 불순물이온을 주입하여 상기 반도체기판 내에 제1 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  40. 제 38 항에 있어서,
    상기 제1 절연 스페이서 사이의 상기 반도체기판의 일부를 식각하는 단계 이 후에, 상기 반도체기판의 전면에 불순물이온을 주입하여 상기 식각된 후 노출된 상기 반도체기판내에 제2 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  41. 제 38 항에 있어서, 상기 희생층은 상기 반도체기판을 구성하는 물질과 선택적 식각이 가능한 물질로 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  42. 제 38 항에 있어서, 상기 희생층은 에피택시 성장, 화학적 기상증착 또는 물리적 기상증착에 의해 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  43. 제 41 항에 있어서, 상기 반도체기판은 단결정 실리콘층이며, 상기 희생층은 실리콘저머늄층이며, 상기 채널 반도체층은 단결정 실리콘층인 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  44. 제 38 항에 있어서, 상기 채널 반도체층은 에피택시 성장에 의해 형성되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  45. 제 38 항에 있어서, 상기 채널 반도체층을 형성한 후, 상기 절연 마스크 패 턴 사이에 노출된 상기 채널 반도체층에 이온주입방법 또는 플라즈마 도핑방법에 의해 불순물이온을 채널 도핑하는 단계를 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  46. 제 38 항에 있어서, 상기 채널 반도체층상으로 연장되는 상기 한쌍의 제2 절연 스페이서의 하단부간의 이격 거리와 상기 희생층의 상단부 폭과의 차이가 15% 이내가 되도록 상기 제2 절연 스페이서의 두께를 조절하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자의 제조방법.
  47. 반도체기판의 제1 바닥면으로부터 일정한 높이로 돌출되어 있으며, 상측부에 소오스영역이 형성된 제1 반도체 기둥;
    상기 제1 반도체 기둥에 대향하며, 상기 제1 바닥면으로부터 일정한 높이로 돌출되어 있으며, 상측부에 드레인영역이 형성된 제2 반도체 기둥;
    상기 제1 반도체 기둥의 상측부와 상기 제2 반도체 기둥의 상측부간을 브릿지 형태로 연결하는 채널 반도체층;
    상기 채널 반도체층의 적어도 중앙 일부의 둘레를 따라 형성된 게이트 절연층;
    상기 게이트 절연층을 개재하여, 상기 채널 반도체층의 적어도 중앙 일부를 감싸는 형태로 형성된 게이트전극층; 및
    상기 채널 반도체층과 상기 제1 바닥면 사이의 공간에서 상기 제1 반도체 기둥과 상기 게이트전극층 사이 및 상기 제2 반도체 기둥과 상기 게이트 전극층 사이에 형성된 제1 절연층을 포함하는 게이트 올 어라운드형 반도체 소자.
  48. 제 47 항에 있어서, 상기 반도체기판의 제1 바닥면은 반도체기판의 표면으로부터 일정한 높이로 식각된 트랜치의 바닥면인 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  49. 제 47 항에 있어서, 상기 제1 및 제2 반도체 기둥상에는 각기 절연 마스크 패턴이 더 형성되어 있으며, 상기 각 절연 마스크 패턴의 대향하는 측벽상에는 제2 절연 스페이서가 더 형성되어 있는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  50. 제 49 항에 있어서, 상기 채널 반도체층 위로 형성되는 게이트전극층은 상기 대향하는 제2 절연 스페이서 사이를 매립하는 형태로 형성되어 있어서, 상기 제2 절연 스페이서의 형상에 대응하여 상측으로 갈수록 라운드지는 형태로 폭이 넓어지는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  51. 제 50 항에 있어서, 상기 채널 반도체층의 둘레를 따라 상기 게이트절연층과 접촉하는 부분의 상기 게이트전극층의 폭의 차이는 둘레를 따라 15 % 이내에서 유지되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  52. 제 47 항에 있어서, 상기 채널 반도체층의 하부에 위치하는 상기 게이트전극 층의 부분과 상기 반도체기판과의 사이에 상기 게이트절연층과 동일한 절연층이 더 형성된 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  53. 제 47 항에 있어서, 상기 채널 반도체층은 에피택시 성장된 단결정 층임을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  54. 제 49 항에 있어서, 상기 제1 및 제2 반도체 기둥상의 절연 마스크 패턴을 관통하며 상기 소오스영역 및 상기 드레인영역에 각기 전기적으로 연결된 소오스전극 및 드레인전극을 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  55. 제 47 항에 있어서, 상기 제1 절연층 및 상기 채널 반도체층 하측의 상기 반도체기판의 제1 바닥면 아래로 카운터 도핑된 제2 이온주입영역이 더 포함되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  56. 제 47 항에 있어서, 상기 채널 반도체층 하측의 상기 반도체기판의 제1 바닥면 아래로 카운터 도핑된 제2 이온주입영역이 더 포함되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  57. 제 47 항에 있어서, 상기 채널 반도체층의 상측 표면이 상기 제1 및 제2 반 도체 기둥의 상측 표면의 높이 보다 높게 형성된 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  58. 제 47 항에 있어서, 상기 채널 반도체층의 상측 표면이 상기 제1 및 제2 반도체 기둥의 상측 표면의 높이 보다 낮게 형성된 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  59. 반도체기판의 특정 바닥면으로부터 일정한 높이로 돌출되어 있으며, 상측부에 소오스영역이 형성된 제1 반도체 기둥;
    상기 제1 반도체 기둥에 대향하며, 상기 특정 바닥면으로부터 일정한 높이로 돌출되어 있으며, 상측부에 드레인영역이 형성된 제2 반도체 기둥;
    상기 제1 반도체 기둥과 상기 제2 반도체 기둥 사이의 상기 반도체기판의 특정 바닥면상에 형성된 상기 제1 반도체 기둥과 상기 제2 반도체 기둥을 연결하는 채널 반도체층;
    상기 제1 및 제2 반도체 기둥상에 각기 형성된 적어도 한쌍의 절연 마스크 패턴;
    상기 각 절연 마스크 패턴의 측벽상에서 상기 채널 반도체층상으로 연장된 적어도 한쌍의 절연 스페이서;
    상기 채널 반도체층의 적어도 중앙 일부의 둘레를 따라 형성된 게이트 절연층; 및
    상기 게이트 절연층을 개재하여, 상기 채널 반도체층의 적어도 중앙 일부를 감싸는 형태로 형성되며, 상기 채널 반도체층 위로는 상기 한쌍의 절연 스페이서에 자기정합적으로 형성되어 상측으로 갈 수록 폭이 증가하는 형태로 형성된 게이트전극층을 포함하는 게이트 올 어라운드형 반도체 소자.
  60. 제 59 항에 있어서, 상기 제1 반도체 기둥과 제2 반도체 기둥 사이의 중간 부근에서 상기 특정 바닥면 하부의 상기 반도체기판의 일부가 관통되고, 상기 게이트전극층은 상기 관통된 부분을 통하여 상기 채널 반도체층을 감싸는 형태로 구성됨을 특징으로 하는 게이트 올 어라운딩 반도체소자.
  61. 제 59 항에 있어서, 상기 채널 반도체층의 둘레를 따라 상기 게이트절연층과 접촉하는 부분의 상기 게이트전극층의 폭의 차이는 둘레를 따라 15 % 이내에서 유지되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  62. 제 59 항에 있어서, 상기 채널 반도체층의 하부에 위치하는 상기 게이트전극층의 바닥 부분과 상기 반도체기판과의 사이 및 상기 채널 반도체층의 하부에 위치하는 상기 게이트전극층의 측벽 부분과 상기 반도체기판과의 사이에 상기 게이트절연층과 동일한 절연층이 더 형성된 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  63. 제 59 항에 있어서, 상기 채널 반도체층은 에피택시 성장된 단결정 층임을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  64. 제 59 항에 있어서, 상기 제1 및 제2 반도체 기둥상의 절연 마스크 패턴을 관통하며 상기 소오스영역 및 상기 드레인영역에 각기 전기적으로 연결된 소오스전극 및 드레인전극을 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  65. 제 59 항에 있어서, 상기 채널 반도체층 하측의 상기 반도체기판의 특정 바닥면 아래로 카운터 도핑된 제2 이온주입영역이 더 포함되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  66. 제 59 항에 있어서, 상기 채널 반도체층의 상측 표면이 상기 제1 및 제2 반도체 기둥의 상측 표면의 높이 보다 높게 형성된 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  67. 제 59 항에 있어서, 상기 채널 반도체층의 상측 표면이 상기 제1 및 제2 반도체 기둥의 상측 표면의 높이 보다 낮게 형성된 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  68. 반도체기판의 제1 바닥면으로부터 일정한 높이로 돌출되어 있으며, 상측부에 소오스영역이 형성된 제1 반도체 기둥;
    상기 제1 반도체 기둥에 대향하며, 상기 제1 바닥면으로부터 일정한 높이로 돌출되어 있으며, 상측부에 드레인영역이 형성된 제2 반도체 기둥;
    상기 제1 반도체 기둥의 상측부와 상기 제2 반도체 기둥의 상측부간을 브릿지 형태로 연결하는 채널 반도체층;
    상기 채널 반도체층의 적어도 중앙 일부의 둘레를 따라 형성된 게이트 절연층; 및
    상기 게이트 절연층을 개재하여, 상기 채널 반도체층의 적어도 중앙 일부를 감싸는 형태로 형성된 게이트전극층을 포함하며,
    상기 채널 반도체층은 상기 제1 및 제2 반도체 기둥의 측벽으로부터 상기 소오스영역 및 상기 드레인영역의 상부 표면 보다 높게 상향 연장되도록 형성된 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  69. 제 68 항에 있어서, 상기 채널 반도체층과 상기 제1 바닥면 사이의 공간에서 상기 제1 반도체 기둥과 상기 게이트전극층 사이 및 상기 제2 반도체 기둥과 상기 게이트 전극층 사이에 형성된 제1 절연층을 더 포함하는 게이트 올 어라운드형 반도체 소자.
  70. 제 68 항에 있어서, 상기 제1 및 제2 반도체 기둥상에는 각기 절연 마스크 패턴이 더 형성되어 있으며, 상기 각 절연 마스크 패턴의 대향하는 측벽상에는 제2 절연 스페이서가 더 형성되어 있으며, 상기 채널 반도체층 위로 형성되는 게이트전극층은 상기 대향하는 제2 절연 스페이서 사이를 매립하는 형태로 형성되어 있어서, 상기 제2 절연 스페이서의 형상에 대응하여 상측으로 갈수록 라운드지는 형태 로 폭이 넓어지는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  71. 제 68 항에 있어서, 상기 채널 반도체층의 둘레를 따라 상기 게이트절연층과 접촉하는 부분의 상기 게이트전극층의 폭의 차이는 둘레를 따라 15 % 이내에서 유지되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  72. 제 69 항에 있어서, 상기 제1 절연층 및 상기 채널 반도체층 하측의 상기 반도체기판의 제1 바닥면 아래로 카운터 도핑된 제2 이온주입영역이 더 포함되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  73. 제 69 항에 있어서, 상기 채널 반도체층 하측의 상기 반도체기판의 제1 바닥면 아래로 카운터 도핑된 제2 이온주입영역이 더 포함되는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  74. 제 69 항에 있어서, 상기 채널 반도체층의 하부에 위치하는 상기 게이트전극층의 바닥 부분과 상기 반도체기판과의 사이에 상기 게이트절연층과 동일한 절연층이 더 형성된 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  75. 제 68 항에 있어서, 상기 채널 반도체층의 하부에 위치하는 상기 게이트전극층의 바닥 부분과 상기 반도체기판과의 사이 및 상기 채널 반도체층의 하부에 위치 하는 상기 게이트전극층의 측벽 부분과 상기 반도체기판과의 사이에 상기 게이트절연층과 동일한 절연층이 더 형성된 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  76. 제 68 항에 있어서, 상기 채널 반도체층은 에피택시 성장된 단결정 층임을 특징으로 하는 게이트 올 어라운드형 반도체소자.
  77. 제 68 항에 있어서, 상기 제1 및 제2 반도체 기둥상의 절연 마스크 패턴을 관통하며 상기 소오스영역 및 상기 드레인영역에 각기 전기적으로 연결된 소오스전극 및 드레인전극을 더 포함하는 것을 특징으로 하는 게이트 올 어라운드형 반도체소자.
KR1020040041857A 2004-06-08 2004-06-08 게이트 올 어라운드형 반도체소자 및 그 제조방법 KR100618831B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040041857A KR100618831B1 (ko) 2004-06-08 2004-06-08 게이트 올 어라운드형 반도체소자 및 그 제조방법
US11/074,711 US7253060B2 (en) 2004-06-08 2005-03-09 Gate-all-around type of semiconductor device and method of fabricating the same
DE102005026228A DE102005026228B4 (de) 2004-06-08 2005-06-07 Transistor vom GAA-Typ und Verfahren zu dessen Herstellung
JP2005167769A JP5001528B2 (ja) 2004-06-08 2005-06-08 ゲートオールアラウンド型の半導体素子及びその製造方法
US11/783,518 US20070200178A1 (en) 2004-06-08 2007-04-10 Gate-all-around type of semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040041857A KR100618831B1 (ko) 2004-06-08 2004-06-08 게이트 올 어라운드형 반도체소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20050116707A KR20050116707A (ko) 2005-12-13
KR100618831B1 true KR100618831B1 (ko) 2006-09-08

Family

ID=35449530

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040041857A KR100618831B1 (ko) 2004-06-08 2004-06-08 게이트 올 어라운드형 반도체소자 및 그 제조방법

Country Status (2)

Country Link
US (1) US7253060B2 (ko)
KR (1) KR100618831B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11916123B2 (en) 2020-12-07 2024-02-27 Samsung Electronics Co., Ltd. Semiconductor device

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8296216B2 (en) * 2001-07-09 2012-10-23 The Nasdaq Omx Group, Inc. Directed order processing for automated market system
KR100618831B1 (ko) * 2004-06-08 2006-09-08 삼성전자주식회사 게이트 올 어라운드형 반도체소자 및 그 제조방법
DE102005026228B4 (de) * 2004-06-08 2010-04-15 Samsung Electronics Co., Ltd., Suwon Transistor vom GAA-Typ und Verfahren zu dessen Herstellung
JP2008526041A (ja) * 2004-12-28 2008-07-17 エヌエックスピー ビー ヴィ 半導体デバイスの製造方法およびこの方法で製造される半導体デバイス
KR100663360B1 (ko) * 2005-04-20 2007-01-02 삼성전자주식회사 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들
KR100688546B1 (ko) * 2005-05-13 2007-03-02 삼성전자주식회사 디커플링 커패시터를 구비한 반도체 소자 및 그 제조방법
US7341916B2 (en) * 2005-11-10 2008-03-11 Atmel Corporation Self-aligned nanometer-level transistor defined without lithography
US7612406B2 (en) * 2006-09-08 2009-11-03 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
WO2009081345A1 (en) * 2007-12-21 2009-07-02 Nxp B.V. Improved manufacturing method for planar independent-gate or gate-all-around transistors
US8674434B2 (en) 2008-03-24 2014-03-18 Micron Technology, Inc. Impact ionization devices
US8022487B2 (en) * 2008-04-29 2011-09-20 Intel Corporation Increasing body dopant uniformity in multi-gate transistor devices
KR101408808B1 (ko) 2008-07-24 2014-07-02 삼성전자주식회사 게이트 전극 내부에 브리지 타입 스페이서를 갖는 게이트전극 및 그 게이트 전극을 이용하는 반도체 장치 및 그제조 방법
US8143113B2 (en) 2009-12-04 2012-03-27 International Business Machines Corporation Omega shaped nanowire tunnel field effect transistors fabrication
US8129247B2 (en) 2009-12-04 2012-03-06 International Business Machines Corporation Omega shaped nanowire field effect transistors
US8455334B2 (en) * 2009-12-04 2013-06-04 International Business Machines Corporation Planar and nanowire field effect transistors
US8384065B2 (en) * 2009-12-04 2013-02-26 International Business Machines Corporation Gate-all-around nanowire field effect transistors
US8097515B2 (en) * 2009-12-04 2012-01-17 International Business Machines Corporation Self-aligned contacts for nanowire field effect transistors
US8173993B2 (en) * 2009-12-04 2012-05-08 International Business Machines Corporation Gate-all-around nanowire tunnel field effect transistors
US8722492B2 (en) * 2010-01-08 2014-05-13 International Business Machines Corporation Nanowire pin tunnel field effect devices
US8324940B2 (en) 2010-04-13 2012-12-04 International Business Machines Corporation Nanowire circuits in matched devices
US8361907B2 (en) 2010-05-10 2013-01-29 International Business Machines Corporation Directionally etched nanowire field effect transistors
US8324030B2 (en) 2010-05-12 2012-12-04 International Business Machines Corporation Nanowire tunnel field effect transistors
US8835231B2 (en) 2010-08-16 2014-09-16 International Business Machines Corporation Methods of forming contacts for nanowire field effect transistors
US8536563B2 (en) 2010-09-17 2013-09-17 International Business Machines Corporation Nanowire field effect transistors
US8900935B2 (en) 2011-01-25 2014-12-02 International Business Machines Corporation Deposition on a nanowire using atomic layer deposition
US9136343B2 (en) 2013-01-24 2015-09-15 Intel Corporation Deep gate-all-around semiconductor device having germanium or group III-V active layer
CN104008974A (zh) * 2013-02-26 2014-08-27 中国科学院微电子研究所 半导体器件及其制造方法
US9362397B2 (en) 2013-09-24 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor devices
US9209095B2 (en) * 2014-04-04 2015-12-08 International Business Machines Corporation III-V, Ge, or SiGe fin base lateral bipolar transistor structure and method
KR102158963B1 (ko) 2014-05-23 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9711414B2 (en) 2014-10-21 2017-07-18 Samsung Electronics Co., Ltd. Strained stacked nanosheet FETS and/or quantum well stacked nanosheet
KR102394938B1 (ko) * 2015-05-21 2022-05-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR102325894B1 (ko) * 2015-06-10 2021-11-12 삼성전자주식회사 반도체 소자 및 이의 제조방법
CN106856208B (zh) 2015-12-08 2019-09-27 中芯国际集成电路制造(北京)有限公司 纳米线半导体器件及其形成方法
KR102340313B1 (ko) 2016-03-02 2021-12-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10170304B1 (en) 2017-10-25 2019-01-01 Globalfoundries Inc. Self-aligned nanotube structures
KR102437286B1 (ko) 2017-11-30 2022-08-30 삼성전자주식회사 반도체 소자
KR102534246B1 (ko) 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US11264506B2 (en) * 2018-10-31 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20200084532A (ko) 2019-01-03 2020-07-13 삼성전자주식회사 복수의 채널층을 갖는 반도체 소자 및 그 제조 방법
US10818751B2 (en) 2019-03-01 2020-10-27 International Business Machines Corporation Nanosheet transistor barrier for electrically isolating the substrate from the source or drain regions
US11430865B2 (en) 2020-01-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR20220077508A (ko) 2020-12-02 2022-06-09 삼성전자주식회사 반도체 소자 및 그의 제조 방법
CN113644032B (zh) * 2021-08-11 2023-10-10 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168069A (ja) * 1997-04-04 1999-03-09 Nippon Steel Corp 半導体装置及びその製造方法
KR20020078996A (ko) * 2001-04-12 2002-10-19 삼성전자 주식회사 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3460863B2 (ja) * 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
US5879998A (en) * 1997-07-09 1999-03-09 Advanced Micro Devices, Inc. Adaptively controlled, self-aligned, short channel device and method for manufacturing same
FR2799305B1 (fr) 1999-10-05 2004-06-18 St Microelectronics Sa Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu
EP1244142A1 (en) * 2001-03-23 2002-09-25 Universite Catholique De Louvain Fabrication method of SOI semiconductor devices
US20030189227A1 (en) 2002-04-04 2003-10-09 Honeywell International Inc. High speed SOI transistors
KR100451459B1 (ko) * 2003-02-10 2004-10-07 삼성전자주식회사 더블 게이트 전극 형성 방법 및 더블 게이트 전극을포함하는 반도체 장치의 제조 방법
KR100625177B1 (ko) * 2004-05-25 2006-09-20 삼성전자주식회사 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법
KR100618831B1 (ko) * 2004-06-08 2006-09-08 삼성전자주식회사 게이트 올 어라운드형 반도체소자 및 그 제조방법
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168069A (ja) * 1997-04-04 1999-03-09 Nippon Steel Corp 半導体装置及びその製造方法
KR20020078996A (ko) * 2001-04-12 2002-10-19 삼성전자 주식회사 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11916123B2 (en) 2020-12-07 2024-02-27 Samsung Electronics Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US20050272231A1 (en) 2005-12-08
KR20050116707A (ko) 2005-12-13
US7253060B2 (en) 2007-08-07

Similar Documents

Publication Publication Date Title
KR100618831B1 (ko) 게이트 올 어라운드형 반도체소자 및 그 제조방법
JP5001528B2 (ja) ゲートオールアラウンド型の半導体素子及びその製造方法
US8536653B2 (en) Metal oxide semiconductor transistor
CN103050515B (zh) 晶体管及其制造方法
KR100882930B1 (ko) 소오스 및 드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들
US7485535B2 (en) Methods of fabricating semiconductor devices with a source/drain formed on a recessed portion of an isolation layer
KR100752661B1 (ko) 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법
KR100746232B1 (ko) 스트레인드 채널을 갖는 모스 트랜지스터 및 그 제조방법
JP5116224B2 (ja) Ｆｅｔにおける埋め込みバイアス・ウェル
US9337350B2 (en) Transistor with reduced parasitic capacitance and access resistance of the source and drain, and method of fabrication of the same
US20070262353A1 (en) Semiconductor device and method of fabricating the same
KR20090017045A (ko) 수직 실린더형 트랜지스터의 제조방법 및 이에 의해 제조된수직 실린더형 트랜지스터
KR20040092017A (ko) 모스 트랜지스터 및 그 제조방법
KR100539269B1 (ko) 자기정렬 부분적 ｓｏｉ 구조의 반도체 소자 및 그 제조방법
US7915108B2 (en) Method for fabricating a semiconductor device with a FinFET
US8067799B2 (en) Semiconductor device having recess channel structure and method for manufacturing the same
US20110189829A1 (en) Methods of fabricating nonvolatile memory devices having stacked structures
US20170373144A1 (en) Novel sti process for sdb devices
US8227841B2 (en) Self-aligned impact-ionization field effect transistor
KR20030021905A (ko) Ｓｏｉ 상의 반도체 장치 및 그의 제조방법
US7187022B2 (en) Semiconductor device having a multi-bridge-channel and method for fabricating the same
US20100044760A1 (en) Self-aligned impact-ionization field effect transistor
CN109429526B (zh) 一种隧穿场效应晶体管及其制备方法
CN108074974B (zh) 半导体装置的形成方法
US7135379B2 (en) Isolation trench perimeter implant for threshold voltage control

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140731

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180731

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190731

Year of fee payment: 14