KR100539269B1 - 자기정렬 부분적 ｓｏｉ 구조의 반도체 소자 및 그 제조방법 - Google Patents

자기정렬 부분적 ｓｏｉ 구조의 반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100539269B1
KR100539269B1 KR1020040048211A KR20040048211A KR100539269B1 KR 100539269 B1 KR100539269 B1 KR 100539269B1 KR 1020040048211 A KR1020040048211 A KR 1020040048211A KR 20040048211 A KR20040048211 A KR 20040048211A KR 100539269 B1 KR100539269 B1 KR 100539269B1
Authority
KR
South Korea
Prior art keywords
silicon
layer
silicon substrate
silicon layer
insulating layer
Prior art date
Application number
KR1020040048211A
Other languages
English (en)
Inventor
이성영
신동석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040048211A priority Critical patent/KR100539269B1/ko
Priority to US11/082,069 priority patent/US20050285194A1/en
Application granted granted Critical
Publication of KR100539269B1 publication Critical patent/KR100539269B1/ko
Priority to US11/972,131 priority patent/US7704808B2/en
Priority to US12/721,944 priority patent/US8017461B2/en
Priority to US13/229,050 priority patent/US8263444B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66606—Lateral single gate silicon transistors with final source and drain contacts formation strictly before final or dummy gate formation, e.g. contact first technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Abstract

자기정렬 부분적 SOI 구조의 반도체 소자 및 그 제조방법을 개시한다. 본 발명에 따른 반도체 소자는, 실리콘 기판, 실리콘 기판 위에 이격되어 형성된 한 쌍의 제1 실리콘층을 포함한다. 제1 실리콘층과 실리콘 기판의 사이에는 한 쌍의 절연층 패턴을 포함하는데, 이 절연층 패턴은 제1 실리콘층과 실리콘 기판의 사이에 형성되어 있는 부분과, 제1 실리콘층 측벽 일부에 형성되어 있는 부분을 가진다. 절연층 패턴 사이의 실리콘 기판 상에는 절연층 패턴과 나란한 상면을 가지는 제2 실리콘층이, 제2 실리콘층 상에는 제1 실리콘층과 나란한 상면을 가지는 제3 실리콘층이 있다. 제3 실리콘층 상에는 게이트 절연막 및 게이트 전극이 서로 동일한 너비로 형성되어 있으며, 그들 측벽에는 스페이서가 형성되어 있다. 그리고, 제1 실리콘층에는 스페이서 아래 제3 실리콘층에 확장부(extension)를 가지는 소오스 영역 및 드레인 영역이 형성되어 있다.

Description

자기정렬 부분적 ＳＯＩ 구조의 반도체 소자 및 그 제조방법{Self aligned quasi-SOI structured semiconductor device and fabricating method thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 부분적 SOI(quasi-SOI) 구조를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자는 벌크 실리콘 기판을 사용하여 제조하고 있다. 그러나, 이러한 실리콘 기판은 소오스 영역 및 드레인 영역을 얕게 형성하기가 어렵고 실리콘 기판과의 접합면에 형성되는 기생 접합 용량을 줄이기가 어려워 동작 속도를 개선하기가 어렵다.
이에 따라, SOI(Silicon-On-Insulator) 구조를 갖는 기판을 사용하는 반도체 소자가 제안되었다. SOI 구조의 반도체 소자는 단위 소자가 형성되는 실리콘층을 절연층을 이용하여 하부 실리콘 기판과 전기적으로 완전히 분리시킨 구조를 갖고 있다. 따라서, IC 칩 내에 형성된 단위 소자들간에 나타나는 접합 정전용량이 줄어드는 이점이 있다. 이러한 SOI 구조의 반도체 소자는 단채널 효과의 감소, 서브스레시홀드 스윙(sub-threshold swing)의 향상, 높은 이동도 및 핫 캐리어 효과(hot carrier effect)의 감소 등 기존 반도체 소자에 비해 우수한 특성을 갖는다.
그러나, SOI 구조의 반도체 소자는 기존의 반도체 소자와는 달리 활성영역이 실리콘 기판으로부터 격리되어 바디 콘택(body contact)이 형성되지 않기 때문에 플로팅 바디 효과(floating body effect)가 발생한다. 플로팅 바디 효과란 소자 작동시 플로팅된 바디에 과도 전하가 축적되고, 이로 인해 기생 바이폴라-유도 브레이크다운 및 래치업과 같은 현상이 유발되는 것을 말한다.
상기 문제점을 해결하기 위하여 활성영역 밑에 부분적으로 콘택홀을 내어 과도 전하를 빼낼 수 있게 바디 콘택을 형성하는 부분적 SOI 구조의 반도체 소자가 제안되었다.
도 1은 종래 부분적 SOI 구조를 갖는 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 종래 부분적 SOI 구조를 갖는 반도체 소자는 소오스 영역(3) 및 드레인 영역(5)의 하부에만 절연층(10)을 형성하여 하부 실리콘 기판(1)과 이들을 절연시키고, 채널 영역 하부의 바디 영역은 오픈시켜 하부 실리콘 기판(1)과 절연되지 않는 구조이기 때문에, 기존 반도체 소자와 같은 방식으로 바디 콘택이 가능하게 된다. 도 1에서 참조번호 2, 7 및 9는 각각 소자분리막, 게이트 산화막 및 게이트 전극을 나타낸다.
이와 같은 부분적 SOI 구조를 갖는 반도체 소자를 형성하는 방법은 크게 두 가지가 있다.
첫 번째 방법에 의하면, 절연층(10)은 게이트 전극(9)을 마스크로 하여 산소 이온을 주입한 후 고온의 열처리를 통하여 산화시킴으로써 게이트 전극(9)보다 나중에 만들어진다. 이렇게 제조된 반도체 소자의 경우, 이온주입과 열처리에 의해 게이트 산화막(7)이나 채널 이온주입 상태가 영향을 받기 때문에 실제로 이러한 방법을 소자 제작에 적용하기 곤란하다는 문제가 있다.
두 번째 방법에 의하면, 산화막 등과 같은 절연물질을 증착하고 패터닝하여 패턴 타입의 절연층(10)을 미리 형성한 후에 실리콘을 에피택셜 성장시키고, 그 위에 게이트 전극(9)을 패터닝하는 방법이 있다. 그러나, 게이트 전극(9) 패터닝시 포토리소그라피 과정에서 오정렬(mis align)이 되면 원하는 채널 위치 하부가 오픈되도록 절연층(10)과 정렬되지 않아 문제가 된다.
본 발명이 이루고자 하는 기술적 과제는 게이트 전극과 절연층이 자기정렬된 부분적 SOI 구조의 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 전극과 절연층의 오정렬 문제가 발생할 염려없이 부분적 SOI 구조의 반도체 소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는, 실리콘 기판, 상기 실리콘 기판 위에 이격되어 형성된 한 쌍의 제1 실리콘층을 포함한다. 상기 제1 실리콘층과 실리콘 기판의 사이에는 한 쌍의 절연층 패턴을 포함하는데, 이 절연층 패턴은 상기 제1 실리콘층과 실리콘 기판의 사이에 형성되어 상기 실리콘 기판에 수평인 부분과, 상기 제1 실리콘층 측벽 일부에 형성되어 상기 실리콘 기판에 수직인 부분을 가지며 서로 거울 대칭인 관계에 있다. 상기 절연층 패턴 사이의 상기 실리콘 기판 상에는 상기 절연층 패턴과 나란한 상면을 가지는 제2 실리콘층이 있고, 상기 제2 실리콘층 상에는 상기 제1 실리콘층과 나란한 상면을 가지는 제3 실리콘층이 있다. 상기 제3 실리콘층 상에는 게이트 절연막 및 게이트 전극이 서로 동일한 너비로 형성되어 있으며, 상기 게이트 절연막 및 게이트 전극의 측벽에는 스페이서가 형성되어 있다. 상기 제1 실리콘층에는 상기 스페이서 아래 상기 제3 실리콘층에 확장부(extension)를 가지는 소오스 영역 및 드레인 영역이 형성되어 있다.
본 발명에 따른 반도체 소자에 있어서, 상기 소오스 영역 및 드레인 영역은 상기 절연층 패턴에서 상기 실리콘 기판에 수평인 부분에 의해, 상기 확장부는 상기 절연층 패턴에서 상기 실리콘 기판에 수직인 부분에 의해 상기 실리콘 기판과 절연됨이 바람직하다. 상기 제1 실리콘층의 측벽과 상기 스페이서의 측벽은 상기 실리콘 기판에 수직으로 서로 정렬되어 있으며, 상기 스페이서와 상기 게이트 전극이 만나는 계면은 플랫(flat)하거나, 상기 스페이서는 상기 게이트 전극 쪽으로 볼록(convex)하고 상기 게이트 전극은 상기 스페이서 쪽으로 오목(concave)할 수 있다. 상기 소오스 영역 및 드레인 영역의 접합 깊이는 상기 제1 실리콘층의 두께인 것이 바람직하며, 상기 제1, 제2 및 제3 실리콘층은 상기 실리콘 기판과 에피택셜(epitaxial) 관계에 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법에서는, 실리콘 기판 상에 희생층(sacrificial layer) 및 제1 실리콘층을 순차 에피택셜 성장시킨 다음, 상기 제1 실리콘층 상에 게이트를 형성할 부위를 오픈시키는 마스크 질화막을 형성한다. 상기 마스크 질화막을 식각 마스크로 하여 상기 제1 실리콘층을 식각하여 상기 희생층을 노출시킴으로써 그루브(groove)를 형성하고, 상기 제1 실리콘층 및 실리콘 기판에 대해 상기 희생층을 선택적으로 제거한다. 상기 희생층이 제거되어 비어있는 공간을 채우고 상기 그루브의 내벽 및 상기 마스크 질화막 상면을 덮도록 절연층을 증착한 다음, 이를 식각하여 상기 마스크 질화막 상면과 상기 그루브 바닥의 상기 실리콘 기판 상면을 노출시킴으로써 절연층 패턴을 형성한다. 계속하여, 상기 그루브 바닥의 상기 실리콘 기판으로부터 실리콘을 에피택셜하게 성장시켜 상기 마스크 산화막보다 낮은 제2 실리콘층을 형성한 후에, 상기 그루브 안에서 상기 제2 실리콘층의 상면과 나란한 상면을 가지도록 상기 절연층 패턴을 식각한다. 상기 제2 실리콘층으로부터 에피택셜하게 실리콘을 성장시켜 상기 그루브 안에 상기 마스크 산화막 밑면과 동일한 레벨까지 제3 실리콘층을 형성한 다음, 상기 그루브 내벽에 상기 제3 실리콘층을 노출시키는 스페이서를 형성한다. 상기 제3 실리콘층 상에 게이트 절연막을 형성하고, 게이트용 도전층으로 상기 그루브를 채운 다음 평탄화시켜 상기 마스크 질화막 사이에 매립된 게이트 전극을 형성한다. 상기 마스크 질화막을 제거하여 상기 제1 실리콘층을 노출시킨 다음 이온주입을 실시하여, 상기 절연층 패턴 위로 확장부를 각각 가지는 소오스 영역 및 드레인 영역을 형성한다.
본 발명에 따른 반도체 소자의 제조방법에 있어서, 상기 희생층은 실리콘과 식각 선택비를 가지면서도 실리콘과 격자 상수(lattice parameter)가 유사한 물질, 예컨대, SiGe 또는 CaF2로 형성함이 바람직하다. 상기 절연층은 HfSiO2, HfO 2, 또는 실리콘 산화막으로 형성할 수 있다. 상기 절연층 패턴을 형성하는 단계는 이방성 전면 식각에 의하거나, CMP(Chemical Mechanical Polishing)와 이방성 전면 식각의 조합을 이용할 수 있다. 상기 절연층 패턴이 상기 제1 실리콘층과 실리콘 기판의 사이에 형성되어 상기 실리콘 기판에 수평인 부분과, 상기 그루브 내벽을 둘러싸 상기 실리콘 기판에 수직인 부분을 가지도록 형성하여, 상기 소오스 영역 및 드레인 영역은 상기 절연층 패턴에서 상기 실리콘 기판에 수평인 부분을 이용해, 상기 확장부는 상기 절연층 패턴에서 상기 실리콘 기판에 수직인 부분을 이용해 상기 실리콘 기판과 절연시키는 것이 바람직하다.
제조방법의 바람직한 실시예에서, 상기 제2 실리콘층을 상기 절연층 패턴의 층 두께만큼 성장시키기도 한다. 그럴 경우, 상기 소오스 영역 및 드레인 영역을 형성하는 단계는, 상기 마스크 질화막을 제거하여 상기 제1 실리콘층을 노출시키는 단계, 상기 제1 실리콘층으로부터 제4 실리콘층을 에피택셜 성장시키는 단계, 상기 제1 및 제4 실리콘층 안으로 이온주입을 실시하여 엘리베이티드(elevated) 구조의 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것이 바람직하다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 실시예들에서 본 발명의 구체적인 구조 및 방법을 예시하면 아래와 같다.
제1 실시예
도 2 내지 도 15는 본 발명의 제1 실시예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 사시도들이다.
먼저 도 2를 참조하여, 실리콘 기판(100) 상에 희생층(105)을 형성한다. 희생층(105)은 실리콘과 식각 선택비를 가지면서도 실리콘과 격자 상수가 유사한 물질로 형성하여 실리콘 기판(100) 위에 에피택셜하게 성장을 시킨다. 예를 들어, 희생층(105)은 SiGe 또는 CaF2로 형성한다. 그런 다음, 희생층(105) 상에 제1 실리콘층(110)을 에피택셜 성장시킨다. 본 실시예에서 제1 실리콘층(110)의 두께(D1)는 나중에 소오스 영역 및 드레인 영역의 접합 깊이에 해당하게 된다. 따라서, 소오스 영역 및 드레인 영역의 저항을 충분히 낮출 수 있는 정도의 적정 두께로 형성함이 바람직하다.
그런 다음, 제1 실리콘층(110), 희생층(105) 및 실리콘 기판(100) 일부를 식각하여 소자분리용 트렌치(미도시)를 형성한다. 이 트렌치를 HDP(High Density Plasma) 산화막과 같은 절연 물질로 채워 STI(Shallow Trench Isolation) 타입의 소자분리막을 형성한다. 이와 같은 소자 분리 과정에 의해 소자분리막 이외의 영역이 활성영역이 되며, 도면에는 활성영역 일부만을 도시하였다.
이어서, 제1 실리콘층(110) 상에 마스크 산화막(115)과 마스크 질화막(120)을 적층한다. 마스크 산화막(115)은 제1 실리콘층(110)과 마스크 질화막(120) 사이의 물성 차이로 인한 응력 발생을 억제하기 위하여 완충적으로 형성하는 것으로, 생략할 수도 있으며, 일반적으로는 열산화 방식으로 형성한다. 마스크 질화막(120)은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 또는 LP-CVD(Low Pressure-CVD) 등의 방법으로 실리콘 질화막을 마스크 산화막(115) 위에 전면적으로 증착한 다음에 게이트를 형성할 부위를 오픈시키도록 패터닝하여 형성한다. 즉, 마스크 질화막(120)은 게이트 형상과 반전된 형상으로 형성한다.
도 3에 도시한 바와 같이, 마스크 질화막(120)을 식각 마스크로 하여 마스크 산화막(115)과 제1 실리콘층(110)을 이방성 식각하여 게이트를 형성할 부위에 그루브(H)를 형성하고, 그루브(H) 바닥에 희생층(105)이 노출되게 한다. 그루브(H) 형성에 의해, 단면상 제1 실리콘층(110)은 서로 이격된 한 쌍으로 보여진다.
그런 다음, 습식 식각 또는 건식 식각을 이용하여 제1 실리콘층(110) 및 실리콘 기판(100)에 대해 희생층(105)을 선택적으로 제거하여 도 4에 도시한 것과 같이 희생층(105)이 제거된 중간 단계 구조물을 얻는다. 예컨대 SiGe으로 희생층(105)을 형성하였다면 질산, 초산 및 불산의 혼합액을 사용한 습식 식각을 이용하여 희생층(105)을 제거한다. 도면에는 희생층(105)이 있던 자리를 기준으로 상부층과 하부층이 완전히 분리된 것처럼 도시되어 있지만, 이는 활성영역 일부만을 도시했기 때문이며, 실제 소자에서는 활성영역 주변의 소자분리막이 지탱하고 있기 때문에 상부층과 하부층이 분리되지는 않는다.
다음, 도 5에 도시한 대로, 희생층(105)이 제거되어 비어있는 공간을 채우고 그루브(H)의 내벽 및 마스크 질화막(120) 상면을 덮도록 절연층(125)을 전면적으로 증착한다. 절연층(125)은 후에 소오스 영역 및 드레인 영역과 실리콘 기판(100)을 절연하기 위해 형성하는 것으로, 고유전율을 가진 물질, 예컨대 HfSiO2나 HfO2로 형성하거나 실리콘 산화막으로 형성할 수 있다. 이러한 절연층(125)은 ALD(Atomic Layer Deposition), CVD, PE-ALD(Plasma Enhanced-ALD) 또는 PE-CVD 방법으로 증착하거나 코팅 방법으로 형성할 수 있으며, 단차도포성을 높여 형성하는 것이 바람직하다.
다음으로 도 6을 참조하여 이방성 전면 식각, 이른바 스페이서 식각을 진행 마스크 질화막(120) 상면과 그루브(H) 바닥의 실리콘 기판(100) 상면을 노출시킨다. 그러면, 제1 실리콘층(110)과 실리콘 기판(100)의 사이에 형성되어 실리콘 기판(100)에 수평인 부분과, 그루브(H) 내벽을 둘러싸 실리콘 기판(100)에 수직인 부분을 가진 절연층 패턴(125a)이 한 쌍 형성된다. 즉, 절연층 패턴(125a)의 단면은 직각의 "L"자형이 되며, 서로 거울 대칭의 관계에 있다. 한편, 이러한 절연층 패턴(125a)을 형성하는 다른 방법으로는, 먼저 CMP(Chemical Mechanical Polishing)를 진행하여 마스크 질화막(120) 상면을 노출시킨 다음, 이방성 전면 식각을 진행하여 그루브(H) 바닥의 실리콘 기판(100) 상면을 노출시키는 방법도 있다.
다음으로 도 7에 도시한 바와 같이, 그루브(H) 바닥의 실리콘 기판(100)으로부터 실리콘을 에피택셜하게 성장시켜 마스크 산화막(115)보다 낮은 그루브(H)의 밑부분을 채운다. 본 실시예에서 그루브(H) 안에 새로이 성장시킨 제2 실리콘층(130) 상면은 후에 소오스 영역 및 드레인 영역의 확장부(extension)가 실리콘 기판(100)과 절연되는 깊이가 된다. 따라서, 제2 실리콘층(130)의 두께(D2)는 이러한 위치 관계를 고려하여 결정함이 바람직하다.
다음으로 도 8을 참조하여, CDE(Chemical Dry Etch)와 같은 등방성 식각이 가능한 건식 식각으로 절연층 패턴(125a)을 식각하여 높이를 낮춤으로써, 그루브(H) 안에서 제2 실리콘층(130)의 상면과 나란한 상면을 가지는 절연층 패턴(125b)이 되게 한다. 이렇게 형성하면, 절연층 패턴(125b) 중 실리콘 기판(100)에 수직인 부분이 나중에 소오스 영역 및 드레인 영역의 확장부와 만나게 된다.
이제 도 9에 도시한 바와 같이, 제2 실리콘층(130)으로부터 에피택셜하게 실리콘을 다시 성장시켜 그루브(H) 안에 마스크 산화막(110) 밑면과 동일한 레벨까지, 즉 제1 실리콘층(110)과 나란한 상면을 가지도록 제3 실리콘층(135)을 형성한다. 여기서, 실리콘 기판(100), 제1 실리콘층(110), 제2 실리콘층(130) 및 제3 실리콘층(135)은 모두 에피택셜 관계에 있는 실리콘층들이므로 이들 사이에 계면은 실제로는 존재하지 않는다. 다만 이해를 돕기 위해 가상의 계면 위치를 점선으로 도시하였다.
도 10을 참조하여, 그루브(H)를 채우지 않는 정도 두께로 스페이서용 절연막(140)을 형성한다. 스페이서용 절연막(140)은 예컨대 PE-CVD로 실리콘 산화막을 증착하여 형성한다. 스페이서용 절연막(140)으로부터 만들어지는 스페이서는 게이트 스페이서로서의 일반적인 역할을 한다. 또한, 본 실시예에서는 그루브(H) 안에 게이트 전극이 형성되기 때문에, 스페이서용 절연막(140)의 존재는 게이트 형성 영역의 폭을 줄여 주므로, 스페이서용 절연막(140)의 두께를 조절하여 마스크 질화막(120) 사이에 채워지는 게이트 전극의 너비를 조절할 수도 있다.
그런 다음, 이방성 전면 식각을 진행하여 도 11에서와 같이 그루브(H) 내벽, 즉, 마스크 질화막(120)의 측벽에 스페이서(140a)를 형성하고 그루브(H) 바닥의 제3 실리콘층(135)은 노출시킨다. 그루브(H) 안에 노출된 제3 실리콘층(135)은 후에 채널이 될 부위이다. 여기에, 채널 도전형과 반대되는 도펀트를 주입하는 로컬 채널 이온주입(Local Channel ion Implantation : LCI)을 실시하는 단계를 선택적으로 더 수행할 수도 있다. 이 때, 마스크 질화막(120)과 스페이서(140a)가 이온주입 마스크로 이용된다. 종래의 구조 및 제조방법에서는 소오스 영역 및 드레인 영역에도 카운터 도핑이 되어 소오스 영역 및 드레인 영역의 도펀트가 손실되는 문제가 있다. 그러나, 본 발명에서와 같이 마스크 질화막(120)과 스페이서(140a)로 나머지 부분은 가리고 채널 부위만을 오픈시킨 채 로컬 채널 이온주입을 하면 원하는 부위에만 카운터 도핑을 할 수 있는 장점이 있다.
다음 도 12를 참조하여, 그루브(도 11의 H) 안의 제3 실리콘층(135) 상에 게이트 절연막(145)을 형성한 다음, 게이트용 도전층(150)을 충분히 두껍게 형성하여 그루브(H)를 완전히 채운다. 게이트 절연막(145)은 일반적인 실리콘 산화막 또는 고유전율을 가진 유전막을 증착하여 형성할 수 있다. 그리고, 게이트용 도전층(150)은 일반적으로 이용되는 도프트 폴리실리콘(doped polysilicon)뿐만 아니라 금속도 가능하다. 예컨대, 도프트 폴리실리콘으로 형성한 후 후속 공정에서 텅스텐, 티타늄, 코발트 등의 실리사이드를 더 형성하거나 처음부터 텅스텐 등의 금속막으로만 형성할 수도 있다.
그리고 나서, 마스크 질화막(120)을 평탄화 종료점으로 하는 CMP를 진행하여 도 13에서와 같이 마스크 질화막(120) 사이에 매립된 게이트 전극(150a)을 형성한다. 이와 같이 본 발명에서는 게이트 전극(150a)이 포토리소그라피에 의한 패터닝의 방법이 아닌 자기정렬적인 다마신 방법으로 형성된다. 따라서, 절연층 패턴(125b)과 오정렬될 염려가 없다.
이어서, 마스크 질화막(120)과 마스크 산화막(115)을 제거하여 제1 실리콘층(110)을 노출시킨 다음, 도 14에서와 같이 소오스/드레인 이온주입(I)을 실시한다. 마스크 질화막(120)의 제거에는 인산 스트립을 이용할 수 있고, 마스크 산화막(115)의 제거에는 HF 희석액이나 BOE(Buffered Oxide Etchant) 용액을 이용한 습식 식각을 이용할 수 있다. 소오스/드레인 이온주입(I) 후 열처리까지 진행하고 나면, 도 15에 도시한 바와 같이 절연층 패턴(125b) 위로 확장부(155, 160)를 각각 가지는 소오스 영역(S) 및 드레인 영역(D)이 형성된다. 절연층 패턴(125b)은 실리콘 기판(100)에 수평인 부분과 수직인 부분을 포함하고 있으며, 소오스 영역(S) 및 드레인 영역(D)은 수평 부분에 의해, 그 확장부(155, 160)는 수직 부분에 의해 실리콘 기판(100)과 절연되어 부분적 SOI 구조가 완성된다.
도 14 및 도 15에 잘 나타나 있는 바와 같이, 본 실시예에 따른 반도체 소자는 실리콘 기판(100), 이 실리콘 기판(100) 위에 이격되어 형성된 한 쌍의 제1 실리콘층(도 14의 110)을 포함한다. 제1 실리콘층(110)과 실리콘 기판(100)의 사이에는 한 쌍의 절연층 패턴(125b)을 포함하는데, 이 절연층 패턴(125b)은 제1 실리콘층(110)과 실리콘 기판(100)의 사이에 형성되어 실리콘 기판(100)에 수평인 부분과, 제1 실리콘층(110) 측벽 일부에 형성되어 실리콘 기판(100)에 수직인 부분을 가지며 서로 거울 대칭인 관계에 있다.
절연층 패턴(125b) 사이의 실리콘 기판(100) 상에는 절연층 패턴(125b)과 나란한 상면을 가지는 제2 실리콘층(130)이 있고, 제2 실리콘층(130) 상에는 제1 실리콘층(110)과 나란한 상면을 가지는 제3 실리콘층(135)이 있다. 제3 실리콘층(135) 상에는 게이트 절연막(145) 및 게이트 전극(150a)이 서로 동일한 너비로 형성되어 있다. 게이트 절연막(145) 및 게이트 전극(150a)의 측벽에는 스페이서(140a)가 형성되어 있다. 제1 실리콘층(110)에는 스페이서(140a) 아래 제3 실리콘층(135)에 확장부(155, 160)를 가지는 소오스 영역(S) 및 드레인 영역(D)이 형성되어 있다.
소오스 영역(S) 및 드레인 영역(D)은 절연층 패턴(125b)에서 실리콘 기판(100)에 수평인 부분에 의해, 확장부(155, 160)는 절연층 패턴(125b)에서 실리콘 기판(100)에 수직인 부분에 의해 실리콘 기판(100)과 절연되어 있다. 제1 실리콘층(110)의 측벽과 스페이서(140a)의 측벽은 실리콘 기판(100)에 수직으로 서로 정렬되어 있다. 스페이서(140a)와 게이트 전극(150a)이 만나는 계면은 플랫하다. 소오스 영역(S) 및 드레인 영역(D)의 접합 깊이는 제1 실리콘층(110)의 두께(도2의 D1)이며, 제1, 제2 및 제3 실리콘층(110, 130, 135)은 실리콘 기판(100)과 에피택셜 관계에 있다.
이와 같이 본 실시예에 의하면, 자기정렬적인 방법으로 게이트 전극(150a)을 형성하게 되어, 절연층 패턴(125b)과 오정렬될 염려가 없다. 그리고, 본 실시예에서는 제1 실리콘층(110)의 두께(D1)를 조절하여 소오스 영역(S) 및 드레인 영역(D)이 절연층 패턴(125b)에 의해 실리콘 기판(100)과 절연되는 깊이, 즉 소오스 영역(S) 및 드레인 영역(D)의 접합 깊이를 조절하여 저항을 낮추는 것이 가능하다. 또한, 제3 실리콘층(135)의 두께(D2), 곧 절연층 패턴(125b)의 수직 부분의 높이를 조절하여 소오스 영역(S) 및 드레인 영역(D)의 확장부(155, 160)가 실리콘 기판(100)과 절연되는 깊이를 조절할 수 있다. 소오스 영역(S) 및 드레인 영역(D)뿐만 아니라 그 확장부(155, 160)까지 절연층 패턴(125b)으로 실리콘 기판(100)과 절연시키는 구조를 가지기 때문에 보다 안정적인 소자 구동이 가능해진다.
제2 실시예
한편, 제1 실시예에서 설명한 도 11의 단계에서는, 스페이서 식각의 특성상 상부 모서리 부분이 라운딩된 스페이서(140a')가 형성될 수도 있다. 나머지 단계를 제1 실시예와 동일하게 진행할 경우, 최종 소자의 구조는 도 16과 같다. 도 16은 본 발명의 제2 실시예에 따른 반도체 소자의 사시도로서, 도 2 내지 도 15에서 설명한 것과 동일 유사한 요소에 대해서는 동일한 참조번호를 부여하고 반복되는 설명은 생략한다.
도 16을 참조하면, 스페이서(140a')의 상부 모서리가 라운딩되기 때문에 스페이서(140a')와 게이트 전극(150a')이 만나는 계면이 제1 실시예에서처럼 플랫하지 않으며, 스페이서(140a')는 게이트 전극(150a') 쪽으로 볼록하게, 그리고 게이트 전극(150a')은 스페이서(140a') 쪽으로 오목하게 형성된다.
스페이서(140a') 모양 및 이에 따른 게이트 전극(150a')의 모양을 제외한 다른 조건이 제1 실시예와 모두 동일하다면, 본 실시예에 의할 경우에 게이트 전극(150a')의 실리콘 기판(100)에 수직인 단면 면적이 제1 실시예보다 증가하게 된다. 따라서, 게이트 전극(150a')의 저항을 더욱 감소시킬 수 있는 장점이 있다.
뿐만 아니라, 게이트 전극(150a')의 상면 면적도 제1 실시예보다 증가하게 된다. 따라서, 게이트 전극(150a')을 도프트 폴리실리콘으로 형성하고 후에 상부 일부를 실리사이드화시켜 폴리사이드 구조로 만들고자 한다면 실리사이드로 변화시킬 수 있는 면적이 더 넓은 것이므로 저항을 더욱 감소시킬 수 있는 효과가 있는 것이다.
제3 실시예
도 17 내지 도 22는 본 발명의 제3 실시예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 사시도들이다. 도 2 내지 도 15에서 설명한 것과 동일 유사한 요소에 대해서는 동일한 참조번호를 부여하고 반복되는 설명은 생략한다.
앞에서 도 2를 참조하여 설명한 단계를 진행하여 도 17과 같이 실리콘 기판(100) 위에 희생층(105), 제1 실리콘층(210), 마스크 산화막(115) 및 마스크 질화막(120)이 적층된 구조를 얻는다. 단, 이 때 제1 실리콘층(210)의 두께(d1)는 제1 실시예의 경우보다 작게 형성한다.
다음으로 도 3 내지 도 6을 참조하여 설명한 단계까지 진행하여 게이트가 형성될 영역에 그루브(도 3의 H 참조)를 형성하고 희생층(105)을 제거한 다음, 절연층(도 5의 125)을 증착한 후에 스페이서 식각 등의 방법으로 'L'자형 절연층 패턴(도 6의 125a)을 형성한다.
다음으로 도 18을 참조하면, 도 7을 참조하여 설명한 단계에서와 마찬가지로 그루브(H) 바닥의 실리콘 기판(100)으로부터 실리콘을 에피택셜하게 성장시켜 마스크 산화막(115)보다 낮은 그루브(H)의 밑부분을 채운다. 이 때, 새로이 성장시킨 제2 실리콘층(230)은 절연층 패턴(125a)의 층 두께만큼만 성장시키는 것이 제1 실시예와 다르다.
다음으로 도 8 및 도 9를 참조하여 설명한 단계를 진행한다. 즉, 절연층 패턴(125a)을 제2 실리콘층(230)과 나란해질 때까지 식각하여 실리콘 기판(100)에 대해 수직인 부분을 갖지 않는 절연층 패턴(125b')이 되게 한다. 그런 다음, 제2 실리콘층(230)으로부터 에피택셜하게 실리콘을 다시 성장시켜 그루브(H) 안에 제1 실리콘층(210)과 나란한 상면을 가지도록 마스크 산화막(110) 밑면과 동일한 레벨까지 제3 실리콘층(235)으로 채운다.
계속하여 도 10 내지 도 13을 참조하여 설명한 단계까지 진행한다. 이렇게 하여, 도 20과 같이 마스크 질화막(120) 측벽에 스페이서(140a)가 형성되고 스페이서(140a) 사이는 게이트 전극(150a)이 다마신 방법으로 채워진 결과물을 얻는다.
이어서, 마스크 질화막(120)과 마스크 산화막(115)을 제거하여 제1 실리콘층(210)을 노출시킨 다음, 도 21에서와 같이 제1 실리콘층(210)으로부터 실리콘을 에피택셜 성장시켜 스페이서(140a) 옆에 엘리베이티드된 제4 실리콘층(210')을 형성한다. 그리고 나서, 제4 실리콘층(210') 및 제1 실리콘층(210) 안으로 소오스/드레인 이온주입(I)을 실시한다.
소오스/드레인 이온주입(I) 후 열처리까지 진행하고 나면, 도 22에 도시한 바와 같이 엘리베이티드 구조의 소오스 영역(S') 및 드레인 영역(D')이 형성되어, 충분하게 낮은 저항을 가진 소오스 영역(S') 및 드레인 영역(D')을 확보할 수 있게 된다. 여기서, 스페이서(140a)는 제1 실시예에서의 스페이서 역할에 더하여 엘리베이티드 구조의 소오스 영역(S') 및 드레인 영역(D')과 게이트 전극(150a)을 절연시키는 역할도 담당하게 된다.
이와 같이 본 실시예에 의하면, 자기정렬적인 방법으로 게이트 전극(150a)을 형성하게 되어 절연층 패턴(125b')과 오정렬될 염려가 없을뿐더러, 엘리베이티드 구조의 소오스 영역(S') 및 드레인 영역(D')을 갖게 되므로 소오스/드레인 저항을 충분하게 낮출 수 있다.
제4 실시예
한편, 제3 실시예에서도 상부 모서리 부분이 라운딩된 스페이서(140a')가 형성될 수 있다. 나머지 공정이 제3 실시예와 동일하다면, 최종 소자의 구조는 도 23과 같다. 도 23은 본 발명의 제4 실시예에 따른 반도체 소자의 사시도로서, 도 2 내지 도 22에서 설명한 것과 동일 유사한 요소에 대해서는 동일한 참조번호를 부여하고 반복되는 설명은 생략한다. 제2 실시예에서와 마찬가지로, 본 실시예에 의할 경우에 게이트 전극(150a')의 단면 및 상면 면적이 증가하므로, 그렇지 않은 경우보다 저항을 더욱 감소시킬 수 있는 장점이 있다.
본 발명의 특정 실시예에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 수정 및 변형이 가능함은 명백하다.
이상 상술한 바와 같이, 본 발명에 따르면 자기정렬적인 방법으로 게이트 전극을 형성하게 되어, 절연층 패턴과 게이트 전극이 오정렬될 염려가 없다.
그리고, 제1 실리콘층의 두께 등을 조절하여 소오스 영역 및 드레인 영역의 접합 깊이를 확보할 수 있다. 또한, 소오스 영역 및 드레인 영역의 확장부까지도 절연층 패턴에 의해 실리콘 기판과 절연되는 구조가 되기 때문에 안정적인 소자 동작을 가능케 할 수 있다.
뿐만 아니라, 엘리베이티드 구조의 소오스 영역 및 드레인 영역을 형성할 수도 있으므로 소오스/드레인 저항을 충분하게 낮출 수 있다.
도 1은 종래 부분적 SOI 구조를 갖는 반도체 소자를 도시한 단면도이다.
도 2 내지 도 15는 본 발명의 제1 실시예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 사시도들이다.
도 16은 본 발명의 제2 실시예에 따른 반도체 소자의 사시도이다.
도 17 내지 도 22는 본 발명의 제3 실시예에 따른 반도체 소자 및 그 제조방법을 설명하기 위한 사시도들이다.
도 23은 본 발명의 제4 실시예에 따른 반도체 소자의 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
100...실리콘 기판 105...희생층
110, 210...제1 실리콘층 115...마스크 산화막
120...마스크 질화막 H...그루브
125...절연층 125a, 125b, 125b'...절연층 패턴
130, 230...제2 실리콘층 135, 235...제3 실리콘층
140...스페이서용 절연막 140a, 140a'...스페이서
150...게이트용 도전층 150a, 150a'...게이트 전극
155, 160...확장부 S...소오스 영역
D...드레인 영역 210'...제4 실리콘층
S'...엘리베이티드 소오스 영역 D'...엘리베이티드 드레인 영역

Claims (27)

  1. 실리콘 기판;
    상기 실리콘 기판 위에 이격되어 형성된 한 쌍의 제1 실리콘층;
    상기 제1 실리콘층과 실리콘 기판의 사이에 형성되어 상기 실리콘 기판에 수평인 부분과, 상기 제1 실리콘층 측벽 일부에 형성되어 상기 실리콘 기판에 수직인 부분을 가지며 서로 거울 대칭인 한 쌍의 절연층 패턴;
    상기 절연층 패턴 사이의 상기 실리콘 기판 상에 상기 절연층 패턴과 나란한 상면을 가지는 제2 실리콘층;
    상기 제2 실리콘층 상에 상기 제1 실리콘층과 나란한 상면을 가지는 제3 실리콘층;
    상기 제3 실리콘층 상에 서로 동일한 너비로 형성된 게이트 절연막 및 게이트 전극;
    상기 게이트 절연막 및 게이트 전극의 측벽에 형성된 스페이서; 및
    상기 스페이서 아래 상기 제3 실리콘층에 확장부(extension)를 가지며 상기 제1 실리콘층에 형성된 소오스 영역 및 드레인 영역을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 소오스 영역 및 드레인 영역은 상기 절연층 패턴에서 상기 실리콘 기판에 수평인 부분에 의해, 상기 확장부는 상기 절연층 패턴에서 상기 실리콘 기판에 수직인 부분에 의해 상기 실리콘 기판과 절연되어 있는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 실리콘층의 측벽과 상기 스페이서의 측벽은 상기 실리콘 기판에 수직으로 서로 정렬되어 있는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서, 상기 스페이서와 상기 게이트 전극이 만나는 계면은 플랫한 것을 특징으로 하는 반도체 소자.
  5. 제3항에 있어서, 상기 스페이서는 상기 게이트 전극 쪽으로 볼록하고 상기 게이트 전극은 상기 스페이서 쪽으로 오목한 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 소오스 영역 및 드레인 영역의 접합 깊이는 상기 제1 실리콘층의 두께인 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 제1, 제2 및 제3 실리콘층은 상기 실리콘 기판과 에피택셜 관계에 있는 것을 특징으로 하는 반도체 소자.
  8. 실리콘 기판 상에 희생층 및 제1 실리콘층을 순차 에피택셜 성장시키는 단계;
    상기 제1 실리콘층 상에 게이트를 형성할 부위를 오픈시키는 마스크 질화막을 형성하는 단계;
    상기 마스크 질화막을 식각 마스크로 하여 상기 제1 실리콘층을 식각하여 상기 희생층을 노출시킴으로써 그루브를 형성하는 단계;
    상기 제1 실리콘층 및 실리콘 기판에 대해 상기 희생층을 선택적으로 제거하는 단계;
    상기 희생층이 제거되어 비어있는 공간을 채우고 상기 그루브의 내벽 및 상기 마스크 질화막 상면을 덮도록 절연층을 증착하는 단계;
    상기 절연층을 식각하여 상기 마스크 질화막 상면과 상기 그루브 바닥의 상기 실리콘 기판 상면을 노출시킴으로써 절연층 패턴을 형성하는 단계;
    상기 그루브 바닥의 상기 실리콘 기판으로부터 실리콘을 에피택셜하게 성장시켜 상기 마스크 산화막보다 낮은 제2 실리콘층을 형성하는 단계;
    상기 그루브 안에서 상기 제2 실리콘층의 상면과 나란한 상면을 가지도록 상기 절연층 패턴을 식각하는 단계;
    상기 제2 실리콘층으로부터 에피택셜하게 실리콘을 성장시켜 상기 그루브 안에 상기 마스크 산화막 밑면과 동일한 레벨까지 제3 실리콘층을 형성하는 단계;
    상기 그루브 내벽에 상기 제3 실리콘층을 노출시키는 스페이서를 형성하는 단계;
    상기 제3 실리콘층 상에 게이트 절연막을 형성하는 단계;
    게이트용 도전층으로 상기 그루브를 채운 다음 평탄화시켜 상기 마스크 질화막 사이에 매립된 게이트 전극을 형성하는 단계; 및
    상기 마스크 질화막을 제거하여 상기 제1 실리콘층을 노출시킨 다음 이온주입을 실시하여, 상기 절연층 패턴 위로 확장부(extension)를 각각 가지는 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 희생층은 실리콘과 식각 선택비를 가지면서도 실리콘과 격자 상수가 유사한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 희생층은 SiGe 또는 CaF2로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 희생층은 SiGe로 형성하고, 상기 희생층을 제거하는 단계는 질산, 초산 및 불산의 혼합액을 사용한 습식 식각을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제8항에 있어서, 상기 소오스 영역 및 드레인 영역의 접합 깊이는 상기 제1 실리콘층의 두께가 되게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제8항에 있어서, 상기 마스크 질화막을 형성하기 전에 상기 제1 실리콘 층 상에 마스크 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제8항에 있어서, 상기 절연층은 HfSiO2, HfO2, 또는 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제8항에 있어서, 상기 절연층 패턴을 형성하는 단계는 이방성 전면 식각에 의하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제8항에 있어서, 상기 절연층 패턴을 형성하는 단계는,
    CMP(Chemical Mechanical Polishing)를 진행하여 상기 마스크 질화막 상면을 노출시키는 단계; 및
    이방성 전면 식각을 이용하여 상기 그루브 바닥의 상기 실리콘 기판 상면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제8항에 있어서, 상기 절연층 패턴은 상기 제1 실리콘층과 실리콘 기판의 사이에 형성되어 상기 실리콘 기판에 수평인 부분과, 상기 그루브 내벽을 둘러싸 상기 실리콘 기판에 수직인 부분을 가지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제17항에 있어서, 상기 소오스 영역 및 드레인 영역은 상기 절연층 패턴에서 상기 실리콘 기판에 수평인 부분을 이용해, 상기 확장부는 상기 절연층 패턴에서 상기 실리콘 기판에 수직인 부분을 이용해 상기 실리콘 기판과 절연시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제8항에 있어서, 상기 절연층 패턴을 식각하는 단계는 등방성 식각에 의하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제8항에 있어서, 상기 제2 실리콘층 상면은 상기 소오스 영역 및 드레인 영역의 확장부가 상기 실리콘 기판과 절연되는 깊이가 되는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제8항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 그루브를 채우지 않는 두께로 실리콘 산화막을 증착하는 단계; 및
    상기 실리콘 산화막을 이방성 전면 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제21항에 있어서, 상기 실리콘 산화막의 두께를 조절하여 상기 마스크 질화막 사이에 채워지는 상기 게이트 전극의 너비를 조절하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제8항에 있어서, 상기 마스크 질화막과 상기 스페이서를 이온주입 마스크로 이용하여 상기 제3 실리콘층에 로컬 채널 이온주입(Local Channel ion Implantation : LCI)을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제8항에 있어서, 상기 게이트용 도전층은 도프트 폴리실리콘 또는 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제8항에 있어서, 상기 제2 실리콘층을 상기 절연층 패턴의 층 두께만큼 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제25항에 있어서, 상기 소오스 영역 및 드레인 영역을 형성하는 단계는,
    상기 마스크 질화막을 제거하여 상기 제1 실리콘층을 노출시키는 단계;
    상기 제1 실리콘층으로부터 제4 실리콘층을 에피택셜 성장시키는 단계;
    상기 제1 및 제4 실리콘층 안으로 이온주입을 실시하여 엘리베이티드(elevated) 구조의 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제8항 또는 제25항에 있어서, 상기 스페이서는 상부 모서리가 라운딩되게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020040048211A 2004-06-25 2004-06-25 자기정렬 부분적 ｓｏｉ 구조의 반도체 소자 및 그 제조방법 KR100539269B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040048211A KR100539269B1 (ko) 2004-06-25 2004-06-25 자기정렬 부분적 ｓｏｉ 구조의 반도체 소자 및 그 제조방법
US11/082,069 US20050285194A1 (en) 2004-06-25 2005-03-16 Semiconductor-on-insulating (SOI) field effect transistors with body contacts and methods of forming same
US11/972,131 US7704808B2 (en) 2004-06-25 2008-01-10 Methods of forming semiconductor-on-insulating (SOI) field effect transistors with body contacts
US12/721,944 US8017461B2 (en) 2004-06-25 2010-03-11 Methods of forming semiconductor-on-insulating (SOI) field effect transistors with body contacts
US13/229,050 US8263444B2 (en) 2004-06-25 2011-09-09 Methods of forming semiconductor-on-insulating (SOI) field effect transistors with body contacts

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040048211A KR100539269B1 (ko) 2004-06-25 2004-06-25 자기정렬 부분적 ｓｏｉ 구조의 반도체 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100539269B1 true KR100539269B1 (ko) 2005-12-27

Family

ID=35504718

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040048211A KR100539269B1 (ko) 2004-06-25 2004-06-25 자기정렬 부분적 ｓｏｉ 구조의 반도체 소자 및 그 제조방법

Country Status (2)

Country Link
US (4) US20050285194A1 (ko)
KR (1) KR100539269B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100902105B1 (ko) 2007-11-09 2009-06-09 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872606B2 (en) * 2003-04-03 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with raised segment
KR100539269B1 (ko) * 2004-06-25 2005-12-27 삼성전자주식회사 자기정렬 부분적 ｓｏｉ 구조의 반도체 소자 및 그 제조방법
KR101066489B1 (ko) * 2004-11-12 2011-09-21 엘지디스플레이 주식회사 폴리형 박막 트랜지스터 기판 및 그 제조 방법
KR101192746B1 (ko) * 2004-11-12 2012-10-18 엘지디스플레이 주식회사 폴리형 박막 트랜지스터 기판의 제조방법
KR100712543B1 (ko) * 2005-12-31 2007-04-30 삼성전자주식회사 다중채널을 갖는 반도체소자 및 그 제조방법
KR100790731B1 (ko) * 2006-07-18 2008-01-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100944352B1 (ko) * 2007-09-18 2010-03-02 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20090096885A (ko) * 2008-03-10 2009-09-15 삼성전자주식회사 국부적 매립 절연막을 구비하는 반도체 장치 및 그 제조방법
US7880210B2 (en) * 2008-05-23 2011-02-01 Qimonda Ag Integrated circuit including an insulating structure below a source/drain region and method
US7989893B2 (en) * 2008-08-28 2011-08-02 International Business Machines Corporation SOI body contact using E-DRAM technology
US8138029B2 (en) * 2010-01-13 2012-03-20 International Business Machines Corporation Structure and method having asymmetrical junction or reverse halo profile for semiconductor on insulator (SOI) metal oxide semiconductor field effect transistor (MOSFET)
CN101924110B (zh) * 2010-04-22 2015-04-29 复旦大学 一种体区接触的soi晶体管结构及其制备方法
CN102376551B (zh) * 2010-08-19 2015-12-16 中国科学院微电子研究所 半导体器件结构的制造方法及其结构
WO2012137309A1 (ja) * 2011-04-05 2012-10-11 住友電気工業株式会社 窒化物電子デバイスを作製する方法
CN103943630B (zh) * 2013-12-24 2017-08-25 厦门天马微电子有限公司 Tft基板及其制作方法、显示面板
CN106486532B (zh) * 2015-08-26 2019-07-30 中芯国际集成电路制造(上海)有限公司 环栅场效应管的形成方法
CN105576038A (zh) * 2016-01-12 2016-05-11 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板和显示装置
CN108198745B (zh) * 2017-12-28 2020-12-22 信利（惠州）智能显示有限公司 源漏极成膜前处理方法
KR102501675B1 (ko) * 2018-07-13 2023-02-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20220158173A (ko) * 2021-05-21 2022-11-30 삼성전자주식회사 반도체 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043778A (en) * 1986-08-11 1991-08-27 Texas Instruments Incorporated Oxide-isolated source/drain transistor
NL8801772A (nl) * 1988-07-13 1990-02-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam geisoleerde geleidersporen worden aangebracht.
KR100261170B1 (ko) * 1998-05-06 2000-07-01 김영환 반도체소자 및 그 제조방법
US6071783A (en) * 1998-08-13 2000-06-06 Taiwan Semiconductor Manufacturing Company Pseudo silicon on insulator MOSFET device
KR100304713B1 (ko) 1999-10-12 2001-11-02 윤종용 부분적인 ｓｏｉ 구조를 갖는 반도체소자 및 그 제조방법
KR100609998B1 (ko) 1999-10-22 2006-08-09 삼성전자주식회사 Ｓｏｉ 소자 제조방법
KR100356577B1 (ko) * 2000-03-30 2002-10-18 삼성전자 주식회사 에스오아이 기판과 그 제조방법 및 이를 이용한에스오아이 엠오에스에프이티
US6399973B1 (en) * 2000-12-29 2002-06-04 Intel Corporation Technique to produce isolated junctions by forming an insulation layer
JP4852792B2 (ja) * 2001-03-30 2012-01-11 株式会社デンソー 半導体装置の製造方法
US6670675B2 (en) * 2001-08-06 2003-12-30 International Business Machines Corporation Deep trench body SOI contacts with epitaxial layer formation
CN1303656C (zh) * 2004-06-18 2007-03-07 北京大学 一种准soi场效应晶体管器件的制备方法
KR100539269B1 (ko) * 2004-06-25 2005-12-27 삼성전자주식회사 자기정렬 부분적 ｓｏｉ 구조의 반도체 소자 및 그 제조방법
KR100744658B1 (ko) * 2005-11-29 2007-08-01 주식회사 하이닉스반도체 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100902105B1 (ko) 2007-11-09 2009-06-09 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
US8963205B2 (en) 2007-11-09 2015-02-24 SK Hynix Inc. Method for fabricating a semiconductor device

Also Published As

Publication number Publication date
US20110318890A1 (en) 2011-12-29
US8263444B2 (en) 2012-09-11
US20080113474A1 (en) 2008-05-15
US20050285194A1 (en) 2005-12-29
US7704808B2 (en) 2010-04-27
US8017461B2 (en) 2011-09-13
US20100167474A1 (en) 2010-07-01

Similar Documents

Publication Publication Date Title
US7704808B2 (en) Methods of forming semiconductor-on-insulating (SOI) field effect transistors with body contacts
US11133387B2 (en) FinFETs having dielectric punch-through stoppers
US7205630B2 (en) Method and apparatus for a semiconductor device having low and high voltage transistors
KR100584776B1 (ko) 반도체 장치의 액티브 구조물 형성 방법, 소자 분리 방법및 트랜지스터 형성 방법
US7972914B2 (en) Semiconductor device with FinFET and method of fabricating the same
US7777273B2 (en) MOSFET having recessed channel
US6069058A (en) Shallow trench isolation for semiconductor devices
US6174754B1 (en) Methods for formation of silicon-on-insulator (SOI) and source/drain-on-insulator(SDOI) transistors
KR100828030B1 (ko) 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그제조 방법
US9337350B2 (en) Transistor with reduced parasitic capacitance and access resistance of the source and drain, and method of fabrication of the same
US10930765B2 (en) Method of manufacturing FinFET device with non-recessed STI
US8378395B2 (en) Methods of fabricating field effect transistors having protruded active regions
KR101608902B1 (ko) 소자 분리 구조물을 갖는 반도체 소자
WO2015003100A1 (en) Partially recessed channel core transistors in replacement gate flow
US20020090787A1 (en) Self-aligned elevated transistor
CN103531455A (zh) 半导体器件及其制造方法
US7049239B2 (en) STI structure and fabricating methods thereof
TWI722515B (zh) 半導體元件及其製備方法
US7642603B2 (en) Semiconductor device with reduced fringe capacitance
CN102543826A (zh) 准soi结构的制造方法
KR20060046909A (ko) 리세스 채널을 갖는 트랜지스터 제조방법
KR20060023679A (ko) 자기정렬 부분적 ｓｏｉ 구조의 반도체 소자 및 그 제조방법
KR20040060288A (ko) 반도체소자의 형성방법
JP2004096039A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081201

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee