KR20060023679A - 자기정렬 부분적 ｓｏｉ 구조의 반도체 소자 및 그 제조방법 - Google Patents

자기정렬 부분적 ｓｏｉ 구조의 반도체 소자 및 그 제조방법 Download PDF

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삼성전자주식회사
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Abstract

부분적 SOI 구조의 반도체 소자 및 그 제조방법을 개시한다. 본 발명에 따른 반도체 소자는, 소자분리막으로 한정된 기판에 형성된 게이트 전극과 소오스/드레인 영역으로 이루어진 MOSFET, 및 상기 소자분리막 측면으로부터 신장하여 상기 소오스/드레인 영역 하부에 형성되고 상기 MOSFET의 채널 영역 하부의 바디 영역은 오픈시키는, 얇은 절연층으로 둘러싸인 필링(filling) 막질의 체적을 포함한다.

Description

자기정렬 부분적 ＳＯＩ 구조의 반도체 소자 및 그 제조방법{Self aligned quasi-SOI structured semiconductor device and fabricating method thereof}
도 1은 종래 부분적 SOI 구조를 갖는 반도체 소자를 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자의 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 활성영역의 레이아웃이다.
도 5a 내지 도 11a는 도 4의 a-a'선을 따른 제조방법 공정 단면도들이다.
도 5b 내지 도 11b는 도 4의 b-b'선을 따른 제조방법 공정 단면도들이다.
도 12는 도 8a와 도 8b 단계에 대응하는 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
60...기판 65...마스크층
70...트렌치 80...스페이서
90...언더컷 100...절연층
110...필링 막질 110a...필링 막질의 체적
120...소자분리막 130, 130'...게이트 산화막
140, 140'...게이트 전극 150...하드 마스크
160...게이트 스페이서 170...소오스/드레인 영역
D, D'...MOSFET
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 부분적 SOI(quasi-SOI) 구조를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자는 벌크 실리콘 기판을 사용하여 제조하고 있다. 그러나, 이러한 실리콘 기판은 소오스/드레인 영역을 얕게 형성하기가 어렵고 실리콘 기판과의 접합면에 형성되는 접합 정전 용량(junction capacitance)을 줄이기가 어려워 동작 속도를 개선하기가 어렵다.
이에 따라, SOI(Silicon-On-Insulator) 구조를 갖는 기판을 사용하는 반도체 소자가 제안되었다. SOI 구조의 반도체 소자는 단위 소자가 형성되는 실리콘층을 절연층을 이용하여 하부 실리콘 기판과 전기적으로 완전히 분리시킨 구조를 갖고 있다. 따라서, IC 칩 내에 형성된 단위 소자들간에 나타나는 용량성 결합이 줄어드는 이점이 있다. 이러한 SOI 구조의 반도체 소자는 단채널 효과의 감소, 서브스레시홀드 스윙(sub-threshold swing)의 향상, 높은 이동도 및 핫 캐리어 효과(hot carrier effect)의 감소 등 기존 반도체 소자에 비해 우수한 특성을 갖는다.
그러나, SOI 구조의 반도체 소자는 기존의 반도체 소자와는 달리 활성영역이 실리콘 기판으로부터 격리되어 바디 콘택(body contact)이 형성되지 않기 때문에 플로팅 바디 효과(floating body effect)가 발생한다. 플로팅 바디 효과란 소자 작동시 플로팅된 바디에 과도 전하가 축적되고, 이로 인해 기생 바이폴라-유도 브레이크다운 및 래치업과 같은 현상이 유발되는 것을 말한다. 이러한 문제점을 해결하기 위하여 활성영역 밑에 부분적으로 콘택홀을 내어 과도전하를 빼낼 수 있게 바디 콘택을 형성하는 부분적 SOI 구조의 반도체 소자가 제안되었다.
도 1은 종래 부분적 SOI 구조를 갖는 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 종래 부분적 SOI 구조를 갖는 반도체 소자는 소오스 영역(3) 및 드레인 영역(5)의 하부에만 두꺼운 절연층(10)을 형성하여 하부 실리콘 기판(1)과 이들을 절연시키고, 채널 영역 하부의 바디 영역은 오픈시켜 하부 실리콘 기판(1)과 절연되지 않는 구조이기 때문에, 기존 반도체 소자와 같은 방식으로 바디 콘택이 가능하게 된다. 도 1에서 참조번호 2, 7 및 9는 각각 소자분리막, 게이트 산화막 및 게이트 전극을 나타낸다.
이와 같은 부분적 SOI 구조를 갖는 반도체 소자를 형성하는 방법은 크게 두 가지가 있다.
첫 번째 방법에 의하면, 절연층(10)은 게이트 전극(9)을 마스크로 하여 산소 이온을 주입한 후 고온의 열처리를 통하여 산화시킴으로써 게이트 전극(9)보다 나중에 만들어진다. 이렇게 제조된 반도체 소자의 경우, 이온주입과 열처리에 의해 게이트 산화막(7)이나 채널 이온주입 상태가 영향을 받기 때문에 실제로 이러한 방법을 소자 제작에 적용하기 곤란하다는 문제가 있다.
두 번째 방법에 의하면, 산화막 등과 같은 절연물질을 증착하고 패터닝하여 패턴 타입의 절연층(10)을 미리 형성한 후에 실리콘을 에피택셜 성장시키고, 그 위 에 게이트 전극(9)을 패터닝하는 방법이 있다. 그러나, 절연물질의 패터닝시 포토리소그라피 과정에서 오정렬(misalign)이 되면 원하는 채널 위치 하부가 오픈되도록 게이트 전극(9)과 정렬되지 않아 문제가 된다.
본 발명이 이루고자 하는 기술적 과제는 접합 정전 용량이 개선된 부분적 SOI 구조의 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 절연층의 오정렬 문제가 발생할 염려없이 부분적 SOI 구조의 반도체 소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는, 소자분리막으로 한정된 기판에 형성된 게이트 전극과 소오스/드레인 영역으로 이루어진 MOSFET, 및 상기 소자분리막 측면으로부터 신장하여 상기 소오스/드레인 영역 하부에 형성되고 상기 MOSFET의 채널 영역 하부의 바디 영역은 오픈시키는, 얇은 절연층으로 둘러싸인 필링 막질의 체적을 포함한다.
본 발명에 따른 반도체 소자에 있어서, 상기 절연층은 열산화막이고 상기 필링 막질은 폴리실리콘 또는 도프트 폴리실리콘인 것이 바람직하다. 상기 소오스/드레인 영역 바닥이 상기 절연층에 접하여 있을 수 있다. 상기 게이트 전극은 리세스 게이트 전극일 수도 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법에서는, 기판 안에 트렌치를 형성한 다음, 상기 트렌치의 측벽에 스페이서를 형성한다. 상기 스페이서를 식각 보호막으로 하여 상기 트렌치 하부의 상기 기판을 등방성 식각함으로써 상기 스페이서 외측으로 언더컷을 형성한다. 그리고 나서, 상기 언더컷이 형성된 상기 기판의 식각면에 얇은 절연층을 형성한 다음, 상기 스페이서를 제거한다. 상기 언더컷을 채우는 필링 막질을 증착한 다음 상기 평탄화한다. 상기 필링 막질을 식각하여 상기 언더컷에만 남기고 상기 트렌치 측벽을 노출시킨 후, 상기 트렌치에 소자분리막을 형성한다. 상기 기판에 게이트 전극과 소오스/드레인 영역을 형성하여 MOSFET을 형성한다.
본 발명에 따른 반도체 소자의 제조방법에 있어서, 상기 트렌치를 형성하는 단계, 상기 언더컷을 형성하는 단계, 상기 필링 막질을 평탄화시키는 단계, 상기 필링 막질을 식각하는 단계, 및 상기 소자분리막을 형성하는 단계 동안에 상기 기판 상면을 보호하도록, 상기 트렌치를 형성하는 단계 전에 상기 기판 상면에 마스크층을 형성하는 단계와, 상기 소자분리막을 형성하는 단계 다음에 상기 마스크층을 제거하는 단계를 더 포함하는 것이 바람직하다. 이 때의 마스크층은 실리콘 질화막으로 형성할 수 있다. 상기 스페이서는 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 등방성 식각은 CDE(Chemical Dry Etch)법으로 진행하는 것이 바람직하며, 상기 절연층은 열산화법으로 형성하는 것이 바람직하다. 상기 필링 막질은 폴리실리콘 또는 도프트 폴리실리콘으로 형성하는 것이 바람직하다. 상기 필링 막질을 평탄화하는 단계는 CMP(Chemical Mechanical Polishing)로 진행할 수 있고, 상기 필링 막질을 식각할 때에는 에치백(etchback)에 의할 수 있다. 상기 게이트 전극은 도프트 폴리실리콘, 금속 또는 폴리사이드로 형성할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 실시예에서 본 발명의 구체적인 구조 및 방법을 예시하면 아래와 같다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자의 단면도이다.
도 2에 도시한 반도체 소자는, 소자분리막(120)으로 한정된 기판(60)에 형성된 게이트 전극(140)과 소오스/드레인 영역(170)으로 이루어진 MOSFET(D)을 포함한다. 기판(60) 안에는 필링(filling) 막질의 체적(110a)을 포함하는데, 이것은 소자분리막(120) 측면으로부터 신장하여 소오스/드레인 영역(170) 하부에 형성되어 있으면서 MOSFET(D)의 채널 영역 하부의 바디 영역은 오픈시킨다. 소오스/드레인 영역(170) 바닥은 절연층(100)에 접하여 있다. 그리고, 필링 막질의 체적(110a)은 얇은 절연층(100)으로 둘러싸여 있다.
절연층(100)은 열산화막이고, 필링 막질은 폴리실리콘 또는 도프트 폴리실리콘이다. 폴리실리콘으로 이루어진 필링 막질의 체적(110a)은 절연층(100)과 함께 소오스/드레인 영역(170)을 기판(60)으로부터 격리시켜서 접합 누설 및 펀치쓰루, 브레이크다운 전압 특성을 개선하는 데에 이용된다.
게이트 전극(140)은 도프트 폴리실리콘, 금속 또는 폴리사이드일 수 있다. 게이트 전극(140) 위에는 하드 마스크(150), 게이트 전극(140) 측벽에는 게이트 스페이서(160)를 더 포함할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이다.
도 3에 도시된 반도체 소자는 도 2의 반도체 소자와 유사하나, 리세스 게이트 전극(140')을 가지는 리세스 게이트 MOSFET(D')을 포함함이 다르다. 리세스 게이트 전극(140')은 기판(60)에 형성된 리세스 트렌치(125)에 게이트 산화막(130')을 개재하여 형성된다.
이렇게, 본 발명의 실시예들에 따른 반도체 소자는, 소오스/드레인 영역(170)의 하부에 절연층(100)으로 나뉘어진 필링 막질의 체적(110a)이 채워져 있어 접합 정전 용량과 누설을 줄일 수 있다.
도 4는 본 발명에서 제조하고자 하는 반도체 소자의 활성영역의 레이아웃이다. 도 4를 참조하면 T형 활성영역(50)이 지그재그로 배치된다. 활성영역(50) 이외의 영역은 소자분리막(120)이다.
도 5a 내지 도 11a는 소자분리막(120)을 형성하는 단계까지의 도 4의 a-a'선을 따른 단면도들이고, 도 5b 내지 도 11b는 소자분리막(120)을 형성하기는 단계까지의 도 4의 b-b'선을 따른 단면도들이다. 이하, 이들 도면을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조방법에 대하여 설명한다.
먼저, 도 5a와 도 5b에 도시한 바와 같이, 기판(60) 안에 트렌치(70)를 형성한다. 트렌치(70)를 형성하기 위해, 기판(60) 상면에 실리콘 질화막으로 이루어진 마스크층(65)을 형성함이 바람직하다. 마스크층(65)은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 또는 LP-CVD(Low Pressure-CVD) 등의 방법으로 실리콘 질화막을 기판(60) 위에 전면적으로 증착한 다음에 트렌치(70)를 형성할 부위를 오픈시키도록 패터닝하여 형성한다. 기판(60)과 마스크층(65) 사이에 응력 완화용 산화막을 더 포함할 수도 있다. 트렌치(70)는 이 마스크층(65)을 식각 마스크로 이용하여 기판(60)을 건식 식각함으로써 형성한다. 예컨대 HBr 또는 Cl2와 같은 할로겐 가스와 산소를 혼합하여 건식 식각한다. 트렌치(70)는 소자분리막(도 4의 120)을 형성하기 위한 것으로, 채택되는 공정 기술, 반도체 소자의 디자인 룰 등에 의하여 트렌치(70)의 깊이에 변화가 있을 수 있음은 물론이다.
다음, 도 6a와 도 6b를 참조하여, 트렌치(70)의 측벽에 스페이서(80)를 형성한다. 스페이서(80)는 실리콘 질화막으로 형성함이 바람직하다. 스페이서(80)를 형성하는 방법은 다음과 같을 수 있다. 트렌치(70)가 형성된 결과물 상에 LP-CVD법으로 실리콘 질화막을 얇게 증착한다. 그런 다음, 트렌치(70) 바닥면이 노출될 때까지 실리콘 질화막을 이방성 건식 식각, 예컨대 에치백하여 트렌치(70)의 측벽에 스페이서(80)를 형성한다.
계속하여, 트렌치(70) 하부의 기판(60)을 등방성 식각함으로써 스페이서(80) 외측으로 언더컷(90)을 형성한다. 이 때, 마스크층(65) 및 스페이서(80)를 식각 보호막으로 이용한다. 등방성 때문에 스페이서(80) 아래쪽 기판(60)도 식각되어 트렌치(70)의 깊이도 깊어진다. 등방성 식각은 CDE(Chemical Dry Etch)법으로 진 행하는 것이 바람직하다. CDE는 O2와 CF4 가스 등을 이용할 수 있다.
다음 도 7a와 도 7b를 참조하면, 언더컷(90)이 형성된 기판(60)의 식각면에 얇은 절연층(100)을 형성한다. 절연층(100)은 열산화법으로 형성한 열산화막으로 구성함이 바람직하다. 이러한 절연층(100)은 후속적으로 소오스/드레인 영역을 기판(60)으로부터 격리시켜서 접합 누설 및 펀치쓰루, 브레이크다운 전압 특성을 개선하기 위한 것이다. 절연층(100)은 열산화법 대신에 고유전율을 가진 물질, 예컨대 HfSiO2나 HfO2를 ALD(Atomic Layer Deposition), CVD, PE-ALD(Plasma Enhanced-ALD) 또는 PE-CVD 방법으로 증착하거나 코팅 방법으로 형성할 수도 있다.
도 8a와 도 8b는 스페이서(80)를 제거한 상태를 도시한다. 실리콘 질화막으로 이루어진 스페이서(80)의 경우 인산 스트립을 이용하여 제거할 수 있다. 도 12는 도 8a와 도 8b 단계에서의 사시도로서, 마스크층(65)은 생략하고 도시한 것이다.
다음, 도 9a와 도 9b를 참조하여, 언더컷(90)을 채우는 필링 막질(110)을 증착한 다음 평탄화한다. 필링 막질(110)은 폴리실리콘 또는 도프트 폴리실리콘으로 형성하는 것이 바람직하다. 이들 막질은 단차 도포성이 우수하여 언더컷(90) 부위에 보이드 발생없이 채울 수 있다. 폴리실리콘의 경우에는 도전성을 띠지 않기 때문에, 절연층(100)과 함께 후속적으로 소오스/드레인 영역을 기판(60)으로부터 격리시켜서 접합 누설 및 펀치쓰루, 브레이크다운 전압 특성을 개선하는 데에 이용될 수 있다. 절연층(100)으로 상기 개선 효과가 충분할 경우에는 도전성을 띠는 도프 트 폴리실리콘을 사용하여도 된다. 필링 막질(110)을 평탄화할 때에는 CMP를 이용할 수 있고, 이 때, 마스크층(65)을 평탄화 종료점으로 하여 기판(60) 상면을 보호할 수 있다.
다음 도 10a와 도 10b를 참조하여, 필링 막질(110)을 식각하여 언더컷(도 9a 및 도 9b의 90)에만 필링 막질의 체적(110a)을 남기고 트렌치(도 5a 및 도 5b의 70) 측벽을 노출시킨다. 필링 막질(110)을 식각할 때에는 이방성을 가지는 에치백에 의할 수 있다. 이 때, 마스크층(65)이 기판(60) 상면을 보호한다.
절연층(100) 및 필링 막질의 체적(110a)의 체적은 자기정렬적인 방법으로 형성되므로, 원하는 부위의 MOSFET의 채널 영역 하부의 바디 영역을 오픈시킨다. 따라서, 작은 디자인 룰의 반도체 소자에서도 게이트 전극이 오정렬될 염려가 없다.
트렌치(도 5a 및 도 5b의 70)를 채우는 HDP(High Density Plasma) 산화막과 같은 절연 물질을 증착한 후 CMP 등의 방법으로 평탄화하면, 도 11a 및 도 11b에서와 같이 STI(Shallow Trench Isolation) 타입의 소자분리막(120)을 형성할 수 있다. 이 때에도 마스크층(65)이 기판(60) 상면을 보호한다.
후속적으로 기판(60)에 MOSFET을 형성하여 도 2 또는 도 3과 같은 반도체 소자를 제조한다. 이를 위해 먼저 마스크층(65)을 제거한다. 실리콘 질화막으로 이루어진 마스크층(65)의 경우 인산 스트립을 이용하여 제거할 수 있다.
도 2에서와 같은 일반적인 MOSFET은 기판(60) 상면에 게이트 산화막(130)을 형성한 다음, 게이트 전극(140)과 소오스/드레인 영역(170)을 형성하여 형성한다. 게이트 전극(140)은 도프트 폴리실리콘, 금속 또는 폴리사이드로 형성할 수 있다. 게이트 전극(140) 위에는 하드 마스크(150), 게이트 전극(140) 측벽에는 게이트 스페이서(160)를 형성할 수 있다. 소오스/드레인 영역(170) 형성시의 이온주입 에너지는 이온의 투사범위가 너무 깊지 않도록 한다. 에너지가 과도할 경우 절연층(100)의 목적인 소오스/드레인 영역(170)과 기판(60)과의 격리 기능이 약화되는 문제점을 발생시키기 때문이다. 소오스/드레인 영역(170)을 형성하기 위한 이온주입 이후의 공정은 종래의 소자를 형성하기 위한 공정과 동일하다.
한편, 도 3에서와 같은 리세스 게이트 구조의 MOSFET은 기판(60)에 리세스 트렌치(125)를 먼저 형성한 다음, 그 트렌치의 내벽에 게이트 산화막(130')을 형성한 후, 게이트 전극(140')과 소오스/드레인 영역(170)을 형성하여 형성한다.
본 발명의 특정 실시예에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 수정 및 변형이 가능함은 명백하다.
이상 상술한 바와 같이, 본 발명에 따르면 자기정렬적인 방법으로 절연층을 형성하게 되어, 작은 디자인 룰의 반도체 소자에서도 절연층과 게이트 전극이 오정렬될 염려가 없다. 뿐만 아니라, 소오스/드레인 영역의 하부에 절연층으로 나뉘어진 필링 막질의 체적이 채워져 있어 접합 정전 용량과 누설을 줄일 수 있다.

Claims (18)

  1. 소자분리막으로 한정된 기판에 형성된 게이트 전극과 소오스/드레인 영역으로 이루어진 MOSFET; 및
    상기 소자분리막 측면으로부터 신장하여 상기 소오스/드레인 영역 하부에 형성되고 상기 MOSFET의 채널 영역 하부의 바디 영역은 오픈시키는, 얇은 절연층으로 둘러싸인 필링 막질의 체적을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 절연층은 열산화막인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 필링 막질은 폴리실리콘 또는 도프트 폴리실리콘인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 소오스/드레인 영역 바닥이 상기 절연층에 접하여 있는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 게이트 전극은 도프트 폴리실리콘, 금속 또는 폴리사이드인 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 게이트 전극은 리세스 게이트 전극인 것을 특징으로 하는 반도체 소자.
  7. 기판 안에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 식각 보호막으로 하여 상기 트렌치 하부의 상기 기판을 등방성 식각함으로써 상기 스페이서 외측으로 언더컷을 형성하는 단계;
    상기 언더컷이 형성된 상기 기판의 식각면에 얇은 절연층을 형성하는 단계;
    상기 스페이서를 제거하는 단계;
    상기 언더컷을 채우는 필링 막질을 증착한 다음 상기 평탄화하는 단계;
    상기 필링 막질을 식각하여 상기 언더컷에만 남기고 상기 트렌치 측벽을 노출시키는 단계;
    상기 트렌치에 소자분리막을 형성하는 단계; 및
    상기 기판에 게이트 전극과 소오스/드레인 영역을 형성하여 MOSFET을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 트렌치를 형성하는 단계, 상기 언더컷을 형성하는 단계, 상기 필링 막질을 평탄화시키는 단계, 상기 필링 막질을 식각하는 단계, 및 상기 소자분리막을 형성하는 단계 동안에 상기 기판 상면을 보호하도록, 상기 트렌치를 형성하는 단계 전에 상기 기판 상면에 마스크층을 형성하는 단계와, 상기 소자분리막을 형성하는 단계 다음에 상기 마스크층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 마스크층은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제7항에 있어서, 상기 스페이서는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제7항에 있어서, 상기 등방성 식각은 CDE(Chemical Dry Etch)법으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제7항에 있어서, 상기 절연층은 열산화법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제7항에 있어서, 상기 필링 막질은 폴리실리콘 또는 도프트 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제7항에 있어서, 상기 필링 막질을 평탄화하는 단계는 CMP(Chemical Mechanical Polishing)로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제7항에 있어서, 상기 필링 막질을 식각할 때에는 에치백(etchback)에 의하 는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제7항에 있어서, 상기 소오스/드레인 영역 바닥이 상기 절연층에 접하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제7항에 있어서, 상기 게이트 전극은 도프트 폴리실리콘, 금속 또는 폴리사이드로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제7항에 있어서, 상기 게이트 전극은 리세스 게이트 전극으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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