KR100625177B1 - 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법 - Google Patents

멀티-브리지 채널형 모오스 트랜지스터의 제조 방법 Download PDF

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Abstract

멀티-브리지 채널형 상보형 모오스 트랜지스트의 제조 방법은 반도체 기판의 주 표면 상에 제1 도전형 불순물로 도핑되거나 또는 불순물로 도핑되지 않은 채널 층간막들 및 채널막들을 서로 반복적으로 적층하여 예비 액티브 패턴을 형성한다. 그리고, 상기 예비 액티브 패턴의 양측에 소스/드레인 영역을 형성한 후, 상기 채널 층간막들을 선택적으로 제거하여 상기 예비 액티브 패턴을 관통하는 복수개의 터널들을 형성한다. 이어서, 상기 터널들과 채널들을 포함하는 액티브 채널 패턴을 제1 도전형 불순물이 도핑된 액티브 채널 패턴과 제2 도전형 불순물이 도핑된 액티브 채널 패턴으로 형성한다. 따라서, 멀티-브리지 채널형 모오스 트랜지스터를 용이하게 제조할 수 있다.

Description

멀티-브리지 채널형 모오스 트랜지스터의 제조 방법{method of manufacturing multi-bridge channel type MOS transistor}
도 1 및 도 2는 종래의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터의 액티브 채널 패턴을 나타내는 사진들이다.
도 3a는 본 발명의 방법에 따라 제조된 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 평면도이다.
도 3b 및 도 3c는 각각, 도 3A의 AA′선 및 BB′선을 자른 단면도이다.
도 4a는 본 발명의 방법에 따라 제조된 멀티-브리지 채널형 모오스 트랜지스터의 액티브 채널 패턴을 설명하기 위한 사시도이다.
도 4b는 본 발명의 방법에 따라 제조된 멀티-브리지 채널형 모오스 트랜지스터의 게이트 전극을 설명하기 위한 사시도이다.
도 5a 내지 도 5s는 본 발명의 실시예 1에 따른 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 6a 내지 도 6g는 도 5a 내지 도 5s에 개시된 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다.
도 7a 내지 도 7s는 본 발명의 실시예 2에 따른 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 8은 도 5s의 A 부분의 확대도로서, 본 발명의 실시예 3에 따른 멀티-브리지 채널형 모오스 트랜지스터를 나타낸다.
도 9a는 본 발명의 실시예 3에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나태나는 사시도이다.
도 9b는 도 9a의 CC′선을 자른 단면도이다.
도 9c는 도 9b의 B부분의 확대도이다.
도 10a 내지 도 10n은 본 발명의 실시예 3에 따른 멀티-브리지 채널형 모오스 트랜지스트의 제조 방법을 나타내는 단면도들이다.
도 11은 본 발명의 실시예 4의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다.
도 12는 본 발명의 실시예 5의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다.
도 13은 본 발명의 실시예 6의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다.
도 14a 내지 도 14k는 본 발명의 실시예 7에 따른 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 15는 본 발명의 실시예 8의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다.
도 16은 본 발명의 실시예 9의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다.
도 17은 본 발명의 실시예 10의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다.
도 18은 본 발명의 실시예 11의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다.
도 19은 본 발명의 실시예 12의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다.
도 20은 본 발명의 실시예 13의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다.
도 21a 내지 도 21h는 본 발명의 실시예 14에 따른 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 22는 본 발명의 실시예 15의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다.
도 23a 내지 도 23e는 본 발명의 실시예 16에 따른 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 24a 내지 도 24c는 본 발명의 실시예 17에 따른 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 나타내는 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 멀티 -브리지 채널형 모오스(MOS) 트랜지스터의 제조 방법과 멀티-브리지 채널형 상보형 모오스(CMOS : complementary MOS) 트랜지스터의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 액티브 영역의 크기가 감소하고 있다. 더불어, 상기 액티브 영역에 형성되는 모오스 트랜지스터의 채널 길이가 줄어들고 있는 추세이다. 상기 모오스 트랜지스터의 채널 길이가 작아지면 채널 영역에서의 전계나 전위에 미치는 소스/드레인의 영향이 나빠지는데, 이러한 현상을 쇼트-채널 효과(short channel effect)라 한다. 또한, 상기 액티브 영역의 감소에 따라 채널이 갖는 폭도 감소하게 되는데, 그 결과 문턱 전압(threshold voltage)이 증가하는 협소 채널 효과(narrow width effect)가 나타난다.
따라서, 기판 상에 형성되는 소자들의 크기를 축소시키면서 소자의 성능을 극대화시키기 위한 여러 가지 방법들이 연구 개발되고 있다. 그 대표적인 것들로서, 핀(fin) 구조, DELTA(fully DEpleted Lean-channel TrAnsistor) 구조, GAA(Gate All Around) 구조와 같은 수직형 트랜지스터(vertical transistor) 구조를 들 수 있다.
예를 들면, 미합중국 특허 제6,413,802호에는 평행한 복수개의 얇은 채널 핀(fin)이 소스/드레인 영역 사이에 형성되고, 상기 채널의 상면 및 측벽 상으로 게이트 전극이 확장되는 구조를 갖는 핀형 모오스 트랜지스터가 개시되어 있다. 상기 핀형 모오스 트랜지스터에 의하면, 채널 핀의 양쪽 측면 상에 게이트 전극이 형성되어 상기 양쪽 측면으로부터 게이트 제어가 이루어짐으로써 숏-채널 효과(short-channel effect)를 감소시킨다. 그러나, 상기 핀형 모오스 트랜지스터는 복수개의 채널 핀이 게이트의 폭 방향을 따라 평행하게 형성되기 때문에 채널 영역 및 소스/드레인 영역이 차지하는 면적이 커지게 되고, 채널 수가 늘어남에 따라 소스/드레인 접합 캐패시턴스(junction capacitance)가 증가하는 문제가 있다.
상기 DELTA 구조의 모오스 트랜지스터의 예는 미합중국 특허 제4,996,574호에 개시되어 있다. 상기 DELTA 구조에서는 채널을 형성하는 액티브가 일정 폭을 가지고 수직으로 돌출되도록 형성된다. 또한, 게이트 전극이 수직으로 돌출된 채널 영역을 감싸도록 형성된다. 따라서, 돌출된 부분의 높이가 채널의 폭을 이루고, 돌출된 부분의 폭이 채널의 두께를 이룬다. 때문에, 상기 채널의 경우에는 돌출된 부분의 양쪽 면을 모두 이용할 수 있으므로, 채널의 폭이 두 배가 되는 효과를 얻을 수 있어 협소 채널 효과를 방지할 수 있다. 또한, 돌출된 부분의 폭을 줄일 경우, 양쪽 면에 형성되는 채널의 공핍층이 서로 겹치도록 만들어 채널 도전성을 증가시킬 수 있다.
그러나, 상기 DELTA 구조의 모오스 트랜지스터를 벌크형 실리콘 기판에 구현하는 경우, 기판에 채널을 이루게 될 부분이 돌출되도록 기판을 가공하고 돌출된 부분을 산화 방지막으로 덮은 상태에서 기판의 산화를 실시하여야 한다. 이때, 산화를 과도하게 실시하면 채널을 이룰 돌출부와 기판 본체를 연결하는 부분이 산화 방지막으로 보호되지 않은 부분으로부터 측면 확산된 산소에 의해 산화됨으로써, 채널과 기판 본체가 격리된다. 그 결과, 과도한 산화에 의해 채널 격리가 이루어지면서 연결 부분의 채널의 두께가 좁아지고, 단결정막이 산화 과정에서 응력을 받아 손상을 입는 문제가 발생한다.
반면에, 상기 DELTA 구조의 모오스 트랜지스터를 SOI(Silicon-On-Insulator)형 기판에 형성할 경우에는 SOI막을 좁은 폭을 갖도록 식각하여 채널 영역을 형성하므로 벌크형 기판을 사용할 때의 과도한 산화로 인한 문제가 없어진다. 그러나, SOI형 기판을 사용하면 채널의 폭이 SOI막의 두께에 의해 제한되는데, 완전 공핍 방식(fully depletion type)의 SOI형 기판은 SOI막의 두께가 수백 Å에 불과하므로 사용에 제한이 따르게 된다.
한편, 상기 GAA 구조의 모오스 트랜지스터에서는, 통상적으로 SOI막으로 액티브 패턴을 형성하고, 그 표면이 게이트 절연막으로 덮인 액티브 패턴의 채널 영역을 게이트 전극이 둘러싸도록 형성한다. 따라서, DELTA 구조에서 언급한 그것과 유사한 효과를 얻을 수 있다.
그러나, 상기 GAA 구조를 구현하기 위해서는 게이트 전극이 채널 영역에서 액티브 패턴을 둘러싸도록 형성하기 위해 액티브 패턴 아래쪽의 매몰 산화막을 등방성 식각의 언더 컷 현상을 이용하여 식각한다. 이때, 상기 SOI막이 그대로 채널 영역 및 소스/드레인 영역으로 이용되기 때문에, 이러한 등방성 식각 과정 동안 채널 영역의 하부 뿐만 아니라 소스/드레인 영역의 하부도 상당 부분 제거된다. 따라서, 게이트 전극용 도전막을 증착할 때 채널 영역 뿐만 아니라 소스/드레인 영역의 하부에도 게이트 전극이 형성됨으로써 기생 캐패시턴스(parasitic capacitance)가 커지는 문제가 있다.
또한, 상기 등방성 식각 과정에서 채널 영역의 하부가 수평 식각되어 후속 공정에서 게이트 전극으로 매립되어질 터널의 수평 길이(또는 폭)가 커지게 된다. 따라서, 상기 방법에 의하면 채널의 폭보다 작은 게이트 길이를 갖는 모오스 트랜지스터를 제조하는 것이 불가능해지고, 게이트 길이를 축소하는데 한계가 있다.
이에, 본 출원인은 소자의 집적도와 속도를 향상시킬 수 있는 멀티-브리지 채널형 모오스 트랜지스터를 발명하여 2002년 10월 1일자로 특허 출원 제2002-59886호로 대한민국 특허청(대한민국 특허 공개 제2004-0029582호, 2004년 4월 8일 공개)에 특허 출원한 바 있다.
상기 특허 출원에 개시된 멀티-브리지 채널형 모오스 트랜지스터는 반도체 기판의 주 표면 상에 수직 방향으로 형성된 복수개의 채널들과, 상기 채널들 사이를 관통하는 터널들을 포함하는 액티브 채널 패턴과, 상기 터널들을 매립하면서 상기 복수개의 채널들을 둘러싸도록 형성된 게이트 전극 및 상기 액티브 채널 패턴 양측에 상기 복수개의 채널들과 연결되는 소스/드레인 영역을 포함한다.
여기서, 상기 액티브 채널 패턴은 반도체 기판의 주 표면 상에 복수개의 채널 층간막과 복수개의 채널막을 서로 반복하여 적층한 후, 상기 복수개의 채널 층간막을 선택적으로 제거하여 터널들을 형성함으로서 얻는다. 특히, 상기 채널 층간막은 주로 실리콘-게르마늄을 사용하여 형성하고, 상기 채널막은 주로 실리콘을 사용하여 형성한다. 게다가, 상기 액티브 채널 패턴을 P-채널로 형성할 경우에는 상기 채널 층간막들과 채널막들에 인(P)과 같은 5족 원소를 주로 도핑하고, 상기 액티브 채널 패턴을 N-채널로 형성할 경우에는 상기 채널 층간막들과 채널막들에 보론(B)과 같은 3족 원소를 주로 도핑한다.
그리고, 상기 터널을 형성하기 위한 채널 층간막의 선택적 제거는 상기 채널 막에 대한 상기 채널 층간막이 갖는 식각 선택비를 이용한 식각에 의해 이루어진다. 여기서, 상기 보론(B)이 도핑된 채널 층간막의 경우에는 상기 식각 선택비를 이용한 선택적 제거가 용이하게 이루어진다.
도 1 및 도 2는 종래의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터의 액티브 채널 패턴을 나타내는 사진들이다.
상기 채널막으로서 실리콘막을 선택하고, 상기 채널 층간막으로서 약 30%의 게르마늄을 포함하는 실리콘막을 선택하여 서로 반복하여 적층한 후, 상기 식각 선택비를 이용한 선택적 제거를 위하여 수산화 암모늄, 과산화 수소 및 탈이온수를 포함하는 식각액을 사용하여 식각을 실시한 결과, 도 1에서와 같이 상기 채널 층간막들의 제거가 용이하게 이루어짐을 확인할 수 있었다.
그러나, 상기 인(P)이 도핑된 채널 층간막의 경우에는 상기 식각 선택비를 이용한 선택적 제거가 거의 이루어지지 않는다. 실제로, 상기 채널막으로서 실리콘막을 선택하고, 상기 채널 층간막으로서 약 30%의 게르마늄을 포함하는 실리콘막을 선택하여 서로 반복하여 적층한 후, 상기 식각 선택비를 이용한 선택적 제거를 위하여 수산화 암모늄, 과산화 수소 및 탈이온수를 포함하는 식각액을 사용하여 식각을 실시한 결과, 도 2에서와 같이 상기 채널 층간막들의 제거가 거의 이루어지지 않음을 확인할 수 있었다.
따라서, 종래의 멀티-브리지 채널형 모오스 트랜지스터 제조에서는 인(P)이 도핑된 채널 층간막의 선택적 제거가 이루어지지 않음에 따라 P-채널의 형성이 용이하지 않은 문제점이 있다. 아울러, P-채널의 형성이 용이하지 않기 때문에 멀티- 브리지 채널형 상보형 모오스(CMOS) 트랜지스터를 제조하기 못하는 문제점이 있다.
본 발명의 목적은 P-채널의 형성이 용이한 멀티-브리지 채널형 트랜지스터의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 멀티-브리지 채널형 상보형 모오스(CMOS) 트랜지스터를 용이하게 제조하기 위한 방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 멀티 브리지 채널형 트랜지스터의 제조 방법에서, 반도체 기판의 주 표면 상에 제1 도전형 불순물로 도핑되거나 또는 불순물로 도핑되지 않은 채널 층간막들 및 채널막들을 서로 반복적으로 적층하여 예비 액티브 패턴을 형성한다. 다음에, 상기 예비 액티브 패턴의 양측에는 소스/드레인 영역을 형성한 후, 상기 채널 층간막들을 선택적으로 제거하여 상기 예비 액티브 패턴을 관통하는 복수개의 터널들을 형성한다. 이에 따라, 상기 터널들과 상기 채널막들로 이루어진 복수개의 채널들을 포함하는 액티브 채널 패턴을 얻는다. 그리고, 상기 터널들을 매립하면서 상기 채널들을 둘러싸는 복수개의 게이트 전극들을 형성한다.
여기서, 제1 도전형 불순물은 3족 원소로서, 예를 들면 보론, 갈륨, 인듐 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만 혼합하여 사용할 수도 있다. 따라서, 상기 채널 층간막과 채널막에 보론과 같은 3족 원소가 도핑될 경우 상기 제1 도전형 불순물이 도핑된 채널 층간막의 선택적 제거는 용이하게 수행 된다.
특히, 상기 제1 도전형 불순물이 도핑된 채널 층간막들의 선택적 제거는 상기 채널 층간막과 채널막이 갖는 서로 다른 식각 선택비를 이용한 식각에 의해 달성된다. 이때, 상기 채널막에 대한 상기 채널 층간막이 갖는 식각 선택비가 10 : 1 미만으로 조정될 경우에는 상기 채널 층간막의 제거가 용이하게 이루어지지 않기 때문에 바람직하지 않고, 상기 식각 선택비가 150 : 1 초과로 조정될 경우에는 상기 채널 층간막을 제거할 때 공정 제어가 용이하지 않다. 따라서, 상기 채널막에 대한 상기 채널 층간막이 갖는 식각 선택비를 10 내지 150 : 1로 조정하는 것이 바람직하다.
여기서, 상기 식각 선택비의 조정은 수산화 암모늄, 과산화 수소, 탈이온수를 포함하는 식각 용액을 사용함에 의해 달성된다. 이때, 상기 식각 용액은 70 내지 80℃의 온도를 갖도록 조정된다. 아울러, 상기 식각 선택비의 조정은 과초산, 불소가 함유된 화합물, 용매 등을 포함하는 식각 용액을 사용함에 의해 달성된다. 이때, 상기 식각 용액은 20 내지 70℃의 온도를 갖는 식각 용액을 사용함에 의해 달성된다.
그리고, 본 발명에서는 N-채널에 해당하는 액티브 채널 패턴을 먼저 형성한 후, 상기 N-채널에 해당하는 액티브 채널 패턴 모두 또는 일부를 P-채널에 해당하는 액티브 채널 패턴으로 형성한다. 상기 P-채널에 해당하는 액티브 채널 패턴은 제2 도전형 불순물의 도핑에 의해 달성한다. 그리고, 상기 제2 도전형 불순물은 5족 원소로서, 예를 들면 인, 비소 등을 들 수 있다. 이들은 단독으로 사용하는 것 이 바람직하지만, 혼합하여 사용할 수도 있다. 이와 같이, 상기 제2 도전형 불순물로서 5족 원소를 선택하기 때문에 P-채널에 해당하는 액티브 채널 패턴을 용이하게 형성할 수 있다. 아울러, 상기 N-채널에 해당하는 액티브 채널 패턴의 일부 또는 전부를 상기 P-채널에 해당하는 액티브 채널 패턴으로 형성할 수 있다.
따라서, 본 발명은 P-모오스를 갖는 멀티-브리지 채널형 트랜지스터를 용이하게 제조할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 멀티 브리지 채널형 트랜지스터의 제조 방법에서, 반도체 기판의 주 표면 상에 채널 층간막들 및 채널막들을 서로 반복적으로 적층하여 예비 액티브 패턴을 형성한다. 이어서, 상기 예비 액티브 패턴의 양측에 소스/드레인 영역을 형성한 후, 상기 채널 층간막들을 선택적으로 제거하여 상기 예비 액티브 패턴을 관통하는 복수개의 터널들을 형성한다. 이에 따라, 상기 터널들과 상기 채널막들로 이루어진 복수개의 채널들을 포함하는 액티브 채널 패턴들을 얻는다. 이어서, 상기 복수개의 액티브 채널 패턴들에 제1 도전형 불순물을 도핑하여 상기 제1 도전형 불순물이 도핑된 액티브 채널 패턴들을 형성한 후, 상기 복수개의 터널들을 매립하면서 상기 복수개의 채널들을 둘러싸는 복수개의 게이트 전극들을 형성한다.
여기서, 본 발명은 상기 채널 층간막들의 선택적 제거를 실시한 후, 상기 제1 도전형 불순물의 도핑을 실시하여 상기 제1 도전형 불순물이 도핑된 액티브 채널 패턴들을 형성한다. 따라서, 상기 채널 층간막에 불순물이 도핑되어 있지 않기 때문에 상기 채널 층간막들의 선택적 제거를 용이하게 실시할 수 있다.
아울러, 상기 채널 층간막들의 선택적 제거 이후에, 보론, 인듐, 갈륨 등과 같은 불순물을 선택하거나 인, 비소 등과 같은 불순물을 선택하여 도핑을 실시함으로서 N-채널에 해당하는 액티브 채널 패턴 또는 P-채널에 해당하는 액티브 채널 패턴을 형성한다. 아울러, 상기 N-채널에 해당하는 액티브 채널 패턴의 일부 또는 전부를 상기 P-채널에 해당하는 액티브 채널 패턴으로 형성할 수 있다.
따라서, 본 발명은 N-모오스를 갖는 멀티-브리지 채널형 트랜지스터 뿐만 아니라 P-모오스를 갖는 멀티-브리지 채널형 트랜지스터를 용이하게 제조할 수 있다.
상기 본 발명의 또 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 멀티 브리지 채널형 트랜지스터의 제조 방법에서, 반도체 기판의 주 표면 상에 제1 도전형 불순물이 도핑된 복수개의 채널 층간막들 및 채널막들을 서로 반복적으로 적층하여 예비 액티브 패턴을 형성한다. 이어서, 상기 예비 액티브 패턴의 양측에 소스/드레인 영역을 형성한 후, 상기 채널 층간막들을 선택적으로 제거하여 상기 예비 액티브 패턴을 관통하는 복수개의 터널들을 형성한다. 이에 따라, 상기 터널들과 상기 채널막들로 이루어진 복수개의 채널들을 포함하는 액티브 채널 패턴들을 얻는다. 이때, 상기 액티브 채널 패턴들은 제1 도전형 불순물이 도핑된 액티브 채널 패턴들에 해당한다. 이어서, 상기 제1 도전형 불순물이 도핑된 액티브 채널 패턴들에 제2 도전형 불순물을 도핑하여 상기 제2 도전형 불순물이 도핑된 액티브 채널 패턴들을 형성한 후, 상기 복수개의 터널들을 매립하면서 상기 복수개의 채널들을 둘러싸는 복수개의 게이트 전극들을 형성한다.
여기서, 상기 제1 도전형 불순물은 3족 원소로서, 예를 들면 보론, 갈륨, 인 듐 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만 혼합하여 사용할 수도 있다. 따라서, 상기 채널 층간막과 채널막에 보론과 같은 3족 원소가 도핑되어 있기 때문에 상기 제1 도전형 불순물이 도핑된 채널 층간막의 선택적 제거는 용이하게 수행된다.
그리고, 본 발명은 상기 제1 도전형 불순물이 도핑된 채널 층간막들의 선택적 제거를 실시한 후, 상기 제2 도전형 불순물의 도핑을 실시한다. 이때, 제2 도전형 불순물은 5족 원소로서, 예들 들면 인, 비소 등을 들 수 있다.
따라서, 본 발명은 N-채널에 해당하는 액티브 채널 패턴을 형성한 후, 채널 층간막들의 선택적 제거를 실시한다. 때문에, 상기 채널 층간막들의 선택적 제거는 용이하게 이루어진다. 그리고, 상기 상기 채널 층간막들의 선택적 제거를 실시한 후, 상기 제2 도전형 불순물의 도핑을 실시하여 P-채널에 해당하는 액티브 채널 패턴을 형성한다. 아울러, 상기 N-채널에 해당하는 액티브 채널 패턴의 일부 또는 전부를 상기 P-채널에 해당하는 액티브 채널 패턴으로 형성할 수 있다.
이에 따라, 본 발명은 N-모오스를 갖는 멀티-브리지 채널형 트랜지스터 뿐만 아니라 P-모오스를 갖는 멀티-브리지 채널형 트랜지스터를 용이하게 제조할 수 있다.
상기 본 발명의 또 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 멀티 브리지 채널형 트랜지스터의 제조 방법에서, 제1 도전형 불순물로 도핑되거나 또는 불순물로 도핑되지 않은 복수개의 채널 층간막들 및 복수개의 채널막들이 서로 반복하여 적층된 예비 액티브 패턴을 반도체 기판의 제1 영역과 제2 영역 상에 연속적으로 형성한다. 그리고, 상기 제1 영역에 형성된 예비 액티브 패턴 양측과 상기 제2 영역에 형성된 예비 액티브 패턴 양측 각각에 소스/드레인 영역을 형성한 후, 상기 예비 액티브 패턴의 채널 층간막들을 선택적으로 제거하여 상기 예비 액티브 패턴을 관통하는 복수개의 터널들을 형성한다. 이에 따라, 상기 제1 영역에는 상기 터널들과 상기 채널막들로 이루어진 복수개의 제1 채널들을 포함하는 제1 액티브 채널 패턴이 형성되고, 상기 제2 영역에는 상기 터널들과 상기 채널막들로 이루어진 복수개의 제2 채널들을 포함하는 제2 액티브 채널 패턴이 형성된다. 그리고, 상기 제1 액티브 채널 패턴은 제1 도전형 불순물이 도핑된 액티브 채널 패턴으로 형성하고, 상기 제2 액티브 채널 패턴은 제2 도전형 불순물이 도핑된 액티브 채널 패턴으로 형성한다. 이어서, 상기 제1 영역에는 상기 제1 액티브 채널 패턴의 터널들을 매립하면서 상기 제1 채널들을 둘러싸는 복수개의 제1 게이트 전극들을 형성하고, 상기 제2 영역에는 상기 제2 액티브 채널 패턴의 터널들을 매립하면서 상기 제2 채널들을 둘러싸는 복수개의 제2 게이트 전극들을 형성한다.
여기서, 상기 제1 도전형 불순물의 예로서는 보론, 인듐, 갈륨 등을 들 수 있고, 상기 제2 도전형 불순물의 예로서는 인, 비소 등을 들 수 있다. 따라서, 상기 제1 영역과 제2 영역에 형성된 채널 층간막의 용이한 제거가 가능하다. 즉, 상기 제거가 불순물이 도핑되어 있지 않거나 또는 제1 도전형 불순물이 도핑된 채널 층간막을 대상으로 하기 때문이다.
따라서, 본 발명은 N-채널에 해당하는 액티브 채널 패턴을 형성한 후, 채널 층간막들의 선택적 제거를 실시하거나, 상기 채널 층간막들의 선택적 제거를 실시 한 후, N-채널에 해당하는 액티브 채널 패턴과 P-채널에 해당하는 액티브 채널 패턴을 형성한다.
이에 따라, 본 발명은 N-채널을 갖는 멀티-브리지 채널형 트랜지스터 뿐만 아니라 P-채널을 갖는 멀티-브리지 채널형 트랜지스터를 용이하게 제조할 수 있다. 특히, 본 발명은 N-모오스와 P-모오스를 함께 갖는 멀티-브리지 채널형 상보형 모오스 트랜지스터를 용이하게 제조할 수 있다.
이하, 본 발명에 대하여 구체적으로 설명한다.
도 3a는 본 발명의 일 예에 따른 방법에 따라 제조된 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 평면도이고, 도 3b 및 도 3c는 각각, 도 3A의 AA′선 및 BB′선을 갖는 단면도이다.
도 3a 내지 도 3c를 참조하면, 상기 멀티-브리지 채널형 모오스 트랜지스터는 반도체 기판(10)의 주 표면 상에 수직한 상부 방향으로 형성된 복수개의 채널들(44a, 44b)과 상기 복수개의 채널들(44a, 44b) 사이에 형성된 복수개의 터널들(42a, 42b)로 이루어진 액티브 채널 패턴을 포함한다. 특히, 최하부에 형성된 터널(42a)은 최하부의 채널막(44a)과 그 아래에 위치하는 반도체 기판(10)의 주 표면 사이에 형성된다. 그리고, 최상부에 위치하는 채널(44b) 상에는 터널 형상의 그루브(42c)가 형성된다. 여기서, 상기 반도체 기판(10)은 실리콘(Si), 실리콘-게르마늄(SiGe), 실리콘-온-인슐레이터(SOI), 실리콘-게르마늄-온-인슐레이터(SGOI)로 이루어지고, 바람직하게는 단결정 실리콘으로 이루어진다. 그리고, 상기 복수개의 채 널들(44a, 44b)은 반도체 물질로서, 단결정 실리콘을 사용하여 형성한다.
상기 액티브 패턴(30)의 양쪽 측면에는 상기 채널들(44a, 44b)과 연결되는 소스/드레인 영역(34)이 형성된다. 아울러, 상기 소스/드레인 영역(34)과 상기 채널들(44a, 44b) 사이에는 소스/드레인 확장막(extension layer)(32)이 형성된다. 따라서, 액티브 패턴(30)은 상기 소스/드레인 확장막(32) 및 소스/드레인 영역(34)을 포함한다. 여기서, 상기 소스/드레인 영역(34)은 폴리 실리콘, 금속 또는 금속 실리사이드 등과 같은 도전성 물질로 형성된다. 또한, 상기 소스/드레인 확장막(32)은 상기 채널들(44a, 44b)과 동일한 물질을 사용하여 상기 채널들(44a, 44b)로부터 연장되게 형성한다. 특히, 상기 소스/드레인 확장막(32)은 바람직하게는 선택적 에피택시얼 단결정 실리콘으로 형성된다.
상기 채널들(44a, 44b) 사이에 형성된 터널들(42a, 42b)과 터널 형상의 그루브(42c)를 매립하면서 상기 채널들(44a, 44b)을 종방향으로 둘러싸는 복수개의 게이트 전극들(48a, 48b, 48c)이 형성된다. 여기서, 상기 게이트 전극들(48a, 48b, 48c)은 폴리 실리콘을 사용하여 형성한다. 그리고, 상기 게이트 전극들(48a, 48b, 48c)과 상기 채널들(44a, 44b) 사이(즉, 터널(42) 및 터널 상의 그루브(42c)의 내면 및 채널의 측벽)에는 게이트 절연막(46)이 각각 형성된다. 상기 게이트 절연막(46)은 열산화막, ONO(oxide-nitride-oxide)막 등을 선택할 수 있다. 또한, 최상부에 위치하는 게이트 전극(48a)의 상면에 게이트 저항을 낮추기 위한 금속 실리사이드로 이루어진 게이트 적층막(50)이 형성된다.
상기 채널들(44a, 44b)로 이루어진 채널 영역을 제외한 소스/드레인 영역 (34)을 둘러싸는 필드 영역(22)이 형성된다. 또한, 최하부에 형성된 터널(42a) 아래에 위치하는 반도체 기판(10)의 주 표면에는 고농도 도핑 영역(12)이 형성된다. 상기 고농도 도핑 영역(12)은 숏-채널 효과를 유발할 수 있는 기저(bottom) 트랜지스터의 동작을 방지하는 역할을 한다.
특히, 상기 액티브 채널 패턴의 채널들(44a, 44b)에는 도전형 불순물이 도핑된다. 이때, 상기 도전형 불순물의 일 예로서는 보론, 인듐, 갈륨 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만 둘 이상을 혼합하여 사용할 수도 있다. 아울러, 상기 도전형 불순물의 다른 예로서는 인, 비소 등을 들 수 있다. 이들 또한 단독으로 사용하는 것이 바람직하지만 둘을 혼합하여 사용할 수도 있다. 그리고, 상기 도전형 불순물로서 보론, 인듐, 갈륨 등을 선택할 경우에는 상기 채널들(44a, 44b)은 N-채널로 형성된다. 아울러, 상기 도전형 불순물로서 인, 비소 등을 사용할 경우에는 상기 채널들(44a, 44b)은 P-채널로 형성된다.
도 4a는 본 발명의 일 예에 따른 방법에 따라 제조된 멀티-브리지 채널형 모오스 트랜지스터의 액티브 채널 패턴을 설명하기 위한 사시도이고, 도 4b는 본 발명의 일 예에 따른 방법에 따라 제조된 멀티-브리지 채널형 모오스 트랜지스터의 게이트 전극을 설명하기 위한 사시도이다.
도 4a를 참조하면, 반도체 기판(도시하지 않음)의 주 표면 상에 형성된 액티브 채널 패턴은 수직 방향으로 형성된 복수개의 채널들(4a, 4b, 4c)을 구비한다. 여기서, 상기 채널들(4a, 4b, 4c)은 3개의 채널을 나타내고 있지만, 2개 또는 그 이상의 개수의 채널들을 형성할 수도 있다. 상기 채널들(4a, 4b, 4c)은 좁은 폭을 갖고 수직 방향으로 적층한 형태를 갖는다. 그리고, 각각의 채널들(4a, 4b, 4c) 사이에는 복수개의 터널들(2a, 2b, 2c)이 형성되어 있다. 상기 액티브 채널 패턴의 양측에는 상기 채널들(4a, 4b, 4c)과 연결되는 소스/드레인 영역(3)이 형성된다. 상기 소스/드레인 영역(3)은 상기 채널들(4a, 4b, 4c)보다는 넓은 폭을 갖고 형성된다. 상기 소오스/드레인 영역(3)과 상기 채널들(4a, 4b, 4c) 사이에는 상기 소스/드레인 영역(4)과 상기 채널들(4a, 4b, 4c)을 연결하는 소오스/드레인 확장막(5)이 형성될 수도 있다.
보다 구체적으로, 상기 소스/드레인 영역(3)은 상기 액티브 채널 패턴의 양측에 비교적 넓은 폭을 갖는 직육면체를 갖도록 형성된다. 상기 소스/드레인 영역(3)의 사이에는 상기 소스/드레인(3) 영역으로 형성된 직육면체 보다 좁은 폭을 갖는 채널 영역이 형성되어 상기 소스/드레인 영역(3)을 상호 연결한다. 그리고, 상기 액티브 채널 패턴은 두 개의 소스/드레인 확장막(5)에 의해 상기 소스/드레인 영역(3)과 연결된다. 이때, 상기 두 개의 소스/드레인 확장막(5)은 수직 방향으로 형성된 복수개의 채널들(4a, 4b, 4c)에 의해 상호 연결된다. 그리고, 상기 채널들(4a, 4b, 4c) 사이에는 복수개의 터널들(2a, 2b, 2c)이 형성되어 있다. 최하부에 형성된 터널(2a)은 최하부의 채널(4a)과 그 아래에 위치한 반도체 기판의 표면 부위 사이에 형성되고, 최상부의 채널(4c) 상에는 터널 형상의 그루브(2′)가 형성된다.
특히, 상기 채널들(4a, 4b, 4c)에는 도전형 불순물이 도핑된다. 이때, 상기 도전형 불순물의 일 예로서는 보론, 인듐, 갈륨 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만 둘 이상을 혼합하여 사용할 수도 있다. 아울러, 상기 도전형 불순물의 다른 예로서는 인, 비소 등을 들 수 있다. 이들 또한 단독으로 사용하는 것이 바람직하지만 둘을 혼합하여 사용할 수도 있다. 그리고, 상기 도전형 불순물로서 보론, 인듐, 갈륨 등을 선택할 경우에는 상기 채널들(4a, 4b, 4c)은 N-채널로 형성된다. 아울러, 상기 도전형 불순물로서 인, 비소 등을 사용할 경우에는 상기 채널들(4a, 4b, 4c)은 P-채널로 형성된다.
도 4b를 참조하면, 상기 터널들(2a, 2b, 2c)과 상기 그루브(2′)를 매립하면서 상기 채널들(4a, 4b, 4c)을 종방향(소스/드레인 영역의 형성 방향과 평면적으로 수직인 방향)으로 둘러싸는 게이트 전극(6)이 형성된다. 그리고, 상기 게이트 전극(6)과 상기 채널들(4a, 4b, 4c) 사이에는 게이트 절연막(7)이 형성된다. 또한, 상기 게이트 전극(6)의 상면에는 게이트 적층막(8)이 형성될 수 있다.
따라서, 본 발명의 멀티-브리지 채널형 모오스 트랜지스터는 복수개의 얇은 채널들(4a, 4b, 4c)들이 하나의 소오스/드레인 영역(3)에 연결되고, 상기 소스/드레인 영역(3)을 상기 채널들(4a, 4b, 4c)에 대하여 수직 방향으로 일정한 도핑 프로파일을 갖도록 형성할 수 있다. 그러므로, 채널 수가 늘어나더라도 균일한 소스/드레인 접합 캐패시턴스를 유지할 수 있고, 상기 접합 캐패시턴스를 충분하게 감소시키면서 전류를 증가시켜 소자의 속도를 향상시킬 수 있다.
또한, 상기 게이트 전극(6)이 상기 채널들(4a, 4b, 4c)을 감싸기 때문에 각각의 채널이 갖는 폭보다 작은 게이트 길이를 갖는 모오스 트랜지스터를 제공함으로서 소자의 집적도를 향상시킬 수 있다. 게다가, 상기 게이트 전극(6)으로 매립되 는 터널(2)의 수평 길이가 게이트 길이 영역에 국한됨으로써, 채널이 갖는 폭보다 작은 게이트 길이를 갖는 고집적 모오스 트랜지스터를 구현할 수 있다.
이하, 본 발명의 바람직한 실시예들을 도면을 참조하여 상세히 설명한다. 도면들에서, 동일한 참조 부호는 동일한 부재를 나타낸다.
실시예 1
도 5a 내지 도 5s는 본 발명의 실시예 1에 따른 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 나타내는 단면도들이고, 도 6a 내지 도 6g는 도 5a 내지 도 5s에 개시된 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 설명하기 위한 사시도들이다.
도 5a를 참조하면, 단결정 실리콘으로 이루어진 반도체 기판(10)의 주 표면에 상기 반도체 기판과 같은 도전형 불순물을 이온 주입한다. 이에 따라, 상기 반도체 기판(10)의 주 표면에는 기저 트랜지스터의 동작을 방지하기 위한 고농도 도핑 영역(12)이 형성된다.
도 5b를 참조하면, 상기 반도체 기판(10) 상에 복수개의 채널 층간막들(14a, 14b, 14c) 및 복수개의 채널막들(16a, 16b)을 서로 반복하여 적층한다. 이하, 상기 복수개의 채널 층간막들(14a, 14b, 14c)은 채널 층간막(14)으로도 표현하고, 상기 채널막들(16a, 16b)은 채널막(16)으로도 표현한다. 상기 채널 층간막(14)과 채널막(16)은 서로 다른 식각 선택비를 갖는 단결정 반도체 물질들로 형성한다. 구체적으로, 상기 채널 층간막(14)은 단결정 실리콘-게르마늄 물질을 사용하여 약 300Å의 두께를 갖도록 형성하고, 상기 채널막(16)은 단결정 실리콘 물질을 사용하여 약 300Å의 두께를 갖도록 형성한다. 더욱이, 상기 채널 층간막(14)과 채널막(16)은 보론(B)으로 도핑된 단결정 반도체 물질로 형성한다. 이에 따라, 상기 채널 층간막(14)은 도전형 채널 층간막으로 형성되고, 상기 채널막(16)은 도전형 채널막으로 형성된다.
아울러, 상기 채널 층간막(14)과 채널막(16)의 두께와 반복 횟수는 만들고자 하는 트랜지스터의 목적에 따라 자유롭게 조절할 수 있다. 본 실시예에서는 상기 채널 층간막(14)과 채널막(16)이 갖는 전체 두께가 약 1,000 내지 1,500Å이 되도록 반복 적층한다.
도 5c를 참조하면, 포토레지스트 패턴을 사용한 식각을 실시하여 상기 채널 층간막(14)과 채널막(16)을 패터닝한다. 이에 따라, 상기 반도체 기판(10) 상에는 제1 채널 층간막 패턴들(14a′, 14b′, 14c′)과 제1 채널막 패턴들(16a′, 16b′)로 이루어진 예비 액티브 패턴(18)이 형성된다. 이하, 상기 제1 채널 층간막 패턴들(14a′, 14b′, 14c′)은 제1 채널 층간막 패턴(14′)으로도 표현하고, 상기 제1채널막들(16a′, 16b′)은 제1 채널막 패턴(16′)으로도 표현한다.
그리고, 상기 포토레지스트 패턴을 사용한 식각을 계속적으로 수행하여 반도체 기판(10) 표면 아래에 형성된 고농도 도핑 영역(12) 보다 깊은 깊이를 갖는 소자 분리 트렌치(20)를 형성한다. 이어서, 화학 기상 증착을 실시하여 상기 소자 분리 트렌치(20)가 형성된 결과물 상에 산화막을 형성한 후, 상기 예비 액티브 패턴(18)의 표면이 노출될 때까지 에치백 또는 화학기계적 연마와 같은 평탄화 공정을 실시한다. 이에 따라, 상기 반도체 기판(10) 상에는 상기 예비 액티브 패턴(18)을 둘러싸는 필드 영역(22)이 형성된다.
도 5d를 참조하면, 상기 예비 액티브 패턴(18)과 필드 영역(22) 상에 식각 저지막(23)을 연속적으로 형성한다. 그리고, 상기 식각 저지막(23) 상에 더미 게이트막(25)과 반사 방지막(27)을 순차적으로 형성한다. 여기서, 상기 식각 저지막(23)은 상기 더미 게이트막(25)에 대하여 선택적으로 제거될 수 있는 물질로 사용하여 약 150Å이 두께를 갖도록 형성하는데, 상기 물질의 예로서는 실리콘 질화물을 들 수 있다. 따라서, 상기 식각 저지막(23)은 상기 더미 게이트막(25)을 식각할 때 그 아래에 위치하는 구조물이 식각되는 것을 방지한다. 아울러, 상기 더미 게이트막(25)은 게이트 영역을 한정하기 위한 것으로, 실리콘 산화물을 사용하여 약 1,000Å의 두께를 갖도록 형성한다. 그리고, 상기 반사 방지막(27)은 실리콘 질화물을 사용하여 약 300Å의 두께를 갖도록 형성한다. 이에 따라, 상기 반사 방지막(27)은 사진 식각 공정을 수행할 때 하부 구조물로부터 광(光)이 반사되는 것을 방지한다.
도 5e를 참조하면, 상기 사진 식각 공정을 수행하여 형성한 포토레지스트 패턴을 식각 마스크로 사용하여 상기 반사 방지막(27), 더미 게이트막(25) 및 식각 저지막(23)을 차례로 건식 식각한다. 이에 따라, 상기 반도체 기판(10) 상에는 반사 방지막 패턴(28), 더미 게이트막 패턴(26) 및 식각 저지막 패턴(24)을 포함하는 게이트 하드 마스크막(29)이 형성된다. 이때, 상기 게이트 하드 마스크막(29)은 약 0.25㎛의 폭을 갖고, 소스/드레인 영역과 채널 영역을 자동적으로 셀프-얼라인시키 는 역할을 한다.
도 5f를 참조하면, 상기 게이트 하드 마스크막(29)를 식각 마스크로 사용하여 노출된 예비 액티브 패턴(18)을 반도체 기판(10)의 표면이 노출될 때까지 식각한다. 이에 따라, 상기 반도체 기판에는 소스/드레인 영역이 정의된다. 이와 같이, 상기 소스/드레인 영역의 정의에 의해 상기 예비 액티브 패턴(18)은 채널 영역에만 형성된다. 그리고, 상기 고농도 도핑 영역(12)의 투사 범위(projected range) 아래까지 노출되도록 상기 식각 공정을 더 수행한다. 이와 같이, 상기 식각 공정을 수행할 결과, 게이트 하드 마스크막(29) 아래에는 복수개의 제2 채널 층간막 패턴들(14a″, 14b″, 14c″)과 복수개의 제2채널막 패턴들(16a″, 16b″)로 이루어진 예비 액티브 채널 패턴(18a)이 형성된다. 이하, 상기 제2 채널 층간막 패턴들(14a″, 14b″, 14c″)은 제2 채널 층간막 패턴(14″)으로도 표현하고, 상기 제2 채널막들(16a″, 16b″)은 제2 채널막 패턴(16″)으로도 표현한다.
여기서, 상기 액티브 패턴을 식각하지 않고 그대로 소스/드레인 영역으로 사용하는 종래의 GGA 구조에서는, 채널 층간막을 등방성 식각할 때 터널이 수평 확장되어 게이트 전극의 길이가 커지는 문제가 발생한다.
그러나, 본 실시예에서는 액티브 패턴 중에서 소스/드레인 영역의 정의를 위한 식각을 실시한 후, 상기 정의된 영역(30)에 도전 물질로 채움으로서 소스/드레인 영역을 형성한다. 따라서, 상기 예비 액티브 채널 패턴(18a)을 구성하는 채널 층간막(14)의 수평 길이가 게이트 길이 영역에 국한된다. 그러므로, 상기 제2채널 층간막 패턴(14″)을 등방성 식각하여 터널들을 형성할 때 상기 터널들이 수평 방 향으로 확장되는 것을 방지할 수 있다. 그 결과, 본 실시예에서는 채널이 갖는 폭보다 작은 게이트 길이를 갖는 고집적 모오스 트랜지스터를 구현할 수 있다.
도 5g를 참조하면, 상기 반도체 기판(10)의 상기 정의된 영역(30)의 표면과 상기 예비 액티브 채널 패턴(18a)의 측면에 부분적으로 선택적 에피택시얼 단결정막을 약 350Å의 두께를 갖도록 성장시킨다. 이에 따라, 상기 정의된 영역(30)의 표면과 상기 예비 액티브 채널 패턴(18a)의 측면에 상기 선택적 에피택시얼 단결정막으로 이루어진 소스/드레인 확장막(32)이 형성된다. 그리고, 경사 이온 주입을 실시하여 상기 소스/드레인 확장막(32)에 불순물을 도핑시킨다.
또한, 수소 분위기에서 고온 열처리를 더 실시하여 상기 소스/드레인 확장막(32)의 표면 거칠기(roughness)를 개선할 수 있다.
도 5h를 참조하면, 상기 소스/드레인 확장막(32)이 형성된 상기 정의된 영역(30)에 매립되도록 도전막을 형성한 후, 상기 도전막을 예비 액티브 채널 패턴(18a)의 표면까지 에치백한다. 이에 따라, 상기 정의된 영역(30)에는 상기 도전막으로 이루어지는 소스/드레인 영역(34)이 형성된다. 여기서, 상기 소스/드레인 영역(34)을 형성하기 위한 도전막의 예로서는 선택적 에피택시얼 단결정막, 폴리 실리콘막, 금속 실리사이드막 등을 들 수 있다. 이들은 단일 박막으로 사용하는 것이 바람직하지만, 둘 이상이 순차적으로 적층된 다층 박막을 사용할 수도 있다. 아울러, 상기 소스/드레인 영역을 확장하기 위한 도전막은 주로 화학기상증착에 의해 형성된다. 그러므로, 상기 소스/드레인 영역(34)은 상기 예비 액티브 채널 패턴(18a)을 따라 수직으로 균일한 도핑 프로파일을 갖도록 형성할 수 있다. 이때, 상 기 게이트 하드 마스크(29)의 측면 하부에 소스/드레인 영역(34)을 형성하기 위한 도전막의 테일(tail)(34a)이 남을 수도 있다. 특히, 상기 테일(34a)은 상기 게이트 하드 마스크막 패턴(29)의 식각 저지막 패턴(24)의 측면에 집중적으로 남는다.
도 5i를 참조하면, 상기 소스/드레인 영역(34) 및 필드 영역(22)상에 상기 반사 방지막 패턴(28)과 동일한 물질인 실리콘 질화물을 사용하여 마스크막(35)을 형성한다. 이에 따라, 상기 마스크막(35)은 상기 게이트 하드 마스크막(29)를 덮는다. 여기서, 상기 마스크막(35)을 형성하기 전에, 열산화를 진행하여 상기 소스/드레인 영역(34)의 표면 부위와 상기 예비 액티브 채널 패턴(18a)의 노출된 표면 부위를 산화시켜서 산화막을 형성할 수도 있다. 상기 산화막은 스트레스를 완충시키는 역할을 갖는다.
도 5j 및 도 6a를 참조하면, 상기 더미 게이트막 패턴(26)의 표면이 노출될 때까지 상기 마스크막(35)을 에치백 또는 화학기계적 연마와 같은 평탄화 공정을 수행하여 제거한다. 이에 따라, 상기 마스크막(35)은 상기 더미 게이트막 패턴(26)의 표면을 노출시키는 마스크막 패턴(36)으로 형성된다.
도 5k 및 도 6b를 참조하면, 상기 마스크막 패턴(36)과 상기 더미 게이트막 패턴(26)이 갖는 서로 다른 식각 선택비를 이용하여 상기 더미 게이트막 패턴(26)을 선택적으로 제거한다. 이에 따라, 상기 식각 저지막 패턴(24)의 표면을 노출시키는 게이트 트렌치(38)를 얻는다. 그리고, 상기 식각 저지막 패턴(24)은 상기 게이트 트렌치(38)를 얻기 위한 식각에서 상기 식각 저지막 패턴(24)의 하부에 형성되어 있는 예비 액티브 채널 패턴(18a)이 식각되는 것을 방지한다.
도 5l을 참조하면, 상기 게이트 마스크막 패턴(29)의 식각 저지막 패턴(24)의 측면에 테일(34a)이 남아 있을 경우, 상기 테일(34a)은 후속 공정의 실시에 의해 형성하는 게이트 전극과 합선된다. 따라서, 산화 공정을 실시하여 상기 테일(34a)을 절연막(40)으로 변환시킨다. 아울러, 습식 식각 공정을 실시하여 상기 테일(34a)을 제거할 수도 있다.
도 5m 및 도 6c를 참조하면, 상기 게이트 트렌치(38)를 통해 노출된 식각 저지막 패턴(24)을 제거한다. 그리고, 이온 주입을 실시하여 상기 예비 액티브 채널 패턴(18a)을 도핑시킬 수도 있다. 이때, 상기 도핑에서는 보론과 같은 불순물을 사용한다. 아울러, 상기 예비 액티브 채널 패턴(18a)의 제2 채널막 패턴들(16a″, 16b″) 각각에 도핑 농도가 다르게 이온 주입을 실시할 수도 있다. 이는, 게이트 전극에 인가되는 전압에 따른 트랜지스터의 단계적 동작을 얻기 위함이다.
그리고, 상기 소스/드레인 영역(34)을 식각 마스크로 사용한 식각을 실시하여 필드 영역(22)을 선택적으로 제거한다. 이에 따라, 도 6에 도시된 바와 같이, 상기 예비 액티브 채널 패턴(18a)의 측면 부분이 노출된다.
도 5n 및 도 6d를 참조하면, 상기 소스/드레인 확장막(32)의 측면 부위를 부분적으로 노출시킨 후, 상기 예비 액티브 채널 패턴(18a)의 제2 채널 층간막 패턴(14″)을 선택적으로 제거한다. 상기 제2 채널 층간막 패턴(14″)의 선택적 제거는 상기 제2 채널 층간막 패턴(14″)과 제2 채널막 패턴(16″)이 갖는 서로 다른 식각 선택비를 이용한 식각에 의해 달성된다.
여기서, 상기 채널막에 대한 상기 채널 층간막이 갖는 식각 선택비를 10 내 지 150 : 1로 조정하는 것이 바람직하다. 그리고, 상기 식각 선택비가 30 내지 150 : 1로 조정되는 것이 보다 바람직하고, 상기 식각 선택비가 50 내지 150 : 1로 조정되는 것을 더욱 보다 바람직하고, 상기 식각 선택비가 70 내지 150 : 1로 조정되는 것이 더욱 보다 더 바람직하고, 상기 식각 선택비가 100 내지 150 : 1로 조정되는 것이 가장 바람직하다.
따라서, 상기 식각에서는 상기 제2 채널막 패턴(16″)에 대하여 상기 제2 채널 층간막 패턴(14″)이 갖는 식각 선택비를 약 100 내지 150 : 1로 조정한다. 따라서, 과초산, 불소가 함유된 화합물, 용매 등을 포함하고, 약 50℃의 온도를 갖는 식각 용액을 사용한다. 특히, 상기 식각에서는 보론(B)으로 도핑된 제2채널 층간막 패턴(14″)을 제거하기 때문에 별다른 어려움 없이 진행할 수 있다.
만약, 상기 채널 층간막(14)과 채널막(16)에 도전형 불순물이 도핑되어 있지 않은 경우에도 별다른 어려움 없이 상기 식각을 진행할 수 있다.
그 결과, 상기 예비 액티브 채널 패턴(18a)을 관통하는 복수개의 터널들(42a, 42b)과 최상부에 위치하는 터널 그루브(42c)가 형성된다. 아울러, 상기 예비 액티브 채널 패턴(18a)의 제2 채널막 패턴(16″)은 복수개의 채널들(44a, 44b)로 형성된다. 따라서, 상기 반도체 기판 상에는 상기 복수개의 터널들(42a, 42b)과 터널 그루브(42c) 및 상기 복수개의 채널들(44a, 44b)를 포함하는 액티브 채널 패턴(45)이 형성된다. 그리고, 상기 복수개의 터널들(42a, 42b)과 복수개의 채널들(44a, 44b)은 약 50%의 오차 범위 내에서 상기 더미 게이트 패턴(26)의 폭과 같은 폭을 갖도록 형성할 수 있다. 이하, 상기 터널들(42a, 42b)은 터널(42)로도 표현하 고, 상기 채널들(44a, 44b)은 채널(44)로도 표현한다.
특히, 상기 채널(44)의 경우에는 보론(B)으로 도핑된 단결정 반도체 물질로 형성한 채널막(16)으로 구성되기 때문에 상기 채널(44)은 N-채널로 파악할 수 있다. 따라서, 상기 채널(44)을 대상으로 후속 공정을 진행하여 게이트 전극을 형성할 경우에는 최종적으로 엔모오스 트랜지스터가 구현된다. 이하, 상기 채널(44)는 보론으로 도핑된 채널로도 표현한다.
따라서, 본 실시예에서는 상기 N-채널을 P-채널로 형성하기 위한 공정을 더 진행한다. 이때, 상기 P-채널은 상기 N-채널로 형성된 영역들 중에서 부분적으로 형성한다.
도 5o를 참조하면, 상기 보론으로 도핑된 채널(44)에 인(P)을 도핑시킨다. 그 결과, 상기 보론으로 도핑된 채널(44)은 인으로 도핑된 채널(49)로 전환된다. 이는, 상기 보론의 도핑된 채널(44)이 갖는 농도보다 높은 농도를 갖도록 인을 도핑함으로서 달성된다. 여기서, 상기 인으로 도핑된 채널(49)은 복수개의 채널들(49a, 49b)을 포함한다. 이와 같이, 상기 인으로 도핑된 채널(49)을 획득함으로서 본 실시예에서는 용이하게 P-채널을 형성할 수 있다. 상기 인의 도핑은 주로 플라즈마 처리에 의해 달성되지만, 이온 주입에 의해 달성될 수도 있다. 이하, 상기 보론으로 도핑된 채널(44)을 포함하는 액티브 채널 패턴(45)을 제1 액티브 채널 패턴으로도 표현하고, 상기 인으로 도핑된 채널(49)을 포함하는 액티브 채널 패턴(47)을 제2 액티브 채널 패턴으로도 표현한다.
만약, 상기 채널 층간막(14)과 채널막(16)에 도전형 불순물이 도핑되어 있지 않은 경우에는 상기 터널의 형성을 위한 식각을 실시한 후, 상기 N-채널 또는 P-채널을 형성하기 위한 불순물의 도핑을 실시할 수도 있다. 아울러, 상기 액티브 채널 패턴 전부에 N-채널의 형성을 위한 보론을 도핑시킨 후, P-채널의 형성을 위한 인을 도핑시킬 수 있다. 그리고, 상기 액티브 채널 패턴 일부에 N-채널의 형성을 위한 보론을 도핑시킨 후, 다른 나머지의 액티브 채널 패턴에 P-채널의 형성을 위한 인을 도핑시킬 수 있다. 반대로, 상기 액티브 채널 패턴 모두에 P-채널의 형성을 위한 인을 도핑시킨 후, N-채널의 형성을 위한 보론을 도핑시킬 수 있다. 그리고, 상기 액티브 채널 패턴 일부에 P-채널의 형성을 위한 인을 도핑시킨 후, 다른 나머지의 액티브 채널 패턴에 N-채널의 형성을 위한 보론을 도핑시킬 수 있다.
도 5p 및 도 6e를 참조하면, 열산화 공정을 실시하여 상기 인으로 도핑된 채널(49)의 표면 부위 및 터널 그루브(42c)의 표면 상에 실리콘 산화 질화물(silicon oxide nitride)을 사용하여 약 50Å의 두께를 갖는 게이트 절연막(46)을 형성한다. 이때, 상기 인으로 도핑된 채널(49)에 의해 노출된 소스/드레인 확장막(32)의 표면 일부에도 게이트 절연막(46)이 연속하여 형성된다.
그리고, 상기 게이트 절연막(46)을 형성하기 이전에, 수소(H2) 또는 아르곤(Ar) 분위기에서 고온 열처리를 실시할 수도 있다. 이와 같이, 상기 수소(H2) 또는 아르곤(Ar) 분위기에서 고온 열처리를 실시할 경우, 상기 인으로 도핑된 채널(49)의 표면 거칠기가 개선됨으로 상기 게이트 절연막(46)과 상기 인으로 도핑된 채널(49) 사이의 거칠기가 감소된다.
도 5q를 참조하면, 상기 터널(42)과 터널 그루브(42c)를 매립하면서 상기 인으로 도핑된 채널(49)을 둘러싸도록 게이트 전극(48)을 형성한다. 이때, 상기 게이트 전극(48)은 도프드 폴리 실리콘을 사용하여 형성한다.
도 5r 및 도 6g를 참조하면, 상기 게이트 전극(48)의 상면에 금속 실리사이드를 사용하여 게이트 적층막(50)을 형성한다. 그리고, 상기 게이트 적층막(50)은 실리콘 산화물 또는 실리콘 질화물을 사용하여 형성할 수도 있다. 이와 같이, 상기 게이트 적층막(50)을 형성함으로서 게이트 저항을 줄일 수 있고, 게이트의 캡핑 역할도 할 수 있다.
도 5s를 참조하면, 상기 마스크 패턴(36)을 제거한 후 금속 배선 등의 후속 공정들을 진행하여 멀티-브리지 채널형 모오스 트랜지스터를 완성한다. 경우에 따라, 상기 마스크막(36)을 제거하지 않고 그대로 층간 절연막으로 사용할 수도 있다.
이와 같이, 본 실시예에서는 N-채널에 해당하는 제1 액티브 채널 패턴을 먼저 형성한 후, 상기 제1 액티브 채널 패턴의 보론으로 도핑된 채널을 인으로 도핑된 채널막들로 형성한다. 따라서, P-채널 즉 P-모오스를 갖는 멀티-브리지 채널형 트랜지스터를 용이하게 제조할 수 있다.
실시예 2
도 7a 내지 도 7s는 본 발명의 실시예 2에 따른 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 나타내는 단면도들이다. 본 실시예는 실시예 1에서 설명 한 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 구체적으로 설명하기로 한다.
도 7a를 참조하면, 단결정 실리콘으로 이루어진 반도체 기판(10)을 준비한다. 이때, 상기 반도체 기판(10)은 N-모오스 트랜지스터를 형성하기 위한 N-모오스 영역인 제1 영역과 P-모오스 트랜지스터를 형성하기 위한 P-모오스 영역인 제2 영역을 구분할 수 있다. 이어서, 상기 반도체 기판(10)의 N-모오스 영역 주 표면과 P-모오스 영역 주 표면 각각에 상기 반도체 기판(10)과 같은 도전형 불순물을 이온 주입한다. 이에 따라, 상기 반도체 기판(10)의 N-모오스 영역 주 표면에는 제1 고농도 도핑 영역(12)이 형성되고, 상기 반도체 기판(10)의 P-모오스 영역 주 표면에는 제2 고농도 도핑 영역(120)이 형성된다. 이와 같이, 상기 제1 고농도 도핑 영역(12)과 제2 고농도 도핑 영역(120)을 형성하는 것은 기저 트랜지스터의 동작을 방지하기 위함이다.
도 7b를 참조하면, 상기 반도체 기판(10) 상에 복수개의 채널 층간막들(14a, 14b, 14c) 및 복수개의 채널막들(16a, 16b)을 서로 반복하여 적층한다. 여기서, 상기 복수개의 체널 층간막들(14a, 14b, 14c) 및 복수개의 채널막들(16a, 16b)은 N-모오스 영역과 P-모오스 영역 상에 연속적으로 형성한다. 이하, 상기 복수개의 채널 층간막들(14a, 14b, 14c)은 채널 층간막(14)으로도 표현하고, 상기 채널막들(16a, 16b)은 채널막(16)으로도 표현한다. 상기 채널 층간막(14)과 채널막(16)은 서로 다른 식각 선택비를 갖는 단결정 반도체 물질들로 형성한다. 구체적으로, 상기 채널 층간막(14)은 단결정 실리콘-게르마늄 물질을 사용하여 약 300Å의 두께를 갖도록 형성하고, 상기 채널막(16)은 단결정 실리콘 물질을 사용하여 약 300Å의 두께를 갖도록 형성한다. 더욱이, 상기 채널 층간막(14)과 채널막(16)은 보론(B)으로 도핑된 단결정 반도체 물질로 형성한다. 이에 따라, 상기 채널 층간막은 보론이 도핑된 도전형 채널 층간막으로 형성되고, 상기 채널막은 보론이 도핑된 도전형 채널막으로 형성된다.
아울러, 상기 채널 층간막(14)과 채널막(16)의 두께와 반복 횟수는 만들고자 하는 트랜지스터의 목적에 따라 자유롭게 조절할 수 있다. 본 실시예에서는 상기 채널 층간막(14)과 채널막(16)이 갖는 전체 두께가 약 1,000 내지 1,500Å이 되도록 반복 적층한다.
도 7c를 참조하면, 포토레지스트 패턴을 사용한 식각을 실시하여 상기 채널 층간막(14)과 채널막(16)을 패터닝한다. 이에 따라, 상기 N-모오스 영역과 P-모오스 영역을 갖는 반도체 기판(10) 상에는 제1 채널 층간막 패턴들(14a′, 14b′, 14c′)과 제1 채널막 패턴들(16a′, 16b′)로 이루어진 예비 액티브 패턴(18)이 형성된다. 이때, 상기 N-모오스 영역의 반도체 기판(10) 상에 형성된 예비 액티브 패턴(18)을 제1 예비 액티브 패턴으로 상기 P-모오스 영역의 반도체 기판(10) 상에 형성된 예비 액티브 패턴(18)을 제2 예비 액티브 패턴으로도 구분할 수 있다. 이하, 상기 제1 채널 층간막 패턴들(14a′, 14b′, 14c′)은 제1 채널 층간막 패턴(14′)으로도 표현하고, 상기 제1 채널막들(16a′, 16b′)은 제1 채널막 패턴(16′)으로도 표현한다.
그리고, 상기 포토레지스트 패턴을 사용한 식각을 계속적으로 수행하여 반도 체 기판(10) 표면 아래에 형성된 고농도 도핑 영역들(12, 120) 보다 깊은 깊이를 갖는 소자 분리 트렌치(20)를 형성한다. 이어서, 화학 기상 증착을 실시하여 상기 소자 분리 트렌치(20)가 형성된 결과물 상에 산화막을 형성한 후, 상기 예비 액티브 패턴(18)의 표면이 노출될 때까지 에치백 또는 화학기계적 연마와 같은 평탄화 공정을 실시한다. 이에 따라, 상기 반도체 기판(10) 상에는 상기 예비 액티브 패턴(18)을 둘러싸는 필드 영역(22)이 형성된다. 즉, N-모오스 영역과 P-모오스 영역 각각에 필드 영역(20)이 형성된다.
도 7d를 참조하면, 상기 예비 액티브 패턴(18)과 필드 영역(22) 상에 식각 저지막(23)을 연속적으로 형성한다. 그리고, 상기 식각 저지막(23) 상에 더미 게이트막(25)과 반사 방지막(27)을 순차적으로 형성한다. 즉, 상기 식각 저지막(23), 더미 게이트막(25) 및 반사 방지막(27)은 상기 N-모오스 영역과 P-모오스 영역에 연속적으로 형성된다. 여기서, 상기 식각 저지막(23)은 상기 더미 게이트막(25)에 대하여 선택적으로 제거될 수 있는 물질로 사용하여 약 150Å이 두께를 갖도록 형성하는데, 상기 물질의 예로서는 실리콘 질화물을 들 수 있다. 따라서, 상기 식각 저지막(23)은 상기 더미 게이트막(25)을 식각할 때 그 아래에 위치하는 구조물이 식각되는 것을 방지한다. 아울러, 상기 더미 게이트막(25)은 게이트 영역을 한정하기 위한 것으로, 실리콘 산화물을 사용하여 약 1,000Å의 두께를 갖도록 형성한다. 그리고, 상기 반사 방지막(27)은 실리콘 질화물을 사용하여 약 300Å의 두께를 갖도록 형성한다. 이에 따라, 상기 반사 방지막(27)은 사진 식각 공정을 수행할 때 하부 구조물로부터 광(光)이 반사되는 것을 방지한다.
도 7e를 참조하면, 상기 사진 식각 공정을 수행하여 형성한 포토레지스트 패턴을 식각 마스크로 사용하여 상기 반사 방지막(27), 더미 게이트막(25) 및 식각 저지막(23)을 차례로 건식 식각한다. 이에 따라, 상기 반도체 기판(10) 상에는 반사 방지막 패턴(28), 더미 게이트막 패턴(26) 및 식각 저지막 패턴(24)을 포함하는 게이트 하드 마스크막(29)이 형성된다. 즉, 상기 N-모오스 영역과 P-모오스 영역 각각에 게이트 하드 마스크막(29)이 형성된다. 이때, 상기 게이트 하드 마스크막(29)은 약 0.25㎛의 폭을 갖고, 소스/드레인 영역과 채널 영역을 자동적으로 셀프-얼라인시키는 역할을 한다.
도 7f를 참조하면, 상기 게이트 하드 마스크막(29)를 식각 마스크로 사용하여 노출된 예비 액티브 패턴(18)을 반도체 기판(10)의 표면이 노출될 때까지 식각한다. 이에 따라, 상기 반도체 기판에는 소스/드레인 영역이 정의된다. 이때, 상기 N-모오스 영역에 정의된 소스/드레인 영역을 제1 소스/드레인 영역으로 상기 P-모오스 영역에 정의된 소스/드레인 영역을 제2 소스/드레인 영역으로도 구분할 수 있다.
이와 같이, 상기 소스/드레인 영역의 정의에 의해 상기 예비 액티브 패턴(18)은 채널 영역에만 형성된다. 그리고, 상기 고농도 도핑 영역들(12, 120)의 투사 범위(projected range) 아래까지 노출되도록 상기 식각 공정을 더 수행한다. 이와 같이, 상기 식각 공정을 수행할 결과, 게이트 하드 마스크막(29) 아래에는 복수개의 제2채널 층간막 패턴들(14a″, 14b″, 14c″)과 복수개의 제2채널막 패턴들(16a″, 16b″)로 이루어진 예비 액티브 채널 패턴(18a)이 형성된다. 즉, 상기 N- 모오스 영역과 P-모오스 영역 각각에 상기 예비 액티브 채널 패턴(18a)이 형성되는 것이다. 이때, 상기 N-모오스 영역에 형성된 예비 액티브 채널 패턴(18a)을 제1예비 액티브 채널 패턴으로 상기 P-모오스 영역에 형성된 예비 액티브 채널 패턴(18a)을 제2 예비 액티브 채널 패턴으로 구분할 수도 있다. 이하, 상기 제2 채널 층간막 패턴들(14a″, 14b″, 14c″)은 제2 채널 층간막 패턴(14″)으로도 표현하고, 상기 제2 채널막들(16a″, 16b″)은 제2 채널막 패턴(16″)으로도 표현한다.
여기서, 상기 액티브 패턴을 식각하지 않고 그대로 소스/드레인 영역으로 사용하는 종래의 GGA 구조에서는, 채널 층간막을 등방성 식각할 때 터널이 수평 확장되어 게이트 전극의 길이가 커지는 문제가 발생한다.
그러나, 본 실시예에서는 액티브 패턴 중에서 소스/드레인 영역의 정의를 위한 식각을 실시한 후, 상기 정의된 영역(30)에 도전 물질로 채움으로서 소스/드레인 영역을 형성한다. 따라서, 상기 예비 액티브 채널 패턴(18a)을 구성하는 채널 층간막(14)의 수평 길이가 게이트 길이 영역에 국한된다. 그러므로, 상기 제2 채널 층간막 패턴(14″)을 등방성 식각하여 터널들을 형성할 때 상기 터널들이 수평 방향으로 확장되는 것을 방지할 수 있다. 그 결과, 본 실시예에서는 채널이 갖는 폭보다 작은 게이트 길이를 갖는 고집적 상보형 모오스(CMOS) 트랜지스터를 구현할 수 있다.
도 7g를 참조하면, 상기 반도체 기판(10)의 상기 정의된 영역(30)의 표면과 상기 예비 액티브 채널 패턴(18a)의 측면에 부분적으로 선택적 에피택시얼 단결정막을 약 350Å의 두께를 갖도록 성장시킨다. 이때, 상기 N-모오스 영역의 예비 액 티브 채널 패턴(18a)에는 제1 선택적 에피택시얼 단결정막이 형성되고, 상기 P-모오스 영역의 예비 액티브 채널 패턴(18)에는 제2 선택적 에피택시얼 단결정막이 형성된다. 이에 따라, 상기 N-모오스 영역에서의 상기 정의된 영역(30)의 표면과 상기 예비 액티브 채널 패턴(18a)의 측면에는 제1 소스 드레인 확장막(32)이 형성되고, 상기 P-모오스 영역에서의 상기 정의된 영역(30)의 표면과 상기 예비 액티브 채널 패턴(18a)의 측면에는 제2 소스 드레인 확장막(320)이 형성된다.
그리고, 경사 이온 주입을 실시하여 상기 소스/드레인 확장막들(32, 320)에 불순물을 도핑시킨다. 또한, 수소 분위기에서 고온 열처리를 더 실시하여 상기 소스/드레인 확장막들(32, 320)의 표면 거칠기(roughness)를 개선할 수 있다.
도 7h를 참조하면, 상기 제1 소스/드레인 확장막(32)이 형성된 상기 정의된 영역(30)과 상기 제2 소스/드레인 확장막(320)이 형성된 상기 정의된 영역(30)이 매립되도록 도전막을 형성한 후, 상기 도전막을 예비 액티브 채널 패턴(18a)의 표면까지 에치백한다. 이에 따라, 상기 N-모오스 영역의 정의된 영역(30)에는 상기 도전막으로 이루어지는 제1 소스/드레인 영역(34)이 형성되고, 상기 P-모오스 영역의 정의된 영역(30)에는 상기 도전막으로 이루어지는 제2 소스/드레인 영역(340)이 형성된다. 여기서, 상기 소스/드레인 영역들(34, 340)을 형성하기 위한 도전막의 예로서는 선택적 에피택시얼 단결정막, 폴리 실리콘막, 금속 실리사이드막 등을 들 수 있다. 이들은 단일 박막으로 사용하는 것이 바람직하지만, 둘 이상이 순차적으로 적층된 다층 박막을 사용할 수도 있다. 아울러, 상기 제1 소스/드레인 영역(34)을 형성하기 위한 도전막과 상기 제2 소스/드레인 영역(340)을 형성하기 위한 도전 막의 경우에는 그것들 각각에 도핑되는 불순물의 농도와 종류 등을 달리하여 형성할 수도 있다. 상기 소스/드레인 영역들(34, 340)을 확장하기 위한 도전막은 주로 화학기상증착에 의해 형성된다. 그러므로, 상기 소스/드레인 영역들(34, 340)은 상기 예비 액티브 채널 패턴(18a)을 따라 수직으로 균일한 도핑 프로파일을 갖도록 형성할 수 있다. 이때, 상기 게이트 하드 마스크(29)의 측면 하부에 소스/드레인 영역들(34, 340)을 형성하기 위한 도전막의 테일(tail)(34a)이 남을 수도 있다. 특히, 상기 테일(34a)은 상기 게이트 하드 마스크막 패턴(29)의 식각 저지막 패턴(24)의 측면에 집중적으로 남는다.
도 7i를 참조하면, 상기 소스/드레인 영역들(34, 340) 및 필드 영역(22) 상에 상기 반사 방지막 패턴(28)과 동일한 물질인 실리콘 질화물을 사용하여 마스크막(35)을 형성한다. 이에 따라, 상기 마스크막(35)은 상기 게이트 하드 마스크막(29)를 덮는다. 여기서, 상기 마스크막(35)을 형성하기 전에, 열산화를 진행하여 상기 소스/드레인 영역들(34, 340)의 표면 부위와 상기 예비 액티브 채널 패턴(18a)의 노출된 표면 부위를 산화시켜서 산화막을 형성할 수도 있다. 상기 산화막은 스트레스를 완충시키는 역할을 갖는다.
도 7j를 참조하면, 상기 더미 게이트막 패턴(26)의 표면이 노출될 때까지 상기 마스크막(35)을 에치백 또는 화학기계적 연마와 같은 평탄화 공정을 수행하여 제거한다. 이에 따라, 상기 마스크막(35)은 상기 더미 게이트막 패턴(26)의 표면을 노출시키는 마스크막 패턴(36)으로 형성된다. 즉, 상기 N-모오스 영역과 P-모오스 영역 각각에 마스크막 패턴(36)이 형성된다.
도 7k를 참조하면, 상기 마스크막 패턴(36)과 상기 더미 게이트막 패턴(26)이 갖는 서로 다른 식각 선택비를 이용하여 상기 더미 게이트막 패턴(26)을 선택적으로 제거한다. 이에 따라, 상기 식각 저지막 패턴(24)의 표면을 노출시키는 게이트 트렌치(38)를 얻는다. 즉, 상기 N-모오스 영역과 P-모오스 영역 각각에 게이트 트렌치(38)를 얻을 수 있다. 그리고, 상기 식각 저지막 패턴(24)은 상기 게이트 트렌치(38)를 얻기 위한 식각에서 상기 식각 저지막 패턴(24)의 하부에 형성되어 있는 예비 액티브 채널 패턴(18a)이 식각되는 것을 방지한다.
도 7l을 참조하면, 상기 게이트 마스크막 패턴(29)의 식각 저지막 패턴(24)의 측면에 테일(34a)이 남아 있을 경우, 상기 테일(34a)은 후속 공정의 실시에 의해 형성하는 게이트 전극들과 합선된다. 따라서, 산화 공정을 실시하여 상기 테일(34a)을 절연막(40)으로 변환시킨다. 아울러, 습식 식각 공정을 실시하여 상기 테일(34a)을 제거할 수도 있다.
도 7m을 참조하면, 상기 게이트 트렌치(38)를 통해 노출된 식각 저지막 패턴(24)을 제거한다. 그리고, 이온 주입을 실시하여 상기 예비 액티브 채널 패턴(18a)을 도핑시킬 수도 있다. 이때, 상기 도핑에서는 보론과 같은 불순물을 사용한다. 이어서, 상기 소스/드레인 영역(34)을 식각 마스크로 사용한 식각을 실시하여 필드 영역(22)을 선택적으로 제거한다. 이에 따라, 상기 예비 액티브 채널 패턴(18a)의 측면 부분이 노출된다.
도 7n을 참조하면, 상기 예비 액티브 채널 패턴(18a)의 제2채널 층간막 패턴(14″)을 선택적으로 제거한다. 즉, 상기 N-모오스 영역과 P-모오스 영역 각각에 형성되어 있는 제2 채널 층간막 패턴(14″)을 선택적으로 제거한다. 이때, 상기 제2 채널 층간막 패턴(14″)의 선택적 제거는 상기 제2 채널 층간막 패턴(14″)과 제2 채널막 패턴(16″)이 갖는 서로 다른 식각 선택비를 이용한 식각에 의해 달성된다.
여기서, 상기 제1 도전형 채널막에 대한 상기 제1 도전형 채널 층간막이 갖는 식각 선택비를 10 내지 150 : 1로 조정하는 것이 바람직하다. 그리고, 상기 식각 선택비가 30 내지 150 : 1로 조정되는 것이 보다 바람직하고, 상기 식각 선택비가 50 내지 150 : 1로 조정되는 것을 더욱 보다 바람직하고, 상기 식각 선택비가 70 내지 150 : 1로 조정되는 것이 더욱 보다 더 바람직하고, 상기 식각 선택비가 100 내지 150 : 1로 조정되는 것이 가장 바람직하다.
구체적으로, 상기 식각에서는 상기 제2 채널막 패턴(16″)에 대하여 상기 제2채널 층간막 패턴(14″)이 갖는 식각 선택비를 약 100 내지 150 : 1로 조정한다. 따라서, 과초산, 불소가 함유된 화합물, 용매 등을 포함하고, 20 내지 70℃의 온도를 갖는 식각 용액을 사용한다. 특히, 상기 식각에서는 보론(B)으로 도핑된 제2채널 층간막 패턴(14″)을 제거하기 때문에 별다른 어려움 없이 진행할 수 있다.
그 결과, 상기 N-모오스 영역에는 상기 예비 액티브 채널 패턴(18a)을 관통하는 복수개의 터널들(42a, 42b)과 최상부에 위치하는 터널 그루브(42c)가 형성된다. 아울러, 상기 N-모오스 영역의 예비 액티브 채널 패턴(18a)의 제2 채널막 패턴(16″)은 복수개의 채널들(44a, 44b)로 형성된다. 따라서, 상기 N-모오스 영역의 반도체 기판 상에는 상기 복수개의 터널들(42a, 42b)과 터널 그루브(42c) 및 상기 복수개의 채널들(44a, 44b)를 포함하는 제1 액티브 채널 패턴(45)이 형성된다. 또한, 상기 P-모오스 영역에는 상기 예비 액티브 채널 패턴(18a)을 관통하는 복수개의 터널들(420a, 420b)과 최상부에 위치하는 터널 그루브(420c)가 형성된다. 아울러, 상기 P-모오스 영역의 예비 액티브 채널 패턴(18a)의 제2 채널막 패턴(16″)은 복수개의 채널들(440a, 440b)로 형성된다. 따라서, 상기 P-모오스 영역의 반도체 기판(10) 상에는 상기 복수개의 터널들(420a, 420b)과 터널 그루브(420c) 및 상기 복수개의 채널들(440a, 440b)를 포함하는 제2 액티브 채널 패턴(450)이 형성된다.
그리고, 상기 N-모오스 영역의 제1 액티브 채널 패턴(45)의 복수개의 터널들(42a, 42b)과 복수개의 채널들(44a, 44b) 및 상기 P-모오스 영역의 제2 액티브 채널 패턴(450)의 복수개의 터널들(420a, 420b)과 복수개의 채널들(440a, 440b)은 약 50%의 오차 범위 내에서 상기 더미 게이트 패턴(26)의 폭과 같은 폭을 갖도록 형성할 수 있다. 이하, 상기 제1 액티브 채널 패턴(45)의 터널들(42a, 42b)은 제1 터널(42)로도 표현하고, 상기 채널들(44a, 44b)은 제1채널(44)로도 표현한다. 이와 함께, 상기 제2 액티브 채널 패턴(450)의 터널들(420a, 420b)은 제2 터널(420)로도 표현하고, 상기 채널들(440a, 440b)은 제2 채널(440)로도 표현한다.
이와 같이, 상기 제1 액티브 채널 패턴(45)을 형성함으로서 상기 제1 소스/드레인 확장막(32)의 측면 부위가 부분적으로 노출되고, 상기 제2 액티브 채널 패턴(450)을 형성함으로서 상기 제2 소스/드레인 확장막(320)의 측면 부위가 부분적으로 노출된다.
도 7o를 참조하면, 상기 제2 액티브 채널 패턴(450)의 제2 채널(440)에 인을 도핑시킨다. 즉, 보론으로 도핑된 영역에 인을 도핑시키면 상기 보론으로 도핑된 제2채널(440)은 인으로 도핑된 제2 채널(490)로 전환된다. 여기서, 상기 인으로 도핑된 제2 채널(490)은 복수개의 채널들(490a, 490b)을 포함한다. 이와 같이, 상기 인으로 도핑된 제2 채널(490)을 획득함으로서 본 실시예에서는 용이하게 P-채널을 형성할 수 있다. 즉, 상기 N-모오스 영역에는 보론으로 도핑된 제1 채널(44)을 획득함으로서 용이하게 N-채널을 형성하고, 상기 P-모오스 영역에는 인으로 도핑된 제2 채널(490)을 획득함으로서 용이하게 P-채널을 형성하는 것이다.
상기 인의 도핑은 주로 플라즈마 처리에 의해 달성되지만, 이온 주입에 의해 달성될 수도 있다. 아울러, 상기 인의 도핑에서는 N-모오스 영역에 포토레지스트 패턴(37)을 형성하여 상기 제1 액티브 채널 패턴(45)에 인이 도핑되는 것을 마스킹한다. 이와 같이, 상기 P-모오스 영역에 인을 도핑시킨 후, 상기 포토레지스트 패턴을 제거한다.
도 7p를 참조하면, 열산화 공정을 실시하여 상기 제1 액티브 채널 패턴(45)의 제1 채널(44)의 표면 부위 및 터널 그루브(42)c의 표면 상에 실리콘 산화 질화물을 사용하여 약 50Å의 두깨를 갖는 게이트 절연막(46)을 형성한다. 이와 더불어, 상기 제2 액티브 채널 패턴(450)의 제2 채널(490)의 표면 부위 및 터널 그루브(420c)의 표면 상에 실리콘 산화 질화물을 사용하여 약 50Å의 두깨를 갖는 게이트 절연막(46)을 형성한다. 이때, 상기 제1채널(44)에 의해 노출된 제1 소스/드레인 확장막(32)의 표면 일부와 상기 제2채널(490)에 의해 노출된 제2 소스/드레인 확장막(320)에도 게이트 절연막(46)이 연속하여 형성된다.
그리고, 상기 게이트 절연막(46)을 형성하기 이전에, 수소(H2) 또는 아르곤(Ar) 분위기에서 고온 열처리를 실시할 수도 있다. 이와 같이, 상기 수소(H2) 또는 아르곤(Ar) 분위기에서 고온 열처리를 실시할 경우, 상기 제1 채널(44)과 제2 채널(490)의 표면 거칠기가 개선됨으로 상기 제1 채널(44) 및 제 2채널(490) 각각과 상기 게이트 절연막(46) 사이의 거칠기가 감소된다.
도 7q를 참조하면, 상기 제1 액티브 채널 패턴(45)의 상기 제1 터널(42)과 터널 그루브(42c)를 매립하면서 상기 제1 채널(49)을 둘러싸도록 게이트 전극(48)을 형성한다. 이와 더불어, 상기 제2 액티브 채널 패턴(450)의 상기 제2 터널(420)과 터널 그루브(420c)를 매립하면서 상기 제1 채널(490)을 둘러싸도록 게이트 전극(480)을 형성한다. 이때, 상기 게이트 전극들(48, 480)은 도프드 폴리 실리콘을 사용하여 형성한다. 이에 따라, 상기 N-모오스 영역에는 N-채널을 갖는 게이트 전극(48)이 형성되고, 상기 P-모오스 영역에는 P-채널을 갖는 게이트 전극(480)이 형성된다.
도 7r을 참조하면, 상기 게이트 전극들(48, 480)의 상면에 금속 실리사이드를 사용하여 게이트 적층막(50)을 형성한다. 그리고, 상기 게이트 적층막(50)은 실리콘 산화물 또는 실리콘 질화물을 사용하여 형성할 수도 있다. 이와 같이, 상기 게이트 적층막(50)을 형성함으로서 게이트 저항을 줄일 수 있고, 게이트의 캡핑 역할도 할 수 있다.
도 7s를 참조하면, 상기 마스크 패턴(36)을 제거한 후 금속 배선 등의 후속 공정들을 진행하여 멀티-브리지 채널형 상보형 모오스 트랜지스터를 완성한다. 경우에 따라, 상기 마스크막(36)을 제거하지 않고 그대로 층간 절연막으로 사용할 수도 있다.
이와 같이, 본 실시예에서는 N-채널에 해당하는 제1 액티브 채널 패턴과 P-채널에 해당하는 제2 액티브 채널 패턴을 단일 기판 상에 용이하게 형성할 수 있다. 즉, 상기 N-모오스 영역에는 N-모오스 트랜지스터가 형성되고, 상기 P-모오스 영역에는 P-모오스 트랜지스터가 형성되는 것이다. 이는, P-채널에 해당하는 제2 액티브 채널 패턴을 용이하게 형성할 수 있기 때문이다. 따라서, 단일 기판 상에 N-채널과 P-채널을 갖는 멀티-브리지 채널형 상보형 모오스 트랜지스터를 용이하게 제조할 수 있다.
실시예 3
도 8은 도 5s의 A부분의 확대도로서, 본 발명의 실시예 3에 따른 멀티-브리지 채널형 모오스 트랜지스터를 나타낸다.
도 8을 참조하면, 실시예 1에 의한 멀티-브리지 채널형 모오스 트랜지스터에서 게이트 전극(48)과 소스/드레인 영역(34) (구체적으로는 소스/드레인 확장막 32) 사이에 게이트 절연막(46)이 존재함에 따라 게이트 전극(48)과 소스/드레인 영역(34)의 사이에 오버랩 커패시턴스가 발생한다. 따라서, 본 실시예에서는 상기 오버랩 커패시턴스의 발생을 충분하게 감소시키기 위한 방법을 제안하고 있다.
도 9a는 본 발명의 실시예 3에 따라 제조한 멀티-브리지 채널형 모오스 트랜 지스터를 나타내는 사시도이고, 도 9b는 도 9a의 CC′선을 자른 단면도이고, 도 9c는 도 9b의 B부분의 확대도이다.
본 실시예에서는 상기 실시예 1에서 게이트 전극(48)과 소스/드레인 영역(34) 사이에서 오버랩 커패시턴스(도 8 참조)가 증가되는 것을 방지하기 위하여 게이트 전극(48)과 소스/드레인 영역(34) 사이에 절연 물질로 이루어진 게이트 스페이서(54)를 더 형성한다. 그리고, 본 실시예에서는 실시예 1에서와 동일한 부재는 동일한 참조 부호로 나타낸다.
도 9a 및 도 9b를 참조하면, 반도체 기판(10)의 주 표면 상에 수직 방향으로 형성된 채널(44)이 형성된다. 그리고, 상기 채널(44)의 양쪽 측면에는 상기 채널(44)과 연결되는 소스/드레인 영역(34)이 형성된다. 또한, 상기 소스/드레인 영역(34)과 상기 채널(44) 사이에 상기 채널(44)과 연결되고, 상기 소스/드레인 영역(34)과 접속하는 소스/드레인 확장막(32)이 형성된다.
이때, 채널(44) 사이에는 상기 채널의 길이보다 짧은 길이를 갖는 터널(42)이 형성된다. 그리고, 최하부에 형성된 터널(42a)은 최하부의 채널(44a)과 그 아래에 위치하는 반도체 기판의 표면 부위인 불순물 영역(12)사이에 형성된다. 또한, 최상부의 채널(44b)상에는 터널 형상의 터널 그루브(42c)가 형성된다.
도 9c를 참조하면, 터널(42)의 양쪽 측벽 및 터널 그루브(42c)의 양쪽 측벽에는 상기 채널(44)의 길이와 터널(42)의 길이와의 차이의 절반에 해당하는 두께(d)로 절연 물질로 이루어진 게이트 스페이서(54)가 형성된다. 도시된 도 9c는 상기 제1 채널(44a)과 제2 채널(44b) 사이의 제2 터널(42a)에 형성된 게이트 스페이 서(54)를 나타낸다. 아울러, 상기 터널(42)의 측벽 및 터널 그루브(42c)의 측벽을 제외한 터널(42)의 상부면과 하부면 및 터널 그루브(42c)의 하부면에는 게이트 절연막(46)이 형성된다.
그리고, 후속 공정의 수행에 의해 상기 터널(42)과 터널 그루브(42c)를 매립하면서 상기 채널(44)을 둘러싸도록 게이트 전극(48)을 형성한다. 이때, 상기 게이트 전극(48)은 폴리 실리콘을 사용하여 형성한다. 또한, 상기 게이트 전극(48)을 형선한 후, 상기 게이트 전극(48)의 상면에 금속 실리사이드를 사용하여 게이트 적층막(50)을 더 형성한다. 이때, 상기 게이트 적층막(50)은 게이트 전극(48)의 측벽 상부를 둘러싸도록 형성됨으로서 톱니형(notched) 게이트 전극을 얻을 수 있다. 또한, 상기 소스/드레인 영역(34)을 둘러싸도록 필드 영역(22)이 형성된다. 아울러, 상기 반도체 기판(10)의 주 표면에는 기저 트랜지스터의 동작을 방지하기 위한 고농도의 도핑 영역(12)이 형성된다.
이와 같이, 본 실시예에서는 오버랩 커패시턴스가 증가되는 것을 방지하기 위하여 게이트 전극(48)과 소스/드레인 영역(34) 사이에 절연 물질로 이루어진 게이트 스페이서(54)를 더 형성함으로서 보다 전기적 특성이 우수한 멀티-브리지 채널형 모오스 트랜지스터를 얻을 수 있다.
도 10a 내지 도 10n은 본 발명의 실시예 3에 따른 멀티-브리지 채널형 모오스 트랜지스트의 제조 방법을 나타내는 단면도들이다.
도 10a를 참조하면, 실시예 1의 도 5a 내지 도 5f에서 설명한 것과 동일한 공정을 실시한다. 이에 따라, 반도체 기판 상에 제2 채널 층간막 패턴(14″)과 제2 채널막 패턴(16″)을 포함하는 예비 액티브 채널 패턴(18a)이 형성되고, 소스/드레인 영역이 정의된다. 아울러, 반사 방지막 패턴(28), 더미 게이트막 패턴(26) 및 식각 저지막 패턴(24)을 포함하는 게이트 하드 마스크막(29)이 상기 예비 액티브 채널 패턴(18a)의 상면에 형성된다. 또한, 상기 예비 액티브 채널 패턴(18a)이 형성된 외곽에 필드 영역(22)이 형성된다.
도 10b를 참조하면, 상기 예비 액티브 채널 패턴(18a)의 노출된 측면에 형성된 제2 채널 층간막 패턴(14″)을 선택적으로 수평 식각한다. 이에 따라, 상기 제2 채널 층간막 패턴(14″)이 형성된 영역에는 언더컷 영역(31)이 형성된다. 상기 언더컷 영역은 상기 제2 채널 층간막 패턴(14″)의 양쪽 측면을 약 600Å 제거함으로서 얻을 수 있다. 즉, 상기 언더컷 영역(31)은 상기 제2 채널 층간막 패턴(14″)이 줄어든 영역에 형성되는 것이다. 이에 따라, 상기 제2 채널 층간막 패턴(14″)은 제2채널막 패턴(16″) 보다 협소한 폭을 갖는 제3채널 층간막 패턴(15)으로 형성된다. 이때, 상기 제3 채널 층간막 패턴(15)은 복수개의 제3 채널 층간막 패턴들(15a, 15b, 15c)을 포함한다. 이하, 상기 복수개의 제3 채널 층간막 패턴들(15a, 15b, 15c)은 제3 채널 층간막 패턴(15)으로도 표현한다.
도 10c를 참조하면, 상기 제3 채널 층간막 패턴(15)을 갖는 결과물 상에 절연막을 연속적으로 형성한다. 즉, 상기 예비 액티브 채널 패턴(18a)의 측벽과 표면 및 상기 정의된 영역(30)의 표면 상에 연속적으로 절연막(52)을 형성하는 것이다. 이에 따라, 상기 언더컷 영역(31)에는 상기 절연막이 매립된다. 아울러, 상기 절연막은 산화 실리콘물을 사용하여 형성한다.
도 10d를 참조하면, 상기 절연막(52)을 에치백한다. 이에 따라, 상기 언더컷 영역에는 게이트 스페이서(54)가 형성된다.
도 10e를 참조하면, 실시예 1의 도 5g 및 도 5h와 동일한 방법으로, 상기 정의된 부분(30)의 표면 및 상기 예비 액티브 채널 패턴(18a)의 양쪽 측면 상에 부분적으로 선택적 에피택시얼 단결정막을 성장시킨다. 그 결과, 상기 반도체 기판 상에는 소스/드레인 확장막(32)이 형성된다. 그리고, 상기 소스/드레인 확장막(32)이 형성된 상기 정의된 영역(30)에 매립되도록 도전막을 형성한 후, 상기 도전막을 예비 액티브 채널 패턴(18a)의 표면까지 에치백한다. 이에 따라, 상기 정의된 영역(30)에는 상기 도전막으로 이루어지는 소스/드레인 영역(34)이 형성된다. 이때, 상기 게이트 하드 마스크(29)의 측면 하부에 소스/드레인 영역(34)을 형성하기 위한 도전막의 테일(tail)(34a)이 남을 수도 있다. 특히, 상기 테일(34a)은 상기 게이트 하드 마스크막 패턴(29)의 식각 저지막 패턴(24)의 측면에 집중적으로 남는다.
도 10f를 참조하면, 실시예 1의 도 5i 및 도 5j와 동일한 방법으로, 상기 소스/드레인 영역(34), 상기 예비 액티브 채널 패턴(18a) 및 기판(10) 상에 마스크막을 형성한 후, 상기 더미 게이트 패턴(26)의 표면이 노출될 때까지 상기 마스크막을 평탄화시킨다. 그 결과, 상기 마스크막은 더미 게이트막 패턴(26)을 노출시키는 마스크막 패턴(36)을 형성한다.
도 10g를 참조하면, 실시예 1의 도 5k 및 도 5l과 동일한 방법으로, 상기 마스크막 패턴(36)을 이용하여 상기 더미 게이트막 패턴(26)을 선택적으로 제거한다. 이에 따라, 상기 식각 저지막 패턴(24)의 표면이 노출되는 게이트 트렌치(38)가 형 성된다. 여기서, 상기 식각 저지막 패턴(24)은 상기 더미 게이트막 패턴(26)을 제거할 때 상기 식각 저지막 패턴(24)의 하부에 위치한 예비 액티브 채널 패턴(18a)이 손상되는 것을 방지한다. 그리고, 상기 식각 저지막 패턴(24)의 측면에 테일(34a)이 남아있을 경우, 산화 공정을 실시하여 상기 테일(34a)을 절연막(40)으로 만든다.
도 10h를 참조하면, 실시예 1의 도 5m과 동일한 방법으로, 상기 노출된 식각 저지막 패턴(24)을 제거한다. 이어서, 상기 마스크막 패턴(36)을 갖는 결과물 상에 산화 실리콘을 사용하여 박막을 형성한 후, 상기 박막을 에치백시킨다. 그 결과, 상기 게이트 트렌치(38)의 측벽에 절연막 스페이서(56)가 형성된다. 이때, 상기 절연막 스페이서(56)는 상기 게이트 스페이서(54)의 폭보다 약간 큰 폭을 갖도록 형성한다.
도 10i를 참조하면, 실시예 1의 도 5n과 동일한 방법으로, 상기 소스/드레인 영역(34)을 식각 마스크로 이용하여 필드 영역(22)을 선택적으로 식각하여 상기 예지 액티브 채널 패턴(18a)의 양쪽 측면을 노출시킨 후, 상기 예비 액티브 채널 패턴(18a)의 제3 채널 층간막 패턴(15)을 선택적으로 제거한다. 상기 제3 채널 층간막 패턴(15)의 선택적 제거는 상기 제3 채널 층간막 패턴(15)과 제2 채널막 패턴(16″)이 갖는 서로 다른 식각 선택비를 이용한 식각에 의해 달성된다. 특히, 상기 식각에서는 보론(B)으로 도핑된 제3 채널 층간막 패턴(15)을 제거하기 때문에 별다른 어려움 없이 진행할 수 있다.
그 결과, 상기 예비 액티브 채널 패턴(18a)을 관통하는 복수개의 터널들 (42a, 42b)과 최상부에 위치하는 터널 그루브(42c)가 형성된다. 아울러, 상기 예비 액티브 채널 패턴(18a)의 제2 채널막 패턴(16″)은 복수개의 채널들(44a, 44b)로 형성된다. 따라서, 상기 반도체 기판 상에는 상기 복수개의 터널들(42a, 42b)과 터널 그루브(42c) 및 상기 복수개의 채널들(44a, 44b)를 포함하는 액티브 채널 패턴(45)이 형성된다. 그리고, 상기 터널(42)들은 양쪽 측벽에 형성된 게이트 스페이서(54)에 의해 상기 채널(44)의 수평 길이보다 짧은 길이로 형성된다. 이하, 상기 터널들(42a, 42b)은 터널(42)로도 표현하고, 상기 채널들(44a, 44b)은 채널(44)로도 표현한다.
특히, 상기 채널(44)의 경우에는 보론(B)으로 도핑된 단결정 반도체 물질로 형성한 채널막(16)으로 구성되기 때문에 상기 채널(44)은 N-채널로 파악할 수 있다. 따라서, 상기 채널(44)을 대상으로 후속 공정을 진행하여 게이트 전극을 형성할 경우에는 최종적으로 엔모오스 트랜지스터가 구현된다. 이하, 상기 채널(44)는 보론으로 도핑된 채널로도 표현한다.
따라서, 본 실시예에서는 상기 N-채널을 P-채널로 형성하기 위한 공정을 더 진행한다. 이때, 상기 P-채널은 상기 N-채널로 형성된 영역들 중에서 부분적으로 형성한다.
도 10j를 참조하면, 실시예 1의 도 5o와 동일한 방법으로, 상기 보론으로 도핑된 채널(44)에 인(P)을 도핑시킨다. 그 결과, 상기 보론으로 도핑된 채널(44)은 인으로 도핑된 채널(49)로 변형된다. 여기서, 상기 인으로 도핑된 채널(49)은 복수개의 채널들(49a, 49b)을 포함한다. 이와 같이, 상기 인으로 도핑된 채널(49)을 획 득함으로서 본 실시예에서는 용이하게 P-채널을 형성할 수 있다. 상기 인의 도핑은 주로 플라즈마 처리에 의해 달성되지만, 이온 주입에 의해 달성될 수도 있다. 이하, 상기 보론으로 도핑된 채널(44)을 포함하는 액티브 채널 패턴(45)을 제1 액티브 채널 패턴으로도 표현하고, 상기 인으로 도핑된 채널(49)을 포함하는 액티브 채널 패턴(47)을 제2 액티브 채널 패턴으로도 표현한다.
도 10k를 참조하면, 실시예 1의 도 5p과 동일한 방법으로, 열산화 공정을 실시한다. 이에 따라, 상기 터널(42)의 상부 표면과 하부 표면 및 터널 그루브(42c)의 저면 상에 실리콘 산화 질화물(silicon oxide nitride)로 이루어진 약 50Å의 두께를 갖는 게이트 절연막(46)을 형성한다.
그리고, 상기 게이트 절연막(46)을 형성하기 이전에, 수소(H2) 또는 아르곤(Ar) 분위기에서 고온 열처리를 실시할 수도 있다. 이와 같이, 상기 수소(H2) 또는 아르곤(Ar) 분위기에서 고온 열처리를 실시할 경우, 상기 인으로 도핑된 채널(49)의 표면 거칠기가 개선됨으로 상기 게이트 절연막(46)과 상기 인으로 도핑된 채널(49) 사이의 거칠기가 감소된다.
도 10l을 참조하면, 실시예 1의 도 5q와 동일한 방법으로, 상기 터널(42)과 터널 그루브(42c)를 매립하면서 상기 인으로 도핑된 채널(49)을 둘러싸도록 게이트 전극(48)을 형성한다. 이때, 상기 게이트 전극(48)은 도프드 폴리 실리콘을 사용하여 형성한다.
도 10m를 참조하면, 상기 절연막 스페이서(56)를 선택적으로 제거하여 상기 게이트 전극(48)의 상면 및 측벽 일부를 노출시킨다. 그 결과, 게이트 전극(48)의 측벽 하부상에는 스페이서 잔류물(56a)이 남는다.
도 10n을 참조하면, 상기 노출된 게이트 전극(48)의 상면에 금속 실리사이드를 사용하여 게이트 적층막(50)을 형성한다. 그리고, 상기 게이트 적층막(50)은 실리콘 산화물 또는 실리콘 질화물을 사용하여 형성할 수도 있다. 이와 같이, 상기 게이트 적층막(50)을 형성함으로서 게이트 저항을 줄일 수 있고, 게이트의 캡핑 역할도 할 수 있다. 이때, 상기 게이트 전극(48)이 갖는 폭은 상기 터널(42)의 길이와 동일한다. 그리고, 상기 게이트 적층막(50)이 갖는 폭은 상기 채널(44)의 길이와 동일하다. 따라서, 상기 게이트 적층막(50)이 게이트 전극(48)에 비해 돌출된 톱니형 프로파일이 만들어진다. 상기 톱니형 프로파일의 경우에는 상기 게이트 전극(48)과 게이트 적층막(50) 간의 접촉 저항을 낮출 수 있다. 또한, 상기 게이트 전극(48)과 소스/드레인 영역(34) 사이에 게이트 스페이서(54)를 형성함으로써, 상기 게이트 전극(48)과 소스/드레인 영역(34) 사이의 오버랩 커패시턴스를 줄일 수 있다.
이어서, 상기 절연막 스페이서(56) 및 마스크막 패턴(36)을 제거한 후 금속 배선 등의 후속 공정들을 진행하여 멀티-브리지 채널형 모오스 트랜지스터를 완성한다. 경우에 따라, 상기 마스크막(36)을 제거하지 않고 그대로 층간 절연막으로 사용할 수도 있다.
이와 같이, 본 실시예에서는 N-채널에 해당하는 제1 액티브 채널 패턴을 먼저 형성한 후, 상기 제1 액티브 채널 패턴의 보론으로 도핑된 채널을 인으로 도핑 된 채널막들로 형성한다. 따라서, P-채널을 갖는 멀티-브리지 채널형 트랜지스터를 용이하게 제조할 수 있다.
실시예 4
도 11은 본 발명의 실시예 4의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다. 본 실시예는 실시예 2에서 설명한 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 구체적으로 설명하기로 한다.
도 11을 참조하면, 상기 제1 액티브 채널 패턴(45)의 상기 제1터널(42)과 터널 그루브(42c)를 매립하면서 상기 제1 채널(49)을 둘러싸도록 게이트 전극(48)을 형성한다. 이와 더불어, 상기 제2 액티브 채널 패턴(450)의 상기 제2 터널(420)과 터널 그루브(420c)를 매립하면서 상기 제1 채널(490)을 둘러싸도록 게이트 전극(480)을 형성한다. 이에 따라, 상기 N-모오스 영역에는 N-채널을 갖는 게이트 전극(48)이 형성되고, 상기 P-모오스 영역에는 P-채널을 갖는 게이트 전극(480)이 형성된다.
그리고, 절연막 스페이서를 선택적으로 제거하여 상기 게이트 전극들(48, 480)의 상면 및 측벽 일부를 노출시킨다. 그 결과, 상기 게이트 전극들(48, 480) 각각의 측벽 하부에는 스페이서 잔류물(56a)이 남는다. 이어서, 상기 노출된 게이트 전극들(48, 480)의 상면에 금속 실리사이드를 사용하여 게이트 적층막(50)을 형성한다. 이와 같이, 상기 게이트 적층막(50)을 형성함으로서 게이트 저항을 줄일 수 있고, 게이트의 캡핑 역할도 할 수 있다. 이때, 상기 게이트 전극들(48, 480)이 갖는 폭은 터널의 길이와 동일한다. 그리고, 상기 게이트 적층막(50)이 갖는 폭은 상기 채널들(44, 490)의 길이와 동일하다. 따라서, 상기 게이트 적층막(50)이 게이트 전극들(48, 480)에 비해 돌출된 톱니형 프로파일이 만들어진다. 상기 톱니형 프로파일의 경우에는 상기 게이트 전극들(48, 480)과 게이트 적층막(50) 간의 접촉 저항을 낮출 수 있다. 또한, 상기 게이트 전극들(48, 480)과 소스/드레인 영역(34) 사이에 게이트 스페이서(54)를 형성함으로써, 상기 게이트 전극들(48, 480)과 소스/드레인 영역(34) 사이의 오버랩 커패시턴스를 줄일 수 있다.
이어서, 상기 절연막 스페이서(56) 및 마스크막 패턴(36)을 제거한 후 금속 배선 등의 후속 공정들을 진행하여 멀티-브리지 채널형 상보형(CMOS) 트랜지스터를 완성한다. 경우에 따라, 상기 마스크막(36)을 제거하지 않고 그대로 층간 절연막으로 사용할 수도 있다.
이와 같이, 본 실시예에서는 N-채널에 해당하는 제1 액티브 채널 패턴과 P-채널에 해당하는 제2 액티브 채널 패턴을 단일 기판 상에 용이하게 형성할 수 있다. 즉, 상기 N-모오스 영역에는 N-모오스 트랜지스터가 형성되고, 상기 P-모오스 영역에는 P-모오스 트랜지스터가 형성되는 것이다. 이는, P-채널에 해당하는 제2 액티브 채널 패턴을 용이하게 형성할 수 있기 때문이다. 따라서, 단일 기판 상에 N-채널과 P-채널을 갖는 멀티-브리지 채널형 상보형 모오스 트랜지스터를 용이하게 제조할 수 있다. 특히, 상기 게이트 전극들과 게이트 적층막 간의 접촉 저항이 충분하게 낮고, 상기 게이트 전극들과 소스/드레인 영역 사이의 오버랩 커패시턴스가 충분하게 줄어든 멀티-브리지 채널형 상보형 모오스 트랜지스터를 용이하게 제조할 수 있다.
실시예 5
도 12는 본 발명의 실시예 5의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다. 본 실시예는 실시예 3에서 설명한 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 구체적으로 설명하기로 한다.
도 12를 참조하면, 게이트 전극(48)과 금속 실리사이드로 이루어진 게이트 적층막(50a)이 동일한 폭을 갖는 것을 제외하고는 실시예 3의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터와 동일하다.
실시예 3의 방법에 따라 게이트 절연막(46)을 형성한다. 다음에, 상기 터널과 터널 그루브를 매립하면서 상기 채널(44)을 둘러싸도록 게이트 전극(48)을 형성한다. 따라서, 상기 게이트 전극(48)은 상기 터널의 폭과 동일한 폭을 갖도록 형성된다. 이어서, 상기 게이트 전극(48) 상에 게이트 적층막(50)을 형성한 후, 게이트 트렌치(38)의 측벽에 형성된 절연막 스페이서를 제거한다. 그 결과, 상기 게이트 적층막(50) 또한 게이트 전극(48)과 동일한 폭을 갖도록 형성된다.
아울러, 본 실시예의 경우에도 N-채널에 해당하는 제1 액티브 채널 패턴을 먼저 형성한 후, 상기 제1 액티브 채널 패턴의 보론으로 도핑된 채널을 인으로 도핑된 채널막들로 형성한다. 따라서, P-채널을 갖는 멀티-브리지 채널형 트랜지스터 를 용이하게 제조할 수 있다.
실시예 6
도 13은 본 발명의 실시예 6의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다. 본 실시예는 실시예 3과 실시예 5에서 설명한 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 구체적으로 설명하기로 한다.
도 13을 참조하면, 실시예 2의 방법에 따라 N-채널에 해당하는 제1 액티브 채널 패턴과 P-채널에 해당하는 제2 액티브 채널 패턴을 단일 기판 상에 형성한다. 그리고, 실시예 5의 방법에 따라 상기 게이트 전극(48)과 게이트 적층막을 상기 터널의 폭과 동일한 폭을 갖도록 형성한다.
따라서, 단일 기판 상에 N-채널과 P-채널을 갖고, 전기적 특성이 우수한 멀티-브리지 채널형 상보형 모오스 트랜지스터를 용이하게 제조할 수 있다.
실시예 7
도 14a 내지 도 14k는 본 발명의 실시예 7에 따른 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 나타내는 단면도이다. 본 실시예는 실시예 1에서 설명한 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 구체적으로 설명하기로 한다.
도 14a를 참조하면, 실시예 1과 동일한 방법으로 반도체 기판 상에 제2 채널 층간막 패턴(14″)과 제2 채널막 패턴(16″)을 포함하는 예비 액티브 채널 패턴(18a)이 형성되고, 소스/드레인 영역이 정의된다. 아울러, 반사 방지막 패턴(28), 더미 게이트막 패턴(26) 및 식각 저지막 패턴(24)을 포함하는 게이트 하드 마스크막(29)이 상기 예비 액티브 채널 패턴(18a)의 상면에 형성된다. 또한, 상기 예비 액티브 채널 패턴(18a)이 형성된 외곽에 필드 영역(22)이 형성된다.
그리고, 상기 예비 액티브 채널 패턴(18a)의 측벽과 표면, 상기 정의된 영역(30)의 표면 및 필드 영역(22)의 표면 상에 산화 억제막(58)을 연속적으로 형성한다. 여기서, 상기 산화 억제막(58)은 상기 필드 영역에 대해 식각 선택비를 갖는 물질로서 실리콘 산화물로 이루어진다.
도 14b를 참조하면, 상기 산화 억제막(58)을 이방성 식각한다. 그 결과, 상기 예비 액티브 채널 패턴(18a)의 측벽과 상기 정의된 영역(30)의 내측면에 산화 방지 스페이서(58a)가 형성된다. 아울러, 상기 반도체 기판의 표면(59)은 노출된다.
도 14c를 참조하면, 열산화 공정을 실시하여 상기 노출된 반도체 기판의 표면(59)을 산화시킨다. 그 결과, 상기 노출된 반도체 기판의 표면(59) 상에는 산화 실리콘으로 이루어진 절연막 패턴(60)이 형성된다.
도 14d를 참조하면, 인산 등을 사용한 습식 식각을 실시하여 상기 산화 방지 스페이서(58a)를 선택적으로 제거한다. 그 결과, 상기 노출된 반도체 기판의 표면(59) 상에만 절연막 패턴(60)이 남는다.
도 10e를 참조하면, 상기 정의된 부분(30)의 표면 및 상기 예비 액티브 채널 패턴(18a)의 양쪽 측면 상에 부분적으로 선택적 에피택시얼 단결정막을 성장시킨다. 그 결과, 상기 반도체 기판 상에는 소스/드레인 확장막(32a)이 형성된다. 이때, 상기 소스/드레인 확장막(32a)은 상기 절연막 패턴(60)을 제외한 영역에서만 성장된다. 즉, 상기 실리콘 물질로 이루어진 부분에서만 성장하는 것이다. 그 결과, 상기 소스/드레인 확장막(32a)은 상기 예비 액티브 채널 패턴(18a)의 측면에서 보다 두껍게 성장된다. 아울러, 본 실시예에서는 상기 더미 게이트 패턴(26)의 측벽에 테일(34a)이 남지 않는다.
그리고, 상기 소스/드레인 확장막(32a)이 형성된 상기 정의된 영역(30)에 매립되도록 도전막을 형성한 후, 상기 도전막을 예비 액티브 채널 패턴(18a)의 표면까지 에치백한다. 그 결과, 상기 정의된 영역(30)에는 상기 도전막으로 이루어지는 소스/드레인 영역(340a)이 형성된다.
도 14f를 참조하면, 상기 소스/드레인 영역(340a)과 예비 액티브 채널 패턴(18a) 및 기판(10) 상에 실리콘 질화물을 사용하여 마스크막을 형성한 후, 상기 더미 게이트막 패턴(26)의 표면이 노출될 때까지 상기 마스크막을 평탄화시킨다. 그 결과, 상기 반도체 기판(10) 상에는 마스크막 패턴(36)이 형성된다.
도 14g를 참조하면, 상기 더미 게이트막 패턴(26)을 선택적으로 제거하여 게이트 트렌치(38)를 형성한다. 이어서, 상기 게이트 트렌치(38)를 통해 노출된 식각 저지막 패턴(24)을 제거한다.
도 14h를 참조하면, 실시예 1의 도 5n과 동일한 방법으로 상기 소스/드레인 영역(34)을 식각 마스크로 이용하여 필드 영역(22)을 선택적으로 식각하여 상기 예 지 액티브 채널 패턴(18a)의 양쪽 측면을 노출시킨 후, 상기 예비 액티브 채널 패턴(18a)의 제2 채널 층간막 패턴(14″)을 선택적으로 제거한다. 상기 제2 채널 층간막 패턴(14″)의 선택적 제거는 상기 제2 채널 층간막 패턴(14″)과 제2 채널막 패턴(16″)이 갖는 서로 다른 식각 선택비를 이용한 식각에 의해 달성된다. 특히, 상기 식각에서는 보론(B)으로 도핑된 제2 채널 층간막 패턴(14″)을 제거하기 때문에 별다른 어려움 없이 진행할 수 있다.
그 결과, 상기 예비 액티브 채널 패턴(18a)을 관통하는 복수개의 터널들(42a, 42b)과 최상부에 위치하는 터널 그루브(42c)가 형성된다. 아울러, 상기 예비 액티브 채널 패턴(18a)의 제2 채널막 패턴(16″)은 복수개의 채널들(44a, 44b)로 형성된다. 따라서, 상기 반도체 기판 상에는 상기 복수개의 터널들(42a, 42b)과 터널 그루브(42c) 및 상기 복수개의 채널들(44a, 44b)를 포함하는 액티브 채널 패턴(45)이 형성된다. 이하, 상기 터널들(42a, 42b)은 터널(42)로도 표현하고, 상기 채널들(44a, 44b)은 채널(44)로도 표현한다.
특히, 상기 채널(44)의 경우에는 보론(B)으로 도핑된 단결정 반도체 물질로 형성한 채널막으로 구성되기 때문에 상기 채널(44)은 N-채널로 파악할 수 있다. 따라서, 상기 채널(44)을 대상으로 후속 공정을 진행하여 게이트 전극을 형성할 경우에는 최종적으로 엔모오스 트랜지스터가 구현된다. 이하, 상기 채널(44)는 보론으로 도핑된 채널로도 표현한다.
따라서, 본 실시예에서는 상기 N-채널을 P-채널로 형성하기 위한 공정을 더 진행한다. 이때, 상기 P-채널은 상기 N-채널로 형성된 영역들 중에서 부분적으로 형성한다.
도 14i를 참조하면, 실시예 1의 도 5o와 동일한 방법으로 상기 보론으로 도핑된 채널(44)에 인(P)을 도핑시킨다. 그 결과, 상기 보론으로 도핑된 채널(44)은 인으로 도핑된 채널(49)로 변형된다. 여기서, 상기 인으로 도핑된 채널(49)은 복수개의 채널들(49a, 49b)을 포함한다. 이와 같이, 상기 인으로 도핑된 채널(49)을 획득함으로서 본 실시예에서는 용이하게 P-채널을 형성할 수 있다. 상기 인의 도핑은 주로 플라즈마 처리에 의해 달성되지만, 이온 주입에 의해 달성될 수도 있다. 이하, 상기 보론으로 도핑된 채널(44)을 포함하는 액티브 채널 패턴(45)을 제1 액티브 채널 패턴으로도 표현하고, 상기 인으로 도핑된 채널(49)을 포함하는 액티브 채널 패턴(47)을 제2 액티브 채널 패턴으로도 표현한다.
도 14j를 참조하면, 실시예 1의 도 5p과 동일한 방법으로 열산화 공정을 실시한다. 이에 따라, 상기 터널(42)의 상부 표면과 하부 표면 및 터널 그루브(42c)의 저면 상에 실리콘 산화 질화물(silicon oxide nitride)로 이루어진 약 50Å의 두께를 갖는 게이트 절연막(46)을 형성한다. 그리고, 상기 게이트 절연막(46)을 형성하기 이전에, 수소(H2) 또는 아르곤(Ar) 분위기에서 고온 열처리를 실시할 수도 있다. 이와 같이, 상기 수소(H2) 또는 아르곤(Ar) 분위기에서 고온 열처리를 실시할 경우, 상기 인으로 도핑된 채널(49)의 표면 거칠기가 개선됨으로 상기 게이트 절연막(46)과 상기 인으로 도핑된 채널(49) 사이의 거칠기가 감소된다.
이어서, 실시예 1의 도 5q와 동일한 방법으로 상기 터널(42)과 터널 그루브 (42c)를 매립하면서 상기 인으로 도핑된 채널(49)을 둘러싸도록 게이트 전극(48)을 형성한다. 이때, 상기 게이트 전극(48)은 도프드 폴리 실리콘을 사용하여 형성한다. 그리고, 상기 게이트 전극(48)의 상면에 금속 실리사이드를 사용하여 게이트 적층막(50)을 형성한다.
도 14k를 참조하면, 상기 마스크 패턴(36)을 제거한 후 금속 배선 등의 후속 공정들을 진행하여 멀티-브리지 채널형 모오스 트랜지스터를 완성한다.
특히, 본 실시예에서는 반도체 기판의 표면에 절연막 패턴(60)을 형성하여 소스/드레인 접합 커패시턴스를 줄일 수 있다. 따라서, 접합 커패시턴스를 충분하게 감소시킨 멀티-브리지 채널형 트랜지스터를 용이하게 제조할 수 있다.
실시예 8
도 15는 본 발명의 실시예 8의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다. 본 실시예는 실시예 2와 실시예 7에서 설명한 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 구체적으로 설명하기로 한다.
도 15를 참조하면, 실시예 2의 방법에 따라 N-채널에 해당하는 제1액티브 채널 패턴과 P-채널에 해당하는 제2액티브 채널 패턴을 단일 기판 상에 형성한다. 그리고, 실시예 7의 방법에 따라 반도체 기판(10)의 노출된 표면 상에 절연막 패턴(60)을 형성한다.
따라서, 단일 기판 상에 N-채널과 P-채널을 갖고, 접합 커패시턴스를 충분하 게 감소시킨 멀티-브리지 채널형 상보형 모오스 트랜지스터를 용이하게 제조할 수 있다.
실시예 9
도 16은 본 발명의 실시예 9의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다. 본 실시예는 실시예 1과 실시예 3 및 실시예 7에서 설명한 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 설명하기로 한다.
도 16을 참조하면, 본 실시예는 상기 정의된 영역(30)을 에피텍시얼 방법으로 완전히 매립하여 소스/드레인 영역(34)을 형성하는 것을 제외하고는 실시예 1과 동일하다. 따라서, 별도의 소스/드레인 확장막을 형성할 필요가 없다. 또한, 실시예 3의 방법을 적용하여 게이트 전극(48)과 소스/드레인 영역(34) 사이에 절연 물질로 이루어진 게이트 스페이서(54)를 형성할 수도 있고, 실시예 7의 방법을 적용하여 반도체 기판의 표면에 절연막 패턴(60)을 형성할 수도 있다.
이에 따라, N-채널 뿐만 아니라 P-채널을 갖고, 전기적 특성이 우수한 채널형 모오스 트랜지스터를 용이하게 제조할 수 있다.
이와 더불어, 본 실시예에 실시예 2의 방법의 적용도 가능하다. 따라서, 단일 기판 상에 N-채널과 P-채널을 갖고, 전기적 특성이 우수한 멀티-브리지 채널형 상보형 모오스 트랜지스터를 용이하게 제조할 수 있다.
실시예 10
도 17은 본 발명의 실시예 10의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다. 본 실시예는 실시예 1과 실시예 3 및 실시예 7의 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 구체적으로 설명하기로 한다.
도 17을 참조하면, 본 실시예는 상기 정의된 영역(30)에 도전막을 매립하여 소스/드레인 영역(34)을 형성하는 것을 제외하고는 실시예 1과 동일하다. 여기서, 상기 도전막은 폴리 실리콘, 금속, 금속 실리사이드 등과 같은 물질을 사용하여 형성한다. 따라서, 본 실시예의 경우에도 별도의 소스/드레인 확장막을 형성할 필요가 없다. 또한, 실시예 3의 방법을 적용하여 게이트 전극(48)과 소스/드레인 영역(34) 사이에 절연 물질로 이루어진 게이트 스페이서(54)를 형성할 수도 있고, 실시예 7의 방법을 적용하여 반도체 기판의 표면에 절연막 패턴(60)을 형성할 수도 있다.
이에 따라, N-채널 뿐만 아니라 P-채널을 갖고, 전기적 특성이 우수한 채널형 모오스 트랜지스터를 용이하게 제조할 수 있다.
이와 더불어, 본 실시예에 실시예 2의 방법의 적용도 가능하다. 따라서, 단일 기판 상에 N-채널과 P-채널을 갖고, 전기적 특성이 우수한 멀티-브리지 채널형 상보형 모오스 트랜지스터를 용이하게 제조할 수 있다.
실시예 11
도 18은 본 발명의 실시예 11의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다. 본 실시예는 실시예 1과 실시예 3 및 실시예 7에서 설명한 멀티 브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 설명하기로 한다.
도 18을 참조하면, 본 실시예는 채널 층간막과 채널막의 두께 및 반복 횟수를 조절하여 채널의 개수와 터널의 두께가 다른 것을 제외하고는 실시예 1과 동일하다. 또한, 실시예 3의 방법을 적용하여 게이트 전극(48)과 소스/드레인 영역(34) 사이에 절연 물질로 이루어진 게이트 스페이서(54)를 형성할 수도 있고, 실시예 7의 방법을 적용하여 반도체 기판의 표면에 절연막 패턴(60)을 형성할 수도 있다.
이에 따라, N-채널 뿐만 아니라 P-채널을 갖고, 전기적 특성이 우수한 채널형 모오스 트랜지스터를 용이하게 제조할 수 있다.
이와 더불어, 본 실시예에 실시예 2의 방법의 적용도 가능하다. 따라서, 단일 기판 상에 N-채널과 P-채널을 갖고, 전기적 특성이 우수한 멀티-브리지 채널형 상보형 모오스 트랜지스터를 용이하게 제조할 수 있다.
실시예 12
도 19은 본 발명의 실시예 12의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다. 본 실시예는 실시예 2에서 설명한 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 구체적으로 설명하기로 한다.
도 19를 참조하면, 본 실시예는 실리콘-온-인슐레이터 기판의 산화막(70)을 사용하는 것을 제외하고는 실시예 1과 동일하다. 이에 따라, N-채널 뿐만 아니라 P-채널을 갖고, 전기적 특성이 우수한 채널형 모오스 트랜지스터를 용이하게 제조할 수 있다.
이와 더불어, 본 실시예에 실시예 2의 방법의 적용도 가능하다. 따라서, 단일 기판 상에 N-채널과 P-채널을 갖고, 전기적 특성이 우수한 멀티-브리지 채널형 상보형 모오스 트랜지스터를 용이하게 제조할 수 있다.
실시예 13
도 20은 본 발명의 실시예 13의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다. 본 실시예는 실시예 1에서 설명한 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 구체적으로 설명하기로 한다.
도 20을 참조하면, 본 실시예는 가장 아래에 위치하는 터널이 갖는 높이(t)를 나머지 터널이 갖는 높이보다 높게 하여 게이트 전극(48)을 형성하는 것을 제외하고는 실시예 1과 유사하다. 즉, 본 실시예는 반도체 기판(10) 상에 복수개의 채널 층간막(14) 및 복수개의 채널막(16)을 반복 적층할 때 가장 아래 적층하는 채널 층간막의 두께(t)를 나머지 채널 층간막의 두께보다 더 두껍게 형성함으로서 얻을 수 있다. 아울러, 실시예 9에서와 같이 상기 정의된 영역(30)을 에피텍시얼 방법으로 완전히 매립하여 소스/드레인 영역(34)을 형성할 수도 있다.
이에 따라, N-채널 뿐만 아니라 P-채널을 갖고, 전기적 특성이 우수한 채널형 모오스 트랜지스터를 용이하게 제조할 수 있다.
이와 더불어, 본 실시예에 실시예 2의 방법의 적용도 가능하다. 따라서, 단일 기판 상에 N-채널과 P-채널을 갖고, 전기적 특성이 우수한 멀티-브리지 채널형 상보형 모오스 트랜지스터를 용이하게 제조할 수 있다.
실시예 14
도 21a 내지 도 21h는 본 발명의 실시예 14에 따른 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 나타내는 단면도들이다. 본 실시예는 실시예 1에서 설명한 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 구체적을 설명하기로 한다.
도 21a 내지 도 21e를 참조하면, 본 실시예는 소스/드레인 확장막(32)을 형성하는 공정까지 실시예 1과 동일하게 진행한다. 이어서, 상기 필드 영역(22), 소스/드레인 확장막(32) 및 게이트 하드 마스크막(29)의 표면 상에 제1 절연막(62)을 연속적으로 형성한다. 이때, 상기 제1 절연막(62)은 상기 필드 영역(22)에 대해 식각 선택비를 갖는 실리콘 질화물을 사용하여 형성한다.
상기 소스/드레인 영역을 형성하기 위한 정의된 영역(30)에 충분히 매립되도록 제2 절연막(64)을 형성한다. 상기 제2 절연막(64)은 상기 제1 절연막(62)에 대해 식각 선택비를 갖는 실리콘 산화물을 사용하여 형성한다. 그리고, 상기 제2 절연막(64)을 가장 아래에 위치한 제2 채널 층간막 패턴(14a″)까지 에치백한다. 이 에 따라, 상기 정의된 영역(30)의 저면에 제2 절연막 패턴(64a)이 형성된다. 이어서, 상기 제2 절연막 패턴(64a)을 식각 마스크로 이용하여 상기 제1 절연막(62)을 에치백한다. 그 결과, 상기 제2 절연막 패턴(64a) 하부에 제1 절연막 패턴(62a)이 형성된다. 그리고, 상기 정의된 영역(30)에 도전막을 매립함으로서 소스/드레인 영역(34)을 형성한다.
도 21f를 참조하면, 마스크막 패턴(36)을 이용하여 게이트 하드 마스크막 패턴(29)을 선택적으로 제거하여 게이트 트렌치를 형성한다. 이어서, 상기 소스/드레인 영역(34)을 식각 마스크로 이용하여 필드 영역(22)을 선택적으로 식각하여 상기 예지 액티브 채널 패턴(18a)의 양쪽 측면을 노출시킨 후, 상기 예비 액티브 채널 패턴(18a)의 제2 채널 층간막 패턴(14″)을 선택적으로 제거한다. 상기 제2 채널 층간막 패턴(14″)의 선택적 제거는 상기 제2 채널 층간막 패턴(14″)과 제2 채널막 패턴(16″)이 갖는 서로 다른 식각 선택비를 이용한 식각에 의해 달성된다. 특히, 상기 식각에서는 보론(B)으로 도핑된 제2 채널 층간막 패턴(14″)을 제거하기 때문에 별다른 어려움 없이 진행할 수 있다.
그 결과, 상기 예비 액티브 채널 패턴(18a)을 관통하는 복수개의 터널들(42a, 42b)과 최상부에 위치하는 터널 그루브(42c)가 형성된다. 아울러, 상기 예비 액티브 채널 패턴(18a)의 제2 채널막 패턴(16″)은 복수개의 채널들(44a, 44b)로 형성된다. 따라서, 상기 반도체 기판(10) 상에는 상기 복수개의 터널들(42a, 42b)과 터널 그루브(42c) 및 상기 복수개의 채널들(44a, 44b)를 포함하는 액티브 채널 패턴(45)이 형성된다. 이하, 상기 터널들(42a, 42b)은 터널(42)로도 표현하고, 상 기 채널들(44a, 44b)은 채널(44)로도 표현한다.
특히, 상기 채널(44)의 경우에는 보론(B)으로 도핑된 단결정 반도체 물질로 형성한 채널막(16)으로 구성되기 때문에 상기 채널(44)은 N-채널로 파악할 수 있다. 따라서, 상기 채널(44)을 대상으로 후속 공정을 진행하여 게이트 전극을 형성할 경우에는 최종적으로 엔모오스 트랜지스터가 구현된다. 이하, 상기 채널(44)는 보론으로 도핑된 채널로도 표현한다.
따라서, 본 실시예에서는 상기 N-채널을 P-채널로 형성하기 위한 공정을 더 진행한다. 이때, 상기 P-채널은 상기 N-채널로 형성된 영역들 중에서 부분적으로 형성한다.
도 21g를 참조하면, 실시예 1의 도 5o와 동일한 방법으로 상기 보론으로 도핑된 채널(44)에 인(P)을 도핑시킨다. 그 결과, 상기 보론으로 도핑된 채널(44)은 인으로 도핑된 채널(49)로 변형된다. 여기서, 상기 인으로 도핑된 채널(49)은 복수개의 채널들(49a, 49b)을 포함한다. 이와 같이, 상기 인으로 도핑된 채널(49)을 획득함으로서 실시예 3에서는 용이하게 P-채널을 형성할 수 있다. 상기 인의 도핑은 주로 플라즈마 처리에 의해 달성되지만, 이온 주입에 의해 달성될 수도 있다. 이하, 상기 보론으로 도핑된 채널(44)을 포함하는 액티브 채널 패턴(45)을 제1 액티브 채널 패턴으로도 표현하고, 상기 인으로 도핑된 채널(49)을 포함하는 액티브 채널 패턴(47)을 제2 액티브 채널 패턴으로도 표현한다.
도 21h를 참조하면, 열산화 공정을 실시한다. 이에 따라, 상기 터널(42)의 상부 표면과 하부 표면 및 터널 그루브(42c)의 저면 상에 실리콘 산화 질화물 (silicon oxide nitride)로 이루어진 약 50Å의 두께를 갖는 게이트 절연막(46)을 형성한다. 이어서, 상기 터널(42)과 터널 그루브(42c)를 매립하면서 상기 인으로 도핑된 채널(49)을 둘러싸도록 게이트 전극(48)을 형성한다. 이때, 상기 게이트 전극(48)은 도프드 폴리 실리콘을 사용하여 형성한다. 그리고, 상기 노출된 게이트 전극(48)의 상면에 금속 실리사이드를 사용하여 게이트 적층막(50)을 형성한다. 그리고, 상기 게이트 적층막(50)은 실리콘 산화물 또는 실리콘 질화물을 사용하여 형성할 수도 있다. 이어서, 상기 절연막 스페이서(56) 및 마스크막 패턴(36)을 제거한 후 금속 배선 등의 후속 공정들을 진행하여 멀티-브리지 채널형 모오스 트랜지스터를 완성한다. 경우에 따라, 상기 마스크막(36)을 제거하지 않고 그대로 층간 절연막으로 사용할 수도 있다.
이와 같이, 본 실시예에서는 N-채널에 해당하는 제1 액티브 채널 패턴을 먼저 형성한 후, 상기 제1 액티브 채널 패턴의 보론으로 도핑된 채널을 인으로 도핑된 채널막들로 형성한다. 따라서, P-채널을 갖는 멀티-브리지 채널형 트랜지스터를 용이하게 제조할 수 있다. 아울러, 반도체 기판의 표면에 제1 절연막 패턴(62a)과 제2 절연막 패턴(64a)을 형성함으로서 소스/드레인 영역의 접합 커패시턴스를 충분하게 줄일 수도 있다.
실시예 15
도 22는 본 발명의 실시예 15의 방법에 따라 제조한 멀티-브리지 채널형 모오스 트랜지스터를 나타내는 단면도이다. 본 실시예는 실시예 2와 실시예 14에서 설명한 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 구체적으로 설명하기로 한다.
도 22을 참조하면, 실시예 2의 방법에 따라 N-채널에 해당하는 제1 액티브 채널 패턴과 P-채널에 해당하는 제2 액티브 채널 패턴을 단일 기판 상에 형성한다. 그리고, 실시예 14의 방법에 따라 상기 반도체 기판의 표면에 제1 절연막 패턴(62a)과 제2 절연막 패턴(64a)을 형성한다.
따라서, 단일 기판 상에 N-채널과 P-채널을 갖고, 소스/드레인 영역의 접합 커패시턴스가 우수한 멀티-브리지 채널형 상보형 모오스 트랜지스터를 용이하게 제조할 수 있다.
실시예 16
도 23a 내지 도 23e는 본 발명의 실시예 16에 따른 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 23a 및 도 23b를 참조하면, 반도체 기판(10) 상에 산화막(80)을 형성한다. 그리고, 상기 산화막(80) 상에 포토레지스트 패턴(82)을 형성한다. 이때, 상기 포토레지스트 패턴은 멀티-브리지 채널 영역(M)을 노출시킨다. 이어서, 상기 포토레지스트 패턴(82)을 식각 마스크로 사용하여 상기 산화막(80)을 식각한다. 이에 따라, 멀티-브리지 채널 영역(M)과 단일 채널 영역(S)을 한정하는 산화막 패턴(80a)이 형성된다. 이때, 상기 산화막 패턴(80a)은 단일 채널 영역(S) 상에만 남는다. 계속해서, 멀티-브리지 채널 영역(M)의 노출된 기판 표면에 고농도 도핑 영역 (12)을 형성한다.
도 23c를 참조하면, 상기 포토레지스트 패턴(82)을 제거헌 후, 선택적 에피택시얼 성장법을 이용하여 상기 멀티-브리지 채널 영역(M)의 기판 상에 복수개의 채널 층간막들(14a, 14b, 14c) 및 복수개의 채널막들(16a, 16b)을 서로 반복하여 적층한다. 이때, 복수개의 채널 층간막들(14a, 14b, 14c) 및 복수개의 채널막들(16a, 16b)에는 보론이 도핑된다. 이하, 상기 복수개의 채널 층간막들(14a, 14b, 14c)은 채널 층간막(14)으로 표현하기도 하고, 복수개의 채널막들(16a, 16b)은 채널막(16)으로 표현하기도 한다.
이와 같이, 상기 채널 층간막(14)과 채널막(16)을 형성한 결과, 단일 채널 영역(S) 상에는 에피택시얼막이 성장되지 않는다. 반면에, 상기 멀티-브리지 채널 영역(M)에만 상기 채널 층간막(14)과 채널막(16)을 포함하는 예비 액티브 채널 패턴(18)이 형성된다.
도 23d를 참조하면, 상기 예비 액티브 채널 패턴(18a)의 채널 층간막(14)을 선택적으로 제거한다. 상기 채널 층간막(14)의 선택적 제거는 상기 채널 층간막(14)과 채널막(16)이 갖는 서로 다른 식각 선택비를 이용한 식각에 의해 달성된다. 특히, 상기 식각에서는 보론(B)으로 도핑된 채널 층간막(14)을 제거하기 때문에 별다른 어려움 없이 진행할 수 있다.
그 결과, 상기 예비 액티브 채널 패턴(18a)을 관통하는 복수개의 터널들(42a, 42b, 42c)이 형성된다. 아울러, 상기 예비 액티브 채널 패턴(18a)의 채널막(16)은 복수개의 채널들(44a, 44b)로 형성된다. 따라서, 상기 반도체 기판(10) 상 에는 상기 복수개의 터널들(42a, 42b, 42c)과 상기 복수개의 채널들(44a, 44b)를 포함하는 액티브 채널 패턴(45)이 형성된다. 이하, 상기 터널들(42a, 42b)은 터널(42)로도 표현하고, 상기 채널들(44a, 44b)은 채널(44)로도 표현한다.
특히, 상기 채널(44)의 경우에는 보론(B)으로 도핑된 단결정 반도체 물질로 형성한 채널막(16)으로 구성되기 때문에 상기 채널(44)은 N-채널로 파악할 수 있다. 따라서, 상기 채널(44)을 대상으로 후속 공정을 진행하여 게이트 전극을 형성할 경우에는 최종적으로 엔모오스 트랜지스터가 구현된다. 이하, 상기 채널(44)는 보론으로 도핑된 채널로도 표현한다.
따라서, 본 실시예에서는 상기 N-채널을 P-채널로 형성하기 위한 공정을 더 진행한다. 이때, 상기 P-채널은 상기 N-채널로 형성된 영역들 중에서 부분적으로 형성한다.
도 23e를 참조하면, 실시예 1의 도 5o와 동일한 방법으로 상기 보론으로 도핑된 채널(44)에 인(P)을 도핑시킨다. 그 결과, 상기 보론으로 도핑된 채널(44)은 인으로 도핑된 채널(49)로 변형된다. 여기서, 상기 인으로 도핑된 채널(49)은 복수개의 채널들(49a, 49b)을 포함한다. 이와 같이, 상기 인으로 도핑된 채널(49)을 획득함으로서 본 실시예에서는 용이하게 P-채널을 형성할 수 있다. 상기 인의 도핑은 주로 플라즈마 처리에 의해 달성되지만, 이온 주입에 의해 달성될 수도 있다. 이하, 상기 보론으로 도핑된 채널(44)을 포함하는 액티브 채널 패턴(45)을 제1 액티브 채널 패턴으로도 표현하고, 상기 인으로 도핑된 채널(49)을 포함하는 액티브 채널 패턴(47)을 제2 액티브 채널 패턴으로도 표현한다.
이어서, 상기 터널(42)과 터널 그루브(42c)를 매립하면서 상기 인으로 도핑된 채널(49)을 둘러싸도록 게이트 전극을 형성한다.
따라서, 본 실시예에서는 N-채널에 해당하는 제1 액티브 채널 패턴을 먼저 형성한 후, 상기 제1 액티브 채널 패턴의 보론으로 도핑된 채널을 인으로 도핑된 채널막들로 형성한다. 때문에, P-채널을 갖는 멀티-브리지 채널형 트랜지스터를 용이하게 제조할 수 있다. 또한, 실시예 2에 본 실시예의 방법을 적용함으로서 멀티-브리지 채널형 상보형 모오스 트랜지스터의 제조도 가능하다.
실시예 17
도 24a 내지 도 24c는 본 발명의 실시예 17에 따른 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법을 나타내는 단면도들이다. 본 실시예는 실시예 1에서 설명한 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법에 근거하여 구체적으로 설명하기로 한다.
도 24a를 참조하면, 불순물이 도핑되지 않은 채널막들과 채널 층간막들을 서로 반복하여 적층하는 것을 제외하고는 실시예 1의 도 5a 내지 도 5n에서 설명한 것과 같은 공정을 진행한다. 이에 따라, 기판(10) 상에는 불순물이 도핑되지 않은 채널막들에 의해 형성되는 채널들(544a, 544b)과 불순물이 도핑되지 않은 채널 층간막들의 선택적 제거에 의해 형성되는 터널들(542a, 542b)과 터널 그루브(542c)를 포함하는 액티브 채널 패턴(545)이 형성된다. 이하, 상기 터널들(542a, 542b)은 터널(542)로도 표현하고, 상기 채널들(544a, 544b)은 채널(544)로도 표현한다.
도 24b를 참조하면, 상기 액티브 채널 패턴(545)에 도전형 불순물의 도핑을 실시한다. 이때, 상기 도전형 불순물은 보론을 선택하거나, 인을 선택할 수 있다. 여기서, 상기 보론의 도핑을 먼저 실시할 경우에는 인의 도핑을 이후에 실시한다. 그리고, 상기 인의 도핑을 먼지 실시할 경우에는 보론의 도핑을 이후에 실시한다.
본 실시예에서는 보론을 먼저 도핑한다. 상기 보론의 도핑은 플라즈마 처리에 의해 달성되지만, 이온 주입에 의해 달성될 수도 있다. 아울러, 상기 액티브 채널 패턴(545) 모두에 상기 보론의 도핑을 실시하거나 또는 상기 액티브 채널 패턴(545) 일부에 상기 보론의 도핑을 실시할 수 있다.
만약, 상기 액티브 채널 패턴 일부에 상기 보론의 도핑을 실시할 경우에는 나머지 다른 액티브 채널 패턴에 상기 보론의 도핑을 차단하기 위한 포토레지스트 패턴과 같은 마스크를 형성한다.
이와 같이, 상기 보론의 도핑을 실시함으로서 상기 액티브 채널 패턴(545)은 보론이 도핑된 액티브 채널 패턴(545′)으로 전환된다. 즉, 상기 채널(545)이 보론이 도핑된 채널(544′)로 전환되는 것이다.
도 24c를 참조하면, 상기 보론의 도핑을 실시한 후, 상기 액티브 채널 패턴(545′)에 인을 도핑시킨다. 이때, 상기 인의 도핑은 플라즈마 처리에 의해 달성되지만, 이온 주입에 의해 달성될 수도 있다.
그리고, 상기 보론이 도핑된 액티브 채널 패턴(545′) 모두에 상기 인의 도핑을 실시하거나 또는 상기 보론이 도핑된 액티브 채널 패턴(545′) 일부에 상기 인의 도핑을 실시할 수 있다.
만약, 상기 보론이 도핑된 액티브 채널 패턴 일부에 상기 인의 도핑을 실시할 경우에는 나머지 다른 보론이 도핑된 액티브 채널 패턴에 상기 인의 도핑을 차단하기 위한 포토레지스트 패턴과 같은 마스크를 형성한다.
이와 같이, 상기 인의 도핑을 실시함으로서 상기 보론이 도핑된 액티브 채널 패턴(545′)은 인이 도핑된 액티브 채널 패턴(545″)으로 전환된다. 즉, 상기 보론이 도핑된 채널(545′)이 인이 도핑된 채널(544″)로 전환되는 것이다.
이어서, 도 5q 내지 도 5s에서 설명한 것과 같은 공정을 진행하여 게이트 전극을 형성함으로서 멀티-브리지 채널형 모오스 트랜지스터를 형성한다.
본 실시예에서는 불순물이 도핑되지 않은 채널막들에 의해 형성되는 채널과 불순물이 도핑되지 않은 채널 층간막들의 선택적 제거에 의해 형성되는 터널들을 포함하는 액티브 채널 패턴을 형성한 후, 보론 또는 인의 도핑을 실시한다. 특히, 상기 불순물이 도핑되지 않은 채널 층간막들을 선택적으로 제거하기 때문에 별다른 어려움이 없다. 아울러, 액티브 채널 패턴의 일부에 보론을 도핑하고, 나머지 액티브 채널 패턴에 인을 도핑할 경우 N-모오스와 P-모오스를 갖는 멀티-브리지 채널형 상보형 모오스 트랜지스터를 용이하게 형성할 수 있다.
본 발명은 멀티-브리지 채널형 모오스 트랜지스터를 제조할 때 P-채널의 용이한 형성을 꾀할 수 있다. 따라서, 밀티-브리지 채널형 상보형 모오스 트랜지스터의 제조 또한 용이한 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해 당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (47)

  1. 반도체 기판의 주 표면 상에 제1 도전형 불순물로 도핑되거나 또는 불순물로 도핑되지 않은(undoped) 채널 층간막 및 채널막들이 서로 반복하여 적층된 예비 액티브 패턴을 형성하는 단계;
    상기 예비 액티브 패턴의 양측에 소스/드레인 영역을 형성하는 단계;
    상기 채널 층간막들을 선택적으로 제거하여 상기 예비 액티브 패턴을 관통하는 복수개의 터널들을 형성함으로서 상기 터널들과 상기 채널막들로 이루어진 복수개의 채널들을 포함하는 액티브 채널 패턴을 형성하는 단계; 및
    상기 복수개의 터널들을 매립하면서 상기 복수개의 채널들을 둘러싸는 복수개의 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  2. 제1 항에 있어서, 상기 반도체 기판은 실리콘, 실리콘 게르마늄, 실리콘-온-인슐레이터(SOI) 및 실리콘 게르마늄-온-인슐레이터(SGOI)로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  3. 제1 항에 있어서, 상기 채널 층간막과 채널막은 서로 다른 식각 선택비를 갖는 단결정 반도체 물질을 사용하여 형성하는 것을 특징으로 하는 멀티-브리지 채널 형 모오스 트랜지스터의 제조 방법.
  4. 제3 항에 있어서, 상기 채널 층간막을 형성하기 위한 단결정 반도체 물질은 게르마늄 또는 실리콘-게르마늄이고, 상기 채널막을 형성하기 위한 단결정 반도체 물질은 실리콘인 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  5. 제1 항에 있어서, 상기 채널 층간막들의 선택적 제거는 상기 채널 층간막과 채널막이 갖는 서로 다른 식각 선택비를 이용한 식각에 의해 달성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  6. 제5 항에 있어서, 상기 채널막에 대한 상기 채널 층간막이 갖는 식각 선택비는 10 내지 150 : 1로 조정하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  7. 제6 항에 있어서, 상기 식각 선택비의 조정은 수산화 암모늄, 과산화 수소 및 탈이온수를 포함하고, 70 내지 80℃의 온도를 갖는 식각 용액을 사용함에 의해 달성하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  8. 제6 항에 있어서, 상기 식각 선택비의 조정은 과초산, 불소가 함유된 화합물 및 용매를 포함하고, 20 내지 70℃의 온도를 갖는 식각 용액을 사용함에 의해 달성하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  9. 제1 항에 있어서, 제1 도전형 불순물은 보론, 인듐, 갈륨 또는 이들의 혼합물인 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  10. 제1 항에 있어서, 상기 제1 도전형 불순물이 도핑된 채널 층간막들 및 채널막들이 서로 반복하여 적층된 예비 액티브 패턴을 형성한 경우,
    상기 터널들과 상기 채널막들로 이루어진 복수개의 채널들을 포함하는 액티브 채널 패턴을 형성하는 단계 이후에, 상기 액티브 채널 패턴의 채널막들에 제2 도전형 불순물을 도핑시키는 단계를 더 포함하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  11. 제10 항에 있어서, 상기 제2 도전형 불순물은 인, 비소 또는 이들의 혼합물인 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  12. 제10 항에 있어서, 상기 제2 도전형 불순물의 도핑은 플라즈마 처리를 통하여 달성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  13. 제10 항에 있어서, 상기 제2 도전형 불순물의 도핑은 이온 주입을 통하여 달성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  14. 제1 항에 있어서, 상기 불순물이 도핑되지 않은 채널 층간막들 및 채널막들이 서로 반복하여 적층된 예비 액티브 패턴을 형성한 경우,
    상기 터널들과 상기 채널막들로 이루어진 복수개의 채널들을 포함하는 액티브 채널 패턴을 형성하는 단계 이후에, 상기 액티브 채널 패턴의 채널막들에 제1 도전형 불순물을 도핑시키는 단계를 더 포함하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  15. 제14 항에 있어서, 상기 제1 도전형 불순물의 도핑은 플라즈마 처리를 통하여 달성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  16. 제14 항에 있어서, 상기 제1 도전형 불순물의 도핑은 이온 주입을 통하여 달성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  17. 제14 항에 있어서, 상기 액티브 채널 패턴의 채널막들에 제1 도전형 불순물을 도핑시키는 단계 이후에, 상기 액티브 채널 패턴의 채널막들에 제2 도전형 불순물을 도핑시키는 단계를 더 포함하는 것을 특징으로 하는 멀티-브리지 채널형 모오 스 트랜지스터의 제조 방법.
  18. 제17 항에 있어서, 상기 제2 도전형 불순물은 상기 액티브 채널 패턴 중에서 상기 제1 도전형 불순물이 도핑되지 않은 액티브 채널 패턴에 도핑시키는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  19. 제1 항에 있어서, 상기 예비 액티브 패턴을 형성하는 단계 이전에, 상기 반도체 기판의 주 표면에 고농도 도핑 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  20. 제1 항에 있어서, 상기 예비 액티브 패턴을 형성하는 단계 이후에, 상기 예비 액티브 패턴을 제외한 기판을 소정 깊이로 식각하여 소자 분리 트렌치를 형성하는 단계; 및
    상기 소자 분리 트렌치의 내부에 필드 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  21. 제1 항에 있어서, 상기 소스/드레인 영역을 형성하는 단계는,
    상기 예비 액티브 패턴 양측을 상기 반도체 기판의 표면이 노출될 때까지 제거하여 상기 소스/드레인 영역을 정의하는 단계; 및
    선택적 에피택시얼 단결정막, 폴리 실리콘막 및 금속 실리사이드막으로 구성 된 그룹으로부터 선택된 어느 하나를 상기 정의된 소스 드레인 영역에 매립시키는 단계를 포함하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  22. 제1 항에 있어서, 상기 액티브 채널 패턴을 형성하는 단계 이후에, 상기 액티브 채널 패턴의 채널들 표면을 둘러싸는 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  23. 반도체 기판의 주 표면 상에 복수개의 채널 층간막들 및 채널막들이 서로 반복하여 적층된 예비 액티브 패턴을 형성하는 단계;
    상기 예비 액티브 패턴의 양측에 소스/드레인 영역을 형성하는 단계;
    상기 채널 층간막들을 선택적으로 제거하여 상기 예비 액티브 패턴을 관통하는 복수개의 터널들을 형성함으로서 상기 터널들과 상기 채널막들로 이루어진 복수개의 채널들을 포함하는 복수개의 액티브 채널 패턴들을 형성하는 단계;
    상기 복수개의 액티브 채널 패턴들에 제1 도전형 불순물을 도핑하는 단계; 및
    상기 제1 도전형 불순물이 도핑된 액티브 채널 패턴들의 상기 복수개의 터널들을 매립하면서 상기 복수개의 채널들을 둘러싸는 복수개의 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  24. 제23 항에 있어서, 제1 도전형 불순물은 보론, 인듐, 갈륨 또는 이들의 혼합물이고, 상기 제1 도전형 불순물의 도핑은 플라즈마 처리 또는 이온 주입을 통하여 달성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  25. 제23 항에 있어서, 제1 도전형 불순물은 인, 비소 또는 이들의 혼합물이고, 상기 제1 도전형 불순물의 도핑은 플라즈마 처리 또는 이온 주입을 통하여 달성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  26. 제23 항에 있어서, 상기 액티브 채널 패턴들 모두에 상기 제1 도전형 불순물을 도핑하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  27. 제26 항에 있어서, 상기 액티브 채널 패턴들의 모두에 제1 도전형 불순물을 도핑한 이후에, 상기 제1 도전형 불순물이 도핑된 액티브 채널 패턴들의 일부에 제2 도전형 불순물을 도핑하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  28. 제27 항에 있어서, 상기 제2 도전형 불순물은 보론, 인듐, 갈륨 또는 이들의 혼합물이고, 상기 제2 도전형 불순물의 도핑은 플라즈마 처리 또는 이온 주입을 통 하여 달성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  29. 제27 항에 있어서, 상기 제2 도전형 불순물은 인, 비소 또는 이들의 혼합물이고, 상기 제2 도전형 불순물의 도핑은 플라즈마 처리 또는 이온 주입을 통하여 달성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  30. 제23 항에 있어서, 상기 액티브 채널 패턴들 중에서 일부의 액티브 채널 패턴들에 제1 도전형 불순물을 도핑하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  31. 제30 항에 있어서, 상기 일부의 액티브 채널 패턴들에 제1 도전형 불순물을 도핑한 이후에, 나머지의 액티브 채널 패턴들에 제2 도전형 불순물을 도핑하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  32. 제23 항에 있어서, 상기 채널 층간막들의 선택적 제거는 상기 채널막에 대한 상기 채널 층간막이 갖는 식각 선택비가 10 내지 150 : 1인 식각에 의해 달성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  33. 제32 항에 있어서, 상기 식각 선택비의 조정은 수산화 암모늄, 과산화 수소 및 탈이온수를 포함하고, 70 내지 80℃의 온도를 갖는 식각 용액 또는 과초산, 불소가 함유된 화합물 및 용매를 포함하고, 20 내지 70℃의 온도를 갖는 식각 용액을 사용함에 의해 달성하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  34. 반도체 기판의 주 표면 상에 제1 도전형 불순물이 도핑된 복수개의 채널 층간막들 및 채널막들이 서로 반복하여 적층된 예비 액티브 패턴을 형성하는 단계;
    상기 예비 액티브 패턴의 양측에 소스/드레인 영역을 형성하는 단계;
    상기 채널 층간막들을 선택적으로 제거하여 상기 예비 액티브 패턴을 관통하는 복수개의 터널들을 형성함으로서 상기 터널들과 상기 채널막들로 이루어진 복수개의 채널들을 포함하는 복수개의 액티브 채널 패턴들을 형성하는 단계;
    상기 복수개의 액티브 채널 패턴들에 제2 도전형 불순물을 도핑하는 단계; 및
    상기 제2 도전형 불순물이 도핑된 액티브 채널 패턴들의 상기 복수개의 터널들을 매립하면서 상기 복수개의 채널들을 둘러싸는 복수개의 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  35. 제34 항에 있어서, 제1 도전형 불순물은 보론, 인듐, 갈륨 또는 이들의 혼합물인 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  36. 제34 항에 있어서, 상기 액티브 채널 패턴들 모두에 상기 제2 도전형 불순물을 도핑하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  37. 제34 항에 있어서, 상기 액티브 채널 패턴들 중에서 일부의 액티브 채널 패턴들에 제2 도전형 불순물을 도핑하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  38. 제34 항에 있어서, 상기 제2 도전형 불순물은 인, 비소 또는 이들의 혼합물이고, 상기 제2 도전형 불순물의 도핑은 플라즈마 처리 또는 이온 주입을 통하여 달성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  39. 제34 항에 있어서, 상기 채널 층간막들의 선택적 제거는 상기 채널막에 대한 상기 채널 층간막이 갖는 식각 선택비가 10 내지 150 : 1인 식각에 의해 달성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  40. 제39 항에 있어서, 상기 식각 선택비의 조정은 수산화 암모늄, 과산화 수소 및 탈이온수를 포함하고, 70 내지 80℃의 온도를 갖는 식각 용액 또는 과초산, 불소가 함유된 화합물 및 용매를 포함하고, 20 내지 70℃의 온도를 갖는 식각 용액을 사용함에 의해 달성하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  41. 제1 도전형 불순물로 도핑되거나 또는 불순물로 도핑되지 않은 복수개의 채널 층간막들 및 복수개의 채널막들이 서로 반복하여 적층된 예비 액티브 패턴을 반도체 기판의 제1 영역과 제2 영역 상에 연속적으로 형성하는 단계;
    상기 제1 영역에 형성된 예비 액티브 패턴 양측과 상기 제2 영역에 형성된 예비 액티브 패턴 양측 각각에 소스/드레인 영역을 형성하는 단계;
    상기 예비 액티브 패턴의 채널 층간막들을 선택적으로 제거하여 상기 예비 액티브 패턴을 관통하는 복수개의 터널들을 형성함으로서 상기 제1 영역에는 상기 터널들과 상기 채널막들로 이루어진 복수개의 제1 채널들을 포함하는 제1 액티브 채널 패턴을 형성하고, 상기 제2 영역에는 상기 터널들과 상기 채널막들로 이루어진 복수개의 제2 채널들을 포함하는 제2 액티브 채널 패턴을 형성하는 단계;
    상기 제1 액티브 채널 패턴은 제1 도전형 불순물이 도핑된 액티브 채널 패턴으로 형성하고, 상기 제2 액티브 채널 패턴은 제2 도전형 불순물이 도핑된 액티브 채널 패턴으로 형성하는 단계; 및
    상기 제1 영역에는 상기 제1 액티브 채널 패턴의 터널들을 매립하면서 상기 제1 채널들을 둘러싸는 복수개의 제1 게이트 전극들을 형성하고, 상기 제2 영역에는 상기 제2 액티브 채널 패턴의 터널들을 매립하면서 상기 제2 채널들을 둘러싸는 복수개의 제2 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 멀티 -브리지 채널형 모오스 트랜지스터의 제조 방법.
  42. 제41 항에 있어서, 상기 제1 도전형 불순물은 보론, 인듐, 갈륨 또는 이들의 혼합물이고, 상기 제1 도전형 불순물이 도핑된 제1 액티브 채널 패턴은 상기 제1 도전형 불순물이 도핑된 채널막들에 의해 형성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  43. 제41 항에 있어서, 상기 제1 도전형 불순물이 도핑된 채널막들에 의해 상기 제1 도전형 불순물이 도핑된 제1 액티브 채널 패턴을 형성한 경우,
    상기 제2 액티브 채널 패턴을 제외한 영역에 불순물의 도핑을 저지하기 위한 마스크를 형성하는 단계; 및 상기 제2 액티브 채널 패턴에 제2 도전형 불순물을 도핑시키는 단계를 더 포함하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  44. 제43 항에 있어서, 상기 제2 도전형 불순물은 인, 비소 또는 이들의 혼합물이고, 상기 제2 도전형 불순물의 도핑은 플라즈마 처리 또는 이온 주입을 통하여 달성되는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  45. 제41 항에 있어서, 상기 제1 도전형 불순물은 보론, 인듐, 갈륨 또는 이들의 혼합물이고, 상기 제1 도전형 불순물이 도핑된 액티브 채널 패턴은 상기 제1 도전 형 불순물을 플라즈마 처리 또는 이온 주입에 의해 도핑하여 형성하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  46. 제45 항에 있어서, 상기 플라즈마 처리 또는 이온 주입에 의해 상기 제1 도전형 불순물이 도핑된 제1 액티브 채널 패턴을 형성한 경우,
    상기 제1 액티브 채널 패턴과 제2 액티브 채널 패턴을 상기 제1 도전형 불순물이 도핑된 제1 액티브 채널 패턴으로 형성한 이후에, 상기 제2 액티브 채널 패턴에 상기 제2 도전형 불순물을 도핑시켜 상기 제2 불순물이 도핑된 제2 액티브 채널 패턴으로 형성하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
  47. 제45 항에 있어서, 상기 플라즈마 처리 또는 이온 주입에 의해 상기 제1 도전형 불순물이 도핑된 제1 액티브 채널 패턴을 형성한 경우,
    상기 제1 액티브 채널 패턴에 상기 제1 도전형 불순물이 도핑된 제1 액티브 채널 패턴으로 형성한 이후에, 상기 제2 액티브 채널 패턴에 상기 제2 도전형 불순물을 도핑시켜 상기 제2 불순물이 도핑된 제2 액티브 채널 패턴으로 형성하는 것을 특징으로 하는 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법.
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