KR102049414B1 - 게르마늄 또는 iii-v족 활성층을 갖는 깊은 gaa 반도체 소자 - Google Patents

게르마늄 또는 iii-v족 활성층을 갖는 깊은 gaa 반도체 소자 Download PDF

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반 에이치. 르
승 훈 성
제시카 에스. 카치안
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한 우이 텐
길버트 듀이
마르코 라도사블제빅
벤자민 추-쿵
닐로이 무커지
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Abstract

게르마늄 또는 III-V족 활성층들을 갖는 깊은 GAA 반도체 소자들이 기술된다. 예를 들어, 비평면 반도체 소자는 기판 위에 배치되는 이종 구조를 포함한다. 이종 구조는 달라지는 조성의 상부 층과 하부 층 사이의 이종 접합을 포함한다. 활성층은 이종 구조 위에 배치되고 또한 이종 구조의 상부 층 및 하부 층과 상이한 조성을 갖는다. 게이트 전극 스택은 활성층의 채널 영역상에 배치되고 또한 이것을 완전히 둘러싸고, 및 이종 구조의 상부 층에서의 및 적어도 부분적으로 이종 구조의 하부 층에서의 트렌치에 배치된다. 소스 및 드레인 영역들은 게이트 전극 스택의 양측상에서, 활성층에 및 상부 층에 배치되지만, 하부 층에는 배치되지 않는다.

Description

게르마늄 또는 III-V족 활성층을 갖는 깊은 GAA 반도체 소자{DEEP GATE-ALL-AROUND SEMICONDUCTOR DEVICE HAVING GERMANIUM OR GROUP III-V ACTIVE LAYER}
본 발명의 실시예들은 반도체 소자 분야에 관한 것인데, 특히 게르마늄 또는 III-V족 활성층들을 갖는 깊은 GAA(gate-all-around) 반도체 소자 분야에 관한 것이다.
지난 수십년 동안, 집적 회로에서의 피처(feature)의 크기 축소(scaling)는 지속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 크기 축소는 반도체 칩의 제한된 면적상에서 기능 유닛들의 증가된 밀도를 가능케 한다. 예를 들어, 트랜지스터 크기를 축소하는 것은 한 칩상에 증가된 수의 메모리 소자들을 수용하는 것을 허용하여, 증가된 용량을 가진 제품을 제조하게끔 이끈다. 그러나, 항상 더 많은 용량을 향한 추구가 문제가 없는 것은 아니다. 각각의 소자의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
집적 회로 소자들의 제조에 있어서, 소자 치수가 계속해서 축소됨에 따라 트라이게이트 트랜지스터(tri-gate transistor)와 같은 다중 게이트 트랜지스터가 더 보편적이 되고 있다. 종래의 공정들에서, 트라이게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들 또는 SOI(silicon-on-insulator) 기판들 중 하나상에서 제조된다. 몇몇 경우들에서, 벌크 실리콘 기판들은 저가이며 또한 덜 복잡한 트라이게이트 제조 공정을 가능하게 하므로 선호된다. 다른 경우들에서, SOI 기판들은 이들이 제공할 수 있는 감소된 누설 때문에 선호된다.
벌크 실리콘 기판들상에서, 트라이게이트 트랜지스터들의 제조 공정은 종종 트랜지스터 보디(즉, "핀(fin)")의 바닥부에서 금속 게이트 전극의 바닥부를 소스 및 드레인 연장 단부들(tips)과 정렬할 때 문제에 부딪힌다. 트라이게이트 트랜지스터가 벌크 기판상에 형성되는 경우, 최적 게이트 제어를 위해 및 단채널 효과(short-channel effect) 감소를 위해 적절한 정렬이 필요하다. 예를 들어, 소스 및 드레인 연장 단부들이 금속 게이트 전극보다 더 깊을 경우, 펀치 스루(punch-through)가 일어날 수 있다. 이와 달리, 금속 게이트 전극이 소스 및 드레인 연장 단부들보다 더 깊을 경우, 원하지 않는 게이트 기생 용량이 초래될 수 있다.
트랜지스터들의 접합 누설(junction leakage)을 감소시키기 위한 많은 상이한 기술들이 시도되었다. 하지만, 접합 누설 억제 분야에 있어서 상당한 개선이 여전히 필요하다.
도 1은 누설 억제를 위한 BGI 구조를 갖는 게르마늄 기반 반도체 소자의 단면도를 도해한다.
도 2는 본 발명의 실시예에 따른 깊은 GAA 구조를 가진 게르마늄 활성층을 갖는 반도체 소자의 단면도를 도해한다.
도 3a는 본 발명의 실시예에 따른, 게르마늄 활성층 및 깊은 GAA 구조를 갖는 비평면 반도체 소자의 도식적 평면도들을 도해한다.
도 3b는 본 발명의 실시예에 따른, 도 3a의 비평면 반도체 소자의 도식적 단면도를 도해한다.
도 4는 본 발명의 실시예에 따른, 게르마늄 활성층 및 깊은 GAA 구조를 갖는 핀펫 유형 반도체 소자의 각진 뷰를 도해한다.
도 5a는 본 발명의 실시예에 따른, 나노와이어 기반 반도체 구조의 3차원 단면도를 도해한다.
도 5b는 본 발명의 실시예에 따른, a-a'축을 따라 취한 도 5a의 나노와이어 기반 반도체 구조의 채널 단면도를 도해한다.
도 5c는 본 발명의 실시예에 따른, b-b'축을 따라 취한 도 5a의 나노와이어 기반 반도체 구조의 스페이서 단면도를 도해한다.
도 6은 본 발명의 실시예에 따라서, 게르마늄 기반 소자의 채널 영역을 따라 취한 단면도의 터널링 전자 현미경(TEM) 이미지, 및 게르마늄 기반 장치에서의 층들에 대응하는 게이트 전압(Vg)의 함수로서의 포화 전류(Idsat)의 대응 플롯을 포함한다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 장치를 도해한다.
게르마늄 또는 III-V족 활성층들을 갖는 깊은 GAA 반도체 소자들이 기술된다. 하기 설명에서, 본 발명의 실시예들에 대한 철저한 이해를 도모하기 위해, 특정 집적 및 물질 체제와 같은 많은 특정 상세 사항들이 제시된다. 본 발명의 실시예들은 이들 특정 상세 사항들 없이도 실시될 수 있음은 통상의 기술자에게 명백할 것이다. 다른 예들에서, 집적 회로 설계 레이아웃과 같은 공지된 특징들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 더욱이, 도면들에 도시된 각종 실시예들은 예시적 표현들이고 반드시 일정 비율로 그려지지는 않았음을 이해해야 한다.
본 명세서에서 기술되는 하나 이상의 실시예들은 소자의 소스 및 드레인 영역들의 깊이보다 충분히 아래에서 활성 영역 또는 스택 내로 연장하는 게이트 스택들을 갖는 소자들을 목표로 한다. 구조적으로 상이하다 할지라도, 누설 억제를 제공하기 위한 결과적 능력은 오메가 펫 유형(omega-fet style) 소자와 유사한 것으로 기술될 수 있다. 본 명세서에서 기술되는 깊은 GAA 소자들은 나노와이어 또는 나노리본 채널들을 갖는 게르마늄 또는 III-V 족 물질 기반 FET들(filed effect transistors)에 특히 적합할 수 있다. 하기 설명되는 하나 이상의 실시예들은 게르마늄 또는 III-V 족 물질 활성층 소자들에서의 기생 누설을 감소시키기 위한 접근법들 및 그 결과적 구조들을 지향한다. 예를 들어, 하나 이상의 실시예들은 나노와이어 또는 GAA 소자들에서 성능을 개선하는 데에 특히 효과적일 수 있다.
본 발명자들은 BGI(bottom gate isolation) 구조들을 이용하여 랩 어라운드 게이트(wrap-around gate)들을 갖는 높은 이동도 소자들에서의 누설을 억제하기 위해 시도하였다. 그러나, 예를 들어 게르마늄 기반 나노와이어 또는 나노리본 트랜지스터 소자들에서의 BGI 구조들의 사용은 실현하기에 어려울 수 있다. 예를 들어, BGI 구조가 누설을 억제하는데 적합할 수 있지만, BGI 구조의 배치는 전형적으로 활성 영역 물질 층 또는 스택 내로 깊이 연장할 필요가 있고, 이것은 통합하기에 어려울 수 있다. 그러한 BGI 제조 공정은 또한 상당히 더 복잡한 공정 단계들을 요구하고, 더 비용이 드는 것으로 입증될 수 있다. 게다가, BGI 구조가 제조되지만 완전 누설 억제에 충분한 깊이까지 되지는 않는 경우에, 분리 영역들과 게르마늄 기반 버퍼층들 사이에 형성되는 부족한 계면들은 기생 누설을 야기하거나 이것에 기여하는 중대한 표면 상태들을 발생할 수 있다. 일반적으로, 어떻게 발생되는지와는 상관없이, 기생 누설은 소자의 오프 상태 누설을 악화시킬 수 있으므로 트랜지스터 성능 수행을 방해할 수 있다. 최종적으로, 그러한 기생 누설은 저 누설 게르마늄 기반 반도체 소자의 제조를 달성하는 것을 어렵게 만들 수 있다.
본 명세서에서 기술된 개념들을 예시하기 위해, 도 1은 누설 억제를 위한 BGI 구조를 갖는 게르마늄 기반 반도체 소자의 단면도를 도해한다. 도 1을 참조하면, 반도체 소자(100)는 게르마늄(Ge)과 실리콘(Si) 사이의 격자 부정합을 관리하기 위한 SiGe 버퍼층들(106)(예를 들어, Si30Ge70 층) 및 (107)(예를 들어, Si50Ge50 층)을 경유해 (예로, 실리콘 웨이퍼 부분으로서의) Si 기판(104) 위에 성장된 Ge 채널 영역(102)을 포함한다. 그러나, 이들 SiGe 버퍼층들(106 및 107)은 이들이 채널 영역(102)의 아래에 있는 영역 내에서, 적어도 SiGe 버퍼층들(106 및 107) 내에서 병렬 도전(parallel conduction)을 허용한다는 점에서 매우 도전성을 갖는다. 병렬 도전은 화살표(108)로 묘사된 바와 같이 소스 영역(110)으로부터 드레인 영역(112)으로 소자(100)에서의 기생 누설을 초래할 수 있다. 도 1은 또한 분리 영역들(114), 및 금속 게이트(116B)와 하이-K(high-k) 게이트 유전체(116A) 전극 스택(116)과 같은 게이트 전극 스택(116)을 묘사하고 있음을 유의하라. 바닥 게이트 절연체(bottom gate insulator: BGI) 구조(120)상에 배치되는 바닥 게이트 전극 스택(116')이 포함된 랩 어라운드 또는 나노와이어 구성의 경우에도 그러한 누설이 일어날 수 있음을 이해할 것이다. BGI 구조(120)는 (화살표(108)의 X에 의해 표시된 대로) 누설 억제를 제공하기 위해 연장될 수 있다. 그러나, 전술한 바와 같이, 이것은 전형적으로 도 1에 도시된 바와 같이, BGI 구조(120)가 스택(106/107) 내로 깊이 형성되는 것을 요구한다.
실시예에서, 전술된 문제들을 해결하기 위해, 깊은 GAA 구조가 BGI 구조를 대신하여 제조된다. 예를 들어, 일 실시예에서 게이트 전극의 바닥부가 소자에게 누설 억제를 제공하기 위해 소자의 소스 및 드레인 영역들의 충분히 아래까지 형성된다. 특정한 그와 같은 실시예에서, BGI 구조를 대신하는 깊은 GAA 구조의 사용은 위에서 기술된 것들과 같은 BGI 구조를 제조하는 것과 연관되는 복잡도 및 가능한 단점들을 제거한다. 실시예에서, 깊은 GAA 구조는 (깊은 HSi 에칭과 같은) 깊은 활성 영역 에칭을 이용하여 제조된다. 그러한 일 실시예에서, 깊은 에칭은 STI(shallow trench isolation) 제조의 제조 방식으로 미리 수행된다. 또 다른 그와 같은 실시예에서, 깊은 에칭은 예를 들어 RMG(replacement metal gate) 중첩 제거 후의 리세싱에 의한 제조 방식으로 이후에 수행된다.
실시예에서, 깊은 GAA 구조의 사용은 깊은 게이트 구조를 이용하는 것과 연관될 수 있는 임의의 게이트 용량(Cgate)을 억제하기 위해서 Ge와 SiGe 층들 사이의 전압 임계값(Vt) 차이를 조절(leverage)한다. 누설 억제에 대해 여전히 효과적이면서도 그러한 불이익을 감소시키도록 Vt를 만들어내는 능력의 예가 도 6과 연계하여 이하에서 더 상세하게 시술된다. 다른 실시예들에서, 본 명세서에서 상세하게 기술되는 해결책들은 깊은 게이트 구조를 감당하기 위해서 유사한 Vt 엔지니어링이 적용될 수 있는 III-V족 물질 계들에 대해서도 쉽게 적용 가능할 수 있다.
그러므로, 깊은 게이트 구조는 높은 이동도 물질 소자를 위해 제조될 수 있다. 예로서, 도 2는 본 발명의 실시예에 따라서 깊은 GAA 구조를 가진 게르마늄 활성층을 갖는 반도체 소자의 단면도를 도해한다.
도 2를 참조하면, 반도체 소자(200)는 Ge와 Si 사이의 격자 부정합을 관리하기 위한 SiGe 버퍼층들(206)(예를 들어, Si30Ge70 층) 및 (207)(예를 들어, Si50Ge50 층)을 경유해 (예로, 실리콘 웨이퍼 부분으로서의) Si 기판(204) 위에 성장된 Ge 채널 영역(202)을 포함한다. 그러나, 이들 SiGe 버퍼층들(206 및 207)은 이들이 채널 영역(202)의 아래에 있는 영역 내에서, 적어도 SiGe 버퍼층들(206 및 207) 내에서 병렬 도전을 허용한다는 점에서 매우 도전성을 갖는다. 반도체 소자(200)는 또한, 분리 영역들(214), 및 게이트(216B) 및 게이트 유전체(216A) 전극 스택(216)과 같은 게이트 전극 스택(216)을 포함할 수 있다. 랩 어라운드 또는 나노와이어 구성이, 바닥 게이트 전극 스택(216')이 포함되는 경우에, 유전체 층 부분(216A') 및 게이트 전극 부분(216B')을 포함하여 포함된다. 또한 도 2에 묘사된 것처럼, 소스 및 드레인 영역들(210 및 212)은 제각기 게이트 전극 스택(216)의 양 측상에 포함된다.
다시 도 2를 참조하면, 버퍼층들(206 및 207)이 버퍼층들(206 및 207) 사이의 이종 접합을 갖는 이종 구조(hetero-structure)를 형성한다. 게이트 전극 스택(216+216')이 활성층(202)의 채널 영역상에 배치되고 이것을 완전히 둘러싸고, 또한 버퍼층(207)에 및 적어도 부분적으로 버퍼층(206)에 형성되는 트렌치에 배치된다. 실시예에서, 소스 및 드레인 영역들(210 및 212)은, 게이트 전극 스택(216+216')의 양측상에서, 활성층(202)에 및 버퍼층(207)에 배치되지만, 버퍼층(206)에는 배치되지 않는다. 그러한 일 실시예에서, 게이트 전극 스택(216+216')은 이종 구조에서의 소스 및 드레인 영역들(210 및 212)의 깊이보다 약 2 내지 4 배만큼의 깊이로 이종 구조(206+207)에 배치된다. 또 다른 실시예에서, 게이트 전극 스택(216+216')은 분리 영역들(214)의 깊이보다 더 깊은 깊이까지 이종 구조(206+207)에 배치된다. 실시예에서, 게이트 전극 스택의 바닥부(즉, 부분(216'))는, 도 2에 묘사된 것처럼, 부분(216')의 트렌치를 라이닝(lining)하는 유전층 부분(즉, 부분(216A"))을 포함한다. 그러한 일 실시예에서, 부분(216A")(및, 그러므로 (216A) 및 (216A'))은 하이-K 게이트 유전체 층이다.
명세서 전체에 걸쳐서 이용되는 것처럼, 용어 게르마늄, 순수 게르마늄 또는 본질적으로 순수한 게르마늄이 그 전부는 아니더라도 아주 상당한 양의 게르마늄으로 구성되는 게르마늄 물질을 기술하기 위해 사용될 수 있다. 하지만, 실제적으로 100% 순수한 Ge을 형성하는 것은 어려울 수 있고 따라서 소량 퍼센트의 Si을 포함할 수 있다는 것을 이해할 것이다. Si는 Ge의 피착 동안 불가피한 불순물 또는 성분으로 포함될 수 있거나, 또는 후 피착 공정 동안의 확산 시에 Ge를 "오염"시킬 수 있다. 그와 같이, Ge 채널을 지향하는 본 발명에 기술된 실시예들은 비교적 소량의, 예를 들어 Si와 같은 "불순물" 레벨, 비Ge 원자들 또는 종들을 포함하는 Ge 채널들을 포함할 수 있다.
다시 도 2를 참조하면, 예시적 실시예에 있어서, 기판(204)은 본질적으로 실리콘으로 구성되고, 제1 버퍼층(206)은 대략 30%의 Si와 70%의 Ge를 가진 실리콘 게르마늄으로 구성되고, 제2 버퍼층(207)은 제1 버퍼층(206)보다 낮은 농도의 게르마늄을 갖는 실리콘 게르마늄(예를 들어, 50% Ge 대 70% Ge)으로 구성되고, 게르마늄 활성층(202)은 본질적으로 게르마늄으로 구성된다. 이 구성은 채널 영역으로서 사용하기 위한 높은 이동도 및 낮은 밴드 갭 물질을 갖는 물질 스택을 제공한다. 높은 이동도 및 낮은 밴드 갭 물질은 높은 밴드 갭 물질상에 배치되고, 이것은 다음으로 중간 밴드 갭 물질상에 배치된다. 비슷한 밴드 갭 구성을 제공하는 다른 스택들도 이용될 수 있다. 예를 들어, 실시예에서, 이종 구조에서의 III-V족 물질들의 적합한 구성은 게르마늄 및 실리콘 게르마늄 층들에 기초한 상기 기술된 이종 구조 대신에 이용될 수 있다.
실시예에서, 소스 및 드레인 영역들(210/212)은, 도 2에 묘사된 바와 같이, 게르마늄 활성층(202)에 및 제2 버퍼층(207)에 배치되지만, 제1 버퍼층(206)만큼 깊게 형성되지는 않는다. 도 2는 다양한 선택 사항들을 나타내도록 일반적으로 도시된다. 제1 실시예에서, 소스 및 드레인 영역은 게르마늄 활성층(202)의 부분들을 도핑함으로써 제2 버퍼층(207)에 형성된다. 예를 들어, 특정 실시예에서, 붕소 도펀트 원자들이, 소스 및 드레인 영역들(210 및 212)를 형성하기 위해 게르마늄 활성층(202) 내로 및 부분적으로 제2 버퍼층(207) 내로 주입된다. 제2 실시예에서, 게르마늄 활성층(202) 및 제2 버퍼층(207)의 일부분들이 제거되고 상이한 반도체 물질이 소스 및 드레인 영역들(210/212)을 형성하기 위해 성장된다.
기판(204)은 제조 공정을 견딜 수 있고 전하가 이주(migrate)할 수 있는 반도체 물질로 구성될 수 있다. 실시예에서, 기판(204)은 반도체 업계에서 통상적으로 사용되는 P형 실리콘 기판과 같은 벌크 기판이다. 실시예에서, 기판(204)은 결정질 실리콘, 실리콘/게르마늄, 또는 인, 비소, 붕소 또는 이것들의 조합과 같은 것이지만 이것들에만 제한되지는 않은 전하 캐리어로 도핑되는 게르마늄 층으로 구성된다. 일 실시예에서, 기판(204)에서의 실리콘 원자들의 농도는 97%를 초과하거나, 대안적으로 도펀트 원자들의 농도는 1% 미만이다. 또 다른 실시예에서, 기판(204)은 별개의 결정질 기판 최상부에 성장되는 에피택셜 층, 예를 들어 붕소 도핑된 벌크 실리콘 단결정질 기판 최상부에 성장되는 실리콘 에피택셜 층으로 구성된다.
기판(204)은 예를 들어 SOI 기판을 형성하기 위해 벌크 결정 기판과 에피택셜 층 사이에 배치되는 절연층을 대신에 포함할 수 있다. 실시예에서, 절연층은 실리콘 이산화물(silicon dioxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxy-nitride) 또는 하이-K 유전체 층과 같은 물질로 구성되지만, 이것들에만 제한되지는 않는다. 기판(204)은 대안적으로 III-V 족 물질로 구성될 수 있다. 실시예에서, 기판(204)은, 이것들에만 제한되지는 않지만, 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 인듐 안티몬화물(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide), 또는 이것들의 조합과 같은 III-V족 물질로 구성된다. 또 다른 실시예에서, 기판(204)은 III-V족 물질, 및 이것들에만 제한되지는 않지만 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같은 전하 캐리어 도펀트 불순물 원자들로 구성된다.
실시예에서, 게이트 전극 스택(216)(및 대응 (216'))의 게이트 전극은 금속 게이트로 구성되며, 게이트 유전체 층은 하이-K 물질로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 이것들에만 제한되지는 않지만, 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 규산염(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 규산염(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate), 또는 이것들의 조합과 같은 물질로 구성된다. 게다가, 채널 영역에 인접한 게이트 유전체 층 부분은 게르마늄 활성층(202)의 상부의 몇 개 층으로부터 형성되는 자연 산화물 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층은 상부 하이-K 부분 및 반도체 물질의 산화물로 구성되는 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상부 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다.
실시예에서, 게이트 전극은, 이것들에만 제한되지는 않지만, 금속 질화물들(metal nitrides), 금속 탄화물들(metal carbides), 금속 규화물들(metal silicides), 금속 알루미나이드들(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물들과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수 설정 층 위에 형성되는 비일함수 설정 충전 물질(non-workfunction-setting fill material)로 구성된다. 실시예에서, 게이트 전극은 P형 또는 N형 물질로 구성된다. 게이트 전극 스택(216)(대응 바닥부(216'))은 또한 묘사되지 않는 유전체 스페이서들을 포함할 수 있다.
반도체 소자(200)는 GAA 소자들을 포함하는 비평면 소자들을 포괄하는 것으로 일반적으로 도시된다. 그와 같은 소자들은 도 3a와 3b(일반적 비평면 소자), 도 4 (랩어라운드 핀펫 소자(wrap-around fin-fet device)) 및 도 5(나노와이어 기반 소자)와 함께 하기에서 보다 상세하게 기술된다. 모든 경우들에서, 깊은 GAA 구조는 소자와 통합된다. 깊은 GAA 구조는 그러한 소자들에서의 누설을 억제하는 데에 효과적일 수 있다. 따라서, 반도체 소자(200)는 게이트, 채널 영역 및 한 쌍의 소스/드레인 영역들을 수용하는 반도체 소자일 수 있다. 실시예에서, 반도체 소자(200)는, 이것들에만 제한되지는 않지만, MOS-FET 또는 MEMS(Microelectromechanical System)와 같은 것이다. 일 실시예에서, 반도체 소자(200)는 평면 또는 3차원 MOS-FET이며 또한 분리된 소자이거나 또는 복수의 네스팅된(nested) 소자 중 하나의 소자이다. 전형적 집적 회로에 대해 알 수 있는 바와 같이, N 및 P 채널 트랜지스터들 모두는 CMOS 집적 회로를 형성하기 위해 단일 기판상에 제조될 수 있다. 더욱이, 그러한 소자들을 한 집적 회로 내에 통합시키기 위해 추가적 상호접속 배선이 제조될 수 있다.
예로서, 도 3a와 3b는 본 발명의 실시예에 따라서, 게르마늄 활성층 및 깊은 GAA 구조를 갖는 비평면 반도체 소자의 제각기의 도식적 평면도 및 단면도를 도해한다.
도 3a와 3b를 참조하면, 비평면 반도체 소자(300)는 기판(204) 위에 배치되는 제1 버퍼층(206)을 포함한다. 제2 버퍼층(207)은 제1 버퍼층(206) 위에 배치된다. 게르마늄 활성층(202)은 제2 버퍼층(207) 위에 배치된다. 상단 부분(216) 및 바닥 부분(216')을 포함하는 게이트 전극 스택은 게르마늄 활성층(202)을 둘러싸도록 배치된다. 소스 및 드레인 영역들(210/212)과 대응하는 콘택트들(210' 및 212')은 게이트 전극 스택(216+216')의 양측상에서, 게르마늄 활성층(202)에 및 부분적으로 제2 버퍼층(207)에 배치된다. 더 구체적으로, 실시예에서, 소스 및 드레인 영역들(210/212)은 도 3에 묘사된 바와 같이, 게르마늄 활성층(202)의 부분들을 도핑함으로써 제2 버퍼층(207)에 형성된다. 도 3에 묘사된 바와 같이, 반도체 소자(300)는 또한 분리 영역들(214)을 포함할 수 있다. 실시예에서, 게이트 스택의 바닥부(216')는 소스 및 드레인 영역들(212 및 210)의 충분히 아래에 형성되는 깊은 게이트 스택이고, 또한 소스 영역(210)으로부터 드레인 영역(212)으로의 누설 경로(308)를 차단하는 역할을 한다. 도 3의 유사한 피처 지정들은 도 2와 관련하여 상기 설명된 대로인 것도 이해할 것이다.
전술한 바와 같이, 본 발명의 실시예들은 GAA 부분을 갖는 핀펫 유형 소자들과 같은 비평면 MOS-FET들에 적용될 수 있다. 예를 들어, 도 4는 본 발명의 실시예에 따라서, 게르마늄 활성층 및 깊은 GAA 구조를 갖는 핀펫 유형 반도체 소자의 각진 뷰를 도해한다.
도 4를 참조하면, 비평면 반도체 소자(400)는 기판(204) 위에 배치되는 제1 버퍼층(206)을 포함한다. 제2 버퍼층(207)은 제1 버퍼층(206) 위에 배치된다. 3차원 게르마늄 활성층(202)은 제2 버퍼층(207) 위에 배치된다. 영역(202)의 밑부분을 감싸는 부분이 이 사시도에서 볼 수 없기는 하지만, 게이트 전극(216B) 및 게이트 유전체(216A)를 포함하는 게이트 전극 스택(216)이 3차원 게르마늄 활성층(202)상에 배치되고 또한 이것을 완전히 둘러싼다. 소스 및 드레인 영역들(210/212)은 게이트 전극 스택(216)의 양측상에 배치된다. 또한 분리 영역들(214) 및 게이트 전극 스페이서들(440)도 묘사된다. 본 발명의 실시예에 따라서, 게이트 전극 스택(216)은 제1 버퍼층(206) 내로 연장하는 깊은 GAA 구조이다.
비록 도 4에서는 제1 버퍼층(206)의 바닥부와 어느 정도 정렬된 것으로 묘사되었지만, 분리 영역들(214)의 깊이는 변할 수 있음을 이해할 것이다. 또한, 비록 도 4에서는 제2 버퍼층(207)의 상부와 어느 정도 정렬된 것으로 묘사되었지만, 분리 영역들(214)의 높이는 변할 수 있음을 이해할 것이다. 도 4의 유사한 피처 지정들은 도 2와 관련하여 설명된 대로인 것도 이해할 것이다.
또 다른 양태에 있어서, 도 5a는 본 발명의 실시예에 따라서, 게르마늄 나노와이어 기반 반도체 구조의 3차원 단면도를 도해한다. 도 5b는 a-a' 축을 따라 취한 도 5a의 게르마늄 나노와이어 기반 반도체 구조의 채널 단면도를 도해한다. 도 5c는 b-b'축을 따라 취한 도 5a의 게르마늄 나노와이어 기반 반도체 구조의 스페이서 단면도를 도해한다.
도 5a를 참조하면, 반도체 소자(500)는 기판(204) 위에 배치되는 하나 이상의 수직 적층된 게르마늄 나노와이어들(550 세트)을 포함한다. 본 명세서에서의 실시예들은 단일 와이어 소자들 및 다중 와이어 소자들 모두를 목표로 한다. 예로서, 나노와이어들(550A, 550B 및 550C)을 갖는 3개의 나노와이어 기반 소자가 예시적 목적을 위해 도시된다. 설명상 편의를 위해, 설명이 나노와이어들 중 오직 하나에 대해서만 설명이 집중되는 예로서 나노와이어(550A)가 사용된다. 하나의 나노와이어의 속성들이 설명되는 경우에, 복수의 나노와이어에 기초한 실시예들이 나노와이어들 각각에 대해 동일한 속성들을 가질 수 있다는 것을 이해해야 한다.
적어도 제1 나노와이어(550A)는 게르마늄 채널 영역(202)을 포함한다. 게르마늄 채널 영역(202)은 길이(L)를 갖는다. 도 5b를 참조하면, 게르마늄 채널 영역(202)은 또한 길이(L)에 직교하는 주위 길이(perimeter)를 갖는다. 도 5b 를 다시 참조하면, 게이트 전극 스택(216)은 게르마늄 채널 영역(202)을 포함하여, 각각의 나노와이어(550)의 채널 영역들의 각각의 전체 주위 길이를 둘러싼다. 게이트 전극 스택(216)은 채널 영역들과 게이트 전극(개별적으로 도시되지 않음) 사이에 배치되는 게이트 유전체 층과 함께 게이트 전극을 포함한다. 게르마늄 채널 영역(202) 및 추가 나노와이어들(550B 및 550C)의 채널 영역들은 이들이 아래에 놓인 기판 물질 또는 위에 놓인 채널 제조 물질과 같은 임의의 개재 물질 없이 게이트 전극 스택(216)에 의해 완전히 둘러싸인다는 점에서 분리되어 있다. 따라서, 복수의 나노와이어(550)를 갖는 실시예들에서, 나노와이어들의 채널 영역들은 또한, 도 5b에 묘사된 바와 같이, 서로에 대해 분리되어 있다.
도 5a-5c를 참조하면, 제2 버퍼층(207)은 기판(204) 위에 배치되는 제1 버퍼층(206) 위에 배치된다. 도 5b에 도시된 바와 같이, 채널 영역 바로 밑에는 게이트 전극 스택(216)이 제2 버퍼층(207) 내에 및 부분적으로 제 1 버퍼층(206) 내에 형성된다. 다시 도 5a를 참조하면, 각각의 나노와이어들(550)은 또한, 게르마늄 채널 영역(202)의 양 측상에 있는 것을 포함하여, 채널 영역들의 양 측상에서 나노와이어에 배치되는 소스 및 드레인 영역들(210 및 212)을 포함한다. 실시예에서, 소스 및 드레인 영역들(210/212)은 임베디드 소스 및 드레인 영역들인데, 예를 들어 나노와이어들의 적어도 일부가 제거되고 소스/드레인 물질 영역으로 교체된다. 하지만, 또 다른 실시예에서, 소스 및 드레인 영역들(210/212)은 하나 이상의 게르마늄 나노와이어들(550)의 도핑된 부분들로 구성된다.
한 쌍의 콘택트들(570)이 소스/드레인 영역들(210/212) 위에 배치된다. 실시예에서, 반도체 소자(500)는 한 쌍의 스페이서들(540)을 더 포함한다. 스페이서들(540)은 게이트 전극 스택(216)과 한 쌍의 콘택트(570)들 사이에 배치된다. 전술한 바와 같이, 채널 영역들 및 소스/드레인 영역들은 적어도 여러 실시예들에서 분리되도록 만들어진다. 하지만, 나노와이어들(550)의 모든 영역들이 분리되도록 만들어질 필요가 없거나 또는 심지어 분리되도록 제조될 수 없다. 예를 들어, 도 5c를 참조하면, 나노와이어들(550A-550C)은 스페이서들(540) 하의 로케이션에서 분리되지 않는다. 일 실시예에서, 나노와이어들(550A-550C)의 스택은, 그들 사이에, 게르마늄 나노와이어들 사이에 개재된 실리콘 게르마늄 또는 실리콘과 같은 개재 반도체 물질(580)을 갖는다. 일 실시예에서, 바닥 나노와이어(550A)는 제2 버퍼층(207) 부분과 여전히 접촉한다. 따라서, 실시예에서, 스페이서들(540) 중 하나 또는 둘 모두 하의 복수의 수직 적층된 나노와이어들(550)의 일부는 분리되지 않는다.
도 5a-5c의 유사한 피처 지정들은 도 2와 관련하여 설명된 대로 일 수 있음을 이해할 것이다. 또한, 비록 전술한 소자(500)는 단일 소자에 대한 것이지만, 동일한 기판상에 또는 동일한 기판 위에 배치되는 NMOS 및 PMOS 나노와이어 기반 소자들 모두를 포함하는 CMOS 아키텍처도 형성할 수 있다. 실시예에서, 나노와이어들(550)은 와이어들 또는 리본들로서 그 크기가 정해질 수 있으며, 직각 모서리들(squared-off corners) 또는 둥근 모서리들을 가질 수 있다.
게다가, 실시예에서, 나노와이어들(550)은 게이트 교체 공정 동안 (적어도 채널 영역들에서) 분리되며 만들어질 수 있다. 그러한 일 실시예에서, 게르마늄 층들의 부분들은 최종적으로 나노와이어 기반 구조에서 채널 영역들이 된다. 그러므로, 더미 게이트 제거 시에 채널 영역들을 노출시키는 공정 단계에서, 채널 엔지니어링 또는 튜닝이 수행될 수 있다. 예를 들어, 일 실시예에서, 게르마늄 층들의 분리된 부분들이 산화 및 에칭 공정들을 이용하여 얇아진다(thinned). 그러한 에칭 공정은 와이어들이 별개로 되거나 개별화되는 것과 동시에 실행될 수 있다. 따라서, 게르마늄 층들로부터 형성되는 초기 와이어들은 더 두꺼워지기를 시작할 수 있고 또한 소자의 소스 및 드레인 영역들의 크기 설정과는 독립적으로 나노와이어 소자의 채널 영역에 적합한 크기까지 얇아진다. 그러한 분리된 채널 영역들의 형성에 후속하여, 하이-K 게이트 유전체 및 금속 게이트 공정이 실행될 수 있고 소스 및 드레인 콘택트들이 추가될 수 있다.
전술한 바와 같이, 하나 이상의 실시예들은 물질들의 이종 구조 스택의 여러 층들 내로 연장하는 깊은 GAA 구조의 형성을 포함한다. 그러한 일 실시예에서, 높은 이동도 및 낮은 밴드 갭 물질이 채널 영역으로서 이용된다. 높은 이동도 및 낮은 밴드 갭 물질은 높은 밴드 갭 물질상에 배치되고, 이것은 다음으로 중간 밴드 갭 물질상에 배치된다. 게르마늄 기반 구조들을 수반하는 특정 예에서, 채널 영역은 본질적으로 순수 게르마늄으로 구성된다. 채널 영역(여기서 게이트가 게르마늄 층을 랩어라운드함) 이외의 영역들에서, 게르마늄 층은 게르마늄보다 더 높은 밴드 갭을 갖는 Si50Ge50상에 배치된다. Si50Ge50은 그 밴드 갭이 Si50Ge50과 Ge 중간에 있는 Si30Ge70상에 배치된다. 도 6은, 본 발명의 실시예에 따라서, 게르마늄 기반 소자의 채널 영역을 따라 취한 단면도의 TEM(tunneling electron microscope) 이미지(600), 및 게르마늄 기반 소자에서의 층들에 대응하는 게이트 전압(Vg)의 함수로서의 포화 전류(Idsat)의 대응 플롯(602)을 포함한다.
도 6의 이미지(600)를 참조하면, 게르마늄 채널(610)은 Si30Ge70 층(핀)(612) 위에 배치된다. 게이트 스택(614)은 채널 영역(610)에서 게르마늄 층을 둘러싼다. 일 실시예에서, 채널 영역 이외의 영역들에서 Si50Ge50 층은 게르마늄 층과 Si30Ge70 층 사이에 배치되고, 게이트 스택(614)은 그런 로케이션들에(예로, 소스 및 드레인 영역들에) 존재하지 않는 것을 이해해야 한다. 플롯(602)을 참조하면, 도 6 에 도시된 바와 같이, Ge 층은 대응하는 Si30Ge70 층보다 훨씬 더 높은 Idsat을 가지며, 심지어 Si50Ge50보다 높을 것이다. 이에 따라, 깊은 GAA 구조의 형성이 물질들의 이종 구조 스택의 그 외의 층들 내로 깊게 게이트 스택을 형성하는 것을 수반할지라도, 채널층 이외의 층들과의 게이트 스택의 대응 상호작용은 제조된 소자의 고성능을 방해하지 않는다. 보다 상세하게는, 게이트 성능에 충격을 가하는 그 외의 층들에서의 턴 온은 거의 없거나 전혀 없다. 그리고, 아마도 가장 중요하게는, 깊은 게이트 구조는 소자의 오프 상태에서의 누설을 억제하기 위해 작용할 수 있다.
그러므로, 본 명세서에서 기술되는 하나 이상의 실시예들은 깊은 GAA 게이트 전극 스택들과 통합되는 게르마늄 또는 II-V족 물질 활성 영역 구조들을 대상으로 한다. 그러한 구성들은 나노와이어 기반 소자들을 포함하여, 비평면 소자들, 핀 또는 트라이게이트 기반 소자들, 및 GAA 소자들과 같은 게르마늄 또는 III-V족 물질 기반 트랜지스터들을 형성하기 위해 포함될 수 있다. 본 발명에 설명된 실시예들은 MOSFET(metal-oxide-semiconductor field effect transistor)들의 접합 분리에 대해 효과적일 수 있다. 제1 및 제2 버퍼층들(206/207) 및 게르마늄 활성 영역(202)과 같은 물질들의 형성은, 이것들에만 제한되지는 않지만, CVD(chemical vapor deposition) 또는 MBE(molecular beam epitaxy)와 같은 기술들 또는 다른 유사한 공정들에 의해 형성될 수 있음을 이해할 것이다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 장치(700)를 도해한다. 컴퓨팅 장치(700)는 보드(702)를 하우징한다. 보드(702)는, 이것들에만 한정되는 것은 아니지만, 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하는 다수의 컴포넌트를 포함할 수 있다. 프로세서(704)는 보드(702)에 물리적으로 및 전기적으로 결합된다. 몇몇 구현들에서, 적어도 하나의 통신 칩(706)은 또한 보드(702)에 물리적으로 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(706)은 프로세서(704)의 일부이다.
컴퓨팅 장치(700)는 그 응용들에 의존하여 보드(702)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 처리기, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, (하드 디스크 드라이브, CD, DVD 등과 같은) 대용량 저장 장치를 포함할 수 있지만, 이것들에만 제한되는 것은 아니다.
통신 칩(706)은 컴퓨팅 장치(700)로의 및 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선(wireless)" 및 그 파생어들은 비-고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)를 이용하여 데이터를 통신할 수 있는, 회로, 소자, 시스템, 방법, 기술, 통신 채널, 기타 등을 기술하는데 이용될 수 있다. 이 용어는 관련 장치들이 임의의 배선을 포함하지 않는다는 것을 함의하지 않지만, 몇몇 실시예들에서는 포함하지 않을 수도 있다. 통신 칩(706)은, 이것들에만 한정되는 것은 아니지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G, 및 이를 넘어서 지정되는 임의의 다른 무선 프로토콜들도 포함하여, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 장치(700)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있고, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타의 것들과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 장치(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 몇몇 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 MOSFET 트랜지스터들과 같은 하나 이상의 소자들을 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터 전자적 데이터를 처리하여 해당 전자적 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 소자 또는 소자 부분을 지칭할 수 있다.
통신 칩(706)은 또한 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 또 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 MOS-FET 트랜지스터들과 같은 하나 이상의 소자들을 포함한다.
추가 구현들에서, 컴퓨팅 장치(700) 내에 하우징되는 또 다른 컴포넌트는 본 발명의 구현들에 따라 구축되는 MOS-FET 트랜지스터들과 같은 하나 이상의 소자들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 장치(700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 장치(700)는 데이터를 처리하는 임의의 다른 전자적 소자일 수 있다.
따라서, 본 발명의 실시예들은 게르마늄 또는 III-V족 활성층들을 갖는 깊은 GAA 반도체 소자들을 포함한다.
실시예에서, 비평면 반도체 소자는 기판 위에 배치되는 이종 구조를 포함한다. 이종 구조는 달라지는 조성의 상부 층과 하부 층 사이의 이종 접합을 포함한다. 활성층은 이종 구조 위에 배치되고 또한 이종 구조의 상부 층 및 하부 층과 상이한 조성을 갖는다. 게이트 전극 스택은 활성층의 채널 영역상에 배치되고 또한 이것을 완전히 둘러싸고, 및 이종 구조의 상부 층에서의 및 적어도 부분적으로 이종 구조의 하부 층에서의 트렌치에 배치된다. 소스 및 드레인 영역들은 게이트 전극 스택의 양측상에서, 활성층에 및 상부 층에 배치되지만, 하부 층에는 배치되지 않는다.
일 실시예에서, 활성층의 채널 영역은 하부 층보다 더 낮은 밴드 갭을 가지고, 하부 층은 상부 층보다 더 낮은 밴드 갭을 갖는다.
일 실시예에서, 활성층의 채널 영역은 본질적으로 게르마늄으로 구성되고, 하부 층은 SixGe1-x로 구성되고, 상부 층은 SiyGe1-y로 구성되는데, 여기서 y > x.
일 실시예에서, y는 대략 0.5이고, x는 대략 0.3이다.
일 실시예에서, 활성층의 채널 영역, 하부 층, 및 상부 층 각각은 상이한 III-V족 물질로 구성된다.
일 실시예에서, 게이트 전극 스택은 이종 구조에서의 소스 및 드레인 영역들의 깊이보다 대략 2-4 배의 깊이로 이종 구조에 형성된다.
일 실시예에서, 소자는 소스 및 드레인 영역들에 인접하고 또한 적어도 부분적으로 이종 구조 내에 배치되는 분리 영역들을 더 포함한다.
일 실시예에서, 게이트 전극 스택은 분리 영역들의 깊이보다 더 깊은 깊이로 이종 구조에 배치된다.
일 실시예에서, 게이트 전극 스택은 트렌치를 라이닝하는 하이-k 게이트 유전체 층, 및 하이-k 게이트 유전체 층 내의 금속 게이트 전극으로 구성된다.
일 실시예에서, 소자는 활성층 위에 수직 구조로 배치되는 하나 이상의 나노와이어들을 더 포함하고, 게이트 전극 스택은 각각의 나노와이어들의 채널 영역상에 형성되고 이것을 완전히 둘러싼다.
실시예에서, 비평면 반도체 소자는 기판 위에 배치되는 버퍼층을 포함한다. 활성층이 버퍼층 위에 배치된다. 게이트 전극 스택이 활성층의 채널 영역상에 배치되고 또한 이것을 완전히 둘러싸고, 및 버퍼층의 트렌치에 배치된다. 소스 및 드레인 영역들은 게이트 전극 스택의 양측상에서, 활성층에 및 버퍼층에 배치된다. 게이트 전극 스택은 소스 영역으로부터 드레인 영역으로의 누설의 상당 부분을 차단하기 위해 버퍼층에서의 소스 및 드레인 영역들의 깊이보다 충분히 아래의 깊이로 버퍼층에 배치된다.
일 실시예에서, 활성층의 채널 영역은 버퍼층의 임의의 부분보다 더 낮은 밴드 갭을 갖는다.
일 실시예에서, 활성층의 채널 영역은 본질적으로 게르마늄으로 구성되고, 버퍼층은 실리콘 게르마늄으로 구성된다.
일 실시예에서, 활성층 및 버퍼층 각각은 III-V족 물질로 구성된다.
일 실시예에서, 게이트 전극 스택은 버퍼층에서의 소스 및 드레인 영역들의 깊이보다 대략 2-4배의 깊이로 버퍼층에 배치된다.
일 실시예에서, 소자는 소스 및 드레인 영역들에 인접하고 또한 적어도 부분적으로 버퍼층 내에 배치되는 분리 영역들을 더 포함한다.
일 실시예에서, 게이트 전극 스택은 분리 영역들의 깊이보다 더 깊은 깊이로 버퍼층에 배치된다.
일 실시예에서, 게이트 전극 스택은 트렌치를 라이닝하는 하이-k 게이트 유전체 층, 및 하이-k 게이트 유전체 층 내의 금속 게이트 전극으로 구성된다.
일 실시예에서, 소자는 활성층 위에 수직 구조로 배치되는 하나 이상의 나노와어어들을 추가로 포함하고, 게이트 전극 스택은 각각의 나노와이어들의 채널 영역상에 배치도고 또한 이것을 완전히 둘러싼다.
실시예에서, 비평면 반도체 소자를 제조하는 방법은 기판 위에 이종 구조를 형성하는 단계를 포함한다. 이종 구조는 달라지는 조성의 상부 층과 하부 층 사이의 이종 접합을 포함한다. 활성층은 이종 구조 위에 배치되고 또한 이종 구조의 상부 층 및 하부 층과 상이한 조성을 갖는다. 트렌치가 상부 층에 및 적어도 부분적으로 하부 층에 형성된다. 게이트 전극 스택은 활성층의 채널 영역상에 형성되고 또한 이것을 완전히 둘러싸고, 및 상부 층에서의 그리고 적어도 부분적으로 하부 층에서의 트렌치에 형성된다. 소스 및 드레인 영역들은 게이트 전극 스택의 양측상에서, 활성층에 및 상부 층에 형성되지만, 하부 층에는 형성되지 않는다.
일 실시예에서, 상부 층에 및 적어도 부분적으로 하부 층에 트렌치를 형성하는 것은 게이트 교체 공정에서 더미 게이트 구조의 제거에 후속하여 실행된다.
일 실시예에서, 활성층의 채널 영역은 하부 층보다 더 낮은 밴드 갭을 가지고, 하부 층은 상부 층보다 더 낮은 밴드 갭을 갖는다.
일 실시예에서, 활성층의 채널 영역은 본질적으로 게르마늄으로 구성되고, 하부 층은 SixGe1-x로 구성되고, 상부 층은 SiyGe1-y로 구성되는데, 여기서 y > x.
일 실시예에서, y는 대략 0.5이고, x는 대략 0.3이다.
일 실시예에서, 활성층의 채널 영역, 하부 층, 및 상부 층 각각은 상이한 III-V족 물질로 구성된다.
일 실시예에서, 게이트 전극 스택은 이종 구조에서의 소스 및 드레인 영역들의 깊이보다 대략 2-4 배의 깊이로 이종 구조에 형성된다.
일 실시예에서, 방법은 적어도 부분적으로 이종 구조 내에 소스 및 드레인 영역들에 인접하여 분리 영역들을 형성하는 단계를 더 포함한다.
일 실시예에서, 게이트 전극 스택은 분리 영역들의 깊이보다 더 깊은 깊이로 이종 구조에 배치된다.
일 실시예에서, 게이트 전극 스택은 트렌치를 라이닝하는 하이-k 게이트 유전체 층, 및 하이-k 게이트 유전체 층 내의 금속 게이트 전극으로 구성된다.
일 실시예에서, 방법은 활성층 위에 수직 구조로 하나 이상의 나노와이어들을 형성하는 단계를 더 포함하고, 게이트 전극 스택은 각각의 나노와이어들의 채널 영역상에 형성되고 이것을 완전히 둘러싼다.

Claims (48)

  1. 비평면 반도체 소자로서:
    기판 위에 배치되는 이종 구조 - 상기 이종 구조는 달라지는 조성의 상부 층과 하부 층 사이의 이종 접합을 포함함 - ;
    상기 이종 구조 위에 배치되고 상기 이종 구조의 상기 상부 층 및 하부 층과 상이한 조성을 갖는 활성층;
    상기 활성층의 채널 영역상에 배치되고 상기 활성층의 채널 영역을 완전히 둘러싸는 게이트 전극 스택;
    상기 게이트 전극 스택의 양측상에서, 상기 활성층 및 상기 상부 층에 배치되는 소스 및 드레인 영역들; 및
    상기 소스 및 드레인 영역들에 인접하고 적어도 부분적으로 상기 이종 구조 내에 배치되는 분리 영역들
    을 포함하고, 상기 게이트 전극 스택은 상기 분리 영역들의 깊이보다 더 깊은 깊이로 상기 이종 구조에 배치되는 비평면 반도체 소자.
  2. 제1항에 있어서, 상기 활성층의 채널 영역은 상기 하부 층보다 더 낮은 밴드 갭을 갖고, 상기 하부 층은 상기 상부 층보다 더 낮은 밴드 갭을 갖는 비평면 반도체 소자.
  3. 제2항에 있어서, 상기 활성층의 채널 영역은 본질적으로 게르마늄으로 구성되고, 상기 하부 층은 SixGe1 -x를 포함하고, 상기 상부 층은 SiyGe1 -y를 포함하고, 여기서 1 > y > x > 0인 비평면 반도체 소자.
  4. 제3항에 있어서, y는 0.5이고, x는 0.3인 비평면 반도체 소자.
  5. 제2항에 있어서, 상기 활성층, 상기 하부 층, 및 상기 상부 층 각각은 상이한 III-V족 물질을 포함하는 비평면 반도체 소자.
  6. 제1항에 있어서, 상기 게이트 전극 스택은 상기 이종 구조에서의 상기 소스 및 드레인 영역들의 깊이보다 2-4배의 깊이로 상기 이종 구조에 배치되는 비평면 반도체 소자.
  7. 제1항에 있어서, 상기 게이트 전극 스택은 상기 이종 구조의 상기 상부 층에서의 및 적어도 부분적으로 상기 하부 층에서의 트렌치를 라이닝(lining)하는 하이-k 게이트 유전체 층, 및 상기 하이-k 게이트 유전체 층 내의 금속 게이트 전극을 포함하는 비평면 반도체 소자.
  8. 제1항에 있어서,
    상기 활성층 위에 수직 구조로 배치되는 하나 이상의 나노와이어들을 더 포함하고, 상기 게이트 전극 스택은 각각의 상기 나노와이어들의 채널 영역상에 배치되고 상기 나노와이어들의 채널 영역을 완전히 둘러싸는 비평면 반도체 소자.
  9. 비평면 반도체 소자로서:
    기판상에 배치되는 버퍼층;
    상기 버퍼층상에 배치되는 활성층;
    상기 활성층의 채널 영역상에 그리고 상기 활성층의 채널 영역을 완전히 둘러싸도록 배치되고, 상기 버퍼층에서 트렌치에 배치되는 게이트 전극 스택;
    상기 게이트 전극 스택의 양측상에서, 상기 활성층 및 상기 버퍼층에 배치되는 소스 및 드레인 영역들 - 상기 게이트 전극 스택은 상기 소스 영역으로부터 상기 드레인 영역으로의 누설의 일부를 차단하기 위해 버퍼층 내의 상기 소스 및 드레인 영역들의 깊이보다 충분히 아래의 깊이로 상기 버퍼층에 배치됨 - ; 및
    상기 소스 및 드레인 영역들에 인접하고 적어도 부분적으로 상기 버퍼층 내에 배치되는 분리 영역들
    을 포함하고, 상기 게이트 전극 스택은 상기 분리 영역들의 깊이보다 더 깊은 깊이로 상기 버퍼층에 배치되는 비평면 반도체 소자.
  10. 제9항에 있어서, 상기 활성층의 채널 영역은 상기 버퍼층의 임의의 부분보다 더 낮은 밴드 갭을 갖는 비평면 반도체 소자.
  11. 제10항에 있어서, 상기 활성층의 채널 영역은 본질적으로 게르마늄으로 구성되고, 상기 버퍼층은 실리콘 게르마늄을 포함하는 비평면 반도체 소자.
  12. 제10항에 있어서, 상기 활성층 및 상기 버퍼층 각각은 III-V족 물질을 포함하는 비평면 반도체 소자.
  13. 제9항에 있어서, 상기 게이트 전극 스택은 상기 버퍼층 내의 상기 소스 및 드레인 영역들의 깊이의 2-4배의 깊이로 상기 버퍼층에 배치되는 비평면 반도체 소자.
  14. 제9항에 있어서, 상기 게이트 전극 스택은 상기 트렌치를 라이닝하는 하이-k 게이트 유전체 층, 및 상기 하이-k 게이트 유전체 층 내의 금속 게이트 전극을 포함하는 비평면 반도체 소자.
  15. 제9항에 있어서,
    상기 활성층 위에 수직 구조로 배치되는 하나 이상의 나노와이어들을 더 포함하고, 상기 게이트 전극 스택은 각각의 상기 나노와이어들의 채널 영역상에 배치되고 상기 나노와이어들의 채널 영역을 완전히 둘러싸는 비평면 반도체 소자.
  16. 비평면 반도체 소자로서:
    기판 위에 배치되는 버퍼층;
    상기 버퍼층 위에 배치되는 활성층;
    상기 활성층의 채널 영역상에 그리고 상기 활성층의 채널 영역을 완전히 둘러싸도록 배치되고, 상기 버퍼층에서 트렌치에 배치되는 게이트 전극 스택;
    상기 게이트 전극 스택의 양측상에서, 상기 채널 영역에 인접하여 배치되는 소스 및 드레인 영역들; 및
    상기 소스 및 드레인 영역들에 인접하고 적어도 부분적으로 상기 버퍼층 내에 배치되는 분리 영역들
    을 포함하고, 상기 게이트 전극 스택은 상기 분리 영역들의 깊이보다 더 깊은 깊이로 상기 버퍼층에 배치되는 비평면 반도체 소자.
  17. 제16항에 있어서, 상기 활성층의 채널 영역은 상기 버퍼층의 임의의 부분보다 더 낮은 밴드 갭을 갖는 비평면 반도체 소자.
  18. 제17항에 있어서, 상기 활성층의 채널 영역은 본질적으로 게르마늄으로 구성되고, 상기 버퍼층은 실리콘 게르마늄을 포함하는 비평면 반도체 소자.
  19. 제17항에 있어서, 상기 활성층 및 상기 버퍼층 각각은 III-V족 물질을 포함하는 비평면 반도체 소자.
  20. 제16항에 있어서, 상기 게이트 전극 스택은 상기 소스 및 드레인 영역들의 깊이의 2-4배의 깊이로 배치되는 비평면 반도체 소자.
  21. 제16항에 있어서, 상기 게이트 전극 스택은 상기 트렌치를 라이닝하는 하이-k 게이트 유전체 층, 및 상기 하이-k 게이트 유전체 층 내의 금속 게이트 전극을 포함하는 비평면 반도체 소자.
  22. 제16항에 있어서,
    상기 활성층 위에 수직 구조로 배치되는 하나 이상의 나노와이어들을 더 포함하고, 상기 게이트 전극 스택은 각각의 상기 나노와이어들의 채널 영역상에 배치되고 상기 나노와이어들의 채널 영역을 완전히 둘러싸는 비평면 반도체 소자.
  23. 비평면 반도체 소자를 제조하는 방법으로서:
    기판 위에 버퍼층을 형성하는 단계;
    상기 버퍼층 위에 활성층을 형성하는 단계;
    적어도 부분적으로 상기 버퍼층 내에 분리 영역들을 형성하는 단계;
    상기 활성층의 채널 영역 아래의 상기 버퍼층에 상기 분리 영역들 아래의 깊이로 트렌치를 형성하는 단계;
    상기 트렌치에서 그리고 상기 활성층의 상기 채널 영역상에 게이트 전극 스택을 형성하는 단계; 및
    상기 게이트 전극 스택의 양측상에서, 상기 채널 영역에 인접하여 소스 및 드레인 영역들을 형성하는 단계
    를 포함하는 비평면 반도체 소자 제조 방법.
  24. 제23항에 있어서, 상기 활성층의 채널 영역은 상기 버퍼층의 임의의 부분보다 더 낮은 밴드 갭을 갖는 비평면 반도체 소자 제조 방법.
  25. 제24항에 있어서, 상기 활성층의 채널 영역은 본질적으로 게르마늄으로 구성되고, 상기 버퍼층은 실리콘 게르마늄을 포함하는 비평면 반도체 소자 제조 방법.
  26. 제24항에 있어서, 상기 활성층 및 상기 버퍼층 각각은 III-V족 물질을 포함하는 비평면 반도체 소자 제조 방법.
  27. 제23항에 있어서, 상기 게이트 전극 스택은 상기 소스 및 드레인 영역들의 깊이의 2-4배의 깊이로 상기 버퍼층에 형성되는 비평면 반도체 소자 제조 방법.
  28. 제23항에 있어서, 상기 게이트 전극 스택을 형성하는 단계는 상기 트렌치를 라이닝하는 하이-k 게이트 유전체 층을 형성하는 단계, 및 상기 하이-k 게이트 유전체 층 내에 금속 게이트 전극을 형성하는 단계를 포함하는 비평면 반도체 소자 제조 방법.
  29. 제23항에 있어서,
    상기 활성층 위에 수직 구조로 하나 이상의 나노와이어들을 형성하는 단계를 더 포함하고, 상기 게이트 전극 스택은 각각의 상기 나노와이어들의 채널 영역상에 형성되고 상기 나노와이어들의 채널 영역을 완전히 둘러싸는 비평면 반도체 소자 제조 방법.
  30. 비평면 반도체 소자로서:
    기판 위에 배치되는 버퍼층;
    상기 버퍼층 위에 배치되는 활성층;
    상기 활성층의 채널 영역상에 그리고 상기 활성층의 채널 영역을 완전히 둘러싸도록 배치되고, 상기 버퍼층에서 트렌치에 배치되는 게이트 전극 스택 - 상기 활성층의 채널 역영은 본질적으로 게르마늄으로 구성됨 - ;
    상기 게이트 전극 스택의 양측상에서, 상기 채널 영역에 인접하는 소스 및 드레인 영역들; 및
    상기 소스 및 드레인 영역들에 인접하고 적어도 부분적으로 상기 버퍼층 내에 배치되는 분리 영역들
    을 포함하고, 상기 게이트 전극 스택은 상기 분리 영역들의 깊이보다 더 깊은 깊이로 상기 버퍼층에 배치되는 비평면 반도체 소자.
  31. 제30항에 있어서, 상기 게이트 전극 스택은 상기 소스 및 드레인 영역들의 깊이의 2-4배의 깊이로 배치되는 비평면 반도체 소자.
  32. 제30항에 있어서, 상기 게이트 전극 스택은 상기 트렌치를 라이닝하는 하이-k 게이트 유전체 층, 및 상기 하이-k 게이트 유전체 층 내의 금속 게이트 전극을 포함하는 비평면 반도체 소자.
  33. 비평면 반도체 소자로서:
    기판 위에 배치되는 버퍼층;
    상기 버퍼층 위에 배치되는 활성층;
    상기 활성층의 채널 영역상에 그리고 상기 활성층의 채널 영역을 완전히 둘러싸도록 배치되고, 상기 버퍼층에서 트렌치에 배치되는 게이트 전극 스택 - 상기 활성층의 채널 역영은 III-V족 물질을 포함함 - ;
    상기 게이트 전극 스택의 양측상에서, 상기 채널 영역에 인접하여 배치되는 소스 및 드레인 영역들; 및
    상기 소스 및 드레인 영역들에 인접하고 적어도 부분적으로 상기 버퍼층 내에 배치되는 분리 영역들
    을 포함하고, 상기 게이트 전극 스택은 상기 분리 영역들의 깊이보다 더 깊은 깊이로 상기 버퍼층에 배치되는 비평면 반도체 소자.
  34. 제33항에 있어서, 상기 게이트 전극 스택은 상기 소스 및 드레인 영역들의 깊이의 2-4배의 깊이로 배치되는 비평면 반도체 소자.
  35. 제33항에 있어서, 상기 게이트 전극 스택은 상기 트렌치를 라이닝하는 하이-k 게이트 유전체 층, 및 상기 하이-k 게이트 유전체 층 내의 금속 게이트 전극을 포함하는 비평면 반도체 소자.
  36. 집적 회로 소자로서:
    기판 위의 버퍼층;
    상기 버퍼층 위의 나노와이어 - 상기 나노와이어는 반도체 채널을 포함함 - ;
    상기 나노와이어의 상기 반도체 채널 영역을 완전히 둘러싸는 게이트 전극 - 상기 게이트 전극은 상기 반도체 채널 바로 아래의(beneath) 트렌치에 있음 -
    상기 게이트 전극의 제1측의 상기 반도체 채널의 제1단의 제1 소스 또는 드레인 영역;
    상기 게이트 전극의 제2측의 상기 반도체 채널의 제2단의 제2 소스 또는 드레인 영역 - 상기 제2단은 상기 제1단과 대향하고 상기 제2측은 상기 제1측에 대향함 - ; 및
    상기 제1 및 제2 소스 또는 드레인 영역들에 인접한 분리 영역들
    을 포함하고, 상기 분리 영역들은 상기 나노와이어 아래의 트렌치들에 있고, 상기 게이트 전극의 트렌치는 상기 나노와이어 아래의 상기 분리 영역들의 상기 트렌치들의 깊이보다 더 깊은 상기 반도체 채널 바로 아래의 깊이를 갖는 집적 회로 소자.
  37. 제36항에 있어서, 상기 게이트 전극의 트렌치는 상기 버퍼층 내의 상기 분리 영역들의 트렌치들의 깊이보다 더 깊은 상기 버퍼층 내의 깊이를 갖는 집적 회로 소자.
  38. 제36항에 있어서, 상기 제1 소스 또는 드레인 영역 및 상기 제 2 소스 또는 드레인 영역은 상기 나노와이어 내에 있는 집적 회로 소자.
  39. 제36항에 있어서, 상기 제1 소스 또는 드레인 영역 및 상기 제2 소스 또는 드레인 영역은 임베디드 소스 및 드레인 영역들인 집적 회로 소자.
  40. 제36항에 있어서,
    상기 제1 소스 또는 드레인 영역을 완전히 둘러싸는 제1 도전성 콘택트; 및
    상기 제2 소스 또는 드레인 영역을 완전히 둘러싸는 제2 도전성 콘택트
    를 더 포함하는 집적 회로 소자.
  41. 제36항에 있어서, 상기 나노와이어의 반도체 채널은 상기 버퍼층의 임의의 부분보다 더 낮은 밴드 갭을 갖는 집적 회로 소자.
  42. 제41항에 있어서, 상기 나노와이어의 반도체 채널은 본질적으로 게르마늄으로 구성되고, 상기 버퍼층은 실리콘 게르마늄을 포함하는 집적 회로 소자.
  43. 제41항에 있어서, 상기 나노와이어의 반도체 채널 및 상기 버퍼층 각각은 III-V족 물질을 포함하는 집적 회로 소자.
  44. 제36항에 있어서, 상기 게이트 전극은 상기 나노와이어 아래의 상기 제1 소스 또는 드레인 영역 및 상기 제2 소스 또는 드레인 영역의 깊이의 2-4배의 깊이로 상기 반도체 채널 바로 아래에 배치되는 집적 회로 소자.
  45. 제36항에 있어서, 상기 게이트 전극은 금속 게이트 전극인 집적 회로 소자.
  46. 제45항에 있어서, 상기 금속 게이트 전극과 상기 반도체 채널 사이에 하이-k 게이트 유전체 층을 더 포함하는 집적 회로 소자.
  47. 제36항에 있어서, 상기 나노와이어 위에 수직 구조의 하나 이상의 추가 나노 와이어들을 더 포함하는 집적 회로 소자.
  48. 제47항에 있어서, 상기 게이트 전극은 상기 하나 이상의 추가 나노와이어 각각의 반도체 채널을 완전히 둘러싸는 집적 회로 소자.
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