DE102008028519A1

DE102008028519A1 - Integrierter Schaltkreis mit Feldeffekttransistor mit bezüglich der Austrittsarbeit mehrteiliger Gateelektrode

Info

Publication number: DE102008028519A1
Application number: DE102008028519A
Authority: DE
Inventors: Jürgen Faul; Stefan Slesazeck; Martin Dr. Popp; Rolf Dr. Weis
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2007-06-15
Filing date: 2008-06-16
Publication date: 2008-12-18
Also published as: US20080308870A1; JP2009065120A

Abstract

Ein integrierter Schaltkreis umfasst einen Feldeffekttransistor mit einer Gateelektrode, einem Kanalbereich und einem ersten Source/Drain-Bereich. Die Gateelektrode weist einen Hauptabschnitt, der eine erste Flachbandspannung zwischen der Gateelektrode und dem Kanalbereich vorgibt, und einen ersten lateralen Abschnitt auf, der unmittelbar an den Hauptabschnitt anschließt und eine zweite Flachbandspannung zwischen der Gateelektrode und dem ersten Source/Drain-Bereich definiert. Die erste und die zweite Flachbandspannung weichen um mindestens 0,1 eV voneinander ab.

Description

Im Zuge der Verkleinerung von Feldeffekttransistoren hin zu Kanallängen von unter 90 nm wird die Minimierung des Leckstroms im ausgeschalteten Zustand ein Aspekt von zunehmender Wichtigkeit für leistungsarme Anwendungen. Beispielsweise werden Feldeffekttransistoren dazu verwendet, temporär solche Netzwerknoten zu isolieren, für die im abgeschalteten Zustand des Transistors nahezu kein Ladungsverlust zulässig ist. Solche Anwendungen sind beispielsweise die Auswahltransistoren einiger Speicherzellentypen, zum Beispiel DRAM-Speicherzellen, Auswahltransistoren für Sensorfelder, oder Transistoren in Sample/Hold-Schaltkreisen, zum Beispiel in Analog/Digitalkonvertern.
Im abgeschalteten Zustand des Transistors soll demnach ein Leckstrom vom isolierten Netzwerkknoten vermieden oder minimiert werden. Einer der Leckstrommechanismen in solchen Anwendungen ist der gateinduzierte Drain-Leckstrom (GIDL, gate induced drain leakage), der sich in Folge der starken elektrischen Felder im Bereich des pn-Übergangs desjenigen Source/Drain-Bereichs einstellt, der zum kritischen Netzwerkknoten orientiert ist. Eine große Drain-Gate-Vorspannung (drain-to-gate bias) kann das Energieband für Valenzelektronen (Valenzband) nahe dem Übergang zwischen dem Halbleitersubstrat und dem Gatedielektrikum so stark verbiegen, dass die Valenzbandelektronen in das Energieband für Leitungselektronen (Leitungsband) tunneln.
Der GIDL-Strom kann dadurch reduziert werden, dass zwischen dem zum kritischen Netzwerkknoten orientierten Source/Drain-Bereich und dem Kanalbereich ein schwachdotierter Störstellenbereich vorgeschaltet wird, oder indem zwischen der Gateelektrode und dem pn-Übergang eine geeignete Isolatorstruktur ausgebildet wird.
In sogenannten 3D-Kanal Feldeffekttransistoren (3D-FETs), bei welchen die Gateelektrode zwischen den beiden Source/Drain-Bereichen im Halbleitersubstrat vergraben ist, kann eine dicke Isolatorstruktur zwischen den Gateelektroden und dem jeweiligen Source/Drain-Bereich den Querschnitt der Gateelektrode zwischen den beiden Source/Drain-Bereichen reduzieren, so dass der Widerstand der Gateelektrode erhöht wird.
Es besteht ein Bedürfnis nach integrierten Schaltkreisen mit Feldeffekttransistoren mit nur kleinem gateinduzierten Drainleckstrom und dünnen Isolatorstrukturen zwischen der Gateelektrode und den Source/Drain-Bereichen.
Merkmale und Vorteile von Ausführungsformen der Erfindung werden aus den folgenden Figurenbeschreibung ersichtlich. Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht. Die Betonung liegt auf der Darstellung der der Erfindung zugrundeliegenden Prinzipien.
Die 1A ist eine schematische Querschnittsansicht eines planaren n-Kanal-Feldeffekttransistors (n-FETs) mit einer asymmetrischen Gateelektrode gemäß einer Ausführungsform der Erfindung.
Die 1B ist eine schematische Querschnittsdarstellung eines planaren p-Kanal-Feldeffekttransistors (p-FETs) mit einer asymmetrischen Gateelektrode gemäß einer weiteren Ausführungsform der Erfindung.
Die 1C ist eine schematische Querschnittsdarstellung eines planaren n-FETs mit einer symmetrischen Gateelektrode gemäß einer weiteren Ausführungsform der Erfindung.
Die 2 ist eine schematische Querschnittsdarstellung eines vertikalen n-FETs mit einer symmetrischen Gateelektrode gemäß einer weiteren Ausführungsform der Erfindung.
Die 3 ist ein Diagramm zur Darstellung der einer bezüglich der Austrittsarbeit mehrteiligen Gateelektrode (split work function gate) zugrunde liegenden Prinzipien.
Die 4A ist eine schematische Querschnittsdarstellung eines konventionellen 3D-Kanal n-FETs.
Die 4B ist eine schematische Querschnittsansicht eines 3D-Kanal n-FETs mit einer bezüglich der Austrittsarbeit mehrteiligen Gateelektrode mit zwei Gateelektrodenabschnitten aus Materialien unterschiedlicher Austrittsarbeit gemäß einer weiteren Ausführungsform der Erfindung.
Die 4C ist eine schematische Querschnittsdarstellung eines 3D-Kanal n-FETs mit einer bezüglich der Austrittsarbeit mehrteiligen Gateelektrode mit vorgespannten Isolatorstrukturen gemäß einer weiteren Ausführungsform der Erfindung.
Die 4D ist eine schematische Querschnittsdarstellung eines 3D-Kanal n-FETs mit einer bezüglich der Austrittsarbeit mehrteiligen Gateelektrode mit drei Gateelektrodenabschnitten aus mindestens zwei Materialien unterschiedlicher Austrittsarbeit gemäß einer weiteren Ausführungsform der Erfindung.
Die 5A–5C sind Energiebanddiagramme zur Darstellung der einer bezüglich der Austrittsarbeit mehrteiligen Gateelektrode zugrundeliegenden Prinzipien.
Die 6 ist eine schematische Querschnittsdarstellung einer Speicherzelle mit einem 3D-Kanal n-FETs mit einer bezüglich der Austrittsarbeit mehrteiligen Gateelektrode gemäß einer weiteren Ausführungsform der Erfindung.
Die 7 ist eine vereinfachte perspektivische Darstellung eines FinFET-ähnlichen n-FETs mit einer symmetrischen, bezüglich der Austrittsarbeit mehrteiligen Gateelektrode gemäß einer weiteren Ausführungsform der Erfindung.
Die 1A zeigt einen asymmetrischen n-Kanal-Feldeffekttransistor (n-FET) 141, der Teil eines integrierten Schaltkreises sein kann, der zum Beispiel ein DRAM, ein Sensorzellenfeld oder ein Sample/Hold-Schaltkreis ist oder ein bzw. einen solchen umfasst. Der n-FET 141 umfasst einen ersten Source/Drain-Bereich 114 und einen zweiten Source/Drain-Bereich 116. Die Source/Drain-Bereiche 114, 116 können stark n-dotierte Störstellenbereiche innerhalb eines p-dotierten Abschnitts eines halbleitenden Substrats 110 sein. Das Substrat 110 kann beispielsweise ein vorprozessierter einkristalliner Siliziumwafer oder ein Siliziumwafer mit Isolatorbasis (Silicon-on-Insulator-Wafer, SoI-Wafer) sein und kann weitere dotierte und undotierte Abschnitte, epitaktisch aufgewachsene Halbleiterschichten unterlegt durch eine halbleitende oder isolierende Grundstruktur, sowie weitere Halbleiter- und Isolatorstrukturen aufweisen, die im Vorangegangen ausgebildet wurden.
Der erste und der zweite Source/Drain-Bereich 114, 116 liegen sich einander auf gegenüberliegenden Seiten eines p-leitenden Kanalbereichs 112 gegenüber, der die beiden Source/Drain-Bereich 114, 116 im Substrat 110 miteinander verbindet. Oberhalb des Kanalbereichs 112 ist eine Gateelektrode 142 auf einer Substratoberfläche 111 des Substrats 110 angeordnet. Die Gateelektrode 142 umfasst einen leitfähigen lateralen Abschnitt 134 und einen leitfähigen Hauptabschnitt 132. Der Hauptabschnitt 132 liegt dem Kanalbereich 112 am dazwischenliegenden Gatedielektrikum 122 gegenüber. Der Hauptabschnitt 132, das Gatedielektrikum 122 sowie der Kanalbereich 112 bilden einen ersten Teiltransistor, das sogenannte „channel device" oder „Kanaltransistor". Jeder Teiltransistor kann durch seine Flachbandspannung charakterisiert werden, also diejenige Spannung, die zwischen seinen Elektroden angelegt werden muss, um eine Ladungsträgeranreicherung zu kompensieren, die zum Bespiel aus unterschiedlichen Austrittarbeiten seiner Elektroden resultiert. Durch Anlegen der Flachbandspannung werden die Valenz- und Leitungsbänder in dem dem jeweiligen Teiltransistor zugeordneten Halbleiterabschnitt „flach". Die sogenannte Flachbandspannung hängt im Wesentlichen vom Materialparametern ab. Der Kanaltransistor (channel device) wird durch eine erste Flachbandspannung charakterisiert.
Der laterale Abschnitt 134 schließt unmittelbar an den Hauptabschnitt 132 an und kontaktiert diesen entlang einer Grenzfläche (Interface). Der laterale Abschnitt 134, eine erste Isolatorstruktur 124, die den lateralen Abschnitt 134 und das Substrat 110 voneinander separieren, sowie der erste Source/Drain-Bereich 114 bilden einen weiteren Teiltransistor („Diffusionstransistor", „diffusion device") aus, der durch eine zweite Flachbandspannung charakterisiert wird, die von der ersten Flachbandspannung des Kanaltransistors um mindestens 0,1 eV abweicht. In Abhängigkeit des Feldeffekttransistortyps (n-Kanal oder p-Kanal), werden die erste und die zweite Flachbandspannung dem Haupt- bzw. dem ersten lateralen Abschnitt derart zugeordnet, dass eine elektrische Feldstärke zwischen dem ersten Source/Drain-Bereich 114 und dem Kanalbereich 112 im abgeschalteten Zustand des FET reduziert wird. Im Falle eines n-FETs 141 kann ein den Hauptabschnitt ausbildendes Material eine Austrittsarbeit gegenüber dem Vakuum haben, die mindestens um 0,1 eV größer ist als die eines Materials, das den lateralen Abschnitt ausbildet. Gemäß anderen Ausführungsformen kann der Unterschied bezüglich der Flachbandspannung aus Ladungen resultieren, die in der jeweiligen Isolatorstruktur eingefangen sind, oder aus Dipolen, die sich in einem polaren Isolatorabschnitt der Isolatorstrukturen ausrichten, wenn die Gateelektrode vorgespannt wird.
Gemäß der dargestellten Ausführungsform überlappt der Hauptabschnitt 132 den ersten Source/Drain-Bereich 114 und liegt einem inneren Abschnitt des ersten Source/Drain-Bereichs 114 an einem dazwischenliegenden Abschnitt des Gatedielektrikums 122 gegenüber. Die erste Isolatorstruktur 124 separiert den ersten lateralen Abschnitt 134 und einen äußeren Abschnitt des ersten Source/Drain-Bereichs 114. Gemäß einer anderen Ausführungsform kann der Hauptabschnitt 132 den ersten Source/Drain-Bereich 114 überlappen und dem ersten Source/Drain-Bereich 114 an einem dazwischenliegenden Abschnitt der ersten Isolatorstruktur 124 gegenüberliegen. Gemäß anderen Ausführungsformen kann der erste laterale Abschnitt 134 den Kanalbereich 112 überlappen, so dass die erste Isolatorstruktur 124 den ersten Source/Drain-Bereich 114 und den ersten lateralen Abschnitt 134 voneinander separiert und ein Abschnitt des Gatedielektrikums 122 den ersten lateralen Abschnitt 134 und den Kanalbereich 112 voneinander separiert.
Eine dielektrische Kappenschicht 137 kann den Haupt- und den lateralen Abschnitt 132, 134 bedecken. Entlang vertikaler Seitenwände der Gateelektrode 142 können dielektrische Seitenwand-Abstandsstrukturen 139 ausgebildet sein. Die dielektrische Kappenschicht 137 und die Seitenwand-Abstandsstrukturen 139 können beispielsweise aus Siliziumnitrid oder Siliziumoxid ausgebildet sein.
Das Gatedielektrikum 122 kann eine thermisch aufgewachsene Siliziumoxidschicht sein. Gemäß anderen Ausführungsformen kann das Gatedielektrikum 122 ein abgeschiedenes Siliziumoxid sein, das nachträglich nitridiert sein kann, oder ein anderes Oxid oder Siliziumoxid mit Elementen der dritten oder vierten Gruppe einschließlich Oxiden seltener Erden, zum Beispiel Al₂O₃, HfO₂, HfSiO₂, CrSiO₂, DySiO₂ oder ein anderes Material mit hoher Dielektrizitätszahl.
Die Isolatorstruktur 124 kann aus denselben Materialien vorgesehen sein. Beispielsweise sind das Gatedielektrikum 122 und die erste Isolatorstruktur 124 aus demselben Material und haben die gleiche Dicke. Gemäß einer Ausführungsform sind die erste Isolatorstruktur 124 und das Gatedielektrikum 122 Abschnitte derselben dielektrischen Schicht.
Wie bereits erwähnt, kann das Material des lateralen Abschnitts 134 eine kleinere Austrittsarbeit gegenüber Vakuum haben als das des Hauptabschnitts 132. Wegen der geringeren Austrittsarbeit wird die elektrische Feldstärke nahe dem pn-Übergang zischen dem ersten Source/Drain-Bereich 114 und dem Kanalbereich 112 – verglichen mit einer Gateelektrode, die dieselbe Struktur aufweist, bei der aber das Material des lateralen Abschnitts durch das Material des Hauptabschnitts ersetzt ist – reduziert. Der erste Source/Drain-Bereich 114 kann mit einem kritischen Netzwerkknoten verbunden sein, dessen Leckstrom zum Substrat 110 zu minimieren ist. Die Parameter des n-FETs 141 für den eingeschalteten Zustand (on-state parameters) werden durch die Eigenschaften des Hauptabschnitts 132 dominiert und sind im Wesentlichen die gleichen wie die eines n-FETs mit derselben Struktur, bei dem aber das Material des lateralen Abschnitts durch das Material des Hauptabschnitts ersetzt ist.
Eine asymmetrische Anordnung, wie sie in der 1A dargestellt ist kann bereits dazu geeignet sein, den gateinduzierten Drainleckstrom in vielen Anwendungen zu reduzieren. Eine symmetrische Anordnung, wie sie in der 1C dargestellt ist, kann dagegen den Prozess zur Herstellung einer bezüglich der Austrittsarbeit mehrteiligen Gateelektrode vereinfachen. Die in der 1C dargestellte Ausführungsform umfasst eine symmetrischen, planaren n-FET 141a mit zwei Source/Drain-Bereichen 114a, 116a, die als stark n⁺-dotierte Störstellenbereiche innerhalb eines halbleitenden Substrats 110a ausgebildet sind. Ein p-dotierter Abschnitt des Substrats 110a bildet einen p-dotierten Kanalbereich 112a aus und verbindet die beiden Source/Drain-Bereiche 114a, 116a. Eine Gateelektrode 142a mit einem Hauptabschnitt 132a und zwei lateralen Abschnitten 134a, 136a, die einander am dazwischenliegenden Hauptabschnitt 132a gegenüberliegen, ist oberhalb des Kanalbereichs 112a angeordnet. Eine dielektrische Kappenschicht 147 bedeckt den Haupt- sowie die lateralen Abschnitte 132a, 134a, 136a. Dielektrische Seitenwand-Abstandsstrukturen (spacer) 139a erstrecken sich entlang der vertikalen Seitenwände der Gateelektrode 142a. Ein Gatedielektrikum 122a separiert den Hauptabschnitt 132a und den Kanalbereich 112a, so dass der Hauptabschnitt 132a und der Kanalbereich 112a einander am dazwischenliegenden Gatedielektrikum 122a direkt gegenüberliegen. Zwei Isolatorstrukturen 124a, 126a separieren die lateralen Abschnitte 134a, 136a vom Substrat 110a. Der Hauptabschnitt 132a kann die Source/Drain-Bereich 114a, 116a überlappen, so dass Abschnitte des Hauptabschnitts 132a jeweils Abschnitten der Source/Drain-Bereiche 114a, 116a gegenüberliegen.
Gemäß der dargestellten Ausführungsform überlappen die lateralen Abschnitte 134a, 136a den Kanalbereich 112a, so dass jeder laterale Abschnitt 134a, 136a einen Abschnitt umfasst, der einem Abschnitt des Kanalbereichs 112a am dazwischenliegenden Gatedielektrikum 112a gegenüberliegt. Gemäß einer anderen Ausführungsform kann der Hauptabschnitt 132a die Source/Drain-Bereiche 114a, 116a überlappen, so dass Abschnitte des Hauptabschnitts 132a Abschnitten der Source/Drain-Bereiche 114a, 116a an der jeweiligen Isolatorstruktur 124a, 126a unmittelbar gegenüberliegen. In diesem Fall ist eine metallurgische Grenze, das heißt der Übergang, an dem die Nettostörstellenkonzentration von n-leitend auf p-leitend wechselt, unterhalb des jeweiligen lateralen Abschnitts 134a, 136.
Das Material des Hauptabschnitts 132a kann z. B. stark p-dotiertes Polysilizium mit einer Austrittsarbeit gegenüber Vakuum von etwa 5,1 eV sein. Das Material der lateralen Abschnitte 134a, 136a kann ein Metall oder eine Metallverbindung mit einer Austrittsarbeit gegenüber Vakuum von 4,5 eV oder weniger sein oder enthalten, z. B. Titan- oder Tantalnitrid. Gemäß einer anderen Ausführungsform ist das Material des Hauptabschnitts 132a ein Metall oder eine Metallverbindung mit einer Austrittsarbeit gegenüber Vakuum von mindestens etwa 4,5 eV, z. B. Titannitrid oder Tantalnitrid und das Material des lateralen Abschnitts 144a, 136a ist stark n⁺-dotiertes Polysilizium mit einer Austrittsarbeit von 4,1 eV oder weniger, wobei jeder laterale Abschnitt 134a, 136a entlang der jeweiligen Grenzfläche einen ohmschen Kontakt mit dem Hauptabschnitt 132a ausbildet.
Ein Verfahren zur Herstellung des n-FETs 141 kann das Abscheiden oder das Aufwachsen des Gatedielektrikums 122a auf der Substratoberfläche 111a umfassen. Auf das Gatedielektrikum 122a kann das Material des Hauptabschnitts 132a abgeschieden werden. Durch einen photolithografischen Prozess wird das Material des Hauptabschnitts 132a mittels einer Photoresistmaske strukturiert und linienförmige oder punktförmige Hauptabschnitte 132a ausgebildet. Der Hauptabschnitt 132a kann als Implantationsmaske zur Ausbildung von beispielsweise n-dotierten Störstellenbereichen fungieren, die Abschnitte der Source/Drain-Bereiche 114a, 116a ausbilden. Ein Reinigungsschritt könnte folgen, um Partikel oder nichtleitende Abschnitte, z. B. oxidierte Abschnitte des Hauptabschnitts 132a zu entfernen.
Eine oder mehrere konforme Schichten mit den Materialien der lateralen Abschnitte 134a, 136a können abgeschieden werden. Eine anisotrope Ätzung könnte folgen, um horizontale Abschnitte der konformen Schichten zu entfernen. Weitere Implantationen könnten folgen, die den Hauptabschnitt 132a und die lateralen Abschnitte 134a, 136a als Implantationsmaske nutzen, um weitere Abschnitte der Source/Drain-Bereiche 114a, 116a auszubilden. Asymmetrische Masken, die asymmetrische Transistor-Konfigurationen wie beispielsweise die in der 1A oder 1B dargestellten ermöglichen, können ausgebildet werden, indem beispielsweise durch Schrägimplantation der Ätzwiderstand einer Maskenschicht lokal verändert wird. Ein anderer Ansatz zur Ausbildung asymmetrischer Transistoren umfasst einen weiteren Lithographieschritt um Öffnungen in einer Photoresistschicht zu erzeugen, durch welche Abschnitte der lateralen Abschnitte 134a, 136a entfernt werden, bevor die anisotrope Ätzung, wie oben beschrieben, ausgeführt wird.
Die 1B bezieht sich auf einen p-FET, der weitgehend dem n-FET der 1A entspricht, wobei die Bezugszeichen jeweils um 50 erhöht sind. Die Source/Drain-Bereiche 164, 166 sind p⁺-dotierte Störstellenbereiche. Der Kanalbereich 162 ist n-dotiert. Das Material des Hauptabschnitts 182 kann eine erste Austrittsarbeit und das des lateralen Abschnitts 184 eine zweite Austrittsarbeit haben, die höher ist als die erste Austrittsarbeit. Das Material des Hauptabschnitts 182 kann beispielsweise n-dotiertes Polysilizium mit einer Austrittsarbeit gegenüber Vakuum von etwa 4,1 eV oder weniger sein. Das Material des lateralen Abschnitts 184 kann ein Metall oder eine Metallverbindung sein oder mindestens ein Metall oder eine Metallverbindung enthalten, das eine Austrittsarbeit von etwa 4,5 eV oder mehr aufweist. Der Unterschied bezüglich der Austrittsarbeit ist mindestens 0,5 eV.
Die 2 bezieht sich auf einen vertikalen n-FET 241. Ein Substrat 210 kann derart strukturiert sein, dass eine vertikale Grenzfläche 202 ausgebildet wird, die senkrecht zu einer Prozessoberfläche des Substrats 210, beispielsweise zu einer Strukturoberfläche eines Wafers, orientiert ist. Innerhalb des Substrats 210 ist ein erster Störstellenbereich oberhalb eines vergrabenen zweiten Störstellenbereichs ausgebildet, wobei der zweite Störstellenbereich nicht unmittelbar an die Prozessfläche anschließt. Der erste und der zweite Störstellenbereich bilden einen ersten und einen zweiten Source/Drain-Bereich 214, 216 aus. Ein p-dotierter Abschnitt des Substrats 210 bildet einen Kanalbereich 212 aus, der im Substrat 210 den ersten und den zweiten Source/Drain-Bereich 214, 216 miteinander verbindet. Entlang der vertikalen Grenzfläche 202 sind ein erster lateraler Abschnitt 236, ein Hauptabschnitt 232 und ein zweiter lateraler Abschnitt 234 der Gateelektrode 242 in dieser Reihenfolge übereinander angeordnet. Mindestens ein zentraler Abschnitt des Hauptabschnitts 232 liegt dem Kanalbereich 212 an einem dazwischen angeordneten Gatedielektrikum 222 gegenüber. Der erste sowie der zweite laterale Abschnitt 234, 236 liegen mindestens abschnittsweise dem jeweiligen Source/Drain-Bereich 214, 216 an jeweils einer entsprechenden Isolatorstruktur 224, 226 gegenüber. Der Hauptabschnitt 232, das Gatedielektrikum 222 sowie der Kanalbereich 212 bilden, wie bereits oben mit Bezug auf die 1A ausgeführt, einen Kanaltransistor (channel device) aus. Der Kanaltransistor kann durch eine erste Flachbandspannung charakterisiert bzw. spezifiziert werden. Der erste und der zweite laterale Abschnitt 234, 236 sind entlang der jeweiligen Grenzfläche in unmittelbarem Kontakt mit dem Hauptabschnitt 232. Diese, die ersten und zweiten Isolatorstrukturen 224, 226 sowie die ersten und zweiten Source/Drain-Bereiche 214, 216 formen die sogenannte Diffusionstransistoren (diffusion devices), wobei jeder Diffusionstransistor durch eine zweite Flachbandspannung zwischen der Gateelektrode und dem jeweiligen Source/Drain-Bereich definiert werden kann. Die erste und zweite Flachbandspannung können voneinander um mindestens 0,1 eV, beispielsweise um mindestens 0,5 eV voneinander abweichen, wobei die höhere und die niedrigere Flachbandspannung dem jeweiligen Haupt- bzw. lateralen Abschnitt derart zugeordnet sind, dass sie eine elektrische Feldstärke zwischen dem ersten Source/Drain-Bereich und dem Kanalbereich im abgeschalteten Zustand des Feldeffekttransistors reduzieren. Diese Zuordnung hängt vom jeweiligen Transistortyp (n-FET oder p-FET) ab.
Gemäß einer mit einem n-FET verbundenen Ausführungsform resultiert der Unterschied bezüglich der Flachbandspannung aus dem Unterschied der Austrittsarbeit zweier unterschiedlicher Materialien, wobei das Material mit der höheren Austrittsarbeit im Hauptabschnitt und das Material mit der niedrigeren Austrittsarbeit den lateralen Abschnitten zugeordnet ist.
Gemäß einer mit einem p-FET verbundenen Ausführungsform ergibt sich der Unterschied bezüglich der Flachbandspannung aus dem Unterschied der Austrittsarbeiten zweier unterschiedlicher Materialien, wobei das Material mit der niedrigeren Austrittsarbeit dem Hauptabschnitt und das Material mit der höheren Austrittsarbeit den lateralen Abschnitten zugeordnet ist.
Gemäß der in der 2 dargestellten Ausführungsform kann das Material der lateralen Abschnitte 234, 236 eine niedrigere Austrittsarbeit haben als das des Hauptabschnitts 232, so dass eine elektrische Feldstärke im Bereich des pn-Übergangs reduziert wird. Weitere dielektrische Strukturen 239 können unterhalb des unteren lateralen Abschnitts 236 und oberhalb des oberen lateralen Abschnitts 234 vorgesehen werden, um die Gateelektrodenstruktur 242 gegenüber benachbarten Strukturen elektrisch zu isolieren.
Metallurgische Übergänge zwischen den n-dotierten Source/Drain-Bereichen 214, 216 sowie dem p-leitenden Kanalbereich 212 können zu den Grenzflächen zwischen dem Hauptabschnitt 232 und dem jeweiligen lateralen Abschnitt 234, 236 justiert sein oder können im Bereich des Hauptabschnitts 232 oder im Bereich des jeweils korrespondierenden lateralen Abschnitts 234, 236 auf die vertikale Grenzfläche 202 treffen.
Das Diagramm der 3 stellt den Drainstrom I_drain in Abhängigkeit von der Gatespannung U_gate im leitenden Zustand dar.
Die Kurve 301 bezieht sich auf einen n-FET mit einer n-dotierten Polysilizium-Gateelektrode ohne laterale Abschnitte und mit einer Austrittsarbeit von etwa 4,05 eV. Die Kurve 303 bezieht sich auf einen strukturell äquivalenten n-FET mit einer Gateelektrode aus p-dotiertem Polysilizium mit einer Austrittsarbeit von etwa 4,1 eV. Die Kurve 302 schließlich bezieht sich auf einen strukturell äquivalenten n-FET mit einer Gateelektrode aus einem Material mit einer Austrittsarbeit von etwa 4,45 eV.
Aus den Kurven 301 bis 303 ergibt sich, dass die Schwellenspannung, bei der im durchgeschalteten Zustand des Transistors der Drainstrom I_drain bei wachsender Gatespannung U_gate signifikant ansteigt, von der Austrittsarbeit des Materials der Gateelektrode abhängt. Eine niedrige Austrittsarbeit der Gateelektrode korrespondiert mit einer niedrigen Schwellenspannung. Im abgeschalteten Zustand wächst der gateinduzierte Drainleckstrom mit wachsender Drain-Gate-Spannung U_dg. Mit wachsender Drain-Gate-Spannung U_dg schaltet sich allmählich ein parasitärer Transistor ein, der von der Drain-Gate-Spannung U_dg gesteuert wird, wobei ein niedriger GIDL Strom mit einer niedrigen Austrittsarbeit korrespondiert.
Ein „Kombinations-device" mit einer niedrigen Austrittsarbeit gegenüber dem Source/Drain-Bereich und einer hohen Austrittsarbeit gegenüber dem Kanalbereich, z. B. mit einem p-dotierten Hauptabschnitt mit einer Austrittsarbeit von etwa 5,1 eV und einem lateralen Abschnitt mit einer Austrittsarbeit von etwa 4,45 eV, kann im abgeschalteten Zustand einen GIDL-Strom äquivalent dem eines 4,45 eV-Transistors aufweisen, während der Drain-Strom im durchgeschalteten Zustand durch die Austrittsarbeit gegenüber dem Kanalbereich dominiert wird und der Kurve 303 folgt.
Die 4A–4C beziehen sich auf 3D-Kanal n-FETs mit einem vergrabenen Gateelektrodenabschnitt, der die beiden Source/Drain-Bereiche voneinander separiert. Die Gateelektrode kann eine Unterkante unterhalb mindestens einer der Unterkanten der Source/Drain-Bereiche aufweisen. Die Source/Drain-Bereiche liegen einander auf gegenüberliegenden Seiten der Gateelektrode gegenüber. 3D-Kanal FETs liegen in verschiedenen Modifikationen vor, z. B. als so genannte „corner devices", bei welchen die Gateelektrode sich auf mindestens zwei Seiten einer Substratlamelle erstreckt, die mindestens einen Abschnitt des Kanalbereichs umfasst. Die elektrische Feldstärke in mindestens einer Kantenregion der Lamelle ist in Folge der Überlagerung von unterschiedlichen Seiten her gegenüber anderen FETs erhöht. FinFET-ähnliche „corner devices" können eine Lamelle aufweisen, die bis zu einer vollständig verarmten Finne gedünnt ist. Die Ausführungsformen der Erfindung sind auf alle diese Modifikationen und Varianten in äquivalenter Weise anzuwenden. Da im Folgenden die Darstellung der zugrundeliegenden Prinzipien betont wird, können die Querschnittsdarstellungen der 4A–4C und jene der folgenden Figuren sich als Beispiel für verschiedene Typen von 3D-Kanal FETs auf einen einfachen „U-Grabentransistor" („U-groove-device") beziehen. Zwar sind im Folgenden nur n-FETs dargestellt, jedoch lassen sich dieselben Prinzipien, wie bereits mit Bezug auf die 1A und 1C dargelegt, auf p-FETs übertragen.
Die 4A ist eine vereinfachte Querschnittsdarstellungen eines U-Graben n-FETs 441 als eine einfache Ausführungsform eines 3D-Kanal n-FETs. Ein erster sowie ein zweiter Source/Drain-Bereich 414, 416 sind als n-dotierte Störstellengebiete in einem oberen Abschnitt eines Substrats 410 ausgebildet und grenzen an eine Substratoberfläche 411 des Substrats 410 an. Zwischen den beiden Source/Drain-Bereichen 414, 416 ist im Substrat 410 eine Gateelektrode 430 vergraben, wobei die Unterkante der Gateelektrode 430 unterhalb der Unterkante mindestens einer der beiden Source/Drain-Bereiche 414, 416 vorgesehen ist. Unterhalb der beiden Source/Drain-Bereiche 414, 416 weist das Substrat 410 einen p-leitenden Kanalbereich 412 auf. Ein Gatedielektrikum 422 trennt die Gateelektrode 430 vom Kanalbereich 412. Eine erste Isolatorstruktur 424 separiert die Gateelektrode 430 und den ersten Source/Drain-Bereich 414 und eine zweite Isolatorstruktur 426 separiert die Gateelektrode 430 vom zweiten Source/Drain-Bereich 416.
Im eingeschalteten Zustand des n-FETs 441 bildet eine Inversionszone mit Minoritätsladungsträgern einen leitfähigen Kanal aus, der sich entlang des Gatedielektrikums 422 innerhalb des Kanalbereichs 412 zwischen der Unterkante des ersten Source/Drain-Bereichs 414 und der Unterkante des zweiten Source/Drain-Bereichs 416 erstreckt.
Der 3D-Kanal n-FET 441 kann ausgebildet werden, indem in das Halbleitersubstrat 410 ein Graben geätzt wird und auf den inneren Seitenwänden des Grabens ein Gatedielektrikum 422 ausgebildet wird, z. B. mittels eines konformen Abscheidungsverfahrens wie ALD (atomic layer deposition) oder CVD (chemical vapour deposition). Dann kann das Material des Hauptabschnitts abgeschieden werden, wobei die Gräben gefüllt werden. Das abgeschiedene Material kann dann zurückgebildet werden, wobei die Oberkante des Hauptabschnitts bis unter die Substratoberfläche 411 zurückgezogen wird. Dann können die ersten und zweiten Isolatorstrukturen 424, 426 ausgebildet werden, z. B. durch Abscheidung einer weiteren dielektrischen Schicht mit nachfolgender anisotroper Strukturierung der dielektrischen Schicht. Dann kann das Material der lateralen Abschnitte 485 in den oberen Abschnitt des Grabens hinein abgeschieden werden. Durch asymmetrische Strukturierungsverfahren, beispielsweise eine umfassende Schrägimplantation, kann lokal der Ätzwiderstand einer geeigneten Maskenschicht verändert werden, um asymmetrische erste und zweite Isolatorstrukturen 224, 226 oder auch asymmetrische laterale Abschnitte 485a, 485b, wie in der 4D dargestellt, auszubilden. Gemäß einer anderen Ausführungsform könnte ein weiterer lithografischer Schritt ausgeführt werden, um in einer Photoresistschicht Öffnungen zu erzeugen, durch welche asymmetrische Isolatorstrukturen 424, 426 und/oder asymmetrische erste und zweite laterale Abschnitte 485a, 485b, wie in der 4D dargestellt, ausgebildet werden.
Die 5A stellt die Energiebanddiagramme für den Diffusionstransistor im abgeschalteten Zustand des n-FETs 441 dar. Die Drain-Gatespannung U_dg, die Austrittsarbeit eΦ (G1) der Gateelektrode G1 sowie die Elektronenaffinität eX(Si) des Substrats Si bestimmen einen Spannungsabfall über den Isolator (iso) und das Verbiegen eΨ(S1) des Valenzbands EV im Substrat Si zum Leitungsband EC hin. In diesem Beispiel, wird das Valenzband EV nach oben verbogen, so dass die Wahrscheinlichkeit eines Band-zu-Band-Tunnels von Elektronen nahe dem Isolator Iso signifikant erhöht wird. Mit anderen Worten, im abgeschalteten Zustand des n-FETs 441 verursacht die hohe elektrische Feldstärke im Bereich der p-Übergänge zwischen den Source/Drain-Bereichen 414, 416 und dem Kanalbereich 4123 einen gateinduzierten Drainleckstrom zwischen dem jeweiligen Source/Drain-Bereich 414, 416 und dem Substrat-Bulk. Dieser Leckstrom kann den jeweiligen Netzwerkknoten entladen und eine Signalamplitude, die aus einer am Netzwerkknoten gespeicherten Ladung abgeleitet wird, reduzieren. Eine Erhöhung der Gatespannung zur Reduzierung der Drain-Gatespannung U_dg, würde den n-FET 441 allmählich anzuschalten beginnen. Das Erhöhen der Schichtdicke der ersten und zweiten Isolatorstruktur 424, 426 würde den Querschnitt der Gateelektrode 430 in einem oberen, zur Substratoberfläche 411 orientierten Abschnitt reduzieren und den elektrischen Widerstand zwischen einem unteren Abschnitt der Gateelektrode, der den Kanal steuert, auf der einen Seite und einer Gateverbindung oder einem Gateanschluss, der oberhalb der Substratoberfläche 411 angeordnet ist, auf der anderen Seite erhöhen. Damit würden auch die Schaltzeiten des n-FETs 441 erhöht werden.
Die 4B stellt eine vereinfachte Querschnittsdarstellung eines 3D-Kanal n-FETs 491 gemäß einer Ausführungsform der Erfindung dar. Der n-FET 491 umfasst eine Gateelektrode 492, die in einem Substrat 460 zwischen einem ersten Source/Drain-Bereich 464 und einem zweiten Source/Drain-Bereich 466 vergraben ist, wobei eine Unterkante der Gateelektrode 492 unterhalb einer Unterkante mindestens einer der beiden Source/Drain-Bereiche 464, 466 ausgebildet ist. Ein Gatedielektrikum 472 separiert einen Hauptabschnitt 482 der Gateelektrode 492 und einen p-leitenden Kanalbereich 462, der an die Unterkanten des ersten sowie des zweiten Source/Drain-Bereichs 464, 466 anschließt. Eine erste Isolatorstruktur 474 separiert einen lateralen Abschnitt 485 der Gateelektrode 492 und den ersten Source/Drain-Bereich 464 und eine zweite Isolatorstruktur 476 separiert den lateralen Abschnitt 485 und den zweiten Source/Drain-Bereich 466. Der laterale Abschnitt 485 schließt unmittelbar an den Hauptabschnitt 482 an und ist zwischen dem Hauptabschnitt 482 und einer Substratoberfläche 461 des Substrats 460 angeordnet. Der laterale Abschnitt 485 kann an einen Gateanschluss oder eine Gateleitung oberhalb der Substratoberfläche 461 angeschlossen sein. Der laterale Abschnitt 485 kann zusammen mit dem Gateanschluss bzw. der Gateleitung ausgebildet werden und/oder kann aus derselben Prozessschicht resultieren wie diese.
Das Material des Hauptabschnitts 482 hat eine erste Austrittsarbeit gegenüber Vakuum und das Material des lateralen Abschnitts 485 hat eine zweite Austrittsarbeit gegenüber Vakuum, die niedriger sein kann als die erste Austrittsarbeit. Die erste und die zweite Austrittsarbeit können beispielsweise um mindestens 0,1 eV, beispielsweise um 0,25 eV oder, gemäß einem weiteren Beispiel um mindestens 0,75 eV voneinander abweichen. Gemäß der dargestellten Ausführungsform, die sich auf einen n-FET mit einem p-dotierten Kanalbereich 462 bezieht, kann die erste Austrittsarbeit 4,7–5,3 eV betragen. Das Material, dass den Hauptabschnitt 482 ausbildet, kann stark p-dotiertes Polysilizium mit einer Austrittsarbeit von etwa 5,1 eV sein. Das den lateralen Abschnitt 485 ausbildende Material kann ein Metall oder eine Metallverbindung sein, das einen ohmischen Kontakt mit dem Polysilizium des Hauptabschnitts 482 ausbildet. Der laterale Abschnitt 485 kann einen Titannitridfilm sowie ein Wolframfüllung umfassen, woraus sich eine Austrittsarbeit von etwa 4,5 eV ergibt. Gemäß anderen Ausführungsformen ist der laterale Abschnitt 485 ein Tantalnitrid, beispielsweise GdTaN oder IrTaN mit einer Austrittsarbeit von etwa 4,2 eV.
Die 4D stellt eine vereinfachte Querschnittsdarstellung eines weiteren 3D-Kanal n-FETs 491a gemäß einer weiteren Ausführungsform der Erfindung dar. Der n-FET 491a umfasst eine Gateelektrode 492a, die in einem Substrat 460a zwischen einem ersten Source/Drain-Bereich 464a und einem zweiten Source/Drain-Bereich 466a vergraben ist, wobei eine Unterkante der Gateelektrode 492a unterhalb einer Unterkante mindestens einer der beiden Source/Drain-Bereiche 464a, 466a ausgebildet ist. Ein Gatedielektrikum 472a trennt einen Hauptabschnitt 482a der Gateelektrode 492a und einen p-leitenden Kanalbereich 462a, der an die Unterkanten des ersten sowie des zweiten Source/Drain-Bereichs 464a, 466a angrenzt. Eine erste Isolatorstruktur 474a trennt einen ersten lateralen Abschnitt 485a der Gateelektrode 492a und den ersten Source/Drain-Bereich 464a. Eine zweite Isolatorstruktur 476a trennt einen zweiten lateralen Abschnitt 485b und den zweiten Source/Drain-Bereich 466a. Der n-FET 491a unterscheidet sich vom n-FET 491 der 4B darin, dass er zwei laterale Abschnitte 485a, 485b umfasst, die auf unterschiedlichen Materialien mit unterschiedlichen Austrittsarbeiten beruhen.
Die Parameter der n-FETs 491, 491a für den durchgeschalteten Zustand werden durch die Eigenschaften der Hauptabschnitte 482, 482a dominiert und können denen des n-FET 441 der 4A äquivalent sein.
Die 5B zeigt das Energiebanddiagramm des Diffusionstransistors im abgeschalteten Zustand des n-FETs 491. Wiederum bestimmen die Drain-Gatespannungen U_dg, die Austrittsarbeit eΦ(G2) des lateralen Abschnitts G2 und die Austrittsarbeit eΦ (Si) des Substrats den Spannungsabfall eΦ(Iso) über den Isolator und die Verbiegung eΨ(S2) des Valenzbands EV gegenüber dem Leitungsband EC im Substrat Si. Wie in der 5A dargestellt führt die reduzierte Austrittsarbeit des lateralen Abschnitts 485 zu einer erniedrigten Gesamtpotentialbarriere, so dass die Verbiegung des Valenzbands eV reduziert wird und der Abstand zum Leitungsband EC größer bleibt als in der 5A und weiter die Wahrscheinlichkeit des Band-zu-Band-Tunnels von Elektronen nahe dem Isolator Iso deutlich reduziert wird. Anders ausgedrückt, reduziert die im Vergleich mit der Gateelektrode 430 des n-FETs 441 der 4A kleinere Austrittsarbeit des Materials des lateralen Abschnitts 485 in die elektrische Feldstärke im Bereich der pn-Übergänge zwischen den Source/Drain-Bereichen 464, 466 und dem Kanalbereich 462. Werden die Isolatorstrukturen 474, 476 mit derselben Schichtdicke wie die Isolatorstrukturen 424, 426 des n-FETs 441 der 4A vorgesehen, so ergibt sich ein signifikant reduzierter GIDL-Strom. In einer alternativen Ausführungsform kann die Dicke der Isolatorstrukturen 474, 476, wie in der 4B gezeigt, reduziert werden, um den Gatewiederstand zu verringern und die Schaltcharakterristiken des n-FETs 441 zu verbessern.
Gemäß der in der 4B dargestellten Ausführungsform sind die pn-Übergänge zur unteren Kante der Isolatorstrukturen 474, 476 ausgerichtet. Gemäß anderen Ausführungsformen können die pn-Übergänge oberhalb oder unterhalb der Unterkante der Isolatorstrukturen 474, 476 vorgesehen werden. Der Hauptabschnitt 482 kann mindestens einen der Source/Drain-Bereiche 464, 466 überlappen oder der laterale Abschnitt 485 kann mindestens auf einer Seite den Kanalbereich 462 überlappen. Gemäß anderen Ausführungsformen sind die Unterkanten der ersten und zweiten Source/Drain-Bereiche 464, 466 in unterschiedlichen Abständen zur Oberfläche vorgesehen. In asymmetrischen Anwendungen mit nur einem kritischen Netzwerkknoten kann eine der Isolatorstrukturen 474, 476 dünner vorgesehen als die andere oder aus derselben Schicht vorgesehen werden, aus der auch das Gatedielektrikum 472 ausgebildet wird.
Der laterale Abschnitt 485 sowie der Hauptabschnitt 482 grenzen unmittelbar aneinander an und bilden einen niederohmigen Übergang, zum Beispiel einen ohmischen Kontakt, wobei das Material des Hauptabschnitts 482 zum Beispiel stark dotiertes Silizium und der laterale Abschnitt 485 mindestens einen Metallfilm umfasst, der mit dem stark dotierten Silizium eine Übergangsfläche ausbildet. Das Material der Isolatorstruktur 474, 476 kann aus Siliziumoxid bestehen oder dieses enthalten, z. B. als poröses Material niedriger Dielektrizitätszahl. Gemäß anderen Ausführungsformen kann mindestens eine der Isolatorstrukturen 474, 476 ein Leerraum sein oder einen solchen enthalten.
Dieselben Prinzipien, die vorstehend im Detail für einen einfachen U-Graben n-FET erläutert wurden, sind auch für so genannte „corner devices" (erweiterte U-Grabentransistoren, EUTs) anwendbar, die eine Gateelektrode 492 mit plattenähnlichern Erweiterungen aufweisen, die sich an einem lamellenähnlichen Kanalabschnitt oder einem gedünnten, vollständig verarmten finnenähnlichen Kanalabschnitt gegenüberliegen.
Die 4C bezieht sich auf einen 3D-Kanal n-FET 541, bei dem die Flachbandspannung des Diffusionstransistors durch das elektrische Feld ausgerichteter Bipole oder Ladungsträger verändert ist. Der erste Source/Drain-Bereich 514, der zweite Source/Drain-Bereich 516 sowie der Kanalbereich 512 sind in ihrer Lage zueinander wie mit Bezug auf die 4A und 4B bereits erläutert angeordnet. Der Hauptabschnitt 532 sowie der laterale Abschnitt 535 können aus demselben Material bestehen.
Jede Isolatorstruktur 524, 526 kann eine polare Isolatorschicht 524a, 526a aufweisen. Im abgeschalteten Zustand des Transistors sind innerhalb der polaren Isolatorschicht 524a, 526a Dipole ausgerichtet und erzeugen ein elektrisches Feld, das die Verbiegung der Energiebänder im Substrat reduziert. Gemäß anderen Ausführungsformen können die Isolatorstrukturen 524, 526 durch eingebettete Ladungsträger vorgespannt sein, die im Verlauf des Herstellungsprozesses in die Isolatorstrukturen eingebracht werden und die dort dauerhaft fixiert für die gesamte Lebensdauer des n-FET 541 verbleiben. Die Vorspannung durch die Ladungsträger ist hauptsächlich gegenüber den Source/Drain-Bereichen 514, 516 wirksam, kaum gegenüber dem Kanalbereich. Anders ausgedrückt, beeinflusst die von Ladungsträgern erzeugte Vorspannung kaum die Transistorparameter für den durchgeschalteten Zustand sondern wirkt lediglich als lokale Vorspannung der Gateelektrode, die die effektive Feldstärke in den Source/Drain-Bereichen 514, 516 reduziert. Die eingelagerte Ladung kann an, in Siliziumoxid eingebettet, Nitridpartikel gebunden sein und während der Abscheidung eingebracht werden, oder in Form von in einem Aluminiumoxid oder einem anderen Film eines Oxids seltener Erden eingebettete Siliziumionen vorliegen, wobei die Siliziumionen entlang einer Übergangsfläche zu einer siliziumhaltigen Struktur eingebettet sind.
Das Energiebanddiagramm, das den abgeschalteten Zustand des Diffusionstransistors des n-FET 541 darstellt, ist in der 5A gezeigt. Die Drain-Gatespannung U_dg,, die Austrittsarbeit eΦ(G1)) der Gateelektrode G1, die Elektronenaffinität eΨ(Si) des Substrats Si und das durch die Dipolschicht erzeugte Potenzial eΦ(DP) bestimmen den Spannungsabfall über den Isolator Φ(Iso) sowie die Verbiegung Ψ(S3) des Valenzbands EV im Substrat Si. Das Potenzial Φ(DP) reduziert die Gesamtpotentialhöhe, so dass die Verbiegung des Valenzbands EV zum Leitungsband EC hin sowie die Wahrscheinlichkeit eines Band-zu-Band-Tunnels von Elektronen nahe dem Isolator Iso in signifikanter Weise reduziert wird. Anders ausgedrückt, die Dipolschichten 524a, 526a bewirken, dass die Austrittsarbeit des lateralen Abschnitts 535 gegenüber den entsprechenden Source/Drain-Bereiche 514, 516 niedriger ist als die des Hauptabschnitts 532 gegenüber dem Kanalbereich 512. Die reduzierte effektive Austrittsarbeit führt zum selben Ergebnis wie die Verwendung von Materialien unterschiedlicher Austrittsarbeiten gegenüber Vakuum wie detailliert mit Bezug auf die 4B dargestellt wurde, wohingegen die Bedingungen im eingeschalteten Zustand des Transistors dieselben sind wie im n-FET der 4A.
Die Wirkung der Dipolschicht überlagert sich mit der der Gatespannung und ist äquivalent zu einer Verschiebung der Austrittsarbeit. Im Ergebnis können die Isolatorstrukturen 424, 426 dünner vorgesehen werden, um den Gatewiderstand zu reduzieren. In einer alternativen Ausführungsform werden sie in derselben Dicke vorgesehen, um den GIDL-Strom zu reduzieren. Die Ausführungsform der 4B kann mit der der 4C kombiniert werden, wobei die Isolatorstrukturen 474, 476 des n- FETs 491 vorgespannt sind, um die effektive Austrittsarbeit der lateralen Abschnitte gegenüber den Source/Drain-Bereichen weiter zu reduzieren.
Die 6 ist eine schematische Querschnittsansicht einer DRAM-Speicherzelle 699 mit einem Speicherkondensator 643 und einem Auswahltransistor 642, der als n-FET ausgebildet ist. Der Speicherkondensator 643 kann in einem Halbleitersubstrat 610 vergraben sein und eine Speicherelektrode 652 und eine Gegenelektrode umfassen, die als n-dotierte Störstellenbereich außerhalb des dargestellten Abschnitts des Substrats 610 ausgebildet ist. Eine Kragenstruktur 654 kann einen oberen Abschnitt der Speicherelektrode 652 vom umgebenden Substrat 610 isolieren und eine vergrabene leitfähige Übergangsfläche 656 kann die Speicherelektrode 652 elektrisch mit einem ersten Source/Drain-Bereich 614 des Auswahltransistors 642 verbinden. Gemäß anderen Ausführungsformen kann der Speicherkondensator in einer Isolatorschicht vergraben sein, die oberhalb des Substrats 610 aufgebracht ist.
Die ersten und zweiten Source/Drain-Bereiche 614, 616 des Auswahltransistors 642 sind n-dotierte Störstellenbereiche innerhalb des Substrats 610 und zu einer Substratoberfläche 611 des Substrats 610 hin orientiert. Die Unterkante des ersten Source/Drain-Bereichs 614 kann in derselben Tiefe bzw. im selben Abstand zur Oberfläche ausgebildet sein wie die Unterkante des zweiten Source/Drain-Bereichs 616. Zwischen den beiden Source/Drain-Bereichen 614, 616 ist eine Gateelektrode 642 im Substrat 610 vergraben, wobei die Unterkante der Gateelektrode 642 unterhalb der Unterkante der Source/Drain-Bereiche 614, 616 ausgebildet sein kann, bzw. mit einem größeren Abstand zur Substratoberfläche 611 als diese. Ein Gatedielektrikum 622 trennt einen Hauptabschnitt 632 der Gateelektrode 642 einerseits und einen p-dotierten Kanalbereich 612 im Substrat 610 andererseits, wobei im eingeschalteten Zustand des Auswahltransistors 642 innerhalb des Kanalbereichs 612 ein leitfähiger Kanal von Minoritätsladungsträgern ausgebildet wird, der die beiden Source/Drain-Bereiche 614, 616 in einer Inversionszone entlang des Gatedielektrikum 622 miteinander verbindet. Der Kanalbereich 612 kann mit einer Versorgungseinheit verbunden sein, die eine konstante Spannung bereitzustellen vermag. Eine erste Isolatorstruktur 624 trennt einen lateralen Abschnitt 635 der Gateelektrode 642 und den ersten Source/Drain-Bereich 614 voneinander. Eine zweite Isolatorstruktur 626 trennt den lateralen Abschnitt 635 und den zweiten Source/Drain-Bereich 616 voneinander. Der laterale Abschnitt 635 überlappt den Kanalbereich 612. Das Substrat 610 kann ein einkristalliner Siliziumwafer sein, der gemäß einer weiteren Ausführungsform eine Isolatorgrundlage haben kann. Die Isolatorgräben 654 können Siliziumoxidstrukturen sein und weitere Isolatorstrukturen 655 können benachbarte Speicherzellen voneinander separieren. Das Material des Hauptabschnitts 632 kann stark p-dotiertes Polysilizium sein. Das Material des lateralen Abschnitts 635 kann ein Metall oder eine Metallverbindung sein oder ein bzw. eine solche enthalten. Der laterale Abschnitt 625 kann beispielsweise einen Titannitridfilm sowie eine Wolframfüllung umfassen. Das Material der ersten Isolatorstruktur 624 kann ein Siliziumoxid, ein poröses Füllmaterial mit niedriger Dielektrizitätszahl oder ein Leerraum sein, der im Folgenden überdeckt wird. Die zweite Isolatorstruktur 626 kann aus derselben Schicht ausgebildet sein wie das Gatedielektrikum 622. Die gepunkteten Linien beziehen sich auf plattenähnliche Erweiterungsabschnitte der Gateelektrode 642, die parallel zur dargestellten Querschnittsebene vor und hinter dieser verlaufend angeordnet sind. Die Erweiterungsabschnitte können einen Lamellenabschnitt 612a des Kanalbereichs 612 auf gegenüberliegenden Seiten umfassen. Entlang der Kanten des Lamellenabschnitts 612a können sich die von den unterschiedlichen Abschnitten der Gateelektrode 642 ausgehenden elektrischen Felder derart überlagern, dass die Parameter des n-FETs 642 für den eingeschalteten Zustand verbessert werden. Der Lamellenabschnitt 612a kann zu einer vollständig verarmten Halbleiterfinne gedünnt sein. Im abgeschalteten Zustand des n-FETs 642 entlädt ein Leckstrom von der Speicherelektrode 652 oder vom ersten Source/Drain-Bereich 614 den Speicherkondensator 643.
Im abgeschalteten Zustand kann eine sich einstellende große Drain-Gatevorspannung genügend Energie zur Verfügung stellen, um das Valenzband nahe dem Übergang zwischen dem Silizium und dem Gatedielektrikum derart zu verbiegen, dass Valenzbandelektronen in das Leitungsband zu tunneln vermögen. Die Spannung, die für dieses Band-zu-Band-Tunneln erforderlich ist, sowie der sich einstellende Leckstrom nehmen mit wachsender Entkopplung zwischen der Gateelektrode 644 und dem ersten Source/Drain-Bereich 614 ab. Eine hohe effektive Austrittsarbeit des Hauptabschnitts 632 gegenüber dem Kanalbereich 612 sorgt dagegen für eine ausreichende Kopplung der Gateelektrode an den Kanalbereich und gewährleistet einen niedrigen Drain-to-Source-Wiederstand (Rds-on). Die niedrige Austrittsarbeit des lateralen Abschnitts gegenüber dem ersten Source/Drain-Bereich 614 reduziert das Band-zu-Band-Tunneln am pn-Übergang zwischen dem ersten Source/Drain-Bereich 614 und dem Kanalbereich 612 und ermöglicht die Verwendung von vergleichsweise dünnen ersten Isolatorstrukturen 624, so dass ein Querschnitt eines oberen Abschnitts der Gateelektrode 642 erhöht werden kann.
Der kritische Netzwerkknoten ist typischerweise der Knoten zwischen der Speicherelektrode 652 und dem ersten Source/Drain-Bereich 614. Ein gateinduzierter Drain-leckstrom entlädt die Speicherelektrode 652 im abgeschalteten Zustand des n-FETs 642 und reduziert die Fähigkeit zur Datenerhaltung. Der GIDL-Strom trägt nicht zum Datensignal der Speicherzelle bei. Auf der anderen Seite ist der pn-Übergang zwischen dem zweiten Source/Drain-Bereich 616 und dem Kanalbereich 612 weniger kritisch, da ein GIDL-Strom vom zweiten Source/Drain-Bereich 616 durch die Unterstützungsschaltung versorgt wird und nicht zur Analyse des Dateninhalts der Speicherzelle 699 beiträgt. Der Auswahltransistor 652 kann deshalb asymmetrsich vorgesehen werden, wie in der 6 dargestellt oder in symmetrischer Weise, wie in der 4B oder 5 dargestellt, um die Komplexität des Herstellungsvorgangs zu reduzieren.
Die 7 bezieht sich auf einen FinFET-ähnlichen n-Kanal FET 741. Mindestens ein Kanalbereich 712 des n-FET 741 ist innerhalb einer Substratfinne vorgesehen. Zwei n-dotierte Source/Drain-Bereiche 714, 716 können einander innerhalb der Substratfinne an einem dazwischenliegenden p-leitenden Kanalbereich 712 gegenüberliegen. Entlang vertikaler Längsseiten des Kanalbereichs 712 sowie auf einer oberen Oberfläche des Kanalbereichs 712 erstreckt sich ein Gatedielektrikum 722. Eine erste und eine zweite Isolatorstruktur 724, 726 schließen an beiden Seiten des Gatedielektrikums 722 an und können Abschnitte der jeweiligen Source/Drain-Bereiche 714, 716 entlang der Längsseiten und der Oberseite bedecken. Ein Hauptabschnitt 732 der Gateelektrode 742 windet sich um die Substratfinne und schließt die Finne auf drei Seiten ein. Laterale Abschnitte 734, 736 der Gateelektrode 742 liegen einander am dazwischenliegenden Hauptabschnitt 732 gegenüber. Das Material der lateralen Abschnittes 734, 736 kann eine niedrigere Austrittsarbeit als das des Hauptabschnitts 732 aufweisen. Die ersten und zweiten Isolatorstrukturen 724, 726 sowie das Gatedielektrikum 722 können Abschnitte derselben Schicht sein.

Claims

Integrierter Schaltkreis umfassend einen Feldeffekttransistor mit einer Gateelektrode, einem Kanalbereich und einem ersten Source/Drain-Bereich, wobei die Gateelektrode umfasst: einen Hauptabschnitt, der eine erste Flachbandspannung zwischen der Gateelektrode und dem Kanalbereich vorgibt; und einen ersten lateralen Abschnitt, der unmittelbar an den Hauptabschnitt anschließt und eine zweite Flachbandspannung zwischen der Gateelektrode und dem ersten Source/Drain-Bereich vorgibt, wobei die erste und die zweite Flachbandspannung um mindestens 0,1 eV voneinander abweichen.
Der integrierte Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass die erste und die zweite Flachbandspannung dem Hauptabschnitt und dem ersten lateralen Abschnitt derart zugeordnet sind, dass eine elektrische Feldstärke zwischen dem ersten Source/Drain-Bereich und dem Kanalbereich in einem ausgeschalteten Zustand des Feldeffekttransistors reduziert ist.
Der integrierte Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass der Hauptabschnitt eine erste Austrittsarbeit aufweist, und der erste laterale Abschnitt eine zweite Austrittsarbeit aufweist, die von der ersten Austrittsarbeit um mindestens 0,1 eV abweicht.
Der integrierte Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, dass der Feldeffekttransistor ein n-FET ist und die zweite Austrittsarbeit kleiner ist als die erste Austrittsarbeit.
Der integrierte Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, dass der Feldeffekttransistor ein p-FET ist und die zweite Austrittsarbeit größer ist als die erste Austrittsarbeit.
Der integrierte Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass der Hauptabschnitt mindestens einem Abschnitt des Kanalbereichs an einem Gatedielektrikum des Feldeffekttransistors gegenüberliegt.
Der integrierte Schaltkreis nach Anspruch 6, dadurch gekennzeichnet, dass der erste laterale Abschnitt mindestens einem Abschnitt des ersten Source/Drain-Bereichs an einer ersten Isolatorstruktur des Feldeffekttransistors gegenüberliegt.
Der integrierte Schaltkreis nach Anspruch 7, dadurch gekennzeichnet, dass die erste Isolatorstruktur eine polare Isolatorschicht umfasst und der Unterschied in der Flachbandspannung mindestens teilweise aus parallel ausgerichteten Dipolen resultiert, die im ausgeschalteten Zustand des Feldeffekttransistors in der polaren Isolatorschicht ausgerichtet sind.
Der integrierte Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass der Unterschied in der Flachbandspannung größer ist als der Unterschied in der Austrittsarbeit.
Der integrierte Schaltkreis nach Anspruch 7, dadurch gekennzeichnet, dass der Hauptabschnitt sich mit dem ersten Source/Drain-Bereich überlappt.
Der integrierte Schaltkreis nach Anspruch 7, dadurch gekennzeichnet, dass der erste laterale Abschnitt den Kanalbereich überlappt.
Der integrierte Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass eine Unterkante der Gateelektrode unter einer Strukturoberfläche eines Substrats vergraben ist, das den Kanalbereich, den ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich des Feldeffekttransistors umfasst, und mindestens ein Abschnitt des ersten Source/Drain-Bereichs einem Abschnitt des zweiten Source/Drain-Bereichs an der Gateelektrode gegenüberliegt.
Der integrierte Schaltkreis nach Anspruch 1, gekennzeichnet durch einen zweiten an den Hauptabschnitt unmittelbar anschließenden lateralen Abschnitt, der dem ersten lateralen Abschnitt am Hauptabschnitt gegenüberliegt und eine dritte Flachbandspannung zwischen dem zweiten lateralen Abschnitt und einem zweiten Source/Drain-Bereich des Feldeffekttransistors vorgibt, wobei die erste und die dritte Flachbandspannung um mindestens 0,1 eV voneinander abweichen.
Der integrierte Schaltkreis nach Anspruch 13, dadurch gekennzeichnet, dass die erste und die dritte Flachbandspannung dem Hauptabschnitt und dem zweiten lateralen Abschnitt derart zugeordnet sind, dass eine elektrische Feldstärke zwischen dem zweiten Source/Drain-Bereich und dem Kanalbereich in einem ausgeschalteten Zustand des Feldeffekttransistors reduziert ist.
Der integrierte Schaltkreis nach Anspruch 13, dadurch gekennzeichnet, dass der Hauptabschnitt eine erste Austrittsarbeit; und der zweite laterale Abschnitt eine dritte Austrittsarbeit aufweist, die von der ersten Austrittsarbeit um mindestens 0,1 eV abweicht.
Der integrierte Schaltkreis nach Anspruch 15, dadurch gekennzeichnet, dass der Feldeffekttransistor ein n-FET ist und die dritte Austrittsarbeit kleiner ist als die erste Austrittsarbeit.
Der integrierte Schaltkreis nach Anspruch 15, dadurch gekennzeichnet, dass der Feldeffekttransistor ein p-FET ist und die dritte Austrittsarbeit größer ist als die erste Austrittsarbeit.
Der integrierte Schaltkreis nach Anspruch 13, dadurch gekennzeichnet, dass der Hauptabschnitt mindestens einem Abschnitt des Kanalbereichs am Gatedielektrikum des Feldeffekttransistors gegenüberliegt.
Der integrierte Schaltkreis nach Anspruch 18, dadurch gekennzeichnet, dass der zweite laterale Abschnitt mindestens einem Abschnitt des zweiten Source/Drain-Bereichs an einer zweiten Isolatorstruktur des Feldeffekttransistors gegenüberliegt.
Der integrierte Schaltkreis nach Anspruch 19, dadurch gekennzeichnet, dass die zweite Isolatorstruktur eine polare Isolatorschicht umfasst und der Unterschied in der Flachbandspannung mindestens teilweise aus Dipolen in der polaren Isolatorschicht resultiert, die im ausgeschalteten Zustand des Feldeffekttransistors ausgerichtet sind.
Der integrierte Schaltkreis nach Anspruch 13, dadurch gekennzeichnet, dass die dritte Flachbandspannung gleich der zweiten Flachbandspannung ist.
Der integrierte Schaltkreis nach Anspruch 13, dadurch gekennzeichnet, dass der erste laterale Abschnitt oberhalb des Hauptabschnitts und der zweite laterale Abschnitt unterhalb des Hauptabschnitts angeordnet sind.
Der integrierte Schaltkreis nach einem der Ansprüche 7 oder 19, dadurch gekennzeichnet, dass die jeweilige Isolatorstruktur und das Gatedielektrikum Abschnitte einer konformalen dielektrischen Schicht sind.
Der integrierte Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass der Kanalbereich p-dotiert ist und die erste Austrittsarbeit mindestens 4,6 eV beträgt.
Der integrierte Schaltkreis nach Anspruch 24, dadurch gekennzeichnet, dass ein den Hauptabschnitt ausbildendes Material p-dotiertes Polysilizium enthält.
Der integrierte Schaltkreis nach Anspruch 25, dadurch gekennzeichnet, dass ein den ersten lateralen Abschnitt ausbildendes Material ein Metall oder eine Metallverbindung mit einer Austrittsarbeit von 4,5 eV oder kleiner enthält.
Der integrierte Schaltkreis nach Anspruch 1, gekennzeichnet durch eine Versorgungseinheit, die zur Bereitstellung einer konstanten Spannung ausgebildet ist; und eine niederohmige Verbindung zwischen dem Kanalbereich und der Versorgungseinheit.
Der integrierte Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, dass der integrierte Schaltkreis eine Speichereinrichtung ist oder enthält.
Integrierter Schaltkreis mit einem Feldeffekttransistor umfassend einen ersten und einen zweiten Source/Drain-Bereich, einen den ersten und den zweiten Source/Drain-Bereich verbindenden Kanalbereich und eine Gateelektrode, wobei die Gateelektrode umfasst: erste Mittel zur Definition einer ersten Flachbandspannung der Gateelektrode bezüglich des Kanalbereich; und zweite Mittel zur Definition einer zweiten Flachbandspannung der Gateelektrode bezüglich des ersten Source/Drain-Bereichs, wobei die erste und die zweite Flachbandspannung um mindestens 0,1 eV voneinander abweichen.
Der integrierte Schaltkreis nach Anspruch 29, dadurch gekennzeichnet, dass die erste und die zweite Flachbandspannung so vorgegeben sind, dass eine elektrische Feldstärke zwischen dem ersten Source/Drain-Bereich und dem Kanalbereich in einem ausgeschalteten Zustand des Feldeffekttransistors reduziert ist.
Der integrierte Schaltkreis nach Anspruch 29, gekennzeichnet durch dritte Mittel zur Definition einer dritten Flachbandspannung der Gateelektrode bezüglich des zweiten Source/Drain-Bereichs, wobei die dritte und die erste Flachbandspannung um mindestens 0,1 eV voneinander abweichen und die dritten Mittel an die ersten Mittel angrenzen.
Der integrierte Schaltkreis nach Anspruch 31, dadurch gekennzeichnet, dass die dritte Flachbandspannung gleich der ersten Flachbandspannung ist.
Ein elektronisches System umfassend einen integrierten Schaltkreis mit einem Feldeffekttransistor mit einem ersten und einen zweiten Source/Drain-Bereich, einen den ersten und den zweiten Source/Drain-Bereich miteinander verbindenden Kanalbereich und einer Gateelektrode, dadurch gekennzeichnet, dass die Gateelektrode umfasst: einen Hauptabschnitt, der eine erste Flachbandspannung zwischen der Gateelektrode und dem Kanalbereich vorgibt; und einen ersten lateralen Abschnitt, der unmittelbar an den Hauptabschnitt anschließt und eine zweite Flachbandspannung zwischen der Gateelektrode und dem ersten Source/Drain-Bereich bestimmt, wobei die erste und die zweite Flachbandspannung um mindestens 0,1 eV voneinander abweichen.
Das elektronische System nach Anspruch 33, dadurch gekennzeichnet, dass die erste und die zweite Flachbandspannung derart gewählt sind, dass eine elektrische Feldstärke zwischen dem ersten Source/Drain-Bereich und dem Kanalbereich in einem abgeschalteten Zustand des Feldeffekttransistors reduziert ist.
Das elektronische System nach Anspruch 33, dadurch gekennzeichnet, dass das elektronische System, ein Audiosystem, ein Videosystem, ein Computersystem, eine Spielekonsole, ein Kommunikationssystem, ein Mobiltelefon, ein Datenspeichersystem, ein Datenspeichermodul, eine Grafikkarte oder eine tragbare Speichereinrichtung mit einem Interface zu einem Computersystem, einem Audiosystem, einem Videosystem, einer Spielekonsole oder einem Datenspeichersystem ist.