CN108039364B - 一种晶体管、钳位电路及集成电路 - Google Patents

一种晶体管、钳位电路及集成电路 Download PDF

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Abstract

本发明公开了一种晶体管、钳位电路及集成电路，所述晶体管包括：衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；所述沟道区上设置有多晶硅，所述多晶硅为所述金属‑氧化物半导体场效应晶体管的栅极，其中，所述栅极的两个端部为非掺杂多晶硅，所述栅极的中部为第二掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。本发明提供的器件和电路，用以解决现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。在保证ESD保护能力的基础上实现减小漏电的技术效果。

Description

一种晶体管、钳位电路及集成电路
技术领域
本发明涉及半导体领域，尤其涉及一种晶体管、钳位电路及集成电路。
背景技术
随着集成电路工艺的进步，金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)的特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的静电放电(Electron Static Discharge,ESD)防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。ESD是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时1us。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。
随着绝缘衬底上的硅(Silicon-On-Insulator，SOI)技术的快速进展，SOI集成电路的ESD保护已成为一个主要的可靠性设计问题。如图1所示的钳位电路Power Clamp被经常用在SOI集成电路VDD和VSS之间进行ESD保护，一般的检测电路RC触发的Power clamp，基于RC时间常数的控制电路被设计用来控制NMOS器件的导通，该NMOS器件的漏极(drain)连接到VDD，其源极(source)连接到VSS。当有ESD电压出现跨在VDD与VSS电源线之间时，该NMOS器件即会被导通而在VDD与VSS之间形成一暂时性的低阻抗通路，ESD放电电流即由该NMOS器件泄放掉。利用此ESD箝制电路，可以有效地防护VDD对VSS的ESD放电。
一般的RC触发的Power clamp，为了达到有效的泄放ESD电流，需要一个比较大的MOS(BigFET)，具体结构如图2所示，此BigFET沟道宽度约为1000um-5000um。如此大的BigFET放置在VDD和VSS之间，会产生比较大的漏电。
当前，一般通过调整Power Clamp中的BigFET沟道长度L、沟道宽度W来减小漏电。增大沟道长度L、减小沟道宽度W可以在一定程度上减小漏电，但是增大沟道长度L、减小沟道宽度W会减弱Power Clamp的ESD保护能力。
也就是说，现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。
发明内容
本发明通过提供一种晶体管、钳位电路及集成电路，解决了现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。
一方面，为解决上述技术问题，本发明的实施例提供了如下技术方案：
一种金属氧化物半导体场效应晶体管，包括：
衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；
所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；
所述沟道区上设置有多晶硅，所述多晶硅为所述金属-氧化物半导体场效应晶体管的栅极，其中，所述栅极的两个端部为非掺杂多晶硅，所述栅极的中部为第二掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。
可选的，所述晶体管为沟道宽度大于2000um的场效应晶体管BigFET。
可选的，所述第一掺杂类型为N+掺杂，所述第二掺杂类型为P+掺杂；或者，所述第一掺杂类型为P+掺杂，所述第二掺杂类型为N+掺杂。
可选的，所述多晶硅和所述沟道区之间设置有二氧化硅层。
可选的，在所述栅极未加电的条件下，所述沟道区域与所述源区之间形成第一交叠区，所述沟道区域与所述漏区之间形成第二交叠区；其中，所述非掺杂多晶硅全部覆盖所述第一交叠区和所述第二交叠区。
可选的，所述晶体管用于钳位电路。
另一方面，提供一种钳位电路，所述钳位电路包括金属氧化物半导体场效应晶体管，所述金属氧化物半导体场效应晶体管包括：
衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；
所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；
所述沟道区上设置有多晶硅，所述多晶硅为所述金属氧化物半导体场效应晶体管的栅极，其中，所述栅极的两个端部为非掺杂多晶硅，所述栅极的中部为第二掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。
可选的，所述钳位电路为检测电路触发型钳位电路。
再一方面，提供一种绝缘衬底上的硅SOI集成电路，所述电路包括用于静电保护的钳位电路，所述钳位电路包括金属氧化物半导体场效应晶体管，所述金属氧化物半导体场效应晶体管包括：
衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；
所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；
所述沟道区上设置有多晶硅，所述多晶硅为所述金属氧化物半导体场效应晶体管的栅极，其中，所述栅极的两个端部为非掺杂多晶硅，所述栅极的中部为第二掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。
可选的，所述钳位电路为检测电路触发型钳位电路。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例提供的体管、钳位电路及集成电路，设置栅极多晶硅的两端设置为非掺杂多晶硅，以减小栅漏交叠区域的电场，从而减小栅诱导漏极泄漏电流(gate-induceddrain leakage，GIDL)，进一步设置栅极多晶硅的中段与沟道区域的掺杂不同，以适当提高沟道区的阈值电压，进一步减小亚阈值漏电。即通过对多晶硅的掺杂进行改进来减小漏电，不需要调整沟道长度L或沟道宽度W，能在保证ESD保护能力的基础上实现减小漏电。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中BigFET用于钳位电路的电路图；
图2为现有技术中BigFET的结构图；
图3为本申请实施例中BigFET的结构图；
图4为本申请实施例中BigFET用于钳位电路的电路图一；
图5为本申请实施例中BigFET用于钳位电路的电路图二；
图6为本申请实施例中BigFET用于钳位电路的电路图三。
具体实施方式
本申请实施例通过提供一种晶体管、钳位电路及集成电路，解决了现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。在保证ESD保护能力的基础上实现减小漏电的技术效果。
为解决上述技术问题，本申请实施例提供技术方案的总体思路如下：
本申请提供一种金属氧化物半导体场效应晶体管，包括：
衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；
所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；
所述沟道区上设置有多晶硅，所述多晶硅为所述金属-氧化物半导体场效应晶体管的栅极，其中，所述栅极的两个端部为非掺杂多晶硅，所述栅极的中部为第二掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。
本申请实施例提供的体管、钳位电路及集成电路，设置栅极多晶硅的两端设置为非掺杂多晶硅，以减小栅漏交叠区域的电场，从而减小栅诱导漏极泄漏电流(gate-induceddrain leakage，GIDL)，进一步设置栅极多晶硅的中段与沟道区域的掺杂不同，以适当提高沟道区的阈值电压，进一步减小亚阈值漏电。即通过对多晶硅的掺杂进行改进来减小漏电，不需要调整沟道长度L或沟道宽度W，能在保证ESD保护能力的基础上实现减小漏电。
为了更好的理解上述技术方案，下面将结合具体的实施方式对上述技术方案进行详细说明，应当理解本发明实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
实施例一
在本实施例中，提供了一种金属氧化物半导体场效应晶体管，如图3所示，包括：
衬底1、位于所述衬底1上的氧化物层2、位于所述氧化物层2上的硅层3；
所述硅层3上设置有源区4和漏区5，所述源区4和所述漏区5之间为沟道区6，其中，所述源区4和所述漏区5均为第一掺杂类型的重掺杂；
所述沟道区6上设置有多晶硅7，所述多晶硅7为所述金属-氧化物半导体场效应晶体管的栅极，其中，所述栅极的两个端部71为非掺杂多晶硅，所述栅极的中部72为第二掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。
在本申请实施例中，所述晶体管用于钳位电路Power clamp，以对SOI集成电路进行ESD保护。进一步，为了达到有效的泄放ESD电流，设置所述晶体管为沟道宽度大于2000um的场效应晶体管BigFET，当然，在具体实施过程中，所述晶体管也可以是普通尺寸的MOSFET，在此不作限制。
在详细介绍本实施例提供的晶体管前，先介绍下现有技术中的BigFET。现有的RCPower Clamp如图1所示，其中的晶体管101为现有的BigFET，其具体器件结构如图2所示，栅极多晶硅为单种掺杂，且栅极多晶硅的掺杂类型与源极的掺杂类型相同，栅极多晶硅的掺杂类型与漏极的掺杂类型也相同，当为NMOS时，掺杂均为N+掺杂，当为PMOS时，掺杂均为P+掺杂。此结构的现有BigFET的漏电主要由亚阈值漏电和GIDL构成。
本申请对现有的BigFET结构进行了改进，将栅极多晶硅改为分区域多种掺杂，设置其两个端部71为非掺杂多晶硅，所述栅极的中部72为第二掺杂类型的重掺杂，且所述栅极中部72的掺杂类型与源极的掺杂类型不相同，也与漏极的掺杂类型不相同。
在具体实施过程中，所述重掺杂是指，掺杂浓度在1*1019cm-3以上的掺杂。
在本申请实施例中，如图3所示，当所述BigFET为NMOS时，所述第一掺杂类型为N+掺杂，所述第二掺杂类型为P+掺杂；当所述BigFET为PMOS时，所述第一掺杂类型为P+掺杂，所述第二掺杂类型为N+掺杂。
进一步，由于在所述栅极多晶硅7未加电的条件下，所述沟道区6与所述源区之间形成第一交叠区61，所述沟道区6与所述漏区之间形成第二交叠区62；其中，所述两个端部71的非掺杂多晶硅全部覆盖所述第一交叠区61和所述第二交叠区62。
具体来讲，考虑到深亚微米SOI集成电路上的NMOS器件，其漏电主要由GIDL漏电和亚阈值漏电构成，本申请设置栅极多晶硅7的两端为非掺杂多晶硅，以减小栅漏交叠区域的电场，从而减小GIDL，进一步设置栅极多晶硅的中段与沟道区域的掺杂不同，以适当提高沟道区的阈值电压，进一步减小亚阈值漏电，能同时减小亚阈值漏电和GIDL隧穿漏电。
在本申请实施例中，所述多晶硅7和所述沟道区之间设置有二氧化硅层8。
基于同一发明构思，本申请还提供了一种包括实施例一中的晶体管的钳位电路，详见实施例二。
实施例二
本实施例提供一种钳位电路，如图4-6所示，所述钳位电路包括金属氧化物半导体场效应晶体管401，所述金属氧化物半导体场效应晶体管401包括：
衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；
所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；
所述沟道区上设置有多晶硅，所述多晶硅为所述金属氧化物半导体场效应晶体管的栅极，其中，所述栅极的两个端部为非掺杂多晶硅，所述栅极的中部为第二掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。
在本申请实施例中，所述钳位电路为检测电路触发型钳位电路，是用于SOI集成电路中的ESD保护电路。
在具体实施过程中，所述钳位电路可以有多种电路结构，下面列举3种为例：
第一种，如图4所示，所述金属氧化物半导体场效应晶体管401在有ESD产生大电流时，先正常开启沟道泄放ESD电流，在电流达到一定程度后晶体管401的寄生双极结型晶体管(Bipolar Junction Transistor，BJT)开启，泄放ESD电流，这样即使阈值电压Vth增大，正常导通泄放电流能力降低，但是最后总的ESD电流泄放能力并不减弱。
第二种，如图5所示，该电路结构简单，故响应较快，具有较好的器件充电模型类静电的保护效果。
第三种，如图6所示，该电路采用衬底触发技术，可以减小所述金属氧化物半导体场效应晶体管401的开启电压，增大正常导通模式下金属氧化物半导体场效应晶体管401的ESD电流泄放能力。
由于本实施例所介绍的电路中的金属氧化物半导体场效应晶体管已在实施例一中进行详细介绍，故而在此不再累述。只要包括本实施例一提供的金属氧化物半导体场效应晶体管的钳位电路，都属于本申请所欲保护的范围。
基于同一发明构思，本申请提供了包括实施例二的钳位电路的SOI集成电路，详见实施例三。
实施例三
本实施例提供了一种绝缘衬底上的硅SOI集成电路，所述电路包括实施例二中描述的用于静电保护的钳位电路，所述钳位电路包括实施例一中描述的金属氧化物半导体场效应晶体管，所述金属氧化物半导体场效应晶体管包括：
衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；
所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；
所述沟道区上设置有多晶硅，所述多晶硅为所述金属氧化物半导体场效应晶体管的栅极，其中，所述栅极的两个端部为非掺杂多晶硅，所述栅极的中部为第二掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同。
在本申请实施例中，所述钳位电路为检测电路触发型钳位电路。
由于本实施例中所介绍的SOI集成电路中的钳位电路已在实施例二中进行详细介绍，故而在此不再累述。只要包括本实施例二描述的钳位电路，都属于本申请所欲保护的范围。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本申请实施例提供的体管、钳位电路及集成电路，设置栅极多晶硅的两端设置为非掺杂多晶硅，以减小栅漏交叠区域的电场，从而减小栅诱导漏极泄漏电流(gate-induceddrain leakage，GIDL)，进一步设置栅极多晶硅的中段与沟道区域的掺杂不同，以适当提高沟道区的阈值电压，进一步减小亚阈值漏电。即通过对多晶硅的掺杂进行改进来减小漏电，不需要调整沟道长度L或沟道宽度W，能在保证ESD保护能力的基础上实现减小漏电。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种金属氧化物半导体场效应晶体管，其特征在于，包括：
衬底、位于所述衬底上的氧化物层和位于所述氧化物层上的硅层；
其中，
所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；
所述沟道区上设置有多晶硅，所述多晶硅为所述金属氧化物半导体场效应晶体管的栅极，其中，所述栅极的两个端部为非掺杂多晶硅，所述栅极的中部为第二掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同；
在所述栅极未加电的条件下，所述沟道区域与所述源区之间形成第一交叠区，所述沟道区域与所述漏区之间形成第二交叠区；其中，所述非掺杂多晶硅全部覆盖所述第一交叠区和所述第二交叠区。
2.如权利要求1所述的晶体管，其特征在于，所述晶体管为沟道宽度大于2000um的场效应晶体管BigFET。
3.如权利要求1所述的晶体管，其特征在于：
所述第一掺杂类型为N+掺杂，所述第二掺杂类型为P+掺杂；或者，
所述第一掺杂类型为P+掺杂，所述第二掺杂类型为N+掺杂。
4.如权利要求1所述的晶体管，其特征在于，所述多晶硅和所述沟道区之间设置有二氧化硅层。
5.如权利要求1所述的晶体管，其特征在于，所述晶体管用于钳位电路。
6.一种钳位电路，其特征在于，所述钳位电路包括金属氧化物半导体场效应晶体管，所述金属氧化物半导体场效应晶体管包括：
衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；
所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；
所述沟道区上设置有多晶硅，所述多晶硅为所述金属氧化物半导体场效应晶体管的栅极，其中，所述栅极的两个端部为非掺杂多晶硅，所述栅极的中部为第二掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同；
在所述栅极未加电的条件下，所述沟道区域与所述源区之间形成第一交叠区，所述沟道区域与所述漏区之间形成第二交叠区；其中，所述非掺杂多晶硅全部覆盖所述第一交叠区和所述第二交叠区。
7.如权利要求6所述的钳位电路，其特征在于，所述钳位电路为检测电路触发型钳位电路。
8.一种绝缘衬底上的硅SOI集成电路，其特征在于，所述电路包括用于静电保护的钳位电路，所述钳位电路包括金属氧化物半导体场效应晶体管，所述金属氧化物半导体场效应晶体管包括：
衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层；
所述硅层上设置有源区和漏区，所述源区和所述漏区之间为沟道区，其中，所述源区和所述漏区均为第一掺杂类型的重掺杂；
所述沟道区上设置有多晶硅，所述多晶硅为所述金属氧化物半导体场效应晶体管的栅极，其中，所述栅极的两个端部为非掺杂多晶硅，所述栅极的中部为第二掺杂类型的重掺杂，所述第一掺杂类型与所述第二掺杂类型不相同；
在所述栅极未加电的条件下，所述沟道区域与所述源区之间形成第一交叠区，所述沟道区域与所述漏区之间形成第二交叠区；其中，所述非掺杂多晶硅全部覆盖所述第一交叠区和所述第二交叠区。
9.如权利要求8所述的集成电路，其特征在于，所述钳位电路为检测电路触发型钳位电路。
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