CN102664189B - Soi mos晶体管 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- 239000000463 material Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 241000222065 Lycoperdon Species 0.000 description 1
- 241000768494 Polymorphum Species 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
本发明提供了一种SOI MOS晶体管，包括有源区，形成于SOI衬底的SOI层中；栅极，覆盖部分的有源区；源区和漏区，分别位于栅极长度方向两侧的有源区中，其中源区和漏区的与栅极交界的部分的宽度相等；其中被栅极覆盖的有源区部分包括以源区和漏区的与栅极交界的部分的宽度在源区和漏区之间延伸的沟道区，其中有源区包括至少两个梳齿状突出部，在沟道区的长度方向上以一定的间隔排列在沟道区在宽度方向上的一侧或两侧；其中，梳齿状突出部的末端未被栅极覆盖的部分为体接触区。本发明提供的SOI MOS晶体管可以减小侧向漏电、体电阻及寄生电容。
Description
技术领域
本发明涉及半导体晶体管领域，尤其涉及一种抑制SOI MOS（Metal Oxide Semiconductor）晶体管浮体效应的SOI MOS晶体管。
背景技术
SOI（Silicon On Insulator）是指绝缘体上硅技术，SOI技术是公认的二十一世纪的主流半导体技术之一。SOI技术有效地克服了体硅材料的不足，充分发挥了硅集成电路技术的潜力，正逐渐成为制造高速、低功耗、高集成度和高可靠超大规模集成电路的主流技术。
SOI MOS根据有源体区是否耗尽分为部分耗尽SOI MOS（PDSOI）和全耗尽SOI MOS（FDSOI）。一般来说全耗尽SOI MOS顶层硅膜比较薄，薄膜SOI硅片成本高，另一方面，全耗尽SOI MOS阈值电压不易控制。目前普遍采用的是部分耗尽SOI MOS。部分耗尽SOI MOS的有源体区并未完全耗尽，使得体区处于悬空状态，碰撞电离产生的电荷无法迅速移走，这会导致SOI MOS特有的浮体效应。对于SOI NMOS沟道电子在漏端碰撞电离产生的电子-空穴对，空穴流向体区，SOI MOS浮体效应导致空穴在体区积累从而抬高体区电势，使得SOI NMOS的阈值电压降低继而漏电流增加，导致晶体管的输出特性曲线IdVd有翘曲现象，这一现象称为Kink效应。Kink效应对晶体管和电路性能以及可靠性产生许多不利影响，在晶体管设计时应尽量抑制。对于SOIPMOS，由于空穴的电离碰撞电离产生的电子-空穴对远低于SOI NMOS，因此SOI PMOS中的Kink效应不明显。
通过体接触结构把器件体区引出接到固定电位是抑制PDSOI器件浮体效应的一种方法。而H型栅结构是能够更有效抑制PDSOI器件浮体效应的体接触结构之一，其具有源漏对称结构。H形状的多晶硅栅将源漏区和体接触区隔离。
小尺寸H型栅SOI MOS器件结构如图1和图2所示，其中图1为W尺寸较小的H型栅结构（L较小），图2为W尺寸较小的H型栅结构（L较大），即短沟道器件结构和长沟道器件结构。
H型栅SOI MOS器件存在源体、漏体寄生电容、寄生电阻，随着L增大，寄生电容和寄生电阻随之增大，影响器件性能。同时，栅两侧多晶硅两端源体、漏体之间存在侧向泄露电流，进而使得形成“伪MOS管”。
因此，希望可以提出一种用于解决上述问题的SOI MOS晶体管。
发明内容
本发明的目的是提供一种体接触SOI MOS晶体管，所述SOI MOS晶体管可以减小侧向漏电、体电阻及体源、体漏寄生电容。
根据本发明的目的，提供了一种SOI MOS晶体管，包括：
有源区，形成于SOI衬底的SOI层中；
栅极，覆盖部分的有源区；
源区和漏区，分别位于栅极长度方向两侧的有源区中，其中源区和漏区的与栅极交界的部分的宽度相等；其中
被栅极覆盖的有源区部分包括，以源区和漏区的与栅极交界的部分的宽度在源区和漏区之间延伸的沟道区，其中有源区包括至少两个梳齿状突出部，在沟道区的长度方向上以一定的间隔排列在沟道区在宽度方向上的一侧或两侧；其中，梳齿状突出部的末端未被栅极覆盖的部分为体接触区。
与现有技术相比，本发明具有以下优点：
1)减小长沟道晶体管的寄生电容和寄生电阻；
2)减小侧向泄漏电流。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是根据现有技术的一种H型栅结构的SOI MOS晶体管的俯视示意图；
图2是根据现有技术的另一种H型栅结构的SOI MOS晶体管的俯视示意图；
图3是根据本发明的一个实施例的SOI MOS晶体管的俯视示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了各种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工艺的可应用性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
下面结合附图对本发明作进一步详细描述。
本发明提供了一种SOI MOS晶体管，用于解决现有技术中H型栅结构的SOI MOS晶体管的上述问题。需要说明的是，本发明完全可以采用常规工艺流程制备，关键在于版图结构的创新。
参照图3，图3是根据本发明的一个实施例的SOI MOS晶体管结构，包括：
有源区307，形成于SOI衬底300的SOI层中；
栅极302，覆盖部分的有源区307；
源区303和漏区304，分别位于栅极长度方向L两侧的有源区307中，其中源区303和漏区304的与栅极302交界的部分的宽度相等；其中
被栅极302覆盖的有源区部分包括，以源区303和漏区304的与栅极交界的部分的宽度在源区303和漏区304之间延伸的沟道区306（图3中正中间的小点虚线框），其中有源区307包括至少两个梳齿状突出部305，在沟道区306的长度方向上以一定的间隔排列在沟道区306在宽度W方向上的一侧或两侧；其中，梳齿状突出部305的末端未被栅极302覆盖的部分为体接触区。
在一个实施方式中，沟道区306在宽度W方向上的每一侧都具有至少两个梳齿状突出部305。例如，图3中示出了沟道区306在宽度W方向上的每一侧都具有4个梳齿状突出部305。
在一个实施方式中，栅极302的形状为矩形，例如图3中的灰色区域所示。
具体来说，SOI衬底300可以包括：基底层、绝缘体上硅（SOI）层、以及位于基底层和SOI层之间的氧化埋层（BOX）层（未示出）。
图3中示出了形状连续的有源区307。该有源区307可以通过对SOI层进行构图而获得。本发明中的有源区在形状上是连续的，即构成有源区的SOI层在物理上是一体的而不存在间断或者间隔。一般而言，该有源区具有阱掺杂，整个有源区处于同一阱中。
栅极结构302位于有源区307之上，栅极302和有源区307之间可以具有栅介质层。图3中示出了矩形栅极，其覆盖部分的有源区307。
源区304和漏区303分别位于栅极结构302两侧的有源区307内。其中源区303和漏区304的与栅极302交界的部分的宽度相等，即都等于器件沟道的宽度。
如图3所示，被栅极302覆盖的有源区307的部分包括，以源区303和漏区304的与栅极302交界的部分的宽度（器件沟道宽度）在源区303和漏区304之间延伸的沟道区306（图3中正中间的小点虚线框），其中有源区307包括八个梳齿状突出部305，在沟道区306的长度方向上以一定的间隔排列在沟道区306在宽度W方向上的两侧（每侧四个）；其中，梳齿状突出部305的末端未被栅极302覆盖的部分为体接触区。
体接触区可以与外部电源电位连接，以抑制体区的浮体效应。体接触区的掺杂类型与阱的掺杂类型相同，与源区304和漏区303的掺杂类型相反。例如，对于N型SOI MOS晶体管，阱为P型掺杂，源区304和漏区303为高N型掺杂，体接触区为高P型掺杂。
与图2中的器件相比，图3中的器件被栅极覆盖的有源区307的非沟道区306的部分的面积显著减小，从而可以显著降低寄生电容和寄生电阻。另外，由于梳齿状突出部305之间有一定的间隔，从而可以阻断源漏之间，源体之间和漏体之间的泄露电流。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (2)
1.一种SOI MOS晶体管，包括：
有源区(307)，形成于SOI衬底(300)的SOI层中；
栅极(302)，覆盖部分的有源区(307)；
源区(303)和漏区(304)，分别位于栅极(302)长度方向两侧的有源区(307)中，其中源区(303)和漏区(304)的与栅极交界的部分的宽度相等；其中
被栅极覆盖的有源区(307)的部分包括，以源区(303)和漏区(304)的与栅极(302)交界的部分的宽度在源区(303)和漏区(304)之间延伸的沟道区(306)，其中，在沟道区(306)的长度方向上，沿沟道区(306)在宽度方向上的每一侧都具有至少两个梳齿状突出部(305)；其中，梳齿状突出部(305)的末端未被栅极(302)覆盖的部分为体接触区，每个梳状齿上有且仅有一个体接触区。
2.根据权利要求1所述的晶体管，其中，栅极(302)的形状为矩形。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210155387.9A CN102664189B (zh) | 2012-05-18 | 2012-05-18 | Soi mos晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210155387.9A CN102664189B (zh) | 2012-05-18 | 2012-05-18 | Soi mos晶体管 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102664189A CN102664189A (zh) | 2012-09-12 |
| CN102664189B true CN102664189B (zh) | 2016-08-31 |
Family
ID=46773644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210155387.9A Active CN102664189B (zh) | 2012-05-18 | 2012-05-18 | Soi mos晶体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102664189B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9634026B1 (en) * | 2016-07-13 | 2017-04-25 | Qualcomm Incorporated | Standard cell architecture for reduced leakage current and improved decoupling capacitance |
| CN111106176B (zh) * | 2019-11-29 | 2021-09-14 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该半导体器件的电子设备 |
| CN111048588B (zh) * | 2019-11-29 | 2021-08-03 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该半导体器件的电子设备 |
| CN114725218B (zh) * | 2022-06-07 | 2022-09-02 | 广州粤芯半导体技术有限公司 | 半导体器件单元及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1532946A (zh) * | 2003-03-18 | 2004-09-29 | 统宝光电股份有限公司 | 具有基体接触的薄膜晶体管组件 |
-
2012
- 2012-05-18 CN CN201210155387.9A patent/CN102664189B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1532946A (zh) * | 2003-03-18 | 2004-09-29 | 统宝光电股份有限公司 | 具有基体接触的薄膜晶体管组件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102664189A (zh) | 2012-09-12 |
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| C06 | Publication | ||
| PB01 | Publication | ||
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| GR01 | Patent grant |