CN102683416B

CN102683416B - Soi mos晶体管

Info

Publication number: CN102683416B
Application number: CN201210154443.7A
Authority: CN
Inventors: 李莹; 毕津顺; 罗家俊; 韩郑生
Original assignee: Institute of Microelectronics of CAS
Current assignee: Beijing Zhongke Xinweite Science & Technology Development Co ltd
Priority date: 2012-05-17
Filing date: 2012-05-17
Publication date: 2014-12-17
Anticipated expiration: 2032-05-17
Also published as: CN102683416A

Abstract

本发明提供了一种SOI MOS晶体管，包括：形状连续的有源区，形成于SOI衬底的SOI层中；H型或T型栅极，包括主栅部分和至少一个扩展栅部分，其中每个扩展栅部分位于主栅部分在宽度方向上的一个末端并在主栅部分的长度方向上延伸；源区和漏区，分别位于主栅部分两侧的有源区中；源端体接触区，位于源区一侧的有源区中，并由扩展栅部分与源区隔离；漏端体接触区，位于漏区一侧的有源区中，并由扩展栅部分与漏区隔离；其中，对于扩展栅部分之一的外侧具有源端体接触区和/或漏端体接触区的情况，主栅部分在该扩展栅部分的一端在宽度方向上延伸超过有源区的边界。本发明提供的SOIMOS晶体管可以更有效地抑制浮体效应，减小侧向漏电、体电阻及寄生电容。

Description

SOI MOS晶体管

技术领域

本发明涉及半导体晶体管领域，尤其涉及一种抑制SOI MOS（Metal Oxide Semiconductor）晶体管浮体效应的SOI MOS晶体管。

背景技术

SOI（Silicon On Insulator）是指绝缘体上硅技术，SOI技术是公认的二十一世纪的主流半导体技术之一。SOI技术有效地克服了体硅材料的不足，充分发挥了硅集成电路技术的潜力，正逐渐成为制造高速、低功耗、高集成度和高可靠超大规模集成电路的主流技术。

SOI MOS根据有源体区是否耗尽分为部分耗尽SOI MOS（PDSOI）和全耗尽SOI MOS（FDSOI）。一般来说全耗尽SOI MOS顶层硅膜比较薄，薄膜SOI硅片成本高，另一方面，全耗尽SOI MOS阈值电压不易控制。目前普遍采用的是部分耗尽SOI MOS。部分耗尽SOI MOS的有源体区并未完全耗尽，使得体区处于悬空状态，碰撞电离产生的电荷无法迅速移走，这会导致SOI MOS特有的浮体效应。对于SOI NMOS沟道电子在漏端碰撞电离产生的电子-空穴对，空穴流向体区，SOI MOS浮体效应导致空穴在体区积累从而抬高体区电势，使得SOI NMOS的阈值电压降低继而漏电流增加，导致晶体管的输出特性曲线IdVd有翘曲现象，这一现象称为Kink效应。Kink效应对晶体管和电路性能以及可靠性产生许多不利影响，在晶体管设计时应尽量抑制。对于SOIPMOS，由于空穴的电离碰撞电离产生的电子-空穴对远低于SOI NMOS，因此SOI PMOS中的Kink效应不明显。

为了解决部分耗尽SOI NMOS，通常采用体接触（body contact）的方法将“体”接固定电位（源端或地），常用的体接触结构有T型栅结构，H型栅结构和BTS结构。但是，T型栅、H型栅结构由于P型Si区体电阻的存在而不能有效抑制浮体效应，而沟道越宽，体电阻越大，浮体效应越显著。且栅两端的源体、漏体会产生侧向漏电，进而影响晶体管整体性能。BTS结构直接在源区形成P+区，其缺点是源漏不对称，使得源漏无法互换，有效沟道宽度减小，并且，源端的接触引进了较大的寄生电容，使得晶体管性能变差。

参考图1和图2，现有技术的H型栅结构的SOI MOS晶体管中，体接触区同时与源区和漏区体接触，由于源区和体接触区以及漏区和体接触区的侧向漏电，源漏之间会通过体接触区形成电流通路，从而造成器件漏电流的增大。进而使得两侧poly成为伪MOS管，影响器件整体性能。

因此，希望可以提出一种用于解决上述问题的SOI MOS晶体管。

发明内容

本发明的目的是提供一种体接触SOI MOS晶体管，所述SOI MOS晶体管为对称结构，源漏两端可以互换，且可以更有效的抑制浮体效应，减小侧向漏电、体电阻及体源、体漏寄生电容。

根据本发明的目的，提供了一种SOI MOS晶体管，包括：

形状连续的有源区，形成于SOI衬底的SOI层中；

H型或T型栅极，包括主栅部分和至少一个扩展栅部分，其中每个扩展栅部分位于主栅部分在宽度方向上的一个末端并在主栅部分的长度方向上延伸；

源区和漏区，分别位于主栅部分两侧的有源区中；

源端体接触区，位于源区一侧的有源区中，并由扩展栅部分与源区隔离；

与源端体接触区分开的漏端体接触区，位于漏区一侧的有源区中，并由扩展栅部分与漏区隔离；

其中，对于扩展栅部分之一的外侧具有源端体接触区和/或漏端体接触区的情况，主栅部分在该扩展栅部分的一端在宽度方向上延伸超过有源区的边界。

与现有技术相比，本发明具有以下优点：

1)更有效抑制浮体效应；

2)减小长沟道晶体管寄生电容和寄生电阻的影响；

3)减小侧向泄漏电流；

4)源漏两端可以互换。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1是根据现有技术的一种H型栅结构的SOI MOS晶体管的俯视示意图；

图2是根据现有技术的另一种H型栅结构的SOI MOS晶体管的俯视示意图；

图3是根据本发明的一个实施例的H型栅结构的SOI MOS晶体管的俯视示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了各种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工艺的可应用性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。

下面结合附图对本发明作进一步详细描述。

本发明提供了一种SOI MOS晶体管，用于解决现有技术中体接触SOI MOS晶体管的上述问题。需要说明的是，本发明完全可以采用常规工艺流程制备，关键在于版图结构的创新。

参照图3，图3是根据本发明的一个实施例的H型栅SOI MOS晶体管结构，包括：

形状连续的有源区307，形成于SOI衬底300的SOI层中；

H型栅极或T型栅极，包括主栅部分301和至少一个扩展栅部分302，其中每个扩展栅部分302位于主栅部分301在宽度方向W上的一个末端并在主栅部分301的长度方向L上延伸；

源区304和漏区303，分别位于主栅部分301两侧的有源区307中；

源端体接触区305，位于源区304一侧的有源区中，并由扩展栅部分302与源区隔离；

与源端体接触区305分开的漏端体接触区306，位于漏区303一侧的有源区中，并由扩展栅部分302与漏区303隔离；

在一个实施方式中，有源区307为H型，并且栅极也为H型，在H型有源区的四个顶点中的每一个处都存在源端体接触区305或者漏端体接触区306。

具体来说，SOI衬底300可以包括：基底层、绝缘体上硅（SOI）层、以及位于基底层和SOI层之间的氧化埋层（BOX）层（未示出）。

图3中示出了形状为H型的有源区。在其他实施例中，有源区可以是其它形状，例如Z型或其他形状。该有源区可以通过对SOI层进行构图而获得。本发明中的有源区在形状上是连续的，即构成有源区的SOI层在物理上是一体的而不存在间断或者间隔。一般而言，该有源区具有阱掺杂，由于有源区在形状上是连续的，因此，整个有源区处于同一阱中。

栅极结构位于有源区之上，栅极和有源区之间可以具有栅介质层。图3中示出了H型栅极，包括主栅部分301和两个扩展栅部分302，每个扩展栅部分302位于主栅部分301在宽度方向W上的一个末端并在主栅部分301的长度方向L上延伸。如图所示，主栅部分在宽度的两个方向上都延伸超出有源区的边界。如下文所述，这可以防止单个扩展栅部分302的外侧的源端体接触区305和漏端体接触区306之间形成导电通路。

本发明的另一个实施例中，所述的体接触SOI MOS晶体管还可以为T型栅结构（未画出）。T型栅结构可以包括主栅部分301和一个扩展栅部分302。

源区304和漏区303分别位于主栅部分301两侧的有源区内。本发明的实施例中，源漏区的掺杂为不到底掺杂。即源区304和漏区303的掺杂不改变其下方的一部分SOI层的掺杂类型。

源端体接触区305，位于源区304一侧的有源区中，并由扩展栅部分302与源区隔离。

漏端体接触区306，与源端体接触区305形状上是分开的而不是连续的，位于漏区303一侧的有源区中，并由扩展栅部分302与漏区303隔离。

由于源区304和漏区303的掺杂为不到底掺杂，源端体接触区305和漏端体接触区306可以分别通过源区304和漏区303下方的相同类型的掺杂的SOI层的那部分电性连接到主栅部分下方的沟道区。

在本发明的实施例中，对于扩展栅部分之一的外侧具有源端体接触区305和/或漏端体接触区306的情况，主栅部分301在该扩展栅部分302的一端在宽度方向上延伸超过有源区的边界。

例如，如图3所示，由于上方的扩展栅部分302的外侧同时具有源端体接触区305和漏端体接触区306，因此主栅部分301在该扩展栅部分302的一端（即上端）在宽度方向W上延伸超过有源区307的边界。这样可以防止上方的扩展栅部分302的外侧的源端体接触区305和漏端体接触区306之间形成直接的电流通路。

如果扩展栅部分之一的外侧只有一个体接触区（源端体接触区305或漏端体接触区306）（未示出），主栅部分301在该扩展栅部分302的一端在宽度方向上也延伸超过有源区的边界。这样，可以防止源/漏区和体接触区之间形成电流通路。

如果扩展栅部分302之一的外侧没有体接触区（未示出），则主栅部分301在该扩展栅部分302的一端在宽度方向上没有必要延伸超过有源区的边界。

对于图3示出的SOI MOS晶体管，源区304和漏区303为对称结构，可以互换。有源区307为H型，并且栅极为开口方向旋转90度的H型，在H型有源区的四个顶点中的每一个处都存在源端体接触区305或者漏端体接触区306。例如上方的源端体接触区305和漏端体接触区306，以及下方的源端体接触区305和漏端体接触区306。

对于T型栅极，栅结构可以包括主栅部分301和一个扩展栅部分302，例如图3中上方的扩展栅部分302。对于此种情况，源端体接触区305和漏端体接触区306可以仅位于上方的扩展栅部分302的外侧。并且此时主栅部分301在该扩展栅部分302的一端在宽度方向上也延伸超过有源区的边界。

源端体接触区305和漏端体接触区306可以与外部电源电位连接，以抑制体区的浮体效应。由于与源区304接触的源端体接触区305和与漏区303接触的漏端体接触区306之间没有直接导电通路，源漏之间不会通过与体接触区的漏电而形成电流通路，从而减小了器件的漏电流。源端体接触区305和漏端体接触区306的掺杂类型与阱的掺杂类型相同，与源区304和漏区303的掺杂类型相反。例如，对于N型SOI MOS晶体管，阱为P型掺杂，源区304和漏区303为高N型掺杂，源端体接触区305和漏端体接触区306为高P型掺杂。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims

1.一种SOI MOS晶体管，包括：

形状连续的有源区(307)，形成于SOI衬底(300)的SOI层中；

H型栅极，包括主栅部分(301)和至少一个扩展栅部分(302)，其中每个扩展栅部分(302)位于主栅部分在宽度方向上的一个末端并在主栅部分(301)的长度方向上延伸；

源区(303)和漏区(304)，分别位于主栅部分(301)两侧的有源区中；

源端体接触区(305)，位于源区(303)一侧的有源区中，并由扩展栅部分(302)与源区隔离；

与源端体接触区(305)分开的漏端体接触区(306)，位于漏区(304)一侧的有源区中，并由扩展栅部分(302)与漏区(304)隔离；

其中，对于扩展栅部分之一的外侧具有源端体接触区(305)和/或漏端体接触区(306)的情况，主栅部分(301)在该扩展栅部分(302)的一端在宽度方向上延伸超过有源区的边界；

其中，有源区为H型，在H型有源区的四个顶点中的每一处都存在源端体接触区(305)或者漏端体接触区(306)。