CN102332394A - 半导体器件、mos晶体管及其形成方法 - Google Patents
半导体器件、mos晶体管及其形成方法 Download PDFInfo
- Publication number
- CN102332394A CN102332394A CN201110213088A CN201110213088A CN102332394A CN 102332394 A CN102332394 A CN 102332394A CN 201110213088 A CN201110213088 A CN 201110213088A CN 201110213088 A CN201110213088 A CN 201110213088A CN 102332394 A CN102332394 A CN 102332394A
- Authority
- CN
- China
- Prior art keywords
- grid
- dielectric layer
- tagma
- type
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Abstract
一种半导体器件、MOS晶体管及其形成方法，所述MOS晶体管的形成方法，包括：提供绝缘体上硅衬底，绝缘体上硅衬底的顶层半导体衬底中形成有体区，所述体区的表面与顶层半导体衬底的表面相平；在所述体区上形成栅极结构，所述栅极结构包括H型栅极、位于H型栅极和体区之间的栅介质层，所述H型栅极的两“|”部位与体区之间的栅介质层的厚度大于H型栅极的“—”部位与体区之间的栅介质层的厚度；在所述H型栅极的“—”部位两侧的顶层半导体衬底内形成源区、漏区。本技术方案可以减小MOS晶体管的H型栅极与体区之间的漏电流，而且也可以减小MOS晶体管的H型栅极的寄生电容。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及半导体器件、MOS晶体管及其形成方法。
背景技术
绝缘体上硅(SOI)结构与常规的体硅衬底(bulk substrate)相比有诸多优点，例如：消除了闩锁效应，减小了器件的短沟道效应，改善了抗辐照能力等等。因此，很多半导体芯片制造商采用SOI衬底来制作MOS晶体管。
SOI技术带来器件和电路性能提高的同时也不可避免地带来了不利的影响，其中最大的问题在于部分耗尽SOI器件的浮体效应(floating body effect)。当器件顶层硅膜的厚度大于最大耗尽层的宽度时，由于结构中氧化埋层的隔离作用，器件开启后一部分没有被耗尽的硅膜将处于电学浮空的状态，这种浮体结构会给器件特性带来显著的影响，称之为浮体效应。浮体效应会引起科克(kink)效应、漏击穿电压降低、反常亚阈值斜率等现象，从而影响器件性能。
由于浮体效应对器件性能带来不利的影响，如何抑制浮体效应的研究，一直是SOI器件研究的热点。针对浮体效应的解决措施分为两类，一类是采用体接触方式使积累的空穴得到释放，一类是从工艺的角度出发采取源漏工程或衬底工程减轻浮体效应。所谓体接触，就是使氧化埋层上方处于电学浮空状态的体区和外部相接触，导致空穴不可能在该区域积累，因此这种结构可以成功地克服SOI MOS晶体管的浮体效应。
基于上述体接触的原理，人们采取了很多结构来抑制所述浮体效应。例如采用在SOI衬底上形成H型栅极，在H型栅极的“|”部位两侧的体区形成体接触区，在该体接触区上形成接触插栓，通过该接触插栓、体接触区将体区和外部相接触，使空穴不可能在体区积累，因此这种结构可以成功地克服SOI MOS晶体管的浮体效应。图1为现有技术的SOI MOS晶体管的俯视示意图，图2为图1所示的SOI MOS晶体管沿A-A方向的剖面结构示意图。结合参考图1和图2，现有技术的SOI衬底10包括底层半导体衬底11、顶层半导体衬底13、位于底层半导体衬底11和顶层半导体衬底13中间的氧化埋层12，在顶层半导体衬底13中形成有体区14；在体区14上形成有H型栅极，该H型栅极包括“—”部位栅极182和两“|”部位栅极181；在H型栅极的“—”部位栅极182的两侧的顶层半导体衬底13内形成有源区191和漏区192；在体区14和H型栅极之间形成有栅介质层17；体区14在H型栅极的两“|”部位栅极181的外侧形成有体接触区15，该体接触区15通过接触插栓21与外部连通，使空穴不可能在该体区14积累，因此这种结构成功地克服SOI MOS晶体管的浮体效应，但是这种结构却使SOI MOS晶体管的栅极与体区之间的漏电流增加，也增加了栅极的寄生电容。
发明内容
本发明解决的问题是现有技术的SOI MOS晶体管的栅极与体区之间的漏电流增加，栅极的寄生电容增加。
为解决上述问题，本发明具体实施例提供一种MOS晶体管的形成方法，包括：
提供衬底，所述衬底包括：底层半导体衬底、顶层半导体衬底，位于底层半导体衬底和顶层半导体衬底之间的氧化埋层，在所述顶层半导体衬底中形成有体区，所述体区的表面与顶层半导体衬底的表面相平；
在所述体区上形成栅极结构，所述栅极结构包括H型栅极、位于H型栅极和体区之间的栅介质层，所述H型栅极的两“|”部位与体区之间的栅介质层的厚度大于H型栅极的“—”部位与体区之间的栅介质层的厚度；
在所述H型栅极的“—”部位两侧的顶层半导体衬底内形成源区、漏区。
可选地，在形成栅极结构之前，还包括：在所述体区中H型栅极的“|”部位的外侧形成体接触区。
可选地，在所述体区上形成栅极结构，所述栅极结构包括H型栅极、位于H型栅极和体区之间的栅介质层，所述H型栅极的两“|”部位与体区之间的栅介质层的厚度大于H型栅极的“—”部位与体区之间的栅介质层的厚度包括：
在所述体区上形成H型第一栅介质层；
在所述H型第一栅介质层的两“|”部位上形成第二栅介质层；
在所述第一栅介质层和第二栅介质层形成的表面上形成H型栅极。
可选地，所述第一栅介质层的材料为氧化硅。
可选地，所述第二栅介质层的材料为氧化硅。
可选地，所述H型栅极的材料为多晶硅。
本发明具体实施例还提供一种MOS晶体管，包括：
衬底，所述衬底包括：底层半导体衬底、顶层半导体衬底，位于底层半导体衬底和顶层半导体衬底之间的氧化埋层，在所述顶层半导体衬底中形成有体区，所述体区的表面与顶层半导体衬底的表面相平；
位于所述体区上的栅极结构，所述栅极结构包括H型栅极、位于H型栅极和体区之间的栅介质层，所述H型栅极的两“|”部位与体区之间的栅介质层的厚度大于H型栅极的“—”部位与体区之间的栅介质层的厚度；
位于所述H型栅极的“—”部位两侧的顶层半导体衬底内源区、漏区。
可选地，所述衬底为绝缘体上硅衬底。
可选地，在所述体区中H型栅极的“|”部位的外侧具有体接触区。
可选地，所述栅介质层包括H型第一栅介质层和位于所述H型第一栅介质层的两“|”部位上的第二栅介质层。
可选地，所述第一栅介质层的材料为氧化硅。
可选地，所述第二栅介质层的材料为氧化硅。
可选地，所述H型栅极的材料为多晶硅。
本发明具体实施例还提供一种半导体器件，包括以上任一项所述的MOS晶体管。
与现有技术相比，本发明具有以下优点：
本发明具体实施例的MOS晶体管，H型栅极的“|”部位下的栅介质层的厚度增加，这样可以减小MOS晶体管的H型栅极与体区之间的漏电流，而且也可以减小MOS晶体管的H型栅极的寄生电容。
附图说明
图1为现有技术的SOI MOS晶体管的俯视示意图；
图2为图1所示的SOI MOS晶体管沿A-A方向的剖面结构示意图；
图3为本发明具体实施例的MOS晶体管的形成方法的流程示意图；
图4a、图4b～图8a、图8b为本发明具体实施例的MOS晶体管的形成方法的剖面结构示意图、俯视示意图。
具体实施方式
为了使本领域技术人员可以更好的理解本发明，下面结合具体实施例以及附图详细说明本发明MOS晶体管的形成方法，图3为本发明具体实施例的MOS晶体管的形成方法的流程示意图，参考图3，本发明具体实施例的MOS晶体管的形成方法包括：
步骤S11，提供衬底，所述衬底包括：底层半导体衬底、顶层半导体衬底，位于底层半导体衬底和顶层半导体衬底之间的氧化埋层，在所述顶层半导体衬底中形成有体区，所述体区的表面与顶层半导体衬底的表面相平；
步骤S12，在所述体区上形成栅极结构，所述栅极结构包括H型栅极、位于H型栅极和体区之间的栅介质层，所述H型栅极的两“|”部位与体区之间的栅介质层的厚度大于H型栅极的“—”部位与体区之间的栅介质层的厚度；
步骤S13，在所述H型栅极的“—”部位两侧的顶层半导体衬底内形成源区、漏区。
图4a、图4b～图8a、图8b为本发明具体实施例的MOS晶体管的形成方法的剖面结构示意图、俯视示意图，各组图的图a为俯视示意图，图b为图a沿A-A方向的剖面结构示意图，下面结合图3和图4a、图4b～图8a、图8b详细说明本发明具体实施例的MOS晶体管的形成方法。
结合参考图3和图4a、图4b，执行步骤S11，提供衬底40，所述衬底40包括：底层半导体衬底41、顶层半导体衬底43，位于底层半导体衬底41和顶层半导体衬底43之间的氧化埋层42，在所述顶层半导体衬底43中形成有体区44，所述体区44的表面与顶层半导体衬底43的表面相平。该衬底40为绝缘体上硅衬底。需要说明的是，本发明中的“相平”并不代表体区44的表面与顶层半导体衬底43的表面相平，允许两者之间有一定的误差。本发明具体实施例中，底层半导体衬底41、顶层半导体衬底43的材料为单晶硅、单晶锗或者单晶锗硅、Ⅲ-Ⅴ族元素化合物、单晶碳化硅。该具体实施例中，MOS晶体管为N型MOS晶体管，相应的，所述体区44为P型掺杂，掺杂离子可以为硼离子、氟化亚硼离子等P型离子，但不限于硼离子、氟化亚硼离子等P型离子；MOS晶体管为P型MOS晶体管，相应的，所述体区44为N型掺杂，掺杂离子为磷离子、砷离子等N型离子，但不限于磷离子、砷离子等N型离子。
在本发明具体实施例中，形成体区44后，还在体区44中形成了体接触区45，该体接触区45可以通过接触插栓与外部电连接，防止在体区44中形成浮体效应。体接触区45的掺杂类型与体区44的掺杂类型相同。其中体接触区45可以形成在之后形成的H型栅极的两“|”部位的外侧，也可以仅形成在H型栅极的两“|”部位的其中一个的外侧。在图示所示的具体实施例中，体接触区45形成在之后形成的H型栅极的两“|”部位的外侧。
结合参考图3和图6a、图6b，执行步骤S12，在所述体区44上形成栅极结构，所述栅极结构包括H型栅极49、位于H型栅极49和体区44之间的栅介质层，所述H型栅极的两“|”部位与体区之间的栅介质层的厚度大于H型栅极的“—”部位与体区之间的栅介质层的厚度。具体为：
参考图5a、图5b，利用化学气相沉积形成介质层，覆盖体区44和顶层半导体衬底43，之后图形化该介质层形成H型的第一栅介质层47，本发明具体实施例中，第一栅介质层47的材料为氧化硅；形成第一栅介质层47之后，利用化学气相沉积形成介质层，覆盖体区44、顶层半导体衬底43以及第一栅介质层47，之后图形化该介质层在第一栅介质层47的两“|”部位上形成第二栅介质层48，本发明具体实施例中，第二栅介质层48的材料为氧化硅，但不限于氧化硅，也可以为本领域技术人员公知的其他材料，该第二栅介质层48形成于之后形成H型栅极的两“|”部位栅极与第一栅介质层47的两“|”部位之间。本发明具体实施例中，第一栅介质层47的厚度范围为10-50埃：第二栅介质层48的厚度范围为50-100埃。
参考图6a、图6b，在所述第一栅介质层47和第二栅介质层48形成的表面上形成H型栅极49，所述第二栅介质层48位于所述H型栅极的两“|”部位与第一栅介质层47的两“|”部位之间。本发明具体实施例中，H型栅极49的材料为多晶硅，但不限于多晶硅，其也可以为本领域技术人员公知的其他材料。形成H型栅极的方法为：利用物理气相沉积在第一栅介质层、第二栅介质层以及绝缘体上硅衬底形成的表面上形成多晶硅层，之后图形化多晶硅层形成H型栅极49，该H型栅极49形成于所述第一栅介质层47和第二栅介质层48形成的表面上。
以上描述了本发明具体实施例的形成栅介质层的方法，但本发明不限于以上所述的形成栅介质层的方法，例如可以利用化学气相沉积形成介质层，覆盖体区44和顶层半导体衬底43，之后图形化该介质层形成H型的栅介质层，图形化该栅介质层时使H型的栅介质层的两“|”部位的厚度大于“—”部位的厚度。
结合参考图3和图7a、图7b，执行步骤S13，在所述H型栅极49的“—”部位两侧的顶层半导体衬底43内形成源区51、漏区52。源区51、漏区52与体区44的掺杂类型相反。
至此本发明具体实施例的MOS晶体管已形成，参考图8a、图8b，形成MOS晶体管之后，形成层间介质层60，并在层间介质层60中形成第一接触插栓61和第二接触插栓62，该第一接触插栓61与体接触区45电连接，体区44通过体接触区45、第一接触插栓61与外部电连接，防止浮体效应；第二接触插栓62分别形成在H型栅极49、源区51和漏区52上。
参考图8a、图8b，本发明具体实施例的MOS晶体管，包括：衬底40，该衬底40为绝缘体上硅衬底，所述衬底40包括：底层半导体衬底41、顶层半导体衬底43，位于底层半导体衬底41和顶层半导体衬底43之间的氧化埋层42，在所述顶层半导体衬底43中形成有体区44，所述体区44的表面与顶层半导体衬底43的表面相平；位于所述体区44上的栅极结构，所述栅极结构包括H型栅极49、位于H型栅极和体区44之间的栅介质层，所述H型栅极49的两“|”部位与体区44之间的栅介质层的厚度大于H型栅极49的“—”部位与体区44之间的栅介质层的厚度；位于所述H型栅极49的“—”部位两侧的顶层半导体衬底43内的源区51、漏区52。本发明具体实施例中，栅介质层包括H型第一栅介质层47和位于所述H型第一栅介质层47的两“|”部位上的第二栅介质层48。
本发明具体实施例中，第一栅介质层47的材料为氧化硅，但不限于氧化硅，也可以为本领域技术人员公知的其他材料。第二栅介质层48的材料为氧化硅，但不限于氧化硅，也可以为本领域技术人员公知的其他材料。所述H型栅极49的材料为多晶硅，但不限于多晶硅，也可以为本领域技术人员公知的其他材料。第一栅介质层47的厚度范围为10-50埃，第二栅介质层48的厚度范围为50-100埃。
本发明具体实施例中，在体区44中H型栅极49的“|”部位的外侧具有体接触区45。在体接触区45上形成有第一接触插栓61，将体区44通过体接触区45、第一接触插栓61与外部电连接，防止浮体效应。在H型栅极49、源区51、漏区52上形成有第二接触插栓62，用来与其他结构电连接。
该具体实施例中，MOS晶体管为N型MOS晶体管，相应的，所述体区44为P型掺杂，掺杂离子可以为硼离子、氟化亚硼离子等P型离子，但不限于硼离子、氟化亚硼离子等P型离子；MOS晶体管为P型MOS晶体管，相应的，所述体区44为N型掺杂，掺杂离子为磷离子、砷离子等N型离子，但不限于磷离子、砷离子等N型离子等N型离子。体接触区45的掺杂类型与体区44相同，源区51、漏区52的掺杂类型与体区44相反。
本发明的半导体器件，包括以上所述的MOS晶体管。
本发明具体实施方式的MOS晶体管的形成方法，在绝缘体上硅衬底上形成第一栅介质；在第一栅介质层上形成第二栅介质层；在第一栅介质层和第二栅介质层形成的表面上形成H型栅极，所述第二栅介质层位于所述H型栅极的两“|”部与第一栅介质层之间；在H型栅极的“—”两侧形成源区、漏区。在该第二栅介质层存在的情况下，H型栅极的“|”部位下的栅介质层的厚度增加，这样可以减小MOS晶体管的H型栅极与体区之间的漏电流，而且也可以减小MOS晶体管的H型栅极的寄生电容。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (16)
1.一种MOS晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底包括：底层半导体衬底、顶层半导体衬底，位于底层半导体衬底和顶层半导体衬底之间的氧化埋层，在所述顶层半导体衬底中形成有体区，所述体区的表面与顶层半导体衬底的表面相平；
在所述体区上形成栅极结构，所述栅极结构包括H型栅极、位于H型栅极和体区之间的栅介质层，所述H型栅极的两“|”部位与体区之间的栅介质层的厚度大于H型栅极的“—”部位与体区之间的栅介质层的厚度；
在所述H型栅极的“—”部位两侧的顶层半导体衬底内形成源区、漏区。
2.如权利要求1所述的MOS晶体管的形成方法，其特征在于，在形成栅极结构之前，还包括：在所述体区中H型栅极的“|”部位的外侧形成体接触区。
3.如权利要求1所述的MOS晶体管的形成方法，其特征在于，在所述体区上形成栅极结构，所述栅极结构包括H型栅极、位于H型栅极和体区之间的栅介质层，所述H型栅极的两“|”部位与体区之间的栅介质层的厚度大于H型栅极的“—”部位与体区之间的栅介质层的厚度包括：
在所述体区上形成H型第一栅介质层；
在所述H型第一栅介质层的两“|”部位上形成第二栅介质层；
在所述第一栅介质层和第二栅介质层形成的表面上形成H型栅极。
4.如权利要求3所述的MOS晶体管的形成方法，其特征在于，所述第一栅介质层的厚度范围为10-50埃，所述第二栅介质层的厚度范围为50-100埃。
5.如权利要求3所述的MOS晶体管的形成方法，其特征在于，所述第一栅介质层的材料为氧化硅。
6.如权利要求3所述的MOS晶体管的形成方法，其特征在于，所述第二栅介质层的材料为氧化硅。
7.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述H型栅极的材料为多晶硅。
8.一种MOS晶体管，其特征在于，包括：
衬底，所述衬底包括：底层半导体衬底、顶层半导体衬底，位于底层半导体衬底和顶层半导体衬底之间的氧化埋层，在所述顶层半导体衬底中形成有体区，所述体区的表面与顶层半导体衬底的表面相平；
位于所述体区上的栅极结构，所述栅极结构包括H型栅极、位于H型栅极和体区之间的栅介质层，所述H型栅极的两“|”部位与体区之间的栅介质层的厚度大于H型栅极的“—”部位与体区之间的栅介质层的厚度；
位于所述H型栅极的“—”部位两侧的顶层半导体衬底内源区、漏区。
9.如权利要求8所述的MOS晶体管，其特征在于，所述衬底为绝缘体上硅衬底。
10.如权利要求8所述的MOS晶体管，其特征在于，在所述体区中H型栅极的“|”部位的外侧具有体接触区。
11.如权利要求8所述的MOS晶体管，其特征在于，所述栅介质层包括H型第一栅介质层和位于所述H型第一栅介质层的两“|”部位上的第二栅介质层。
12.如权利要求11所述的MOS晶体管，其特征在于，所述第一栅介质层的厚度范围为10-50埃，所述第二栅介质层的厚度范围为50-100埃。
13.如权利要求11所述的形成MOS晶体管的方法，其特征在于，所述第一栅介质层的材料为氧化硅。
14.如权利要求11所述的形成MOS晶体管的方法，其特征在于，所述第二栅介质层的材料为氧化硅。
15.如权利要求8所述的形成MOS晶体管的方法，其特征在于，所述H型栅极的材料为多晶硅。
16.一种半导体器件，其特征在于，包括权利要求8～15任一项所述的MOS晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110213088A CN102332394A (zh) | 2011-07-28 | 2011-07-28 | 半导体器件、mos晶体管及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110213088A CN102332394A (zh) | 2011-07-28 | 2011-07-28 | 半导体器件、mos晶体管及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102332394A true CN102332394A (zh) | 2012-01-25 |
Family
ID=45484121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110213088A Pending CN102332394A (zh) | 2011-07-28 | 2011-07-28 | 半导体器件、mos晶体管及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102332394A (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102683416A (zh) * | 2012-05-17 | 2012-09-19 | 中国科学院微电子研究所 | Soi mos晶体管 |
| CN105990340A (zh) * | 2015-01-30 | 2016-10-05 | 无锡华润上华半导体有限公司 | 一种半导体器件 |
| CN108231899A (zh) * | 2017-12-26 | 2018-06-29 | 上海集成电路研发中心有限公司 | 一种soi体接触器件及其制作方法 |
| CN112242304A (zh) * | 2020-10-27 | 2021-01-19 | 上海华虹宏力半导体制造有限公司 | 半导体器件及其形成方法 |
| CN112349783A (zh) * | 2020-11-05 | 2021-02-09 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101364535A (zh) * | 2007-08-09 | 2009-02-11 | 中芯国际集成电路制造(上海)有限公司 | 可调整栅极氧化层厚度的半导体器件制造方法 |
| CN101427378A (zh) * | 2005-05-09 | 2009-05-06 | 国际商业机器公司 | 用于测量场效应晶体管的栅极隧穿泄漏参数的方法和结构 |
| US20110163380A1 (en) * | 2010-01-07 | 2011-07-07 | International Business Machines Corporation | Body-Tied Asymmetric N-Type Field Effect Transistor |
-
2011
- 2011-07-28 CN CN201110213088A patent/CN102332394A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101427378A (zh) * | 2005-05-09 | 2009-05-06 | 国际商业机器公司 | 用于测量场效应晶体管的栅极隧穿泄漏参数的方法和结构 |
| CN101364535A (zh) * | 2007-08-09 | 2009-02-11 | 中芯国际集成电路制造(上海)有限公司 | 可调整栅极氧化层厚度的半导体器件制造方法 |
| US20110163380A1 (en) * | 2010-01-07 | 2011-07-07 | International Business Machines Corporation | Body-Tied Asymmetric N-Type Field Effect Transistor |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102683416A (zh) * | 2012-05-17 | 2012-09-19 | 中国科学院微电子研究所 | Soi mos晶体管 |
| CN102683416B (zh) * | 2012-05-17 | 2014-12-17 | 中国科学院微电子研究所 | Soi mos晶体管 |
| CN105990340A (zh) * | 2015-01-30 | 2016-10-05 | 无锡华润上华半导体有限公司 | 一种半导体器件 |
| CN108231899A (zh) * | 2017-12-26 | 2018-06-29 | 上海集成电路研发中心有限公司 | 一种soi体接触器件及其制作方法 |
| CN108231899B (zh) * | 2017-12-26 | 2021-07-20 | 上海集成电路研发中心有限公司 | 一种soi体接触器件及其制作方法 |
| CN112242304A (zh) * | 2020-10-27 | 2021-01-19 | 上海华虹宏力半导体制造有限公司 | 半导体器件及其形成方法 |
| CN112349783A (zh) * | 2020-11-05 | 2021-02-09 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
| CN112349783B (zh) * | 2020-11-05 | 2022-04-05 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10896956B2 (en) | Field effect transistor with reduced contact resistance | |
| US8048753B2 (en) | Charging protection device | |
| CN103545371A (zh) | 用于功率mos晶体管的装置和方法 | |
| CN104347420A (zh) | Ldmos器件及其形成方法 | |
| EP3422416A1 (en) | Semiconductor device and method of manufacturing the same | |
| TWI552354B (zh) | 包含絕緣體上半導體區和主體區之半導體結構及其形成方法 | |
| CN103811345A (zh) | 半导体器件及其制造方法 | |
| CN102332394A (zh) | 半导体器件、mos晶体管及其形成方法 | |
| US11843001B2 (en) | Devices including stacked nanosheet transistors | |
| US8053325B1 (en) | Body contact structures and methods of manufacturing the same | |
| US8674434B2 (en) | Impact ionization devices | |
| CN103579112A (zh) | Cmos及其形成方法 | |
| CN105390497A (zh) | 包括带电荷体侧墙的cmos器件及其制造方法 | |
| US8723256B1 (en) | Semiconductor device and fabricating method thereof | |
| CN102646591A (zh) | 晶体管的制造方法 | |
| CN112447717B (zh) | 半导体器件及其制造方法 | |
| CN101567385B (zh) | 绝缘源漏极mos晶体管及其制造方法 | |
| CN102208449A (zh) | 一种soi体接触mos晶体管及其形成方法 | |
| CN102315155B (zh) | 浅沟槽隔离结构及其形成方法，半导体结构及其形成方法 | |
| CN103077941B (zh) | 垂直静电放电保护元件及其制作方法 | |
| US8476704B2 (en) | Circuit structure with vertical double gate | |
| US11978795B2 (en) | Semiconductor device including recess gate structure and method of manufacturing the same | |
| US20120056273A1 (en) | Semiconductor device and method of manufacturing the same | |
| US12087669B1 (en) | Integrated circuit devices including discharging path and methods of forming the same | |
| CN103325687A (zh) | 晶体管的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140408 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20140408 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: Zuchongzhi road in Pudong Zhangjiang hi tech park Shanghai city Pudong New Area No. 1399 201203 Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |
|
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20120125 |
|
| RJ01 | Rejection of invention patent application after publication |