CN102208449A - 一种soi体接触mos晶体管及其形成方法 - Google Patents

Abstract

提供一种SOI体接触MOS晶体管，包括：半导体衬底，依次位于所述半导体衬底表面的氧化物埋层和体区；位于所述体区表面的栅极结构，及位于所述栅极结构两侧体区内的第一离子区和第二离子区，所述第一离子区和第二离子区均掺杂有第一导电类型离子；还包括位于所述第一离子区背离栅极结构一侧的体区内的第一体接触区，及在位于所述第二离子区背离栅极结构的一侧体区内的第二体接触区，所述第一体接触区和第二体接触区均掺杂有第二导电类型离子。还提供一种SOI体接触MOS晶体管的形成方法。通过所述SOI体接触MOS晶体管及其形成方法，可以抑制浮体效应，提高器件性能。

Description

一种SOI体接触MOS晶体管及其形成方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种SOI体接触MOS晶体管及其形成方法。

背景技术

绝缘体上硅(SOI)结构与常规的体硅衬底(bulk substrate)相比有诸多优点，例如：消除了闩锁效应，减小了器件的短沟道效应，改善了抗辐照能力等等。因此，很多半导体芯片制造商采用SOI衬底来制作MOS晶体管。

SOI技术带来器件和电路性能提高的同时也不可避免地带来了不利的影响，其中最大的问题在于部分耗尽SOI器件的浮体效应(floating body effect)。当器件顶层硅膜的厚度大于最大耗尽层的宽度时，由于结构中氧化埋层的隔离作用，器件开启后一部分没有被耗尽的硅膜将处于电学浮空的状态，这种浮体结构会给器件特性带来显著的影响，称之为浮体效应。浮体效应会引起科克(kink)效应、漏击穿电压降低、反常亚阈值斜率等现象，从而影响器件性能。

由于浮体效应对器件性能带来不利的影响，如何抑制浮体效应的研究，一直是SOI器件研究的热点。针对浮体效应的解决措施分为两类，一类是采用体接触方式使积累的空穴得到释放，一类是从工艺的角度出发采取源漏工程或衬底工程减轻浮体效应。所谓体接触，就是使氧化埋层上方、硅膜底部处于电学浮空状态的体区和外部相接触，导致空穴不可能在该区域积累，因此这种结构可以成功地克服SOI型MOS晶体管的浮体效应。

但是当所述SOI器件使用过程中，仍会出现明显的浮体效应。

发明内容

本发明解决的问题是提供一种SOI体接触MOS晶体管及其形成方法，抑制SOI体接触MOS晶体管的浮体效应。

为解决上述问题，本发明提供一种SOI体接触MOS晶体管，包括：

半导体衬底，依次位于所述半导体衬底表面的氧化物埋层和体区；

位于所述体区表面的栅极结构，及位于所述栅极结构两侧体区内的第一离子区和第二离子区，所述第一离子区和第二离子区均掺杂有第一导电类型离子；

还包括位于所述第一离子区背离栅极结构一侧的体区内的第一体接触区，及在位于所述第二离子区背离栅极结构的一侧体区内的第二体接触区，所述第一体接触区和第二体接触区均掺杂有第二导电类型离子。

可选的，所述第一导电类型离子与第二导电类型离子的导电类型相反。

可选的，所述体区掺杂有第二导电类型离子。

可选的，所述第一体接触区和第一离子区间的体区内形成有第一隔离区，在所述第二体接触区和第二离子区间的体区内形成有第二隔离区。

可选的，所述体区的厚度范围为1000～3000埃。

可选的，所述第一隔离区的厚度范围为500～2000埃，所述第二隔离区的厚度范围为500～2000埃。

一种所述的SOI体接触MOS晶体管的形成方法，包括下列步骤：

提供半导体衬底，依次位于所述半导体衬底表面的氧化物埋层和体区；

在体区中形成第一隔离区和第二隔离区；

在所述体区表面形成栅极结构，及位于所述栅极结构两侧体区内的第一离子区和第二离子区，所述第一离子区和第二离子区均掺杂有第一导电类型离子，所述第一离子区位于所述第一隔离区和栅极结构间的体区内，所述第二离子区位于所述第二隔离区和栅极结构间的体区内；

还包括在所述第一隔离区背离栅极结构一侧的体区形成第一体接触区，及在所述第二隔离区背离栅极结构的一侧体区形成第二体接触区，所述第一体接触区和第二体接触区均掺杂有第二导电类型离子。

可选的，所述第一导电类型离子与第二导电类型离子的导电类型相反。

可选的，在所述体区掺杂第二导电类型离子。

可选的，包括：刻蚀体区，形成第一沟槽和第二沟槽，并对所述第一沟槽和第二沟槽填充绝缘物质，形成第一隔离区和第二隔离区。

可选的，所述绝缘物质为氧化硅或氮化硅。

可选的，所述体区的厚度范围为1000～3000埃。

可选的，所述第一隔离区的厚度范围为500～2000埃，所述第二隔离区的厚度范围为500～2000埃。

与现有技术相比，上述方案具有以下优点：本发明的实施方式通过在所述第一离子区背离栅极结构一侧的体区形成第一体接触区，及在所述第二离子区背离栅极结构的一侧体区形成第二体接触区，所述第一体接触区和第二体接触区掺杂有与第一离子区和第二离子区掺杂离子导电类型相反的第二导电类型离子，若将第二离子区作为漏区，第一离子区作为源区，则在SOI体接触MOS晶体管开启后，并第一体接触区接地，则通过第一体接触区可以去除未被耗尽的多余空穴，抑制浮体效应，提高器件性能；

同样地，若将第一离子区作为漏区，第二离子区作为源区，则在SOI体接触MOS晶体管开启后，将第二体接触区接地，则通过第二体接触区可以去除未被耗尽的多余空穴，抑制浮体效应，提高器件性能；

进一步地，所述第一离子区和第二离子区，即源漏结构对称，提高器件的稳定性能；

最后，所述第一离子区和第一体接触区通过第一隔离区进行隔离，所述第二离子区和第二体接触区通过第二隔离区进行隔离，避免器件开启后，位于同侧的离子区和体接触区之间的离子进行迁移，避免掺杂离子的浓度的降低，以提高器件性能。

附图说明

图1是本发明一个实施例的SOI体接触MOS晶体管结构示意图；

图2是本发明一个实施例的SOI体接触MOS晶体管形成方法流程示意图；

图3至图6是本发明一个实施例的SOI体接触MOS晶体管形成方法结构示意图。

具体实施方式

现有技术中，SOI体接触MOS晶体管结构开启后，仍会时而出现明显的浮体效应，主要表现在SOI体接触MOS晶体管中的源漏端互换后，浮体效应明显。

为解决上述问题，本发明提供一种SOI体接触MOS晶体管，包括：

半导体衬底，依次位于所述半导体衬底表面的氧化物埋层和体区；

位于所述体区表面的栅极结构，及位于所述栅极结构两侧体区内的第一离子区和第二离子区，所述第一离子区和第二离子区均掺杂有第一导电类型离子；

还包括位于所述第一离子区背离栅极结构一侧的体区内的第一体接触区，及在位于所述第二离子区背离栅极结构的一侧体区内的第二体接触区，所述第一体接触区和第二体接触区均掺杂有第二导电类型离子。

本实施方式中，若将第二离子区作为漏区，第一离子区作为源区，则在SOI体接触MOS晶体管开启后，并第一体接触区接地，则通过第一体接触区可以去除未被耗尽的多余空穴，抑制浮体效应，提高器件性能；同样地，若将第一离子区作为漏区，第二离子区作为源区，则在SOI体接触MOS晶体管开启后，将第二体接触区接地，则通过第二体接触区可以去除未被耗尽的多余空穴，抑制浮体效应，提高器件性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

如图1所示，本发明的一个实施例的SOI体接触MOS晶体管，包括：

半导体衬底011，依次位于所述半导体衬底表011面的氧化物埋层012和体区013；

位于所述体区013表面的栅极结构300，及位于所述栅极结构300两侧体区内的第一离子区321和第二离子区322，所述第一离子区321和第二离子区322均掺杂有第一导电类型离子；

还包括位于所述第一离子区321背离栅极结构300一侧的体区内的第一体接触区311，及在位于所述第二离子区322背离栅极结构300的一侧体区内的第二体接触区312，所述第一体接触区311和第二体接触区322均掺杂有第二导电类型离子。所述第一导电类型离子与第二导电类型离子的导电类型相反。

所述SOI体接触MOS晶体管还形成有隔离结构110，通过所述隔离结构110，将相邻的SOI体接触MOS晶体管进行有效隔离。

继续参考图1，所述第一体接触区311和第一离子区321间的体区内形成有第一隔离区210，在所述第二体接触区312和第二离子区322间的体区内形成有第二隔离区211。所述第一隔离区321的厚度范围为500～2000埃，所述第二隔离区211的厚度范围为500～2000埃。

所述第一离子区321和第一体接触区311通过第一隔离区210进行隔离，所述第二离子区211和第二体接触区312通过第二隔离区211进行隔离，避免器件开启后，位于同侧的离子区和体接触区之间的离子进行迁移，避免掺杂离子的浓度的降低，以提高器件性能。

进一步地，所述体区013内掺杂有第二导电类型离子，所述体区的厚度范围为1000～3000埃。

在SOI体接触PMOS晶体管中，由于空穴的电离率较低，碰撞电离产生的电子-空穴对远低于SOI体接触NMOS晶体管。本实施例中，以NMOS晶体管为例进行详细说明。则所述第一导电类型离子为N型离子，所述第二导电类型离子为P型离子。作为其他实施例，所述SOI体接触MOS晶体管还可以为PMOS晶体管。则所述第一导电类型离子为P型离子，所述第二导电类型离子为N型离子。

如图1所示，所述SOI体接触NMOS晶体管中的第一离子区321和第二离子区322掺杂的第一导电类型离子均为N型离子，若第一离子区321作为漏端，则在足够高的第一离子区321的电压下，位于所述第一离子区321和第二离子区322间的沟道电子在第一离子区321的电场区内获得足够能量，通过碰撞电离产生热电子-空穴对，所述产生的电子会很快流入高电位的漏区，即第一离子区321，但是多余的空穴则向较低电势的位于栅极结构300下方的体区013处移动。

若未形成有第一体接触区311和第二体接触区312，则所述多余的空穴因为所述埋氧层的隔离，将无法进入衬底，同样，由于第二离子区322，即本实施例中的源区与体区间较高的势垒，这部分多余的空穴也无法同源区的电子复合。结果导致所述多余的空穴无法同源区的电子复合。只能堆积在体区013内，此即浮体效应。所述浮体效应会引起科克(kink)效应、漏击穿电压降低、反常亚阈值斜率等现象，从而影响器件性能。

而若仅在一侧的体区形成有体接触区，所述一侧的体接触区可以将位于其另一侧的离子区内的多余的空穴引出，但是若位于同侧的离子区产生有多余的空穴，则将由于体接触区和离子区间的隔离区的阻挡，使得多余的空穴无法被去除，引起浮体效应。且所述源漏区结构不对称，导致器件性能的不稳定。

本实施例中，若将第二离子区322作为漏区，第一离子区321作为源区，则在SOI体接触MOS晶体管开启后，并第一体接触区311接地，则通过第一体接触区311可以去除第二离子区322内未被耗尽的多余空穴，抑制浮体效应，提高器件性能；

同样地，若将第一离子区321作为漏区，第二离子区322作为源区，则在SOI体接触MOS晶体管开启后，将第二体接触区312接地，则通过第二体接触区312可以去除第一离子区321内未被耗尽的多余空穴，抑制浮体效应，提高器件性能。

本发明还提供一种SOI体接触MOS晶体管的形成方法，包括下列步骤：提供半导体衬底，依次位于所述半导体衬底表面的氧化物埋层和体区；在所述体区表面形成栅极结构，及位于所述栅极结构两侧体区内的第一离子区和第二离子区，所述第一离子区和第二离子区均掺杂有第一导电类型离子；还包括在所述第一离子区背离栅极结构一侧的体区形成第一体接触区，及在所述第二离子区背离栅极结构的一侧体区形成第二体接触区，所述第一体接触区和第二体接触区均掺杂有第二导电类型离子。

如图2所示，为本发明一个实施例的SOI体接触MOS晶体管的形成方法，包括：

步骤S1，提供半导体衬底，依次位于所述半导体衬底表面的氧化物埋层和体区；

步骤S2，在体区形成第一沟槽和第二沟槽，对所述第一沟槽和第二沟槽填充绝缘物质，分别形成第一隔离区和第二隔离区。

步骤S3，在所述体区表面，在所述第一隔离区和第二隔离区间的体区表面成栅极结构；

步骤S4，通过图案化的光罩，对第一隔离区和第二隔离区间的体区进行第一导电类型离子的注入，形成位于栅极结构两侧的第一离子区和第二离子区；

步骤S5，在所述第一隔离区背离栅极结构一侧的体区形成第一体接触区，及在所述第二隔离区背离栅极结构的一侧体区形成第二体接触区，所述第一体接触区和第二体接触区均掺杂有第二导电类型离子。

下面结合附图对本发明的一个实施例的SOI体接触MOS晶体管的形成方法进行详细说明。

如图3所示，步骤S1，提供半导体衬底011，依次位于所述半导体衬底表面的氧化物埋层012和体区013。所述氧化物埋层012的材料为氧化硅，所述体区013材料为硅，所述体区013的厚度范围为1000～3000埃。

所述体区013掺杂有第二导电类型离子。本实施例中，以NMOS晶体管为例进行详细说明，所述第二导电类型离子为P型离子。所述P型导电类型离子包括但不限于硼离子、氟化亚硼离子等P型离子。作为其他实施例，所述SOI体接触MOS晶体管还可以为PMOS晶体管。则所述第二导电类型离子为N型离子。

所述SOI体接触MOS晶体管还形成有隔离结构110，将相邻的SOI体接触MOS晶体管进行电学隔离。

进一步地，所述体区013内还形成有所述第一隔离区210和第二隔离区220。

所述第一隔离区210和第二隔离区220的形成方法如下：刻蚀体区013，形成较隔离结构110更浅的第一沟槽和第二沟槽(未图示)，用以之后形成的第一、第二离子区与第一、第二体接触区的隔离，并对所述第一沟槽和第二沟槽进行填充绝缘物质，形成第一隔离区210和第二隔离区220。所述绝缘物质可以为氧化硅或者氮化硅。

如图4所示，在位于第一隔离区210和第二隔离区220之间的体区013表面形成栅极结构300，所述栅极结构300包括栅极氧化层及位于所述栅极氧化层表面的栅极。

如图5所示，通过图案化的光罩，对第一隔离区210和第二隔离区220间的体区013进行第一导电类型离子的注入，形成位于栅极结构300两侧的第一离子区321和第二离子区322，所述第一离子区321位于第一隔离区210和栅极结构300之间的体区013内，所述第二离子区322位于第二隔离区220和栅极结构300之间的体区013内。

本实施例中，所述第一导电类型离子为N型导电类型离子，包括但不限于磷离子、砷离子等N型离子。

如图6所示，通过第二导电类型离子的注入，在所述第一隔离区210相背于栅极结构300，即同时相背于第一离子区321的一侧形成第一体接触区311，在所述第二隔离区220相背于栅极结构300，即同时相背于第一离子区322的一侧形成第二体接触区312。本实施例中，所述第二导电类型离子为P型导电类型离子，所述P型导电类型离子包括但不限于硼离子、氟化亚硼离子等P型离子。

本发明的实施例中将第二离子区322作为漏区D，第一离子区321作为源区S，则在SOI体接触MOS晶体管开启后，并第一体接触区311接地，则通过第一体接触区311可以去除未被耗尽的多余空穴，抑制浮体效应，提高器件性能；

同样地，若将第一离子区321作为漏区，第二离子区322作为源区，则在SOI体接触MOS晶体管开启后，将第二体接触区312接地，则通过第二体接触区312可以去除未被耗尽的多余空穴，抑制浮体效应，提高器件性能；

进一步地，所述第一离子区321和第二离子区322，即源漏结构对称，提高器件的稳定性能；

最后，所述第一离子区321和第一体接触区311通过第一隔离区210进行隔离，所述第二离子区322和第二体接触区312通过第二隔离区220进行隔离，避免器件开启后，位于同侧的离子区和体接触区之间的离子进行迁移，避免掺杂离子的浓度的降低，以提高器件性能。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (13)

1.一种SOI体接触MOS晶体管，其特征在于，包括：

半导体衬底，依次位于所述半导体衬底表面的氧化物埋层和体区；

位于所述体区表面的栅极结构，及位于所述栅极结构两侧体区内的第一离子区和第二离子区，所述第一离子区和第二离子区均掺杂有第一导电类型离子；

位于所述第一离子区背离栅极结构一侧的体区内的第一体接触区，及位于所述第二离子区背离栅极结构的一侧体区内的第二体接触区，所述第一体接触区和第二体接触区均掺杂有第二导电类型离子。

2.根据权利要求1所述SOI体接触MOS晶体管，其特征在于，所述第一导电类型离子与第二导电类型离子的导电类型相反。

3.根据权利要求1所述SOI体接触MOS晶体管，其特征在于，所述体区掺杂有第二导电类型离子。

4.根据权利要求1所述SOI体接触MOS晶体管，其特征在于，所述第一体接触区和第一离子区间的体区内形成有第一隔离区，在所述第二体接触区和第二离子区间的体区内形成有第二隔离区。

5.根据权利要求1所述SOI体接触MOS晶体管，其特征在于，所述体区的厚度范围为1000～3000埃。

6.根据权利要求1所述SOI体接触MOS晶体管，其特征在于，所述第一隔离区的厚度范围为500～2000埃，所述第二隔离区的厚度范围为500～2000埃。

7.一种SOI体接触MOS晶体管的形成方法，包括下列步骤：

提供半导体衬底，所述半导体衬底表面形成有氧化物埋层及位于氧化物埋层表面的体区；

在体区中形成第一隔离区和第二隔离区；

在所述体区表面形成栅极结构，及位于所述栅极结构两侧体区内的第一离子区和第二离子区，所述第一离子区和第二离子区均掺杂有第一导电类型离子，所述第一离子区位于所述第一隔离区和栅极结构间的体区内，所述第二离子区位于所述第二隔离区和栅极结构间的体区内；

在所述第一隔离区背离栅极结构一侧的体区形成第一体接触区，及在所述第二隔离区背离栅极结构的一侧体区形成第二体接触区，所述第一体接触区和第二体接触区均掺杂有第二导电类型离子。

8.根据权利要求7所述SOI体接触MOS晶体管的形成方法，其特征在于，所述第一导电类型离子与第二导电类型离子的导电类型相反。

9.根据权利要求7所述SOI体接触MOS晶体管的形成方法，其特征在于，在所述体区掺杂第二导电类型离子。

10.根据权利要求7所述SOI体接触MOS晶体管的形成方法，其特征在于，在体区中形成第一隔离区和第二隔离区的工艺为：刻蚀体区，形成第一沟槽和第二沟槽，并对所述第一沟槽和第二沟槽填充绝缘物质，形成第一隔离区和第二隔离区。

11.根据权利要求10所述SOI体接触MOS晶体管的形成方法，其特征在于，所述绝缘物质为氧化硅或氮化硅。

12.根据权利要求7所述SOI体接触MOS晶体管的形成方法，其特征在于，所述体区的厚度范围为1000～3000埃。

13.根据权利要求7所述SOI体接触MOS晶体管的形成方法，其特征在于，所述第一隔离区的厚度范围为500～2000埃，所述第二隔离区的厚度范围为500～2000埃。

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