CN101364535A - 可调整栅极氧化层厚度的半导体器件制造方法 - Google Patents

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Abstract

公开了一种可调整栅极氧化层厚度的半导体器件制造方法，包括：提供半导体衬底；在所述半导体衬底表面生长第一氧化层；图案化所述第一氧化层，以暴露对应栅极位置的第一氧化层；去除该暴露对应栅极位置的第一氧化层；将所述衬底浸泡在去离子水中生长第二氧化层；在所述第一氧化层和第二氧化层表面形成多晶硅层；刻蚀所述多晶硅层形成栅极。本发明的可调整栅极氧化层厚度的半导体器件制造方法能够精确地控制栅极氧化层的厚度，满足不同阈值电压的需要。

Description

可调整栅极氧化层厚度的半导体器件制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种可调整栅极氧化层厚度的半导体器件制造方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件日益具有更快的运算速度、更大的数据存储量以及更多的功能。金属氧化物场效应晶体管(MOSFETs)，以下简称MOS晶体管，是集成电路中最广受使用的器件之一，其制造工艺具有高度的可重复性和可控制性。随着半导体制造工艺进入深亚微米技术节点，MOS晶体管的体积不断缩小，制造集成度越来越高，在各种超大规模存储和逻辑集成电路得到日益广泛的应用。
MOS晶体管由半导体衬底中形成的源极和漏极以及一导电的栅极(gate)组成。其中，源极和漏极位于沟道区两侧的衬底中，在沟道上方衬底表面形成栅极氧化层(gate oxide)和栅极。通过对衬底进行不同类型杂质的掺杂，可以形成NMOS晶体管或PMOS晶体管。图1为金属氧化物场效应晶体管的简化结构示意图，如图1所示，制造MOS晶体管的工艺过程通常是先在衬底10表面生长一层栅极氧化层11，通常是利用热氧化工艺生成一均匀且紧密的氧化物层，其具有可控制的厚度与低程度的固定电荷。接着，在上述栅极氧化层表面沉积一多晶硅层，并利用光刻、刻蚀形成栅极12，可利用在沉积过程之中的原位(in situ)掺杂，或用扩散工艺，或在沉积后进行离子注入，使该多晶硅层具有导电性。通常，在多晶硅层上方生成一层金属或金属硅化物(salicide)，用以降低栅极的电阻率。然后对栅极两侧衬底进行离子注入，形成源极12和漏极13，该源极12、漏极13与沟道区自行对准于栅极12。
MOS晶体管最重要的电学特性参数包括阈值电压和饱和漏电流。通常情况下降低饱和漏电流的做法是通过减小源极和漏极的轻掺杂区的离子注入剂量。研究表明，MOS场效应晶体管阈值电压的上限主要与栅极氧化物层可承受的击穿电压有关，此电压主要决定于栅极氧化物层的厚度。由于不同用途的MOS晶体管在不同的阈值电压下工作，因此实际应用的场效应晶体管应有不同的栅极氧化物层厚度，以适应在不同阈值电压下工作的需要。目前在同一芯片上的电路设计中大多包括逻辑电路和存储电路，前者的MOS晶体管显然应具有较薄的栅极氧化物，而后者的MOS晶体管则应具有较厚的栅极氧化物。甚至于闪存(flash memory)，为满足穿隧氧化层(tunnel oxide)的需求，亦需具有不同厚度的栅极氧化层。
专利号为ZL01109732.9的中国专利文件中公开了一种形成不同厚度的栅极氧化层的方法，该方法是利用热氧化法生长不同厚度的氧化层。然而，在对栅极氧化层的厚度控制要求越来越薄的情况下，热氧化法对精确控制生成的栅极氧化层的厚度是比较难于实现的。
发明内容
本发明的目的在于提供一种可调整栅极氧化层厚度的半导体器件制造方法，能够精确地控制栅极氧化层的厚度，满足不同阈值电压的需要。
一方面提供了一种可调整栅极氧化层厚度的半导体器件制造方法，包括：
提供半导体衬底；
在所述半导体衬底表面生长第一氧化层；
图案化所述第一氧化层，以暴露对应栅极位置的第一氧化层；
去除该暴露对应栅极位置的第一氧化层；
将所述衬底浸泡在去离子水中生长第二氧化层；
在所述第一氧化层和第二氧化层表面形成多晶硅层；
刻蚀所述多晶硅层形成栅极。
优选地，所述方法还包括对所述去离子水进行加热的步骤。所述第一氧化层利用炉管热氧化法生长。所述对应栅极位置的第一氧化层利用氢氟酸去除。
另一方面提供了一种可调整栅极氧化层厚度的半导体器件制造方法，包括：
提供半导体衬底；
在所述半导体衬底表面生长第一氧化层；
图案化所述第一氧化层，以暴露对应栅极位置的第一氧化层；
去除该暴露对应栅极位置的第一氧化层；
将所述衬底浸泡在去离子水中生长第二氧化层。
优选地，所述方法还包括对所述去离子水进行加热的步骤。所述第一氧化层利用炉管热氧化法生长。所述对应栅极位置的第一氧化层利用氢氟酸去除。
另一方面提供了一种可调整栅极氧化层厚度的半导体器件制造方法，包括：
提供半导体衬底；
在所述半导体衬底表面生长第一氧化层；
图案化所述第一氧化层，以暴露对应栅极位置的第一氧化层；
去除该暴露对应栅极位置的第一氧化层；
将所述衬底浸泡在去离子水中生长第二氧化层；
在所述第一氧化层和第二氧化层表面形成第三氧化层；
在所述第三氧化层表面形成多晶硅层；
刻蚀所述多晶硅层形成栅极。
优选地，所述方法还包括对所述去离子水进行加热的步骤。所述第一氧化层利用炉管热氧化法生长。所述对应栅极位置的第一氧化层利用氢氟酸去除。所述第三氧化层利用炉管热氧化法或化学气相淀积法形成。
另一方面提供了一种可调整栅极氧化层厚度的半导体器件制造方法，包括：
提供半导体衬底；
在所述半导体衬底表面生长第一氧化层；
图案化所述第一氧化层，以暴露对应栅极位置的第一氧化层；
去除该暴露对应栅极位置的第一氧化层；
将所述衬底浸泡在去离子水中生长第二氧化层；
在所述第一氧化层和第二氧化层表面形成第三氧化层。
优选地，所述方法还包括对所述去离子水进行加热的步骤。所述第一氧化层利用炉管热氧化法生长。所述对应栅极位置的第一氧化层利用氢氟酸去除。所述第三氧化层利用炉管热氧化法或化学气相淀积法形成。
与现有技术相比，本发明技术方案具有以下优点：
本发明的技术方案，在衬底表面形成栅极氧化层之后，利用光刻和刻蚀工艺刻蚀掉对应栅极位置的栅极氧化层，然后将衬底放入去离子水中浸泡，再次生长对应栅极位置的栅极氧化层。在去离子水中，氧化层生长速度均匀，厚度能够精确控制，因此通过控制在去离子水中浸泡的时间便可精确控制栅极氧化层生长的厚度。新生长的栅极氧化层厚度即可以厚于原来生长的源极和漏极表面栅极氧化层的厚度，也可以薄于源极和漏极表面栅极氧化层的厚度，而且在调整阈值电压的同时不会影响输入输出性能，适合于低阈值电压器件的需要。此外，在去离子水中生长氧化层之后，本发明的技术方案中还可于衬底表面继续生长栅极氧化层，该栅极氧化层覆盖初次生长的栅极氧化层和在去离子水中生长的氧化层，进一步增加了栅极氧化层的厚度，以满足高阈值电压和低饱和漏电流器件的需要。本发明的方法能够灵活控制栅极氧化层的厚度，在不改变MOS晶体管输入输出特性的情况下灵活地调整阈值电压，改善了器件性能。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。
图1为金属氧化物场效应晶体管的简化结构示意图；
图2至图18为根据本发明实施例的半导体器件制造方法简化示意图。
所述示意图只是实例，其在此不应过度限制本发明保护的范围。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
本发明提供的方法不仅适用于逻辑器件，也适用于存储器件。特别适用于特征尺寸在0.18um及以下的用于逻辑电路的MOS晶体管。所述MOS晶体管可以是CMOS(互补金属氧化物半导体器件)中的PMOS晶体管或NMOS晶体管。
半导体集成电路的设计已朝着利用具有不同厚度栅极氧化物的MOS晶体管、在同一芯片上结合成电路，并使用在不同的阈值电压下借以改变工作特性的方向发展。例如，场效应晶体管亦可利用不同厚度的栅极氧化物层，达到场效应晶体管的高工作速度(较薄的栅极氧化层)或低漏电流量(leakage current)(较厚的栅极氧化层)的效果。因此，在内存组件内的MOS晶体管，其栅极氧化层具有较厚的厚度，而在高速、低电压的逻辑电路中的MOS晶体管则具有明显较薄的栅极氧化层厚度。在集成电路组件中，不同功能的电路需要具有不同开关特性的MOS晶体管密切配合。例如，图形处理器或图形加速器的核心功能是通过鉴定类似微处理器或数字信号处理器的电路来执行的。处理器一般是高速MOS晶体管逻辑电路，使用具有低阈值电压和薄的栅极氧化层的高速MOS晶体管。
通常，高速微控制器与微处理器，其内部使用高速且低阈值电压的逻辑电路，但是在与芯片核心电路交界的外围电路，则可能需要使用较坚固且较高阈值电压的1/O电路，需在MOS场效应晶体管的部分衬底提供一固定的逻辑电路，其中包括较厚的栅极氧化物层以及较为合适的高操作电压。也就是说，对于制造工艺要求在芯片不同位置的MOS晶体管具有不同的栅极氧化层的厚度。
图2至图18为根据本发明实施例的半导体器件制造方法简化示意图，所述示意图只是实例，其在此不应过度限制本发明保护的范围。如图2所示，根据本发明的实施例，在半导体衬底100表面形成栅极氧化层110。衬底100可以是单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。或者还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。虽然在此描述了可以形成衬底100的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。上述栅极氧化层110可以是氧化硅(SiO2)或氮氧化硅(SiNO)。在65nm以下工艺节点，栅极氧化层110的材料优选为高介电常数材料，例如氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。虽然在此描述了可以用来形成栅极氧化层110的材料的少数示例，但是该层可以由减小栅极漏电流的其它材料形成。栅极氧化层110的生长方法可以是热氧化法和任何常规真空镀膜技术，比如原子层沉积(ALD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)工艺。优选炉管(furnace)热氧化法，该方法形成的栅极氧化层110的厚度和致密程度较为均匀。
接下来如图3所示，在栅极氧化层110表面涂布光刻胶，并利用曝光、显影等工艺图案化光刻胶，形成以定义栅极的位置光刻胶图形120。随后，如图4所示，利用光刻胶图形120为掩膜刻蚀暴露的栅极氧化层110，刻蚀的方法优选为湿法腐蚀，本实施例中选用氢氟酸(HF)作为腐蚀剂。
在接下来的工艺步骤中，如图5所示，将半导体衬底放入装有去离子水的水槽中浸泡。对应栅极位置的衬底部分表面在去离子水中再次生长栅极氧化层112。这层栅极氧化层112的厚度可以通过控制浸泡时间来控制。在本实施例中，重新生长的栅极氧化层112的厚度较薄，比原生长的栅极氧化层110薄。接下来如图6所示，利用硫酸湿法去除光刻胶图形120。利用PECVD或高密度等离子化学气相淀积(HDP-CVD)工艺在衬底表面沉积多晶硅层140，如图7所示。随后刻蚀上述多晶硅层140形成栅极150，如图8所示。
在本发明的另一个实施例中，如图9所示，在栅极氧化层110和112表面继续利用热氧化工艺，优选炉管热氧化法，生长一氧化层130。该层的作用实际上增加了栅极氧化层的厚度。然后在氧化层130表面沉积多晶硅层140，如图10所示。随后刻蚀多晶硅层140形成栅极150，如图11所示。
在本发明的另一个实施例中，衬底在去离子水的水槽中浸泡的时间较长，生长的栅极氧化层114的厚度较厚，甚至厚于原生长的栅极氧化层110，如图12所示。随后如图13所示，用硫酸湿法去除光刻胶图形120。在栅极氧化层110和114表面利用PECVD或高密度等离子化学气相淀积(HDP-CVD)工艺沉积多晶硅层140，如图14所示。随后刻蚀上述多晶硅层140形成栅极150，如图15所示。
在本发明的另一个实施例中，如图16所示，在栅极氧化层110和114表面继续利用热氧化工艺，优选炉管热氧化法，生长氧化层130’。该层的作用进一步增加了栅极氧化层的厚度。然后在氧化层130’表面沉积多晶硅层140，如图17所示。随后刻蚀多晶硅层140形成栅极150，如图18所示。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (18)

1.一种可调整栅极氧化层厚度的半导体器件制造方法，包括：
提供半导体衬底；
在所述半导体衬底表面生长第一氧化层；
图案化所述第一氧化层，以暴露对应栅极位置的第一氧化层；
去除该暴露对应栅极位置的第一氧化层；
将所述衬底浸泡在去离子水中生长第二氧化层；
在所述第一氧化层和第二氧化层表面形成多晶硅层；
刻蚀所述多晶硅层形成栅极。
2.根据权利要求1所述的方法，其特征在于：所述方法还包括对所述去离子水进行加热的步骤。
3.根据权利要求1所述的方法，其特征在于：所述第一氧化层利用炉管热氧化法生长。
4.根据权利要求1所述的方法，其特征在于：所述对应栅极位置的第一氧化层利用氢氟酸去除。
5.一种可调整栅极氧化层厚度的半导体器件制造方法，包括：
提供半导体衬底；
在所述半导体衬底表面生长第一氧化层；
图案化所述第一氧化层，以暴露对应栅极位置的第一氧化层；
去除该暴露对应栅极位置的第一氧化层；
将所述衬底浸泡在去离子水中生长第二氧化层。
6.根据权利要求5所述的方法，其特征在于：所述方法还包括对所述去离子水进行加热的步骤。
7.根据权利要求5所述的方法，其特征在于：所述第一氧化层利用炉管热氧化法生长。
8.根据权利要求5所述的方法，其特征在于：所述对应栅极位置的第一氧化层利用氢氟酸去除。
9.一种可调整栅极氧化层厚度的半导体器件制造方法，包括：
提供半导体衬底；
在所述半导体衬底表面生长第一氧化层；
图案化所述第一氧化层，以暴露对应栅极位置的第一氧化层；
去除该暴露对应栅极位置的第一氧化层；
将所述衬底浸泡在去离子水中生长第二氧化层；
在所述第一氧化层和第二氧化层表面形成第三氧化层；
在所述第三氧化层表面形成多晶硅层；
刻蚀所述多晶硅层形成栅极。
10.根据权利要求9所述的方法，其特征在于：所述方法还包括对所述去离子水进行加热的步骤。
11.根据权利要求9所述的方法，其特征在于：所述第一氧化层利用炉管热氧化法生长。
12.根据权利要求9所述的方法，其特征在于：所述对应栅极位置的第一氧化层利用氢氟酸去除。
13.根据权利要求9所述的方法，其特征在于：所述第三氧化层利用炉管热氧化法或化学气相淀积法形成。
14.一种可调整栅极氧化层厚度的半导体器件制造方法，包括：
提供半导体衬底；
在所述半导体衬底表面生长第一氧化层；
图案化所述第一氧化层，以暴露对应栅极位置的第一氧化层；
去除该暴露对应栅极位置的第一氧化层；
将所述衬底浸泡在去离子水中生长第二氧化层；
在所述第一氧化层和第二氧化层表面形成第三氧化层。
15.根据权利要求14所述的方法，其特征在于：所述方法还包括对所述去离子水进行加热的步骤。
16.根据权利要求14所述的方法，其特征在于：所述第一氧化层利用炉管热氧化法生长。
17.根据权利要求14所述的方法，其特征在于：所述对应栅极位置的第一氧化层利用氢氟酸去除。
18.根据权利要求14所述的方法，其特征在于：所述第三氧化层利用炉管热氧化法或化学气相淀积法形成。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102332394A (zh) * 2011-07-28 2012-01-25 上海宏力半导体制造有限公司 半导体器件、mos晶体管及其形成方法
CN106505006A (zh) * 2016-12-02 2017-03-15 株洲中车时代电气股份有限公司 一种用于氧化层全性能测试的mos结构的制备方法
CN108766879A (zh) * 2018-06-28 2018-11-06 长鑫存储技术有限公司 晶体管栅极的制备方法及晶体管结构
CN111564495A (zh) * 2020-04-08 2020-08-21 中国科学院微电子研究所 双沟道mosfet、掩埋沟道晶体管及制造方法
CN112289682A (zh) * 2020-10-30 2021-01-29 上海华力微电子有限公司 栅极氧化层的形成方法
CN113223979A (zh) * 2021-04-28 2021-08-06 上海华虹宏力半导体制造有限公司 栅氧化层工艺中的厚度补偿方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193616B2 (en) * 2009-06-29 2012-06-05 Kabushiki Kaisha Toshiba Semiconductor device on direct silicon bonded substrate with different layer thickness
US9640228B2 (en) * 2014-12-12 2017-05-02 Globalfoundries Inc. CMOS device with reading circuit
US10269293B2 (en) * 2015-10-23 2019-04-23 Ricoh Company, Ltd. Field-effect transistor (FET) having gate oxide insulating layer including SI and alkaline earth elements, and display element, image display and system including FET
KR20220034574A (ko) * 2020-09-11 2022-03-18 삼성전자주식회사 반도체 소자
JP2023023637A (ja) * 2021-08-05 2023-02-16 キオクシア株式会社 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6613677B1 (en) * 1997-11-28 2003-09-02 Arizona Board Of Regents Long range ordered semiconductor interface phase and oxides
US6221698B1 (en) 1999-06-18 2001-04-24 Winbond Electronics Corporation Process for making high density mask ROM
US20050202680A1 (en) * 2004-03-15 2005-09-15 Yao-Chia Yeh Method for shrinking a dimension of a gate
US7241700B1 (en) * 2004-10-20 2007-07-10 Advanced Micro Devices, Inc. Methods for post offset spacer clean for improved selective epitaxy silicon growth

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102332394A (zh) * 2011-07-28 2012-01-25 上海宏力半导体制造有限公司 半导体器件、mos晶体管及其形成方法
CN106505006A (zh) * 2016-12-02 2017-03-15 株洲中车时代电气股份有限公司 一种用于氧化层全性能测试的mos结构的制备方法
CN108766879A (zh) * 2018-06-28 2018-11-06 长鑫存储技术有限公司 晶体管栅极的制备方法及晶体管结构
CN108766879B (zh) * 2018-06-28 2023-08-11 长鑫存储技术有限公司 晶体管栅极的制备方法及晶体管结构
CN111564495A (zh) * 2020-04-08 2020-08-21 中国科学院微电子研究所 双沟道mosfet、掩埋沟道晶体管及制造方法
CN112289682A (zh) * 2020-10-30 2021-01-29 上海华力微电子有限公司 栅极氧化层的形成方法
CN112289682B (zh) * 2020-10-30 2023-11-17 上海华力微电子有限公司 栅极氧化层的形成方法
CN113223979A (zh) * 2021-04-28 2021-08-06 上海华虹宏力半导体制造有限公司 栅氧化层工艺中的厚度补偿方法
CN113223979B (zh) * 2021-04-28 2023-08-22 上海华虹宏力半导体制造有限公司 栅氧化层工艺中的厚度补偿方法

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