CN102104027B - 一种在单块芯片上集成高性能器件与低功耗器件的制造方法 - Google Patents

一种在单块芯片上集成高性能器件与低功耗器件的制造方法 Download PDF

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本发明属于半导体器件制造技术领域，具体涉及一种在单块芯片上集成碰撞电离场效应晶体管（IMOS）与隧穿场效应晶体管（TFET）的制造方法，其中通过控制第三次离子注入的剂量，不仅可以制造出相同沟道类型的TFET和与IMOS，还可以制造出不同沟道类型的TFET与IMOS直接构成反相器结构。本发明所提出的在单块芯片上集成IMOS器件和TFET器件的制造方法，不仅可以用于高速高性能集成电路制造，还可以用于低功耗集成电路制造；而且由于是在单块芯片上同时制造，降低了生产成本。

Description

一种在单块芯片上集成高性能器件与低功耗器件的制造方法
技术领域
本发明涉及一种半导体器件的制造方法，具体涉及一种在单块芯片上集成碰撞电离场效应晶体管（IMOS）与隧穿场效应晶体管（TFET）的制造方法，属于半导体器件制造技术领域。
背景技术
金属-氧化物-硅场效应晶体管（MOSFET）的亚阈值摆幅(SS)定义为亚阈值区工作条件下，漏极电流变化一个数量级时所需要的栅极电压增量，其公式为：
Figure 2010105928333100002DEST_PATH_IMAGE001
Figure 802105DEST_PATH_IMAGE002
                                 
式中，
Figure 2010105928333100002DEST_PATH_IMAGE003
是栅极电压，
Figure 2010105928333100002DEST_PATH_IMAGE005
为表面势，
Figure 2010105928333100002DEST_PATH_IMAGE007
为表面耗尽层电容，
Figure 594612DEST_PATH_IMAGE008
为栅极氧化层电容，
Figure 2010105928333100002DEST_PATH_IMAGE009
为源漏之间的电流。理想情况下，
Figure 312032DEST_PATH_IMAGE010
的值为1，SS在室温下可以达到最小值60mv/dec。受最小的SS值60mv/dec的限制，小尺寸情况下的MOSFET的开关速度较慢。碰撞电离型场效应晶体管（IFET）和隧穿场效应晶体管（TFET）可以通过改变
Figure 2010105928333100002DEST_PATH_IMAGE011
的值来降低SS值。
随着半导体集成电路技术的不断发展，MOSFET的尺寸不断缩小，单位阵列上的晶体管密度也越来越高，随之而来的短沟道效应也愈加明显。如今的集成电路器件技术节点已经微缩到30纳米以下，随着沟道长度的缩短，传统的CMOS（Complementary - MOS）器件在漏电流指数增加的同时SS值也迅速上升，因此在增加芯片功耗的同时降低了芯片速度，需要新型的器件来克服这些困难。
高速芯片需要小的SS值，较小的SS 值能在提高器件频率的同时降低芯片功耗。低功耗芯片不仅需要降低开关过程的功耗，同时需要降低standby状态下的功耗。IMOS器件是一种开关速度快的高性能器件，但是其漏电流较大、功耗高； TFET器件具有漏电流小、功耗低等优点，但是其驱动电流较小。
发明内容
本发明的目的在于提出一种半导体器件的制造方法，以达到在提高芯片速度的同时降低芯片功耗。
为达到本发明的上述目的，本发明提出了一种在单块芯片上集成碰撞电离场效应晶体管（IMOS）与隧穿场效应晶体管（TFET）的制造方法，具体步骤包括：
提供一个绝缘体上的硅（SOI）衬底；
第一次离子注入，形成具有第一种掺杂类型的掺杂区；
第二次离子注入，形成具有第二种掺杂类型的掺杂区；
淀积第一层光刻胶，并光刻形成图形；
第三次离子注入，形成具有第二种掺杂类型的掺杂区；
剥除第一层光刻胶；
淀积第二层光刻胶，并光刻形成图形；
刻蚀硅层，形成器件的源区与沟道区部分；
剥除第二层光刻胶；
形成第一层绝缘薄膜；
形成第一层导电薄膜；
淀积第三层光刻胶，并光刻形成图形；
刻蚀所述第一层绝缘薄膜、第一层导电薄膜形成器件的栅极结构；
剥除第三层光刻胶；
淀积第四层光刻胶，并光刻形成图形；
刻蚀部分所述具有第一种掺杂类型的掺杂区，形成器件的隔离结构；
剥除第四层光刻胶；
形成第二层绝缘薄膜；
淀积第五层光刻胶，并光刻形成图形；
刻蚀所述第二层绝缘薄膜形成接触孔；
剥除第五层光刻胶；
形成金属接触。
进一步地，所述的第一层绝缘薄膜为SiO2，或者为Ta2O5、Pr2O3、TiO2、HfO2、Al2O3或ZrO2等高k栅介质材料，其厚度范围为2-20纳米。所述的第二层绝缘薄膜为氧化硅或者为氮化硅，其厚度范围为50-500纳米。所述的第一层导电薄膜为TiN、TaN、RuO2、Ru、WSi合金或者为掺杂的多晶硅材料。
更进一步地，所述的第一种掺杂类型为N型，所述的第二种掺杂类型为P型；或者所述的第一种掺杂类型为P型，所述的第二种掺杂类型为N型。
本发明所提出的在单块芯片上集成IMOS器件和TFET器件的制造方法中，通过控制第三次离子注入的剂量，不仅可以制造出相同沟道类型的TFET和IMOS，还可以制造出不同沟道类型的TFET与IMOS，直接构成反相器结构。
本发明所提出的在单块芯片上集成IMOS器件和TFET器件的制造方法，不仅可以用于高速高性能集成电路制造，还可以用于低功耗集成电路制造；而且由于是在单块芯片上同时制造，降低了生产成本。
附图说明
图1至图9为本发明所提供的在单块芯片上集成IMOS器件与TFET器件的制造工艺流程图。
具体实施方式
下面结合附图与具体实施方式对本发明作进一步详细的说明，在图中，为了方便说明，放大或缩小了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不能完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。
首先，提供一个绝缘体上的硅（SOI）衬底，如图1所示，其中所示201为厚的硅衬底层，所示202薄的二氧化硅中间层，所示203为薄的单晶硅顶层。接着，进行第一次离子注入，采用高能离子注入的方法在单晶硅层203的底部形成N+区204，如图2所示。
接下来，进行第二次离子注入，在单晶硅层203的顶部形成P+区205，如图3所示。
接下来，淀积一层光刻胶206，并光刻形成图形，然后进行第三次离子注入，其中第三次离子注入的能量要高于第二次离子注入的能量，使得没有光刻胶覆盖的P+区部分深度加深，如图4所示，没有光刻胶覆盖的P+区部分205b的深度要明显深于有光刻胶覆盖的P+区部分205a的深度。
需要注意的是，通过控制第三次离子注入（第二次P+注入）的剂量，可以改变P+区部分205b的浓度，从而影响TFET的工作类型，如果P+区域浓度大于N+区域浓度，其工作类型易为n型沟道TFET，反之，其工作类型易为p型沟道TFET。当其工作类型为p型TFET时，便可与n型的IMOS器件直接构成反相器结构。
接下来，剥除光刻胶206，并淀积一层新的光刻胶207，然后光刻形成图形。接着刻蚀单晶硅层203，形成IMOS器件的源区205a、沟道区部分203a以及TFET器件的源区205b、沟道区部分203b，当刻蚀至N+区204时，停止该次刻蚀工艺，如图5所示。
接下来，依次淀积一层高k材料的栅介质层208和多晶硅层209，如图6所示。然后掩膜、曝光、刻蚀形成器件的栅极结构，如图7所示，其中所示209a为IMOS器件的栅极、所示209b为TFET器件的栅极。
接下来，淀积一层光刻胶210，并光刻形成图形，然后刻蚀部分N+区204，将N+区分隔开，如图8所示，N+区204a、204b部分将分别作为IMOS器件、TFET器件的漏区。
最后，剥除光刻胶210，然后淀积一层绝缘介质211，绝缘介质比如为氧化硅或者氮化硅，然后掩膜、曝光、刻蚀绝缘介质211形成接触孔，并淀积一层金属形成金属接触，如图9所示，其中所示212a、212b、212c分别为IMOS器件的漏电极、栅电极、源电极，所示213a、213b、213c分别为TFET器件的漏电极、栅电极、源电极。
如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。

Claims (6)

1. 一种在单块芯片上集成碰撞电离场效应晶体管与隧穿场效应晶体管的制造方法，其特征在于具体步骤包括：
提供一个绝缘体上的硅衬底，该硅衬底包括硅衬底层、二氧化硅中间层和单晶硅顶层；
第一次离子注入，在单晶硅顶层底部形成具有第一种掺杂类型的第一掺杂区；
第二次离子注入，在单晶硅顶层顶部形成具有第二种掺杂类型的第二掺杂区；
淀积第一层光刻胶，并光刻形成图形；
第三次离子注入，第三次离子注入的能量高于第二次离子注入的能量，使得没有光刻胶覆盖的第二掺杂区部分的深度加深，形成具有第二种掺杂类型的第三掺杂区；
剥除第一层光刻胶；
淀积第二层光刻胶，并光刻形成图形；
刻蚀硅层，形成器件的源区与沟道区部分；
剥除第二层光刻胶；
形成第一层绝缘薄膜；
形成第一层导电薄膜；
刻蚀所述第一层绝缘薄膜、第一层导电薄膜形成器件的栅极结构；
淀积第三层光刻胶，并光刻形成图形；
刻蚀部分所述具有第一种掺杂类型的第一掺杂区，形成器件隔离结构；
剥除第三层光刻胶；
形成第二层绝缘薄膜，并刻蚀所述第二层绝缘薄膜形成接触孔；
形成金属接触。
2. 根据权利要求1所述的制造方法，其特征在于，所述的第一种掺杂类型为N型，所述的第二种掺杂类型为P型。
3. 根据权利要求1所述的制造方法，其特征在于，所述的第一种掺杂类型为P型，所述的第二种掺杂类型为N型。
4. 根据权利要求1所述的制造方法，其特征在于，所述的第一层绝缘薄膜为SiO2，或者为Ta2O5、Pr2O3、TiO2、HfO2、Al2O3或ZrO2，其厚度范围为2-20纳米。
5. 根据权利要求1所述的制造方法，其特征在于，所述的第一层导电薄膜为TiN、TaN、RuO2、Ru、WSi合金或者为掺杂的多晶硅材料。
6.根据权利要求1所述的制造方法，其特征在于，所述的第二层绝缘薄膜为氧化硅或者为氮化硅，其厚度范围为50-500纳米。
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