CN101819975B

CN101819975B - 垂直沟道双栅隧穿晶体管及其制备方法

Info

Publication number: CN101819975B
Application number: CN2010101624536A
Authority: CN
Inventors: 臧松干; 王鹏飞; 张卫
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2010-04-28
Filing date: 2010-04-28
Publication date: 2011-12-07
Anticipated expiration: 2030-04-28
Also published as: CN101819975A

Abstract

本发明属于半导体器件技术领域，具体本发明公开了一种半导体器件，它包括一个N型隧穿晶体管和一个P型MOS晶体管。对于N型隧穿晶体管，采用垂直沟道双栅结构；对于P型MOS晶体管，采用凹陷沟道结构。本发明还公开了上述半导体器件的制造方法。本发明制造的半导体器件具有低漏电流、高驱动电流等优点，采用本发明的集成电路大大降低了芯片功耗。

Description

垂直沟道双栅隧穿晶体管及其制备方法

技术领域

本发明半导体器件技术领域，具体涉及一种半导体器件及其制造方法，特别涉及一种包含采用垂直沟道双栅结构的N型隧穿晶体管和采用凹陷沟道的P型MOS晶体管的倒相器集成电路及其制造方法，属于30纳米技术节点以下制造技术。

背景技术

近年来，以硅集成电路为核心的微电子技术得到了迅速的发展，集成电路芯片的发展基本上遵循摩尔定律，即半导体芯片的集成度以每18个月翻一番的速度增长。如今的集成电路器件技术节点已经处于45纳米左右，金属-氧化物-硅场效应晶体管(MOSFET)的尺寸不断地变小，单位阵列上的晶体管密度也越来越高，随之而来的短沟道效应也愈加明显，它使得晶体管的漏电流上升、阈值电压降低，增加了集成芯片的功耗。当沟道长度下降到30纳米以下时，有必要使用新型的器件以获得较小的漏电流，从而降低芯片功耗。

解决上述问题的方案之一就是采用隧穿场效应晶体管(TFET)结构。和传统的MOSFET相比，隧穿场效应晶体管可以进一步缩小电路的尺寸，具有低漏电流、低亚阈值摆幅、低功耗等优异特性。图1给出了一个平面沟道的隧穿场效应晶体管结构，它包括一个衬底区100、一个源区101、一个漏区102和一个栅区，所述栅区包括一个绝缘层110和一个导电层103。104是栅区的侧墙结构，为绝缘材料，比如为氮化硅。105是该晶体管的钝化层，它们将该晶体管与其它器件隔开，并保护该晶体管不受外界环境的影响。导体106、107和108是金属材料，分别作为该晶体管源极、栅极和漏极的电极。对于N型的隧穿型场效应晶体管，源区101为P型掺杂，漏区102为N型掺杂，当栅极和漏极加正电压时，晶体管开启，此时，漏极的正电压使得漏区102与源区101形成一个反向偏压的二极管，因而降低了漏电流。然而，隧穿型场效应晶体管虽然在可以微缩到20纳米以下，但是在减小漏电流的同时，其驱动电流却也有所降低。

发明内容

本发明的目的在于提出一种新型的半导体器件及其制备方法，该半导体器件在抑制漏电流产生的同时，也可以提高驱动电流。

本发明提出的新型的半导体器件，它包括一个半导体衬底、在所述半导体衬底上形成的一个N型隧穿晶体管和一个P型MOS晶体管。所述的半导体衬底为单晶硅、多晶硅或者绝缘体上的硅(SOI)。

进一步地，对于所述的N型隧穿应晶体管采用垂直沟道结构，还包括：在所述半导体衬底内垂直沟道之下形成的具有第一种掺杂类型的漏区；在所述半导体衬底内垂直沟道之上形成的具有第二种掺杂类型的源区；在所述垂直沟道的两侧形成的垂直于衬底表面的栅区。所述的第一种掺杂类型为n型，第二种掺杂类型为p型。所述的栅区包括一层栅氧化层、一层高K材料层和一层金属栅材料，所述的金属栅材料为TiN、TaN、RuO₂、Ru或WSi合金，或者其掺杂的多晶硅材料。

更进一步地，对于所述的P型MOS晶体管采用凹陷沟道结构，还包括：所述半导体衬底内的第一种掺杂类型的区域；在所述半导体衬底内凹陷沟道区域的两侧形成的具有第二种掺杂类型的源区和漏区；在所述凹陷沟道区域之上形成的覆盖整个凹陷沟道区域的栅区。所述的第一种掺杂类型为n型，第二种掺杂类型为p型。所述的栅区包括一层栅氧化层、一层高K材料层和一层金属栅材料，所述的金属栅材料为TiN、TaN、RuO₂、Ru、WSi合金或者掺杂的多晶硅材料。

垂直沟道的双栅隧穿晶体管在减小漏电流的同时也可以获得更高的驱动电流，而且凹陷型的沟道结构，使得P型MOS晶体管的沟道长度可以大于水平方向的栅长，从而抑制了漏电流的产生。同时，金属栅和高介电常数栅介质的使用，一方面降低了栅极的漏电流，另一方面也可以降低栅介质的电学厚度，从而可以提高栅极对沟道电流的控制能力。

本发明还提出了这种新型的半导体器件的制造方法，包括如下步骤：

提供一个具有第一种掺杂类型的半导体衬底；

进行离子注入，在所述半导体衬底内形成第一种掺杂类型的区域；

进行离子注入，在所述半导体衬底内形成第二种掺杂类型的区域；

淀积形成一层硬质掩膜和第一层光刻胶；

掩膜曝光刻蚀暴露出衬底，并刻蚀衬底形成器件的凹陷沟道结构；

第一层光刻胶剥离；

旋涂形成第二层光刻胶；

掩膜曝光刻蚀暴露出衬底，并刻蚀衬底形成器件的垂直沟道结构；

剥除第二层光刻胶和剩余的硬质掩膜；

依次形成第一种绝缘薄膜、第二种绝缘薄膜、第一种导电薄膜和第三层光刻胶；

掩膜曝光刻蚀形成器件的栅极结构；

第三层光刻胶剥离；

淀积第三种绝缘薄膜并对其进行刻蚀形成侧墙结构；

刻蚀所述第一种、第二种绝缘薄膜以露出所述第一种、第二种掺杂类型的区域；

淀积第三种绝缘薄膜，并对其进行刻蚀形成通孔；

淀积第二种导电薄膜形成电极。

进一步地，所述的半导体衬底为单晶硅、多晶硅或者绝缘体上的硅(SOI)。所述的硬质掩膜为二氧化硅或者氮化硅。所述第一种绝缘薄膜为二氧化硅，其厚度范围为0.1-1nm。所述第二层绝缘薄膜为高介电常数介质，可以为氧化铪、氧化锆、氧化镧、氧化钽、氧化锶或氧化铱，其厚度范围为3-10nm。所述第三种绝缘薄膜为二氧化硅、氮化硅或者为它们之间相混合的绝缘材料。所述第一种导电薄膜为金属栅材料，可以为TiN、TaN、RuO₂、Ru或WSi合金，或者为其掺杂的多晶硅材料。所述第二种导电薄膜为金属铝、金属钨或者为其它金属导电材料。所述的第一种掺杂类型为n型；第二种掺杂类型为p型。

更进一步地，所述凹陷沟道结构的刻蚀过程和所述垂直沟道结构刻蚀过程也可以进行互换，即可以先刻蚀形成器件的垂直沟道结构，再进行刻蚀形成器件的凹陷沟道结构。

采用本发明的半导体器件可以构成一个倒相器集成电路，并且可以降低晶体管中的漏电流，降低集成电路芯片的功耗。

附图说明

图1是现有的平面沟道的隧穿场效应晶体管的剖面图。

图2至图8是制造本发明提供的一种半导体器件的实施例工艺流程图。

图9a和图9b是对图8所示半导体器件施加不同电压时构成的一个倒相器的等效电路图。

具体实施方式

下面将参照附图对本发明的一个示例性实施方式作详细说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不是完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。

参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。同时在下面的描述中，所使用的术语晶片和衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。

首先，在提供的半导体衬底上淀积形成一层光刻胶201，并通过掩膜曝光光刻出需掺杂的图形，然后进行n型杂质离子注入形成掺杂的区域202，如图2。其中，衬底200a为含轻掺杂n型或者p型杂质的硅层，或为绝缘氧化层；衬底200b为含轻p型杂质的硅层，或为绝缘氧化层；衬底200c为轻掺杂n型杂质的硅层。

接下来，剥离光刻胶201，然后进行p型杂质离子注入形成掺杂的区域203，如图3所示。

接下来，再淀积形成一层氮化硅薄膜210和一层光刻胶，然后采用干法刻蚀与湿法刻蚀相结合的刻蚀方法形成器件的凹陷沟道区域211，然后剥除剩余的光刻胶，形成如图4所示的结构。

接下来，旋涂一层新的光刻胶，然后刻蚀形成器件的垂直沟道结构，最后剥除剩余的光刻胶和氮化硅薄膜210，如图5所示。

需要注意的是，在上面的刻蚀过程中，也可以先进行刻蚀形成器件的垂直沟道结构，再刻蚀形成器件的凹陷沟道结构。

接下来，依次形成一层二氧化硅薄膜204、一层高K材料层205和一层金属栅材料206，再淀积一层光刻胶，然后通过掩膜、曝光、刻蚀形成器件的栅极结构，最后剥离光刻胶，形成的结构如图6所示。金属栅材料206可以为TiN、TaN、RuO2、Ru、WSi合金或者掺杂的多晶硅材料。二氧化硅薄膜204作为绝缘层，厚度为几个埃，目的是改善界面特性；高K材料层205的厚度为3-10nm，目的是减小漏电流。

接下来，淀积形成一层氮化硅薄膜207，然后对其刻蚀形成侧墙结构，并刻蚀高K材料层205和二氧化硅薄膜204以露出掺杂的区域201和202，如图7所示。

最后，淀积一层绝缘介质208和一层光刻胶，绝缘介质208可以为氧化硅或为氮化硅，然后通过掩膜、曝光、刻蚀的方法形成通孔，并将光刻胶剥离，接着再淀积一层金属，可以为铝或为钨。然后刻蚀形成电极209a、209b、209c、209d、209e、209f和209g、最终形成如图8所示的器件结构。

对于如图8所示的结构，以电极209a、290c和209f作为输入端Vin，以电极209d和209e作为输出端Vout，以电极209b接低电位(接地)Vgnd，以电极209g接正高电位Vdd，如图9a，此时可构成一个倒相器电路，其等效电路如图9b所示，该倒相器电路包括一个N型的隧穿晶体管(NTFET)301和一个P型的MOS晶体管(PMOS)302。当输入Vin为高电位时，NTFET301导通，PMOS截止，此时输出Vout接近为低电位Vgnd(逻辑为0)；当输入Vin为低电位时，NTFET301截止，PMOS导通，输出Vout接近为高电为Vdd(逻辑为1)。

如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。

Claims

1.一种半导体器件，其特征在于，该半导体器件包括一个半导体衬底、在所述半导体衬底上形成的一个N型隧穿晶体管和一个P型MOS晶体管；

所述的N型隧穿应晶体管包括：

在所述半导体衬底内形成的垂直沟道结构；

在所述半导体衬底内垂直沟道之下形成的具有第一种掺杂类型的漏区；

在所述半导体衬底内垂直沟道之上形成的具有第二种掺杂类型的源区；

在所述垂直沟道的两侧形成的垂直于衬底表面的栅区。

2.根据权利要求1所述的半导体器件，其特征在于，所述的半导体衬底为单晶硅、多晶硅或者绝缘体上的硅。

3.根据权利要求1所述的半导体器件，其特征在于，所述的第一种掺杂类型为n型，第二种掺杂类型为p型。

4.根据权利要求1所述的半导体器件，其特征在于，所述的栅区包括一层栅氧化层、一层高K材料层和一层金属栅材料。

5.根据权利要求4所述的半导体器件，其特征在于，所述的金属栅材料为TiN、TaN、RuO₂、Ru或WSi合金，或者其掺杂的多晶硅材料。

6.根据权利要求1所述的半导体器件，其特征在于，所述的P型MOS晶体管包括：

所述半导体衬底内的第一种掺杂类型的区域；

在所述半导体衬底内形成的具有第二种掺杂类型的源区和漏区；

在所述半导体衬底内形成的介于源区和漏区之间的凹陷沟道区域；

在所述凹陷沟道区域之上形成的覆盖整个凹陷沟道区域的栅区。

7.根据权利要求6所述的半导体器件，其特征在于，所述的P型MOS晶体管中，第一种掺杂类型为n型，第二种掺杂类型为p型。

8.根据权利要求7所述的半导体器件，其特征在于，所述的P型MOS晶体管中，栅区包括一层栅氧化层、一层高K材料层和一层金属栅材料。

9.根据权利要求8所述的半导体器件，其特征在于，所述的P型MOS晶体管中，金属栅材料为TiN、TaN、RuO₂、Ru或WSi合金，或者其掺杂的多晶硅材料。

10.一种如权利要求1所述半导体器件的制造方法，其特征在于，包括如下步骤：

一个具有第一种掺杂类型的半导体衬底；

淀积形成一层硬质掩膜；

对所述硬质掩膜和衬底进行刻蚀形成器件的一个凹陷沟道结构和一个位于所述第一种掺杂类型区域上方的垂直沟道结构；

剥除剩余的硬质掩膜；

依次形成第一种绝缘薄膜、第二种绝缘薄膜、第一种导电薄膜和第一层光刻胶；

掩膜曝光刻蚀形成器件的栅极结构；

第一层光刻胶剥离；

淀积第三种绝缘薄膜并对其进行刻蚀形成侧墙结构；

淀积第三种绝缘薄膜；

对所述第三种绝缘薄膜进行刻蚀形成通孔；

淀积第二种导电薄膜形成电极。

11.根据权利要求10所述的方法，其特征在于，所述的半导体衬底为单晶硅、多晶硅或者绝缘体上的硅。

12.根据权利要求10所述的方法，其特征在于，所述的硬质掩膜为二氧化硅或者氮化硅。

13.根据权利要求10所述的方法，其特征在于，所述的第一种掺杂类型为n型，第二种掺杂类型为p型。

14.根据权利要求10所述的方法，其特征在于，所述的第一种绝缘薄膜为二氧化硅，其厚度范围为0.1-1nm。

15.根据权利要求10所述的方法，其特征在于，所述的第二种绝缘薄膜的材料为高介电常数介质材料氧化铪、氧化锆、氧化镧、氧化钽、氧化锶或氧化铱，其厚度范围为3-10nm。

16.根据权利要求10所述的方法，其特征在于，所述的第一种导电薄膜的材料为金属栅材料TiN、TaN、RuO₂、Ru或WSi合金，或者其掺杂的多晶硅材料。

17.根据权利要求10所述的方法，其特征在于，所述的第三种绝缘薄膜的材料为二氧化硅、氮化硅或者为它们之间相混合的绝缘材料。

18.根据权利要求10所述的方法，其特征在于，所述的第二种导电薄膜的材料为金属铝、金属钨或者为其它金属导电材料。