CN101777557A

CN101777557A - 半导体电路结构及其制造方法

Info

Publication number: CN101777557A
Application number: CN200910247549A
Authority: CN
Inventors: 王鹏飞; 臧松干; 孙清清; 张卫
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2009-12-30
Filing date: 2009-12-30
Publication date: 2010-07-14

Abstract

本发明属于半导体器件技术领域，具体公开了一种半导体电路结构及其制备方法。该半导体电路包括一个凹陷沟道的p型MOS管和一个n型隧穿晶体管(TFET)。所述的p型MOS管和n型隧穿晶体管的沟道向衬底内凹陷，使其漏电流降低。本发明还公开了上述半导体电路结构的制造方法。本发明公开的半导体电路结构具有低漏电流、高集成度等优点。采用本发明的集成电路的静态功耗可以得到降低，集成度也可以得到提高。

Description

半导体电路结构及其制造方法

技术领域

本发明属于半导体器件技术领域，具体涉及一种半导体电路结构和这种电路结构的制造方法。特别涉及一种采用凹陷沟道的低功耗器件的半导体电路结构以及这种电路结构的制造方法。

背景技术

金属-氧化物-硅场效应晶体管(MOSFET)组成的倒相器被广泛应用于各种电子产品之中。随着集成电路技术的发展，MOSFET的尺寸越来越小，单位阵列上的晶体管密度也越来越高。随之而来的短沟道效应也愈加明显。如何降低便携设备的功耗，成了半导体技术领域的一个研究热点。如今的集成电路器件技术节点已经处于50nm左右，MOSFET源漏极之间的漏电流，随着沟道长度的缩小而迅速上升。特别是当沟道长度下降到30nm以下时，有必要使用新型的器件以获得较小的漏电流，从而降低芯片功耗。比如，采用隧穿场效应晶体管，可以减少源漏极间的漏电流。

图1a是传统的CMOS倒相器的工作示意图。其中101为p型金属-氧化物-硅场效应晶体管(MOSFET)，102为n型MOSFET，103为器件的输入端，104为器件的输出端，105为器件的电源电压端，106为器件的接地端。在工作情况下，电源电压端加正电压。当输入端电压为零时，p型MOSFET开启，而n型MOSFET关闭，此时输出端接电源电压，因此输出为高电压。当输入端电压为高电压时，p型MOSFET关闭，而n型MOSFET开启，此时输出端接地，因此输出为低电压。在倒相器工作的过程中，处于关态的器件的漏电流对整个倒相器的功耗有着很重要影响。

图1b是采用平面n型TFET代替n型MOSFET的CMOS倒相器的工作示意图。由于隧穿型场效应晶体管的漏电流比较低，因此采用了平面型隧穿晶体管的倒相器一定程度上降低了该器件的静态功耗。

尽管采用了隧穿场效应晶体管的倒相器的漏电流低于传统的倒相器，但是隧穿晶体管的漏电流也是随着沟道的缩短而上升。因此在接近20nm栅长时，平面隧穿场效应晶体管的驱动电流/漏电流之比降低。另外，处于开态的器件的驱动电流对整个倒相器的速度有重要影响，而平面型隧穿场效应晶体管的开态驱动电流较小，因此降低了该器件的开关速度。同时由于组成倒相器的p型MOSFET的漏电流随着沟道长度的缩短也显著增加，降低了倒相器的性能。

而本发明的倒相器采用凹陷沟道的晶体管器件，不仅发挥了隧穿型场效应晶体管漏电流小的特点，也通过增加实际的沟道长度，降低了该器件的漏电流，提高了该器件的驱动电流，从而降低了该器件的静态和动态功耗，因此提高了集成电路的性能。同时这种凹陷沟道结构也有利于节省器件面积，可以提高集成电路的阵列密度，提高集成电路的集成度。因此该器件对便携性电子产品的意义尤为重要。

发明内容

本发明地目的在于提出一种在降低器件漏电流的同时可提高其驱动电流的半导体电路结构及其制备方法。

本发明提出的半导体电路结构采用凹陷(U形)沟道，并使用金属栅极和高介电常数栅介质。

U形沟道的使用，使在隧穿场效应晶体管的沟道长度可以大于水平方向的栅长。因为沟道长度的上升，该晶体管的漏电流得到抑制。

金属栅极和高介电常数栅介质在隧穿场效应晶体管中的使用，一方面降低了栅极的漏电流，另一方面也可以降低栅介质的电学厚度，从而提高栅极对隧穿电流的控制能力。

在U形沟道中，栅极可以覆盖源极的侧壁，从而增大隧穿场效应晶体管的源极隧穿的面积，进而增强这种器件的驱动电流。

本发明提出的半导体器件结构，包括：

一个具有第一种掺杂类型的半导体衬底；

在所述半导体衬底上形成的具有第二种掺杂类型的漏区；

在所述半导体衬底上形成的具有第一种掺杂类型的两个源区和一个漏区；

在所述半导体衬底内形成两个分别位于两组漏源之间的凹陷型沟道区域；

在所述沟道区域之上形成的覆盖整个沟道区域的第一层绝缘薄膜；

在所述沟道区域之上形成的覆盖整个沟道区域的第二层绝缘薄膜；

在所述沟道区域之上形成的覆盖整个沟道区域的第一种导电材料栅区；

在所述沟道区域之上形成的覆盖整个沟道区域的第二种导电材料栅区；

在所述栅区两侧形成的覆盖整个栅区两侧面的第三种绝缘薄膜边墙；

以第四种绝缘薄膜覆盖在所述源区、漏区、栅区以及边墙区；

在所述源区、漏区以及栅区形成的第三种导电材料的电极。

进一步地，所述第一种导电材料为氮化钛、掺杂的多晶硅、或氮化钽，其形成的导体层的厚度范围为2-30nm。第二种导电材料为掺杂的多晶硅，其所形成的电导层厚度为20-120nm。第一层绝缘薄膜为氧化硅，其厚度范围为0.1-1nm。所述第二层绝缘薄膜为高介电常数介质，可以为氧化铪、氧化锆、氧化镧、氧化钽、氧化锶或氧化铱，其厚度范围为3-10nm。

所述的第一种掺杂类型为p型掺杂，第二种掺杂类型为n型掺杂。

更进一步地，所述第一种导电材料为金属铝、或为金属钨。

同时，本发明还提出了这种倒相器的制造方法，详细步骤如下：

提供一个半导体衬底；

淀积形成第一层光刻胶；

掩膜曝光光刻出需要漏区注入的图形；

离子注入形成第二种掺杂类型的漏区；

第一层光刻胶剥离；

淀积形成第二层光刻胶；

掩膜曝光光刻出一组源漏区注入需要的图形；

离子注入形成第一种掺杂类型的源区和漏区；

第二层光刻胶剥离；

淀积形成第一层硬质掩膜；

淀积形成第三层光刻胶；

掩膜曝光后刻蚀硬质掩膜，直至暴露出硅衬底；

刻蚀衬底分别形成两个凹陷沟道结构；

第三层光刻胶和第一层硬质掩膜剥离；

氧化形成第一层绝缘薄膜；

淀积形成第二层绝缘薄膜；

淀积形成第一种导电薄膜；

淀积形成第二种导电薄膜；

淀积形成第四层光刻胶；

掩膜曝光刻蚀分别形成两个栅区；

淀积形成第三层绝缘薄膜；

刻蚀分别形成两个栅区的边墙；

第四层光刻胶剥离；

第二层绝缘薄膜刻蚀；

与导电薄膜接触的绝缘薄膜金属化；

与水平夹角80-90度的离子注入形成第一种掺杂类型的源区；

淀积形成第四层绝缘薄膜；

刻蚀形成通孔；

淀积第三种导电薄膜形成电极。

进一步地，所述第一种掺杂为p型掺杂，其浓度范围为10¹⁷-10²⁰cm^-3。所述第二种掺杂为n型杂质，其浓度范围为10¹⁶-10¹⁹/cm^-3。

进一步地，所述第一层硬质掩膜为氧化硅，其厚度范围为10-30nm。所述第一层绝缘薄膜为氧化硅，其厚度范围为0.1-1nm。所述第二层绝缘薄膜为高介电常数介质，可以为氧化铪、氧化锆、或为氧化镧、或为氧化钽、或为氧化锶、或为氧化铱，其厚度范围为3-10nm。所述第三层绝缘薄膜为氧化硅或为氮化硅，其厚度范围为10-500nm。所述第四种绝缘薄膜为氧化硅、或为氮化硅，其厚度范围为20-500nm。

再进一步地，所述第一种导电材料为氮化钛、或为氮化钽，其形成的导体层的厚度范围为2-30nm。所述第二种导电材料为掺杂的多晶硅，其掺杂类型为n型杂质、或者为p型杂质，其形成的导体层的厚度范围为20-120nm。所述第三种导电材料为金属铝、或为金属钨，其形成的导体层厚度范围为10-200nm。

本发明还提供一种集成电路芯片，该芯片上至少有一个半导体器件为上述的半导体电路结构。

本发明制造的有益效果是：首先，本发明提出的倒相器结构，其制造工艺对光刻的对准要求降低，兼容了传统的制造工艺；其次，本发明提出的倒相器内的隧穿场效应晶体管和金属-氧化物-半导体晶体管均使用了凹陷沟道，可以在较小的面积内实现较长的沟道，因此其漏电流比传统类型的倒相器漏电流减小；最后，本发明采用的隧穿场效应晶体管因为具有较大的发生隧穿的空间，其驱动电流比传统类型的隧穿晶体管驱动电流大大地提高，因此本发明的倒相器驱动电流和开关速度获得了提高。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1a是传统CMOS倒相器的一个工作示意图；

图1b是现有的采用平面隧穿晶体管的倒相器的一个工作示意图；

图2是本发明倒相器的一个实施例的剖面图；

图3至图8是制造图2所示的倒相器的一个实施例工艺流程图。

具体实施方式

图2是本发明所公开的半导体倒相器的一个实施例，它是沿该器件沟道长度方向的剖面图。这种器件具有两个栅叠层区，两个源区、两个漏区和一个衬底区。栅叠层区由绝缘层206、绝缘层207、绝缘层217、绝缘层218以及导体层208、导体层209、导体层219和导体层221组成。绝缘层206、217为热氧化生长的或淀积得二氧化硅。绝缘层207、218为高介电常数介质。导体层208、219为金属层，导体层209、221为多晶硅。栅叠层区的边墙210和216是绝缘体如Si3N4材料，它们将栅区导体层与所述器件的其它导体层绝缘。源掺杂区204和220的掺杂类型通常与漏掺杂区205的掺杂类型相反，通常与衬底203的掺杂类型相同。源掺杂区的杂质浓度为重掺杂，通常比漏掺杂区的杂质浓度要高。衬底203的杂质浓度为轻掺杂。源区和漏区之间贴近绝缘层206和217的衬底表面为器件的沟道区域。衬底201和202为含轻掺杂第一种或第二种杂质的硅层，或为绝缘氧化层。绝缘层211和215是该器件的钝化层，它们将所述器件与其它器件隔开，并对所述器件保护不受外界环境的影响。导体212、213和214是金属材料，作为该器件的电极。

本发明所公开的器件可以通过很多方法制造，以下所述的是本发明所公开的如图2所示的半导体器件的制造方法的一个实例。图3～8描述了一个由本发明所公开的器件所组成的集成电路中的一部分的工序。

尽管这些图并不是完全准确的反映本器件实际的尺寸，它们还是完整的反映了区域和各个部分之间的相互位置，特别是组成部分之间的上下和相邻关系。

首先，在轻掺杂的硅衬底上通过掩膜、曝光、刻蚀、离子注入、退火形成第一种掺杂类型的漏区205，其工艺工序如图3所示。其中301为离子束。所形成的漏区掺杂浓度为10¹⁶-10¹⁹/cm^-3。所述的掺杂离子可以为磷或砷。

接下来，先剥离光刻胶，再淀积二氧化硅薄膜401，然后淀积光刻胶402，最后掩膜、曝光、刻蚀形成凹陷区域403和404，其工艺流程如图4所示。其中二氧化硅薄膜401作为硬质掩膜，是为了更加精准的刻蚀出凹陷区域及凹陷区域的横向长度。刻蚀过程用干法刻蚀与湿法刻蚀相结合。

所述的凹陷区域403和404的深度为20-5000nm，横向长度为10-2000nm。

接下来，先剥离光刻胶402，再刻蚀掉硬质掩膜401，然后热生长一层二氧化硅206和217，再淀积一层高介电常数介质207和218，如氧化铪，再淀积一层金属208和219，例如Al，或为TiN，或为TaN，再淀积一层多晶硅209和221，再淀积一层光刻胶，然后通过掩膜、曝光、刻蚀形成栅区，剥离光刻胶。其工艺流程及结果如图5剖面图所示。其中氧化物206和217层作为钝化层，厚度为几个埃，是为了改善界面特性。高介电常数介质207和218的厚度为几个纳米到十几个纳米，这是为了减小漏电流。

接下来，淀积一层氧化硅薄膜，再淀积一层光刻胶，然后掩膜、曝光、刻蚀形成边墙210和216，如图6所示。其中刻蚀过程分为氧化硅刻蚀和高介电常数介质刻蚀两部分。最后再剥离光刻胶。

接下来，淀积一层光刻胶，然后通过掩膜、曝光、刻蚀、离子注入形成第一种掺杂类型的源区204。第一种掺杂类型的离子为硼。离子注入方式为垂直注入702，如图7a)所示。最后剥离光刻胶。此步骤也可以为直接倾斜注入703，如图7b)所示，倾斜注入的益处是省去了淀积光刻胶及掩膜、曝光、刻蚀的工艺过程。

最后，淀积一个绝缘层，绝缘材料可以为氧化硅211和215、或为氮化硅。再淀积一层光刻胶，然后通过掩膜、曝光、刻蚀的方法形成通孔。接着再淀积一层金属，可以为铝，或为钨。然后刻蚀形成电极212、213和214。

最终形成如图8所示的器件结构。

Claims

1.一种半导体电路结构，包括：

一个具有第一种掺杂类型的半导体衬底；

在所述半导体衬底上形成的一个具有第二种掺杂类型的漏区、一个具有第一种掺杂类型的漏区和两个具有第一种掺杂类型的源区；其特征在于：还包括，

在所述半导体衬底内形成的介于所述源区和漏区之间的两个凹陷型沟道区域；

在所述源区、漏区以及栅区形成的第三种导电材料的电极。

2.如权利要求1所述的半导体电路结构，其特征在于，所述的半导体衬底为单晶硅、多晶硅、绝缘体上硅或者绝缘体上锗。

3.如权利要求1所述的半导体电路结构，其特征在于，所述第一层绝缘薄膜为氧化硅，其厚度范围为0.1-1nm。

4.如权利要求1所述的半导体电路结构，其特征在于，所述第二层绝缘薄膜为高介电常数介质氧化铪、氧化锆、氧化镧、氧化钽、氧化锶、或氧化铱，其厚度范围为3-10nm。

5.如权利要求1所述的半导体电路结构，其特征在于，所述的第一种掺杂类型为p型掺杂，第二种掺杂类型为n型掺杂。

6.如权利要求1所述的半导体电路结构，其特征在于，所述第一种导电材料为氮化钛或氮化钽，其形成的导体层的厚度范围为2-30nm。

7.如权利要求1所述的半导体电路结构，其特征在于，所述第二种导电材料为掺杂的多晶硅，其形成的导体层的厚度范围为20-120nm。

8.如权利要求1所述的半导体电路结构，其特征在于，所述第三种导电材料为金属铝或为金属钨。

9.如权利要求1所述的半导体电路结构，其特征在于，包括一个p型场金属-氧化物-硅效应晶体管和一个n型隧穿场效应晶体管。

10.一种半导体电路结构的制造方法，其特征在于，包括如下步骤：

在半导体衬底上淀积形成第一层光刻胶；

掩膜曝光光刻暴露出衬底；

离子注入形成第二种掺杂类型的漏区；

第一层光刻胶剥离；

淀积形成第二层光刻胶；

掩膜曝光光刻暴露出衬底；

离子注入形成第一种掺杂类型的漏区和源区；

第二层光刻胶剥离；

淀积形成第一层硬质掩膜；

淀积形成第三层光刻胶；

掩膜曝光刻蚀暴露出衬底；

刻蚀衬底形成两个凹陷沟道结构；

第三层光刻胶和第一层硬质掩膜剥离；

氧化形成第一层绝缘薄膜；

淀积形成第二层绝缘薄膜；

淀积形成第一种导电薄膜；

淀积形成第二种导电薄膜；

淀积形成第四层光刻胶；

掩膜曝光刻蚀分别形成两个栅区；

第四层光刻胶剥离；

淀积形成第三层绝缘薄膜；

刻蚀分别形成两个栅区的边墙；

第二层绝缘薄膜刻蚀；

与导电薄膜接触的绝缘薄膜金属化；

与水平夹角10-90度的离子注入形成第一种掺杂类型的源区；

淀积形成第四层绝缘薄膜；

刻蚀形成通孔；

淀积第三种导电薄膜并形成电极。

11.如权利要求10所述的半导体电路结构的制造方法，其特征在于，所述的半导体衬底为单晶硅、多晶硅、绝缘体上硅或者绝缘体上锗。

12.如权利要求10所述的半导体电路结构的制造方法，其特征在于，所述第一种掺杂为p型杂质，其浓度范围为10¹⁷-10²¹cm^-3，所述第二种掺杂为n型掺杂，其浓度范围为10¹⁶-10¹⁹/cm^-3。

13.如权利要求10所述的半导体电路结构的制造方法，其特征在于，所述第一层硬质掩膜为氧化硅，其厚度范围为10-30nm。

14.如权利要求10所述的半导体电路结构的制造方法，其特征在于，所述第一层绝缘薄膜为氧化硅，其厚度范围为0.1-1nm。

15.如权利要求10所述的半导体电路结构的制造方法，其特征在于，所述第二层绝缘薄膜为高介电常数介质，氧化铪、氧化锆、氧化镧、氧化钽、氧化锶、或氧化铱，其厚度范围为3-10nm。

16.如权利要求10所述的半导体电路结构的制造方法，其特征在于，所述第三层绝缘薄膜为氧化硅或为氮化硅，其厚度范围为10-500nm。

17.如权利要求10所述的半导体电路结构的制造方法，其特征在于，所述第四种绝缘薄膜为氧化硅或为氮化硅，其厚度范围为20-500nm。

18.如权利要求10所述的半导体电路结构的制造方法，其特征在于，所述第一种导电材料为氮化钛、或为氮化钽，其形成的导体层的厚度范围为2-30nm。

19.如权利要求10所述的半导体电路结构的制造方法，其特征在于，所述第二种导电材料为掺杂的多晶硅，其掺杂类型为n型杂质或者为p型杂质，其形成的导体层的厚度范围为20-120nm。

20.如权利要求10所述的半导体电路结构的制造方法，其特征在于，所述第三种导电材料为金属铝、或为金属钨，其形成的导体层厚度范围为10-200nm。

21.一种集成电路芯片，其特征在于，该芯片上至少有一个半导体电路结构为权利要求1所述的半导体电路结构。