CN103165655A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种降低了导通电阻以及输入电容的半导体装置及其制造方法。该半导体装置具备设置在第一导电型的半导体层之上的第二导电型的第一区域、选择性地设置在第一区域之上的第一导电型的第二区域、以及与第二区域邻接地选择性地设置在第一区域之上的第二导电型的第三区域。并具备：第一控制电极，设置在从第二区域的第一面到达比第一区域深的位置的沟槽的内部，具有隔着第一绝缘膜与第一区域及第二区域对置的第一部分、以及隔着比第一绝缘膜厚的第二绝缘膜与半导体层对置的第二部分；以及第二控制电极，在上述沟槽的内部，设置在上述沟槽的底部与第一控制电极之间，隔着比第二绝缘膜厚的第三绝缘膜与半导体层对置。

Description

半导体装置及其制造方法
本申请享受以日本专利申请2011-273275号（申请日：2011年12月14日）为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。 
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。 
背景技术
以MOSFET（Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管）为代表的半导体装置广泛使用于功率控制等的用途。并且，对于半导体装置，为了降低功率损失而要求导通电阻及输入电容小。 
但是，导通电阻和输入电容处于权衡（trade-off）的关系，所以难以将双方同时降低。因此，正在研究具备包括场板的沟槽栅构造的半导体装置。 
发明内容
实施方式提供一种降低了导通电阻及输入电容的半导体装置及其制造方法。 
实施方式的半导体装置，具备：第一导电型的半导体层；第二导电型的第一区域，设置在上述半导体层之上；第一导电型的第二区域，选择性地设置在上述第一区域之上；以及第二导电型的第三区域，与上述第二区域邻接地选择性地设置在上述第一区域之上。并且，具备：第一控制电极，设置在从上述第二区域的第一面到达比上述第一区域深的位置的沟槽的内部，具有隔着第一绝缘膜而与上述第一区域及上述第二区域对置的第一部分、和隔着比上述第一绝缘膜厚的第二绝缘膜而与上述半导体层对置的第二部分；以及第二控制电极，在上述沟槽的内部，设置在上述沟槽的底部 与上述第一控制电极之间，隔着比上述第二绝缘膜厚的第三绝缘膜与上述半导体层对置。还具备：第一主电极，与上述半导体层电连接；以及第二主电极，与上述第二区域及上述第三区域电连接。 
附图说明
图1是表示第一实施方式的半导体装置的示意性剖视图。 
图2（a）~（c）是表示第一实施方式的半导体装置的制造过程的示意性剖视图。 
图3（a）~（c）是表示继图2（a）~（c）之后的制造过程的示意性剖视图。 
图4（a）~（c）是表示继图3（a）~（c）之后的制造过程的示意性剖视图。 
图5（a）~（c）是表示继图4（a）~（c）之后的制造过程的示意性剖视图。 
图6（a）~（c）是表示第一实施方式的变形例的半导体装置的制造过程的示意性剖视图。 
图7（a）~（c）是表示继图6（a）~（c）之后的制造过程的示意性剖视图。 
图8是表示第二实施方式的半导体装置的示意性剖视图。 
图9（a）、（b）是表示半导体装置的特性的曲线图。 
具体实施方式
以下，参照附图对本发明的实施方式进行说明。对图中的相同部分赋予相同附图标记并适当省略其详细说明，并对不同部分进行说明。此外，适当参照图中所示的XYZ正交坐标来进行说明。另外，在以下的实施方式中，将第一导电型作为n型、将第二导电型作为p型进行说明，但实施方式并不限定于此，也可以将第一导电型作为p型、将第二导电型作为n型。作为半导体层，将硅晶片作为一例进行说明，但也能够适用于SiC或GaN等的化合物半导体。作为绝缘膜，将氧化硅作为一例进行说明，但也能够使用氮化硅、氮氧化硅等其他绝缘体。 
（第一实施方式） 
图1是表示实施方式的半导体装置100的示意性剖视图。半导体装置100是具有沟槽栅构造的MOSFFET，例如用于功率控制的用途。 
图1表示半导体装置100的XZ面的晶胞的截面。半导体装置100具备作为第一导电型的半导体层的n型漂移层1、作为第二导电型的第一区域的p型基底区域3、作为第一导电型的第二区域的n型源极区域5、以及作为第二导电型的第三区域的p型接触区域7。 
p型基底区域3设置在n型漂移层1之上。n型源极区域5选择性地设置在p型基底区域3之上，其一部分侵入p型基底区域中。p型接触区域7与n型源极区域5邻接，并选择性地设置在p型基底区域3之上。另外，p型接触区域7可以是形成在沿从n型源极区域5的表面2a（第一面）向n型漂移层1的背面2b（第二面）的方向（Z方向）形成的沟槽的底部上的区域。 
进而，作为第一控制电极的栅电极13设置在沿从n型源极区域5的表面2a向n型漂移层1的背面2b的方向（Z方向）形成的沟槽11的内部。沟槽11例如设置成沿垂直于XZ面的Y方向延伸的带状，其Z方向的深度比p型基底区域3深。并且，在沟槽11的底面11a与栅电极13之间设有作为第二控制电极的场板电极15。 
栅电极13具有隔着栅极绝缘膜17〔第一绝缘膜）而与p型基底区域3以及n型源极区域5对置的第一部分13a、以及隔着比栅极绝缘膜17厚的场板绝缘膜21（第二绝缘膜）而与n型漂移层1对置的第二部分13b。 
场板电极15隔着比场板绝缘膜21厚的场板绝缘膜23（第三绝缘膜）与n型漂移层1对置。此外，场板电极15在沟槽11的底面隔着比场板绝缘膜23薄的场板绝缘膜25（第4绝缘膜）与n型漂移层1对置。 
场板电极15隔着作为第五绝缘膜的绝缘膜27与栅电极13对置。并且，场板电极15的与栅电极13对置的部分的面积比栅电极13的与场板电极15相向的面的整个面积小。 
关于栅极绝缘膜17、场板绝缘膜21、23、25以及绝缘膜27，为了方便而区分加以说明，但例如也可以是在沟槽11的内面无边界地设置的硅氧化膜的各个部分。 
半导体装置100具有与n型漂移层1的背面2b连接的n型漏极层31，并且具备隔着n型漏极层31而与n型漂移层1电连接的漏电极33（第一主电极）。 
进而，半导体装置100在n型源极区域5及p型接触区域7的表面2a上，具备与n型源极区域5及p型接触区域7电连接的源电极35（第二主电极）。 
p型接触区域7将p型基底区域3与源电极35电连接，将积蓄在p型基底区域3中的空穴（hole）向源电极35排出。此外，场板电极15通过未图示的部分与源电极35电连接，保持为同电位。 
接着，参照图2~图5说明本实施方式的半导体装置的制造方法。图2（a）~图5（c）是表示半导体装置100的制造过程的示意性剖视图。 
如图2（a）所示，在低浓度的n型层2形成沟槽11。 
在n型层2的表面2a，形成具有开口19a的硅氧化膜19，将硅氧化膜19作为掩膜对n型层2进行蚀刻。在该蚀刻中例如能够使用RIE（Reactive Ion Etching：反应离子蚀刻）法。并且，优选使用Z方向的蚀刻速度比X方向的蚀刻速度快的各向异性蚀刻的条件。 
n型层2例如是形成在未图示的硅晶片的表面上的外延层。此外，既可以在n型层2与硅晶片之间设有n型漏极层31，也可以是，硅晶片为n型漏极层31。例如，n型层2的载流子浓度是1~4×1016atoms／cm3，厚度是4~11μm。此外，n型漏极层31的载流子浓度例如是2~8×1019atoms／cm3。 
开口19a形成为沿Y方向延伸的带状的图案。沟槽11的开口11b例如设为与蚀刻掩膜的开口19a的尺寸相等，X方向上的宽度设为1~2微米（μm）。沟槽11的Z方向的深度为穿过p型基底区域3的深度，例如设为4~6μm。 
接着，如图2（b）所示，在沟槽11的内面形成场板绝缘膜23。场板绝缘膜23是例如通过CVD（Chemical Vapor Deposition：化学气相沉积）法或热氧化来形成的硅氧化膜。在沟槽11的侧壁上形成的场板绝缘膜23的X方向的厚度例如是0.3~0.6μm。 
接着，如图2（c）所示，对形成在沟槽11的底部11a上的场板绝缘膜23进行蚀刻，形成场板绝缘膜25。场板绝缘膜25的Z方向的厚度例如设 为0.2~0.3μm。并且，通过使用Z方向的蚀刻占主导地位的各向异性蚀刻，不蚀刻形成在场板绝缘膜23的侧壁上的部分，而能够使形成在底部11a之上的部分薄膜化。 
接着，如图3（a）所示，形成场板电极15，该场板电极15埋入到形成了场板绝缘膜23的沟槽11的内部的空隙11c中。场板电极15例如是掺杂有n型杂质的导电性的多晶硅。 
例如，利用CVD法在n型层2的表面2a的整体上形成多晶硅膜，对形成在硅氧化膜19之上的部分进行回蚀。由此，能够在沟槽11的内部形成场板电极15。 
接着，如图3（b）所示，将场板绝缘膜23在Z方向上回蚀至场板电极15的沟槽11的开口侧的端部15b与沟槽11的底面侧的端部15a之间的深度。 
例如，利用湿式蚀刻法，以在n型层2的表面上残留硅氧化膜19的方式进行蚀刻。此外，在沟槽11的侧壁上部，薄薄地残留场板绝缘膜23。 
接着，如图3（c）所示，将场板电极15回蚀至场板绝缘膜23的沟槽11的开口侧的端部23a与沟槽11的底部11a之间的深度。在该蚀刻中例如使用CDE（Chemical Dry Etching：化学干式蚀刻）法。此时，在n型层2的表面2a残留的硅氧化膜19以及在沟槽11的侧壁残留的场板绝缘膜23保护n型层2的表面。 
接着，如图4（a）所示，对位于沟槽11的开口11b与场板电极15的沟槽11的开口侧的端部15b之间的场板绝缘膜23进行蚀刻，沿垂直于沟槽11的内面的方向进行薄膜化。例如，利用湿式蚀刻法将场板绝缘膜23薄膜化为规定的厚度，形成场板绝缘膜21。此外，将场板绝缘膜21与开口11b之间的绝缘膜除去，使沟槽11的侧壁露出。 
接着，如图4（b）所示，将沟槽11的露出的侧壁热氧化，形成栅极绝缘膜17，之后，在沟槽11的上部的空隙形成栅电极13。栅电极13例如是掺杂有n型杂质的多晶硅膜，能够利用CVD法形成。此外，栅极绝缘膜17例如通过使用了干氧（Dry O2）的热氧化来形成。 
接着，如图4（c）所示，将栅电极13回蚀，将堆积在n型层2的表面2a上的部分除去。由此，在沟槽11的内部形成栅电极13的第一部分13a 和第二部分13b。 
在栅电极13的蚀刻中例如使用RIE的各向异性蚀刻的条件。即，使用Z方向的蚀刻速度比X方向的蚀刻速度快的条件，由此抑制栅电极13的X方向的蚀刻，并且控制Z方向的蚀刻量。 
接着，如图5（a）所示，在n型层2的表面2a形成p型基底区域3及n型源极区域5。p型基底区域3例如通过离子注入作为p型杂质的硼（B）并使其热扩散来形成。由此，p型基底区域3形成为距表面2a约1μm的深度。并且，在n型漏极层31与p型基底区域3之间形成n型漂移层1。另一方面，n型源极区域5例如通过选择性地离子注入作为n型杂质的砷（As）来形成。 
栅电极13形成为，第一部分13a的沟槽11的开口侧的端部的位置比n型源极区域5的深度浅、且沟槽11的底面侧的端部的位置比p型基底区域3深。由此，第一部分13a隔着栅极绝缘膜17而与n型漂移层1、p型基底区域3、n型源极区域5对置。由此，能够控制经由在p型基底区域3与栅极绝缘膜17之间形成的MOS沟道从n型漂移层1向n型源极区域5流过的漏极电流。 
接着，如图5（b）所示，在栅电极13之上形成层间绝缘膜29。进而，在p型基底区域3的表面形成p型接触区域7。 
接着，如图5（c）所示，形成源电极35以及漏电极33而完成半导体装置100。源电极35与n型源极区域5以及p型接触区域7的表面相接，覆盖层间绝缘膜29。另一方面，漏电极33例如设置在n型漏极层31的背面侧。 
在本实施方式的半导体装置100中，能够降低导通电阻以及输入电容，并且降低功率损失。 
例如，MOSFET的功率损失中占主导地位的是，导通电阻Ron引起的导通损失和开启时的开关损失。为了降低功率损失，只要降低导通电阻Ron并减小输入电容Ciss即可。输入电容Ciss是栅极源极间电容Cgs与栅极漏极间电容Cgd之和。 
在半导体装置100中，通过减小与源电极连接的场板电极15和栅电极13之间的电容，降低Cgs并减小Ciss。即，场板电极15的端面15b隔着 绝缘膜27而与栅电极13的下表面13c对置。并且，场板电极15的端面15b的面积比与其对置的栅电极13的下表面13c的面积小。由此，能够减小沟槽11的内部的栅极源极间的电容。 
进而，栅电极13包括第一部分13a和第二部分13b。第二部分13b隔着场板绝缘膜21与n型漂移层1对置。并且，通过使场板绝缘膜21的X方向的厚度形成得比夹在场板15与n型漂移层1之间的场板绝缘膜23的X方向的厚度薄，而提高源极漏极间耐压。 
例如，图9（a）及图9（b）是表示Z方向上的n型漂移层1的电场分布的曲线图。即，表示使MOS沟道为导通状态并在源极漏极之间施加了击穿电压的状态的仿真结果。即，在Z方向上对图9（a）及图9（b）所示的电场分布进行积分而得到的值等于各自的击穿电压。 
图9（a）表示将场板绝缘膜21和场板绝缘膜23设为相同的厚度的情况下的电场分布。图9（b）表示将场板绝缘膜21的X方向的厚度设为0.3μm、将场板绝缘膜23的厚度设为0.6μm、进而将沟槽11的底部的场板绝缘膜25的Z方向的厚度设为0.25μm的情况下的电场分布。 
图9（a）所示的例中，在栅电极13的第一部分13a的下方的端部的深度处产生电场峰值A，在沟槽11的底面的附近产生电场峰值B。另一方面，在如图9（b）所示的例中，除了电场峰值A及B以外，还在与栅电极13的第二部分13b对应的深度处产生电场峰值C。由此，与图9（b）所示的电场分布对应的击穿电压，比与图9（a）所示的电场分布对应的击穿电压高。 
即，通过使场板绝缘膜21的X方向的厚度比场板绝缘膜23的X方向的厚度薄、以及使场板绝缘膜25的Z方向的厚度比场板绝缘膜23的X方向的厚度薄，能够提高源极漏极间的耐压。由此，能够维持规定的耐压、并提高n型漂移层1的载流子浓度、减小电阻。由此，能够降低导通电阻。 
进而，栅电极13通过包含向沟槽11的底面侧延伸的第二部分13b，其截面积变大。由此，能够降低栅极电阻。 
接着，参照图6~图7说明本实施方式的变形例的半导体装置200的制造方法。图6（a）~图7（c）是表示半导体装置200的制造过程的示意性剖视图。 
如图6（a）所示，从n型层2的表面2a起沿Z方向形成沟槽41。沟槽41的开口41b的X方向的宽度比上述的沟槽11窄，例如为1μm以下。 
在沟槽41的内部设有场板电极15。场板电极15隔着场板绝缘膜23与n型层2对置。进而，在场板绝缘膜23的开口侧形成场板绝缘膜21。 
图6（a）为止的制造过程与图2（a）~图4（a）相同。 
接着，如图6（b）所示，将沟槽41的侧壁进行热氧化，形成栅极绝缘膜17，之后，在沟槽41的上部的空隙中形成栅电极13。 
接着，如图6（c）所示，将栅电极13回蚀，将堆积在n型层2的表面2a上的部分除去。由此，在沟槽41的内部形成栅电极13的第一部分13a和第二部分13b。 
在本实施方式中，开口41b的X方向的宽度窄，因此能够使埋入沟槽41的栅电极13的表面平坦。因而，在将栅电极13回蚀时，例如能够使用如CDE法那样的各向同性的蚀刻方法。 
接着，如图7（a）所示，在n型层2的表面2a形成p型基底区域3以及n型源极区域5。p型基底区域3通过离子注入p型杂质并使其热扩散来形成。n型源极区域5通过选择性地离子注入n型杂质来形成。并且，在n型漏极层31与p型基底区域3之间形成n型漂移层1。 
接着，如图7（b）所示，在栅电极13之上形成层间绝缘膜29。进而，在p型基底区域3的表面形成p型接触区域7。 
接着，如图7（c）所示，形成源电极35以及漏电极33而完成半导体装置100。源电极35与n型源极区域5以及p型接触区域7的表面2a相接，覆盖层间绝缘膜29。另一方面，漏电极33例如设置在n型漏极层31的背面2b侧。 
在本变形例中，夹在栅电极13的第二部分13b与n型漂移层1之间的场板绝缘膜21的X方向的厚度，也比夹在场板电极15与n型漂移层1之间的场板绝缘膜23的X方向的厚度薄。此外，在沟槽41的底面形成的场板绝缘膜25的Z方向的厚度比场板绝缘膜23的X方向的厚度薄。由此，提高n型漂移层1的载流子浓度，能够降低导通电阻。 
进而，场板电极15的与栅电极13的下表面13c对置的端面15b的面积比栅电极13的下表面13c的面积小。由此，降低源极栅极间电容Cgs。 
此外，在本实施方式中，能够通过简便的制造方法实现沟槽栅构造，该沟槽栅构造包括隔着不同厚度的场板绝缘膜与n型漂移层1对置的场板电极15、以及栅电极13的第二部分13b。即，通过将设置在沟槽的内部中的场板绝缘膜23蚀刻，形成作为第二绝缘膜的场板绝缘膜21。并且埋入到沟槽的内部中的导电层仅仅是分别与场板电极15和栅电极13对应的2个层。由此，能够以低成本实现降低了导通电阻以及输入电容的半导体装置。 
（第二实施方式） 
图8是表示第二实施方式的半导体装置300的示意性剖视图。半导体装置300是具有绝缘栅的双极性晶体管，所谓的IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）。 
半导体装置300具备作为第一导电型的半导体层的n型基底层51、作为第二导电型的第一区域的p型基底区域53、作为第一导电型的第二区域的n型发射极区域55、以及作为第二导电型的第三区域的p型接触区域57。 
p型基底区域设置在n型基底层52之上。n型发射极区域55选择性地设置在p型基底区域53之上，其一部分侵入到p型基底区域53中。p型接触区域57在p型基底区域53之上与n型发射极区域55邻接地选择性地设置。 
作为第一控制电极的栅电极13设置于在n型基底层51形成的沟槽11的内部。沟槽11例如设置为沿垂直于XZ面的Y方向延伸的带状，其Z方向的深度比p型基底区域3深。并且，在沟槽11的底面11a与栅电极13之间设有作为第二控制电极的场板电极15。 
栅电极13具有第一部分13a和第二部分13b。第一部分13a隔着栅极绝缘膜17（第一绝缘膜）而与p型基底区域53以及n型发射极区域55对置。第二部分13b隔着比栅极绝缘膜17厚的场板绝缘膜21（第二绝缘膜）而与n型基底层51对置。 
场板电极15隔着X方向的厚度比场板绝缘膜21厚的场板绝缘膜23（第三绝缘膜）而与n型基底层51对置。此外，场板电极15在沟槽11的底面隔着场板绝缘膜25（第4绝缘膜）与n型基底层51对置。场板绝缘膜25的Z方向的厚度比场板绝缘膜23的X方向的厚度薄。 
场板电极15隔着作为第五绝缘膜的绝缘膜27而与栅电极13对置。并 且，场板电极15的与栅电极13对置的部分的面积比栅电极13的与场板电极15相向的面的整个面积小。 
半导体装置300具有与n型基底层51的背面2b连接的p型集电极层61。并且，具备与p型集电极层61电连接的集电极电极63〔第一主电极）。此外，半导体装置300在n型发射极区域55和p型接触区域57的表面2a具备与p型接触区域57及n型发射极区域55电连接的发射极电极65（第二主电极）。 
半导体装置300具有隔着场板绝缘膜21与n型基底层51对置的栅电极13的第一部分13b。此外，将设置在沟槽41的底面的场板绝缘膜25的Z方向的厚度设定得比场板绝缘膜23的X方向的厚度薄。由此，能够将n型基底层51的载流子浓度设定得高，能够降低导通电阻。此外，能够降低场板电极15与栅电极13之间的电容，降低开关损失。 
以上说明了本发明的几个实施方式，但这些实施方式是作为例子来提示的，而并非试图限定发明的范围。这些新的实施方式能够以其它各种方式实施，在不脱离发明主旨的范围内能够进行各种省略、置换和变更。这些实施方式及其变形包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及与其等效的范围内。 
附图标记说明 
1…n型漂移层，2…n型层，2a…表面，2b…背面，3、53…p型基底区域，5…n型源极区域，7、57…p型接触区域，11、41…沟槽，11a…底面，11b、19a、41b…开口，11c…空隙，13…栅电极，13a…第一部分，13b…第二部分，13c…栅电极的下表面，15…场板电极，15a、15b…场板电极的端部（端面），17…栅极绝缘膜，19…硅氧化膜，21、23、25…场板绝缘膜，23a…场板绝缘膜的端部，27…绝缘膜，29…层间绝缘膜，31…n型漏极层，33…漏电极，35…源电极，51…n型基底层，55…n型发射极区域，61…p型集电极层，63…集电极电极，65…发射极电极，100、200、300…半导体装置。

Claims (5)

1.一种半导体装置，具备：
第一导电型的半导体层；
第二导电型的第一区域，设置在上述半导体层之上；
第一导电型的第二区域，选择性地设置在上述第一区域之上；
第二导电型的第三区域，与上述第二区域邻接地选择性地设置在上述第一区域之上；
第一控制电极，设置在从上述第二区域的第一面到达比上述第一区域深的位置的沟槽的内部，具有隔着第一绝缘膜与上述第一区域及上述第二区域对置的第一部分、和隔着比上述第一绝缘膜厚的第二绝缘膜与上述半导体层对置的第二部分；
第二控制电极，在上述沟槽的内部，设置在上述沟槽的底部与上述第一控制电极之间，隔着比上述第二绝缘膜厚的第三绝缘膜与上述半导体层对置；
第一主电极，与上述半导体层电连接；以及
第二主电极，与上述第二区域及上述第三区域电连接。
2.如权利要求1所述的半导体装置，
上述第二控制电极在上述沟槽的底部，隔着比上述第三绝缘膜薄的第四绝缘膜与上述半导体层对置。
3.如权利要求1或2所述的半导体装置，
上述第二控制电极与上述第二主电极电连接。
4.如权利要求1或2所述的半导体装置，
上述第二控制电极隔着第五绝缘膜与上述第一控制电极对置；
上述第二控制电极的与上述第一控制电极对置的部分的面积，比上述第一控制电极的与上述第二控制电极相向的面的整个面积小。 
5.一种半导体装置的制造方法，包括如下工序：
在第一导电型的半导体层形成沟槽，并在上述沟槽的内面形成场板绝缘膜的工序；
形成场板电极的工序，该场板电极埋入到形成了上述场板绝缘膜的上述沟槽的内部；
将上述场板绝缘膜回蚀至上述场板电极的上述沟槽的开口侧的端部与上述沟槽的底部侧的端部之间的深度的工序；
将上述场板电极回蚀至上述场板绝缘膜的上述沟槽的开口侧的端部与上述沟槽的底部之间的深度的工序；
将位于上述沟槽的开口与上述场板电极的上述沟槽的开口侧的端部之间的上述场板绝缘膜进行蚀刻、并沿垂直于上述沟槽的内面的方向进行薄膜化的工序；
将上述沟槽的开口与上述场板绝缘膜的上述沟槽的开口侧的端部之间的上述沟槽的内面、以及上述场板电极的上述沟槽的开口侧的端部进行热氧化的工序；以及
在上述沟槽的内部的上述场板绝缘膜及上述场板电极的上部的空隙形成栅电极的工序。 
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