JP2004520724A - トレンチゲート半導体デバイスの製造 - Google Patents

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Abstract

【課題】チャネル形成本体領域を設けるための、また、ゲート電極への接触を設けるための新規の、そして、利点に富む方法を提供すること。
【解決手段】縦型パワートランジスタ・トレンチゲート半導体デバイスが、トランジスタセルを収容する能動エリア（１００）と、ゲート電極（２５） （図６）を収容する非能動エリア（２００）を持っている。
ドレイン領域に適するｎ型層（１４）が、まだ半導体本体表面（１０ａ）まで延びている間に、ゲート材料（１１）が、能動エリア（１００）および非能動エリア（２００）において、二酸化シリコン（１７）で絶縁されたトレンチ（２０）内に堆積され、それらのトレンチ（２０）の上端に合わせて平坦化される。次に、打込み工程によって、能動エリア（１００）にｐ型チャネル形成本体領域（１５Ａ）、非能動エリア（２００）にｐ型領域（１５Ｂ）が設けられ、その後、能動エリア（１００）にソース領域（１３）が設けられる。次いで、ゲート電極（２５）との接触を取るために、非能動エリア（２００）のゲート材料（１１）から上部表面絶縁層（１７Ｂ）の上に延びる引き出しゲート材料（１１１）が、設けられる。トレンチ絶縁（１７）後にｐ型領域（１５Ａ）を設けることによって、デバイスのチャネルプロフィールが最適化され、また、非能動エリア（２００）にｐ型領域（１５Ｂ）を設けることによって、トレンチ（２０）の底部角における電圧絶縁破壊が抑制される。
【選択図】図４

Description

【０００１】
【発明の属する技術分野】
本発明は、縦型パワートランジスタ・トレンチゲート半導体デバイスの製造方法およびその方法によってつくられるそのようなデバイスに関するものである。
【０００２】
【従来の技術】
前記デバイスが、トレンチを備えた半導体本体であって、前記トレンチが前記半導体本体表面から前記半導体本体内に延びる半導体本体と、前記トレンチ内のゲート材料と前記トレンチに隣接する前記半導体本体との間に設けられた絶縁層において、前記デバイスが、能動トランジスタセルエリアを持ち、各トランジスタセルが、トレンチゲートに隣接するチャネル形成本体領域によって隔てられたソース領域とドレイン領域とを持ち、ソース電極が、前記半導体本体表面上の前記ソース領域に接し、かつ、前記トレンチ内の前記ゲート材料から絶縁されており、また、前記デバイスが、前記ソース領域を持たない非能動エリアを持っている絶縁層であって、前記非能動エリアにおける前記半導体本体表面上に上部表面絶縁層を設けるように前記トレンチから延びている当該絶縁層と、前記非能動エリアの前記トレンチ内の前記ゲート材料から前記上部表面絶縁層の上に延びる引き出しゲート材料と、前記引き出しゲート材料に接するゲート電極と、を有する、そのようなデバイスが知られている。
【０００３】
米国特許ＵＳ−Ａ−５，７９５，７９２ （Ｎｉｓｈｉｈａｒａ）は、上に定めた既知の観点を持つデバイスを開示している。この米国特許公報の背景技術検討は、チップサイズ縮小および性能向上が、トレンチ幅の縮小を要求しているが、トレンチ幅を縮小し過ぎると、トレンチ内に埋め込まれたゲート材料との接触を直接的に形成することが困難になることを指摘している。したがって、トレンチの内部から半導体基板の主面へと、その表面上のゲート電極との接触を取るために、ゲート材料を引き出すのが、通常行われるアプローチである。これは、前記デバイスが、前記非能動エリアの前記トレンチ内の前記ゲート材料から前記上部表面絶縁層の上に延びる引き出しゲート材料と、前記引き出しゲート材料に接するゲート電極と、を有するという上述の観点の通りである。Ｎｉｓｈｉｈａｒａは、ゲート絶縁層（即ち、上に定めた絶縁層および上部表面絶縁層）がシリコン酸化膜である絶縁ゲートデバイスに関するものであり、従来の処理では、ゲート材料がトレンチから主面に引き出されている、トレンチの正に上端角部において、この二酸化シリコン膜が薄くなり、この薄くなることが、シリコン酸化膜の絶縁破壊電圧を大きく減少させることがあるというさらなる問題の検討がなされている。Ｎｉｓｈｉｈａｒａの発明の開示は、トレンチの上端角部においてシリコン酸化膜厚さを増加させるための方法に関するものである。Ｎｉｓｈｉｈａｒａによって認められている従来のプロセスとＮｉｓｈｉｈａｒａによって開示されている発明のプロセスのいずれもが、最初に、ゲート電極となる部分の下までにも延びるチャネル形成本体領域を、チャネルと同じ導電型の領域を備えて設け、次に、トレンチおよびゲート絶縁層を形成し、その後、ゲート材料を堆積し、そして、一工程で、ゲート材料をトレンチ内に形成し、また、ゲート電極との接触を取るために主面まで引き出すように、このゲート材料をパターニングすることを必然的に必要とする。
【０００４】
【課題を解決するための手段】
本発明の１つの目的は、チャネル形成本体領域を設けるための、また、ゲート電極への接触を設けるための新規の、そして、利点に富む方法を提供することである。
【０００５】
本発明によれば、上に定めた既知の観点を持つ縦型パワートランジスタ・トレンチゲート半導体デバイスの製造方法であって、
（ａ） 前記能動エリアおよび非能動エリアにおいて前記半導体本体表面まで延びる第１の層を備える前記半導体本体であって、前記第１の層が、前記ドレイン領域に適する第１の導電型をしている前記半導体本体を設ける工程と、
（ｂ） 前記能動エリアおよび非能動エリアの前記第１の層内に延びる前記トレンチを形成する工程と、
（ｃ） 前記第１の層がまだ前記半導体本体表面まで延びている間に、前記能動エリアおよび非能動エリア内の前記トレンチ内に絶縁層を設け、前記非能動エリアに前記上部表面絶縁層を設ける工程と、
（ｄ） 前記トレンチ内に第１の材料を堆積し、前記能動エリアおよび非能動エリアの前記トレンチの上端に合わせて前記第１の材料を平坦化させる工程と、
（ｅ） 工程（ｃ）， （ｄ）の後、前記能動エリアおよび非能動エリアの前記半導体本体表面から延びる第２の層であって、前記能動エリアの前記チャネル形成領域に適する、前記第１の導電型と逆の第２の導電型を持つ第２の層を形成する工程と、
（ｆ） 工程（ｅ）の後、前記能動エリアに前記ソース領域を形成する工程と、
（ｇ） 同様に工程（ｅ）の後、前記非能動エリアに前記引き出しゲート材料を設ける工程と、を有する方法が提供される。
【０００６】
本発明の方法において、工程（ｃ）において絶縁層を設けた後に、工程（ｅ）において第２の層を形成することは、後で本発明の実施例の記述で説明するように、とりわけ、それらの絶縁層が半導体本体の第１の層を酸化することによって形成されている場合に、動作中のデバイスのチャネルプロフィールを最適化するのに有利である。
【０００７】
第２の層は、能動エリアに半導体本体領域を形成するが、ゲート電極の下の非能動エリアに存在してこの第２の層を持つ効果は、それが存在しなければ、その結果として動作中のデバイスの絶縁破壊電圧の不都合な減少を伴なって生じる、非能動エリアのトレンチの底部角における電界集中、を打ち消すということである。この効果は、後に本発明の実施例の記述で、より詳細に説明される。非能動エリアのトレンチの底部角における電界集中減少というこの効果は、Ｎｉｓｈｉｈａｒａ米国特許に開示されている構造にも存在するかのように見える。しかしながら、このことは、その発明の開示が、非能動エリアのトレンチの上端角における絶縁破壊電圧に関するものであるこの公報には言及されていないのであるが。本発明の実施例の後の記述で説明される理由によって、非能動エリアのトレンチの底部角における絶縁破壊は、それらのトレンチの上端角における絶縁破壊と異なる問題である。
【０００８】
したがって、本発明の方法は、デバイスのチャネルプロフィールを最適化するために、トレンチゲートのトレンチ内にゲート絶縁層を形成した後に、第２の層を能動エリアに形成することを可能にし、また、非能動エリアのトレンチの底部角における電界を減少させるために、この第２の層を、非能動エリアにも同時に形成することを可能にする。
【０００９】
請求項３に定められているように、工程（ｄ）において堆積され、平坦化される第１の材料は、デバイスゲート材料であってもよい。この場合には、デバイスゲート材料およびデバイス引き出しゲート材料は、工程（ｅ）において能動エリアおよび非能動エリアに第２の層を形成する前後の、それぞれ、分離した２つの工程（ｄ）および （ｇ）において設けられる。この工程（ｅ）は、工程（ｃ）においてトレンチ内に絶縁層を、また、非能動エリアに上部表面絶縁層を設けた後に行われる。
【００１０】
そうでなければ、請求項６に定められているように、工程（ｅ）の後であって工程（ｇ）の前に、前記第１の材料が、前記トレンチから除去されてもよく、工程（ｇ）において、第２の材料が、前記トレンチ内および前記非能動エリアの前記上部表面絶縁層上に堆積されてもよく、前記第２の材料は、前記デバイスゲート材料および前記デバイス引き出しゲート材料を設けるためにパターン化される。この場合には、デバイスゲート材料およびデバイス引き出しゲート材料は、ここでも工程（ｅ）において能動エリアおよび非能動エリアに第２の層を形成した後に、単一の工程、工程（ｇ）で設けられる。この工程（ｅ）は、工程（ｃ）において絶縁層を設けた後に行われる。
【００１１】
上述のどちらの方法においても、即ち、請求項３に定められた方法においても、請求項６に定められた方法においても、工程（ｃ）において、前記トレンチ内に前記絶縁層が、前記非能動エリアに前記上部表面絶縁層が、前記能動エリアにさらなる上部表面絶縁層が、同時に形成され、工程（ｅ）において、前記第２の層が、ドーパント打込みを用い、前記上部表面絶縁層を通して、および、前記さらなる上部表面絶縁層を通して形成されるのが好ましい。この場合には、前記ソース領域が、工程（ｆ）において、ドーパント打込みを用い、前記さらなる上部表面絶縁層を通して形成されてもよく、前記さらなる上部表面絶縁層は、前記ソース電極を設ける前に除去される。
【００１２】
【発明の実施の形態】
本発明の実施例が、付随するダイアグラマティックな図面とともに、例として以下に記述される。全図面が、ダイアグラマティックであり、正確な縮尺率で描かれてはいないということに注意しなければならない。図面の部分部分の相対的な寸法および比率は、図面の明確さおよび便利のために、大きさを拡大したり、縮小したりしている。製造の異なる段階において、また、部分的に変更された実施例および異なる実施例において一致する、あるいは、同等の要点を引用するために、同一の参照符号が大体用いられる。
【００１３】
図６は、トランジスタセルを収容している能動エリア１００およびゲート電極を収容している非能動エリア２００を持つ縦トレンチゲート型パワートランジスタの典型的な１実施例を図解している。トレンチ２０が、半導体本体表面１０ａから半導体本体１０に延びており、絶縁層１７が、トレンチ２０内のゲート材料１１とトレンチに隣接する半導体本体との間に設けられている。能動トランジスタセルエリア１００では、各トランジスタセルが、トレンチ２０内にゲート材料１１を有するトレンチゲートに隣接する、第２の導電型（即ち、本例ではｐ型）のチャネル形成本体領域１５Ａによって分離された逆の第１の導電型（即ち、本例ではｎ型）のソース領域１３およびドレイン領域１４を持っている。ソース電極２３が、能動エリア１００において半導体本体表面１０ａ上のソース領域１３に接しており、また、ゲート絶縁被覆層１８によってトレンチ２０内のゲート材料１１から絶縁されている。非能動エリア２００ではソース領域１３がなく、絶縁層１７が、半導体本体表面１０ａ上に上部表面絶縁層１７Ｂを設けるようにトレンチ２０から延びており、引き出しゲート材料１１１が、トレンチ２０内のゲート材料１１から上部表面絶縁層１７Ｂ上まで延び、ゲート電極２５が、引き出しゲート材料１１１に接している。第２の導電型の領域は、引き出しゲート材料１１１の下に領域１５Ｂを形成するように延びている。デバイスオン状態でのゲート電極２５への電圧信号の印加は、知られるように、能動エリア１００の各トランジスタセルの領域１５Ａに導電チャネル１２を誘起させ、また、ソース領域１３とドレイン領域１４との間のこの導電チャネル１２内を流れる電流を制御するように働く。
【００１４】
領域１４は、高導電率の基板領域１４ａ上の高抵抗率（低ドーピング）のエピタキシャル層によって形成されるドレインドリフト領域であってもよい。この基板領域１４ａを、領域１４と同導電型（本例ではｎ型）として縦型ＭＯＳＦＥＴを設けるようにしてもよいし、逆導電型（本例ではｐ型）として縦型ＩＧＢＴを設けるようにしてもよい。基板領域１４ａには、デバイス本体の底部の主面１０ｂにおいて、ＭＯＳＦＥＴの場合にはドレイン電極、ＩＧＢＴの場合にはアノード電極と呼ばれる電極２４が接している。
【００１５】
図６のデバイスは、図１から６までに概観されるように、次の工程を含む方法によって製造される。
（ａ） 前記能動エリア１００および非能動エリア２００において前記半導体本体表面１０ａまで延びる第１の層１４を備える前記半導体本体１０（通常、単結晶シリコン）であって、前記第１の層１４が、前記トランジスタセルドレイン領域に適する第１の導電型（通例、ｎ型）をしている前記半導体本体１０を設ける工程〔図１参照〕。
（ｂ） 前記能動エリア１００および非能動エリア２００の前記第１の層１４内に延びる前記トレンチ２０を形成する工程〔図１， ２参照〕。
（ｃ） 前記第１の層１４がまだ前記半導体本体表面１０ａまで延びている間に、前記能動エリア１００および非能動エリア２００内の前記トレンチ２０内に絶縁層１７を設け、前記非能動エリアに前記上部表面絶縁層１７Ｂを設ける工程（層１７， １７Ｂはともに、前記第１の層１４の酸化によって形成される二酸化シリコンであることが好ましい）〔図１参照〕。
（ｄ） 前記トレンチ２０内に前記ゲート材料１１を堆積し、前記能動エリア１００および非能動エリア２００の前記トレンチ２０の上端に合わせて前記ゲート材料１１を平坦化させる工程〔図１， ２参照〕。
（ｅ） 工程（ｃ）， （ｄ）の後、前記能動エリア１００および非能動エリア２００の前記半導体本体表面１０ａから延びる第２の層１５Ａ， １５Ｂであって、前記能動エリア１００の前記チャネル形成領域１５Ａに適する、前記第１の導電型と逆の第２の導電型（通例、ｐ型）を持つ第２の層１５Ａ， １５Ｂを形成する（通常、ボロンドーパント打込みを用いて）工程〔図３参照〕。
（ｆ） 工程（ｅ）の後、前記能動エリア１００に前記ソース領域１３を形成する（通常、砒素ドーパント打込みを用いて）工程〔図３参照〕。
（ｇ） 同様に工程（ｅ）の後、前記非能動エリア２００に前記引き出しゲート材料１１１（通常、ドープされた多結晶シリコンで、前記ゲート材料１１と同じ組成）を設ける工程〔図４， ５参照〕。
【００１６】
その後、さらなる工程によって、前記ソース電極２３および前記ゲート電極２５が設けられる〔図６参照〕。
【００１７】
トレンチ２０に絶縁層１７を設けた後に、工程（ｅ）において能動エリア１００にチャネル形成領域１５Ａを備えた第２の層を形成することは、とりわけ、絶縁層１７が第１の層１４を酸化することによって形成されている場合に、デバイス動作中のチャネル１２のプロフィールを最適化するのに有利である。半導体本体１０の酸化によるゲート絶縁層１７の形成は、チャネル形成領域１５Ａが既に存在していれば、その酸化処理が、領域１５Ａ内のｐ型ドーパントおよび層１４内のｎ型ドーパントを移動させ、トレンチ２０の近傍のそれらの濃度を、意図されているものから相当に変化させるほどの長時間かつ高温の温度処理であるということが、その理由である。とりわけ、この酸化処理は、領域１５Ａのチャネル１２から絶縁酸化層１７にｐ型ドーパント（ボロン）を引き寄せる。この酸化処理は、また、チャネル１２の長さ、即ち、ｎ型ソース領域１３とｎ型ドレイン領域１４との間のｐ型領域１５Ａの距離をも、意図されているものから変化させてしまう。チャネル形成領域１５Ａを形成するためにドーパント打込みを用いる前にゲート絶縁層１７を設けるために酸化処理を遂行することは、酸化処理によってドーパントが移動するという上述の効果を回避し、したがって、より一様な深さを持つチャネル１２、より意図された通りのドーピングレベル、より意図された通りの長さが設けられる、換言すると、チャネル１２のプロフィールが最適化される。
【００１８】
上に概観した方法において２つの別個の工程（ｄ）および（ｇ）を行っていることによって、即ち、工程（ｄ）においてトレンチ２０の最上部に一致するように、ゲート材料１１を堆積・平坦化し、その後、工程 （ｇ）において引き出しゲート材料１１１を設けることによって、第２の層のチャネル形成領域１５Ａを設けるとともに、引き出しゲート材料の下になる非能動エリア２００に第２の層領域１５Ｂを設ける中間の工程（ｅ）を置くことが可能になる。領域１５Ｂが存在しなければ、デバイスの動作中に非能動エリア２００のトレンチ２０の底部角２０Ａ（図６参照）に高い電界集中が発生し、したがって、デバイスのドレイン−ソース間絶縁破壊電圧は減少する。この効果は、能動エリア１００においてはトレンチ２０および領域１５Ａの下で等間隔であるが、非能動エリア２００においては引き出しゲート材料１１１への電極２５の接続によって、ｎ型層１４を通って半導体本体上部表面１０ａの方へ引き寄せられ、その結果、底部角２０Ａにおいて等電圧線の集中を生じる、そのような等電圧線を考えれば理解される。非能動エリア２００におけるｐ型領域１５Ｂの存在は、上部表面１０ａへの等電圧線のこの引き寄せを防ぎ、したがって、トレンチ底部角２０Ａにおける電界の集中を打ち消す。これらの縦型パワートランジスタデバイスにおいて、固有オン抵抗、即ち、オン状態におけるドレイン−ソース間抵抗と、ドレイン−ソース間絶縁破壊電圧との間のよりよいトレードオフを得るために、ドリフト長、即ち、ｎ型層１４の深さを最小化することができる。本明細書の従来の技術で言及したように、公報ＵＳ−Ａ−５，７９５，７９２（Ｎｉｓｈｉｈａｒａ）も、ゲート電極の真下のｐ型領域を示しているが、これらのｐ型領域は、非能動エリアにおいてトレンチの下まで延びており、それは、与えられたドレイン−ソース間絶縁破壊電圧に対する最小値よりも長いドリフト長に帰着する。本発明の典型的な実施例で、領域１５Ｂは、チャネル形成本体領域１５Ａと同じ深さを持っており、したがって、Ｎｉｓｈｉｈａｒａのデバイスのこの不都合は回避される。さらに、本明細書の従来の技術で言及したように、Ｎｉｓｈｉｈａｒａの発明の開示は、非能動エリア２００におけるトレンチ上端角２０Ｂ（本図面の図６参照）での絶縁層の電圧絶縁破壊に関係している。トレンチの上端角での絶縁破壊は、ゲートソース間絶縁破壊であり、これは、ドレイン−ソース間絶縁破壊および／またはゲート−ドレイン間絶縁破壊であるトレンチの底部角での絶縁破壊とは異なる機構であるということに注意されなければならない。
【００１９】
図６のデバイスの連続的な製造の段階が、図１〜６に関連して、以下に詳細に記述される。
【００２０】
図１および２を参照すると、単結晶シリコン半導体本体１０が、半導体本体１０の上側主面１０ａまで延びるエピタキシャル高比抵抗（低ドープ）ｎ型の第１の層１４が形成される、高導電率のｎ型基板領域１４ａを備えて最初に設けられる。第１の層１４および基板１４ａは、能動エリア１００および非能動エリア２００のどちらにも存在し、能動エリア１００では、トランジスタセルがつくられ、層１４にはトランジスタセル・ドレインドリフト領域が形成される。公知の堆積技術（例えば、減圧化学気相成長法）を用いて連続的な厚い層を形成し、その後、公知のフォトリソグラフィー技術およびエッチング技術を用いてこの層にエッチ窓を形成することによって、表面１０ａ上に、例えば二酸化シリコンよりなるマスク（図示せず）が形成される。その後、能動エリア１００および非能動エリア２００において第１の層１４内に延びるトレンチ２０が、望ましくは異方性プラズマエッチング法を用いて、マスクのエッチ窓の半導体本体１０をエッチングすることにより形成される。トレンチ２０を形成した後、二酸化シリコンマスクが除去される。
【００２１】
第１の層１４がまだ半導体本体表面１０ａまで延びている間に、絶縁層１７が、能動エリア１００および非能動エリア２００におけるトレンチ２０内に設けられ、同時に、上部表面絶縁層１７Ａが、能動エリア１００の半導体本体表面１０ａの上に設けられ、また、上部表面絶縁層１７Ｂが、非能動エリア２００の半導体本体表面１０ａの上に設けられる。層１７， １７Ａ， １７Ｂは、堆積によって、あるいは、シリコン本体１０のドライ酸化によって、あるいは、ウェット酸化成長によって形成された二酸化シリコンであることが好ましい。半導体本体の第１の層１４を酸化するのが、好適な方法である。ゲート材料１１は、ドープされた多結晶シリコンであってもよく、トレンチ２０の絶縁層１７上、および、上部表面絶縁層１７Ａ， １７Ｂ上に堆積され、その後、半導体本体表面１７Ａのレベルにエッチバックされる。堆積されたゲート材料１１は、その後、能動エリア１００および非能動エリア２００においてトレンチ２０の上端に合わせて平坦化される。能動エリア１００において、各トレンチ２０並びにゲート絶縁層である層１７、および、ゲート材料１１は、トランジスタセルを取り囲むようにトレンチゲート構造を形成する。図２は、トレンチ２０が、ゲート材料１１を含有して、能動エリア１００と非能動エリア２００とにおいて、方形形状領域を取り囲んで、同一パターンを持って連結されたトレンチ網を形成していることを示している。このように、方形形状のトランジスタセルが、能動エリア１００に形成される。種々の既知のトランジスタセル幾何図形的配列が、用いられてもよい。一例として例えば、セルは、六角形あるいは細長いストライプの幾何図形的配列を持ってもよい。
【００２２】
ここで図３を参照すると、その後、ドーパント打込みが、能動エリア１００および非能動エリア２００において、半導体本体表面１０ａから延びる第２の、ｐ型の、層１５Ａ， １５Ｂを形成するために用いられる。これは、能動エリア１００および非能動エリア２００の全体に渡るアクセプタイオン（例えばボロン）打込みである。トレンチ２０の内部では、打込まれたイオンドースは十分低く、ドープされた多結晶ゲート材料１１の導電率には影響しない。トレンチ２０によって取り囲まれた方形形状領域の内部では、打込みは、二酸化シリコン上部表面絶縁層１７Ａ， １７Ｂを通してなされる。層１７Ａ， １７Ｂは、半導体本体表面１０ａを打込み中の汚染から保護し、また、打込み中のボロンイオンのチャネリングを抑制するためのスクリーンとして有利に働く。打込みに続いて、打込まれた層１５Ａ， １５Ｂのアニーリングと、その後の拡散のための熱処理が行われ、その結果、ｐ型チャネル形成領域１５Ａが、能動エリア１００に望み通りの深さに形成され、また、ｐ型領域１５Ｂが、非能動エリア２００の上部表面絶縁層１７Ｂの下に同じ深さに形成される。次に、ドナードーパント（例えばリンあるいは砒素）イオン打込みと、その後のアニーリングおよび拡散が、能動エリア１００にｎ型ソース領域１３を形成するために用いられる。この目的のために、マスク（図示せず）が、レジスト材料の連続層を堆積し、次いで、フォトリソグラフィー技術およびエッチング技術を用いて通例通りにこの層に窓を形成することによって形成される。それらの窓は、能動エリア１００のトレンチ２０によって取り囲まれた方形形状エリア内に環状の形状を持ち、ドナー打込みは、それらの環状の窓を通して行われる。環状のソース領域１３を形成した後、レジストマスクが除去される。ソース領域１３を形成するために、上述のレジストマスクに替えて、セルフアライメント処理によって形成される打込みマスクを用いることができると考えられる。
【００２３】
ここで図４， ５を参照すると、引き出しゲート材料は、ドープされた多結晶シリコンであってもよく、能動エリア１００および非能動エリア２００の全体上に堆積され、次いで、非能動エリア２００において、トレンチ２０内のゲート材料１１に接し、かつ、そこから、能動エリア１００から離れる方向に上部表面絶縁層１７Ｂ上に延びる、この引き出しゲート材料１１１を残すように、レジストマスクを用い、エッチングしてパターン化される。その後、レジストマスクが除去され、引き出しゲート材料１１１の上部表面が露出される。図４， ５に示すように、引き出しゲート材料１１１が、能動エリア１００に面する方向に上部表面絶縁層１７Ｂの一部と接するようにすることによって、この引き出しゲート材料１１１をパターニングするために用いられるレジストマスクのアライメントがより緩和される。ゲート材料１１と引き出しゲート材料１１１とは、同一組成を持つ、例えば、ｉｎ−ｓｉｔｕ（インサイチュウ）に、あるいは、打込みや拡散によって選択的にドープされた多結晶シリコンであることが好ましい。しかしながら、ゲート材料１１と引き出しゲート材料１１１とは異なる組成を持つ、例えば、引き出しゲート材料１１１は、金属であることも可能である。
【００２４】
ここで図６を参照すると、上部表面絶縁層１７Ｂが引き出しゲート材料１１１によって覆われているところを除いて、上部表面絶縁層１７Ａ， １７Ｂが、エッチングによって除去され、半導体本体上部表面１０ａが、露出される。次に、新しい絶縁材料層（例えば二酸化シリコン）が、能動エリア１００および非能動エリア２００の上に堆積され、それを、レジストマスクを用いてエッチングしてパターン化することによって、能動エリア１００にはゲート絶縁被覆層１８が、引き出しゲート材料１１１が存在しない非能動エリア２００では半導体本体表面１０ａの上にパッシベーション絶縁層１８Ａが、電極が接するべきではない引き出しゲート材料１１１の上には絶縁層１８Ｂが設けられる。次いで、電極材料（例えばアルミニウム）が、ソース電極２３およびゲート電極２５を設けるために堆積され、パターン化される。ソース電極２３は、環状のソース領域１３の上部表面および各トランジスタセルの内部のチャネル形成本体領域１５Ａの隣接する上部表面と接し、また、ソース電極２３は、ゲート絶縁被覆層１８によって、トランジスタセルを取り囲んでいるトレンチ２０内のゲート材料１１から絶縁されている。さらに、実際上は、ソース電極２３は、絶縁層１８Ａの上にも存在し、引き出しゲート材料１１１の端と重なり合っている絶縁層１８Ｂの上にも部分的に存在する。ゲート電極２５は、絶縁層１８Ｂの上に部分的に存在し、また、引き出しゲート材料１１１と接している。
【００２５】
図６は、非能動エリア２００のｐ型の第２の層の領域１５Ｂを、各々が、トレンチ２０網によって取り囲まれ、ソース電極２３が接していない分離されたセルとして示している。これらの領域１５Ｂを、電気的なフローティング領域として持たない方がより優れており、この目的のために変更された方法およびデバイスが、以下に記述される。
【００２６】
図７は、以下のように変更されているということを除けば、図５に示されているものに相当する段階における半導体本体の平面図である。図７に示されるように、非能動エリア２００のトレンチは、能動エリア１００から非能動エリア２００に延びるストライプ形状のトレンチ２０’のパターンとして形成されており、ｐ型の第２の層のストライプ形状領域１５Ｂ’が、能動エリア１００から非能動エリア２００へのそのストライプ形状のトレンチ２０’の間に延びている。
【００２７】
図８は、図７に示される線ＶＩＩＩ−ＶＩＩＩに沿って取られた半導体本体の断面図である。この図は、トレンチ２０’のゲート材料１１と接し、そこから、非能動エリア２００の領域１５Ｂ’上の上部表面絶縁層１７Ｂの上まで延びている引き出しゲート材料１１１を示している。
【００２８】
図９は、図７， ８と関連して上述したように変更されているということを除けば、図６に対応する段階における半導体本体の断面図を示している。図７の線ＩＸ−ＩＸは、図９の断面が、ストライプ形状領域１５Ｂ’の１つを通って取られている位置を表わしている。この図は、ソース電極２３が、半導体本体表面１０ａにおいて、ストライプ形状ｐ型領域１５Ｂ’に、それらの領域が電気的にフローティング状態にならずに、いかにして接するかを示している。
【００２９】
図１〜６と関連して上述した第１の方法、および、図７〜９と関連して上述した第２の変更された方法において、デバイスゲート材料１１とデバイス引き出しゲート材料１１１とは、能動エリア１００および非能動エリア２００に第２の、ｐ型の、層１５Ａ， １５Ｂを形成する前後の、それぞれ、２つの別個の工程において設けられている。堆積され、平坦化された材料１１は、図１， ２と関連して記述したように、デバイスゲート材料を備えるために残してある第１の材料と考えることができる。第３の方法では、図１０〜１２と関連して以下に記述されるが、第２の層１５Ａ， １５Ｂを形成する前に堆積され、平坦化されたこの第１の材料が、その後、トレンチ２０から除去され、次に、第２の材料が、トレンチ２０内および上部表面絶縁層１７Ａ， １７Ｂ上に堆積され、次いで、この第２の材料がパターン化されて、単一工程において、デバイスゲート材料とデバイス引き出しゲート材料とが設けられるというように、第１および第２の方法が、ともに変更される。
【００３０】
ここで図１０を参照すると、上のように概述した第３の方法にしたがって変更されているということを除けば、図３に示されているものに相当する段階における半導体本体１０の断面図が示されている。この第３の方法において、図１， ２と関連して記述された工程は、トレンチ２０内に堆積され、平坦化されてデバイスゲート材料を設けるために残される材料の替わりに、デバイスゲート材料を設けるために残されない第１の材料３０がトレンチ２０内に堆積され、平坦化されるということを除けば、依然として適用される。第２の層１５Ａ， １５Ｂが、図３と関連して記述されたと同様の仕方でドーパントイオン打込みおよび拡散を用いて形成され、ソース領域１３が、図３と関連して記述されたと同様の仕方で形成される。材料３０の目的は、第２の層１５Ａ， １５Ｂを形成するために打込まれるドーパントが、トレンチ２０の底を突き抜けて領域１４に打込まれることを防ぐ抑制層として働くということだけである。材料３０は、例えば、ｓｐｉｎ−ｏｎ−ｇｌａｓｓあるいはレジスト材料あるいは多結晶シリコンであってもよい。
【００３１】
図１１に示されるように、材料３０は、その後、エッチングによって能動エリア１００および非能動エリア２００のトレンチ２０から除去される。
【００３２】
ここで、図１２を参照すると、上のように概述した第３の方法にしたがって変更されということを除けば、図４に示されているものに相当する段階における半導体本体１０の断面図が示されている。トレンチ２０から第１の材料３０を除去した後、第２の材料が、能動エリア１００および非能動エリア２００の全体に渡って、トレンチ２０内および上部表面絶縁層１７Ａ， １７Ｂ上に堆積される。次に、この第２の材料をレジストマスクを用いてエッチングしてパターン化することによって、単一工程で、能動エリア１００のトレンチ２０内にデバイスゲート材料１１’を設け、非能動エリア２００のトレンチ２０内に、上部表面絶縁層１７Ｂ上のデバイス引き出しゲート材料１１１’まで延びるようにデバイスゲート材料１１’を設ける。図６と関連して記述されたと同一の方法工程が、図１２の構造を完全なデバイスに作り上げるために適用可能である。
【００３３】
上述のように単一工程でデバイスゲート材料１１’およびデバイス引き出しゲート材料１１１’を設けるために使われる第２の材料は、例えば、ドープされた多結晶シリコンであってもよい。そうでなければ、この第２の材料は、金属であってもよい。金属ゲート材料を持つことの１つの利点は、そのデバイスのゲート抵抗を、多結晶シリコンデバイスよりも小さくできるということである。さらに、相異なる金属は、相異なる仕事関数を持っており、相異なる閾電圧を持つデバイスを備えるために使うことができる。
【００３４】
上述のパワートランジスタおよびそれらの製造方法の変形および修正には、本発明の範囲内で、以下のようなものが含まれる。上述の例では、ｐ型の第２の層１５Ａ， １５Ｂが、表面絶縁層１７Ａ， １７Ｂを通してのドーパントイオン打込みによって形成されており，これが、好ましい方法である。しかしながら、層１５Ａ， １５Ｂは、そうではなくて、例えば、層１７Ａ， １７Ｂを通しての強くドープされたガラス層からの拡散だけで形成することも可能である。もう１つの可能な手段は、気相からの拡散による層１５Ａ， １５Ｂの形成の前に、層１７Ａ， １７Ｂを除去することである。別の層１７Ｂが、その後、第１および第２の典型的な方法では、引き出しゲート材料１１１を設ける前に設けられ、第３の典型的な方法では、ゲート材料１１’および引き出しゲート材料１１１’を設ける前に設けられる。ｐ型導電率のチャネル形成領域によって隔てられたｎ型導電率のソース領域とドレイン領域とに替えて、ソース領域とドレイン領域とは、チャネル形成領域をｎ型として、ｐ型であってもよい。トランジスタセルの少なくともいくつかは、ソース領域およびドレイン領域と逆導電型の局在した領域を持ってもよく、その局在した領域は、半導体本体内をドレイン領域まで延びており、チャネル形成領域によってトレンチゲートから隔てられている。通常の型のデバイスでは、この局在領域は、自然に組み込まれる（意図しない）寄生バイポーラトランジスタがオン状態にはいることからセルを保護する。
【図面の簡単な説明】
【図１】本発明に係る縦型パワートランジスタ・トレンチゲート半導体デバイスの第１の例による製造方法の一過程における半導体本体の断面図である。
【図２】図１の過程における半導体本体の平面図である（Ｉ−Ｉ線は、図１の断面が取られる位置を指している）。
【図３】図１の過程に続く過程における半導体本体の断面図である。
【図４】図３の過程に続く過程における半導体本体の断面図である。
【図５】図４の過程における半導体本体の平面図である（ＩＶ−ＩＶ線は、図４の断面が取られる位置を指している）。
【図６】図４の過程に続く過程における半導体本体の断面図である。
【図７】本発明の方法の第２の例のように変更されている、図５に相当する段階における半導体本体の平面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿って取られた半導体本体の断面図である。
【図９】本発明の方法の第２の例のように変更されている、図６に相当する段階における半導体本体の断面図である（図７のＩＸ−ＩＸ線は、図９の断面が取られる位置を指しており、図９は、本発明に係る縦型パワートランジスタの第２の例を示している）。
【図１０】本発明の方法の第３の例のように変更されている、図３に相当する段階における半導体本体の断面図である。
【図１１】図１０の過程に続く過程における半導体本体の断面図である。
【図１２】本発明の方法の第３の例のように変更されている、図４に相当する段階における半導体本体の断面図である。
【符号の説明】
１０ 半導体本体
１０ａ 半導体本体表面
１１， １１’ ゲート材料
１３ ソース領域
１４ ドレイン領域
１５Ａ チャネル形成領域
１５Ｂ ｐ型領域
１５Ｂ’ ストライプ形状ｐ型領域
１７ ゲート絶縁層
１７Ａ， １７Ｂ 上部表面絶縁層
２０ トレンチ
２０Ａ トレンチ底部角
２３ ソース電極
２５ ゲート電極
１００ 能動エリア
１１１， １１１’ 引き出しゲート材料
２００ 非能動エリア

Claims (14)

  1. 縦型パワートランジスタ・トレンチゲート半導体デバイスの製造方法であって、前記デバイスが、
    トレンチを備えた半導体本体であって、前記トレンチが前記半導体本体表面から前記半導体本体内に延びる半導体本体と、前記トレンチ内のゲート材料と前記トレンチに隣接する前記半導体本体との間に設けられた絶縁層において、前記デバイスが、能動トランジスタセルエリアを持ち、各トランジスタセルが、トレンチゲートに隣接するチャネル形成本体領域によって隔てられたソース領域とドレイン領域とを持ち、ソース電極が、前記半導体本体表面上の前記ソース領域に接し、かつ、前記トレンチ内の前記ゲート材料から絶縁されており、また、前記デバイスが、前記ソース領域を持たない非能動エリアを持っている絶縁層であって、前記非能動エリアにおける前記半導体本体表面上に上部表面絶縁層を設けるように前記トレンチから延びている当該絶縁層と、前記非能動エリアの前記トレンチ内の前記ゲート材料から前記上部表面絶縁層の上に延びる引き出しゲート材料と、前記引き出しゲート材料に接するゲート電極と、を有し、前記方法が、
    （ａ） 前記能動エリアおよび非能動エリアにおいて前記半導体本体表面まで延びる第１の層を備える前記半導体本体であって、前記第１の層が、前記ドレイン領域に適する第１の導電型をしている前記半導体本体を設ける工程と、
    （ｂ） 前記能動エリアおよび非能動エリアの前記第１の層内に延びる前記トレンチを形成する工程と、
    （ｃ） 前記第１の層がまだ前記半導体本体表面まで延びている間に、前記能動エリアおよび非能動エリアの前記トレンチ内に絶縁層を設け、前記非能動エリアに前記上部表面絶縁層を設ける工程と、
    （ｄ） 前記トレンチ内に第１の材料を堆積し、前記能動エリアおよび非能動エリアの前記トレンチの上端に合わせて前記第１の材料を平坦化させる工程と、
    （ｅ） 工程（ｃ）， （ｄ）の後、前記能動エリアおよび非能動エリアの前記半導体本体表面から延びる第２の層であって、前記能動エリアの前記チャネル形成領域に適する、前記第１の導電型と逆の第２の導電型を持つ第２の層を形成する工程と、
    （ｆ） 工程（ｅ）の後、前記能動エリアに前記ソース領域を形成する工程と、
    （ｇ） 同様に工程（ｅ）の後、前記非能動エリアに前記引き出しゲート材料を設ける工程と、を有する方法。
  2. 工程（ｃ）において、前記トレンチ内の前記絶縁層および前記非能動エリアの前記上部表面絶縁層が、前記半導体本体の第１の層の酸化によって形成されることを特徴とする請求項１に記載の方法。
  3. 工程（ｄ）において堆積され、平坦化される前記第１の材料が、デバイスゲート材料であることを特徴とする請求項１または２に記載の方法。
  4. 前記第１の材料が、多結晶シリコンであることを特徴とする請求項３に記載の方法。
  5. 前記ゲート材料および前記引き出しゲート材料が、同一の組成を持つことを特徴とする請求項３または４に記載の方法。
  6. 工程（ｅ）の後であって工程（ｇ）の前に、前記第１の材料が、前記トレンチから除去され、工程（ｇ）において、第２の材料が、前記トレンチ内および前記非能動エリアの前記上部表面絶縁層上に堆積され、前記第２の材料が、前記デバイスゲート材料および前記デバイス引き出しゲート材料を設けるためにパターン化されることを特徴とする請求項１または２に記載の方法。
  7. 前記第２の材料が、多結晶シリコンであることを特徴とする請求項６に記載の方法。
  8. 前記第２の材料が、金属であることを特徴とする請求項６に記載の方法。
  9. 工程（ｃ）において、前記トレンチ内に前記絶縁層が、前記非能動エリアに前記上部表面絶縁層が、前記能動エリアにさらなる上部表面絶縁層が同時に形成され、また、前記第２の層が、工程（ｅ）において、ドーパント打込みを用い、前記上部表面絶縁層を通して、および、前記さらなる上部表面絶縁層を通して形成されることを特徴とする請求項１から８のいずれか１つに記載の方法。
  10. 前記ソース領域が、工程（ｆ）において、ドーパント打込みを用い、前記さらなる上部表面絶縁層を通して形成され、また、前記さらなる上部表面絶縁層が、前記ソース電極を設ける前に除去されることを特徴とする請求項９に記載の方法。
  11. 前記ソース領域のためのエリアを定めるために、実用マスクが用いられることを特徴とする請求項１から１０のいずれか１つに記載の方法。
  12. 前記ソース電極が、あらかじめ前記能動エリアにゲート絶縁被覆層を設けるために絶縁材料を堆積し、パターン化することによって、前記トレンチ内の前記ゲート材料から絶縁されることを特徴とする請求項１から１１のいずれか１つに記載の方法。
  13. 前記トレンチが、前記能動エリアと非能動エリアとで同一パターンを持って連結されたトレンチ網として形成されており、前記能動エリアの前記トランジスタセルが、それぞれ、前記トレンチ網によって取り囲まれ、かつ、前記半導体本体表面において前記設けられたソース電極に接しており、前記非能動エリアの前記第２の層の分離されたセルが、それぞれ、前記トレンチ網によって取り囲まれ、かつ、前記設けられたソース電極に接していないことを特徴とする請求項１から１２のいずれか１つに記載の方法。
  14. 前記非能動エリアの前記トレンチが、前記能動エリアから前記非能動エリアに延びるストライプ形状のトレンチパターンとして形成され、前記第２の層のストライプ形状領域が、前記能動エリアから前記非能動エリアのストライプ形状のトレンチ間に延びるように形成され、前記ソース電極が、前記半導体本体表面において、前記第２の層の前記ストライプ形状領域に接するように設けられていることを特徴とする請求項１から１２のいずれか１つに記載の方法。
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