JP2010010556A - 半導体装置 - Google Patents

Abstract

【課題】サージに対する耐量と素子耐圧との両立を図ることができる半導体装置を提供する。
【解決手段】外周耐圧部２０は、セル部１０の外周に設けられた外周サージ緩和領域２１と、外周サージ緩和領域２１の外周に設けられた外周ウェル領域２２と、ダミーゲート電極４７を含んでおり外周サージ緩和領域２１および外周ウェル領域２２にそれぞれ設けられると共に、トレンチゲート構造と同じ構造のダミートレンチ構造４５〜４７とを備えている。そして、ダミーゲート電極４７は、表面電極３９に電気的に接続されている。
【選択図】図２

Description

本発明は、トレンチゲート構造を有する素子構造が形成されたセル部と、該セル部の外周に設けられた外周耐圧部とが備えられた半導体装置に関する。

従来より、ゲート耐圧を向上させた半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、半導体チップ外周部に沿って電界緩和部が設けられ、この電界緩和部にトレンチゲートの終端部が接続された半導体装置が提案されている。

この構造では、電界緩和部とトレンチゲートとが同電位となるため、電界の曲率が低くなる。このため、局部的な高電界の発生が防止され、ゲート耐圧が確保される。
特開２００５−３２２９４９号公報

しかしながら、上記従来の技術では、電界緩和部とトレンチゲートとが同電位となるため、素子のスイッチング時にゲート−コレクタ間のゲート容量が小さくなってしまうという問題がある。これにより、サージが印加されたときにゲート容量を充電する時間が早くなってしまい、スイッチングサージが発生してしまう。

本発明は、上記点に鑑み、サージに対する耐量と素子耐圧との両立を図ることができる半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、主表面（３１）および主表面（３１）の反対面である裏面（３２）を有する半導体基板（３０）において、半導体基板（３０）の主表面（３１）側にゲート電極（３８）を含むトレンチゲート構造を有する素子構造が形成されていると共に、主表面（３１）に表面電極（３９）が形成され、裏面（３２）に裏面電極（４２）が形成されたセル部（１０）と、セル部（１０）の外周に設けられた外周耐圧部（２０）とが備えられた半導体装置であって、セル部（１０）は、半導体基板（３０）のうち主表面（３１）側の一部がトレンチゲート構造で囲まれた浮遊電位領域（４０）を有し、外周耐圧部（２０）は、セル部（１０）の外周に設けられた外周サージ緩和領域（２１）と、外周サージ緩和領域（２１）の外周に設けられた外周ウェル領域（２２）と、ダミーゲート電極（４７）を含んでおり、外周サージ緩和領域（２１）および外周ウェル領域（２２）にそれぞれ設けられると共に、トレンチゲート構造と同じ構造のダミートレンチ構造（４５〜４７）とを備え、ダミーゲート電極（４７）は、ゲート電極（３８）、表面電極（３９）、および浮遊電位領域（４０）のいずれかに電気的に接続されていることを特徴とする。

これによると、セル部（１０）と外周ウェル領域（２２）との間に外周サージ緩和領域（２１）が設けられているため、外周ウェル領域（２２）から広がる空乏層がセル部（１０）に届かないようにすることができる。したがって、サージに対する耐量を確保できる。

また、外周耐圧部（２０）の外周サージ緩和領域（２１）と外周ウェル領域（２２）とがセル部（１０）のゲート電極（３８）、表面電極（３９）、および浮遊電位領域（４０）のいずれかと同電位になる。このため、半導体基板（３０）内においてセル部（１０）の最外部と外周ウェル領域（２２）との間の電界密度を下げて等電位面をフラットにすることができる。したがって、素子の耐圧を確保することができる。以上により、サージに対する耐量と素子耐圧との両立を図ることができる。

請求項２に記載の発明では、トレンチゲート構造とダミートレンチ構造とは一繋ぎになっており、ダミーゲート電極（４７）とゲート電極（３８）とが一体化されていることで、ダミーゲート電極（４７）とゲート電極（３８）とが同電位になっていることを特徴とする。

これにより、ダミーゲート電極（４７）とゲート電極（３８）とを電気的に接続する必要がなくなる。すなわち、ゲート電極（３８）に電位を与えることで、ダミーゲート電極（４７）にもゲート電極（３８）と同じ電位を与えることができるので、半導体装置の構成を簡略化することができる。

請求項３に記載の発明のように、外周耐圧部（２０）は外周ウェル領域（２２）の外周に設けられたガードリング領域（２３）を有すると共に、ガードリング領域（２３）はガードリング（４４）を有しており、該ガードリング（４４）にダミートレンチ構造（４５〜４７）が設けられている構造とすることもできる。

請求項４に記載の発明では、半導体基板（３０）には、感温素子（５１）を含んだ感温素子部（５０）が備えられており、感温素子部（５０）は、感温素子（５１）に接続された配線（５２）が配置された感温素子用ウェル領域（２４）と、感温素子用ウェル領域（２４）とセル部（１０）との間に設けられた内部サージ緩和領域（２５）と、感温素子用ウェル領域（２４）および内部サージ緩和領域（２５）にそれぞれ設けられたダミートレンチ構造とを備えていることを特徴とする。

これにより、感温素子（５１）が設けられた半導体装置においても、セル部（１０）と感温素子用ウェル領域（２４）との間に内部サージ緩和領域（２５）が設けられている。このため、感温素子用ウェル領域（２４）から広がる空乏層がセル部（１０）に届かないようにすることができ、サージに対する耐量を確保できる。

また、内部サージ緩和領域（２５）および感温素子用ウェル領域（２４）におけるダミーゲート電極（４７）がセル部（１０）のゲート電極（３８）、表面電極（３９）、および浮遊電位領域（４０）のいずれかと同電位になる。したがって、セル部（１０）と感温素子用ウェル領域（２４）との間の電界密度を下げて同電位面を平坦化することができ、素子の耐圧を確保することができる。以上により、半導体装置において感温素子（５１）が設けられた領域においても、サージに対する耐量と素子耐圧との両立を図ることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
図１は、本実施形態に係る半導体装置の一部平面図である。また、図２は図１のＡ−Ａ断面図であり、図３は図１のＢ−Ｂ断面図である。

図１に示されるように、半導体装置は、半導体素子が形成されたセル部１０と、外周耐圧部２０とを備えており、四角形状のセル部１０を囲むように、セル部１０の外周に外周耐圧部２０が設けられている。また、図２および図３に示されるように、セル部１０および外周耐圧部２０は、主表面３１および主表面３１の反対面である裏面３２を有する半導体基板３０に設けられている。

そして、セル部１０には例えば多数のＩＧＢＴが形成されている。具体的には、Ｎ−型ドリフト層３３の表層部にチャネル領域を設定するＰ型ベース層３４が形成され、このＰ型ベース層３４の表層部にＮ型エミッタ領域３５が形成されている。Ｎ型エミッタ領域３５およびＰ型ベース層３４を貫通してＮ−型ドリフト層３３に達するようにトレンチ３６が形成されている。そして、このトレンチ３６の内壁にＳｉＯ_２等のゲート絶縁膜３７とＰｏｌｙＳｉ等のゲート電極３８とが順に形成され、これらトレンチ３６、ゲート絶縁膜３７、ゲート電極３８からなるトレンチゲート構造が構成されている。そして、このトレンチゲート構造およびＮ−型ドリフト層３３によって縦型の素子構造が構成されている。

各ゲート電極３８は半導体基板３０の主表面３１の上に形成された図示しない配線によって互いに電気的に接続されている。また、Ｎ型エミッタ領域３５は、表面電極３９にそれぞれ電気的に接続されている。この表面電極３９はエミッタ電極として機能する。なお、半導体基板３０の主表面３１上には、ＢＰＳＧ膜等の図示しない層間絶縁膜も形成されている。

本実施形態では、図１に示されるように、トレンチ３６はＰ型ベース層３４の一部を囲むように形成される。このため、トレンチゲート構造で囲まれた領域、詳しくはトレンチ３６で囲まれたＰ型ベース層３４は、電気的に浮遊した浮遊電位領域４０になっている。

Ｎ−型ドリフト層３３の裏面にはＰ＋型領域４１が形成されている。このＰ＋型領域４１は、裏面電極４２に接続されている。この裏面電極４２はコレクタ電極として機能する。したがって、セル部１０においては、表面電極３９と裏面電極４２との間の素子構造に電流が流れる構成になっている。

一方、外周耐圧部２０は、セル部１０の外周に設けられた外周サージ緩和領域２１と、外周サージ緩和領域２１の外周に設けられた外周ウェル領域２２と、外周ウェル領域２２の外周に設けられたガードリング領域２３とを備えている。

このうち、外周サージ緩和領域２１は、Ｎ−型ドリフト層３３の表層部にＰ型ベース層３４が形成された領域になっている。外周サージ緩和領域２１の幅は、例えば数十μｍである。また、外周ウェル領域２２は、Ｎ−型ドリフト層３３の表層部にＰ型ベース層３４よりも深いＰ型ウェル４３が形成された領域になっている。Ｐ型ウェル４３は、電界を緩和するための領域である。

図４は、図１のＡ−Ａ断面についてガードリング領域２３を含んだ断面図である。この図に示されるように、ガードリング領域２３には、ガードリングとして複数の環状のＰ型ウェル４４が設けられている。

さらに、外周耐圧部２０は、外周サージ緩和領域２１および外周ウェル領域２２に設けられたダミートレンチ構造を備えている。このダミートレンチ構造は、上述したセル部１０におけるトレンチゲート構造と同じ構造になっている、具体的には、ダミートレンチ構造は、ダミートレンチ４５と、このダミートレンチ４５の内壁に形成されたゲート絶縁膜４６と、このゲート絶縁膜４６の上に形成されたダミーゲート電極４７とからなる。

本実施形態では、図１の破線で示されるように、３本のダミートレンチ４５がセル部１０を囲むように環状に設けられている。図２および図３に示されるように、１本は外周サージ緩和領域２１に設けられ、１本は外周サージ緩和領域２１と外周ウェル領域２２との境界部に設けられ、１本は外周ウェル領域２２に設けられている。これら３本のダミートレンチ４５は、例えば、１周するトレンチ３６において図１のＡ−Ａ断面のように断面を切る方向の間隔（Ｐ型ベース層３４を囲むトレンチ３６の幅）と同じ間隔で配置されている。

外周サージ緩和領域２１に配置されたダミートレンチ４５は、Ｐ型ベース層３４を貫通してＮ−型ドリフト層３３に達するように形成されている。また、外周サージ緩和領域２１と外周ウェル領域２２との境界部に配置されたダミートレンチ４５は、Ｐ型ウェル４３を貫通してＮ−型ドリフト層３３に達するように形成されている。さらに、外周ウェル領域２２に配置されたダミートレンチ４５は、Ｐ型ウェル４３に形成されている。なお、図４では、外周サージ緩和領域２１と外周ウェル領域２２との境界部に配置されたダミートレンチ４５を省略してある。

このうち、外周サージ緩和領域２１と外周ウェル領域２２との境界部に設けられたダミートレンチ４５および外周ウェル領域２２に配置されたダミートレンチ４５は、外周サージ緩和領域２１に配置されたダミートレンチ４５よりも少し深くなっている。これは、ローディング効果によってセル部１０の中央部と外周耐圧部２０側とのエッチング速度の差によるものである。

そして、本実施形態では、ダミーゲート電極４７は、セル部１０の表面電極３９に電気的に接続されている。これにより、ダミーゲート電極４７の電位は、セル部１０のＮ型エミッタ領域３５のエミッタ電位と同電位となる。以上が、本実施形態に係る半導体装置の全体構成である。上記の半導体装置は、周知の半導体プロセスにより形成される。この場合、セル部１０のトレンチゲート構造と外周耐圧部２０のダミートレンチ構造とは、例えば同じ工程で形成される。

本実施形態では、セル部１０の最外縁部に配置されるトレンチ３６のさらに外側にダミートレンチ４５が配置されている。このため、セル部１０の最外縁部のトレンチ３６の配置密度が低くなることでローディング効果によってトレンチ３６が深くなることを防止できる。上述のように、トレンチ３６とダミートレンチ４５との間隔が同じであるから、セル部１０から外周耐圧部２０にわたってトレンチ３６とダミートレンチ４５との深さをほぼ同じにすることができる。そして、ダミーゲート電極４７の電位がエミッタ電位と同電位にされているので、セル部１０と外周耐圧部２０との境界付近における電界密度の曲率をフラットにすることが可能となる。したがって、素子耐圧が低下することはない。

なお、外周耐圧部２０において、もっとも外側に配置されるダミートレンチ４５については、ダミートレンチ４５のパターンが疎になる。このため、もっとも外側に配置されるダミートレンチ４５は、ローディング効果によってエッチング速度が速くなり、セル部１０のトレンチ３６よりも少し深くなる。

また、セル部１０と外周ウェル領域２２との間に外周サージ緩和領域２１が設けられている。このため、外周ウェル領域２２から広がる空乏層がセル部１０に届かないようにすることが可能となる。したがって、半導体素子のスイッチング時のサージを抑制でき、サージに対する耐量を確保できる。

以上説明したように、本実施形態では、セル部１０の外側の外周耐圧部２０において、少なくとも外周サージ緩和領域２１と外周ウェル領域２２とにダミートレンチ構造を設け、ダミートレンチ４５内のダミーゲート電極４７をエミッタ電位としたことが特徴となっている。

これにより、セル部１０のトレンチゲート終端部から外周ウェル領域２２にわたって電界密度が下がって等電位面が平坦化するので、素子耐圧を低下させることはない。したがって、素子の耐圧を確保することができる。また、セル部１０と外周ウェル領域２２との間に外周サージ緩和領域２１が設けられているので、外周ウェル領域２２のＰ型ウェル４３からのびる空乏層がセル部１０に届くことはない。したがって、素子のスイッチング時におけるサージの耐量を確保することができる。以上により、サージに対する耐量と素子耐圧との両立を図ることができる。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。第１実施形態では、トレンチ３６とダミートレンチ４５とはそれぞれ別体で形成されていたが、本実施形態では、トレンチ３６とダミートレンチ４５とが一体化されていることが特徴となっている。

図５は、本実施形態に係る半導体装置の一部平面図であり、図１のＢ−Ｂ断面近傍の平面図である。この図に示されるように、トレンチゲート構造のトレンチ３６とダミートレンチ構造のダミートレンチ４５とは一繋ぎになって一体化されており、さらにダミーゲート電極４７とゲート電極３８とが一体化されている。トレンチ３６から延設されたダミートレンチ４５は、外周ウェル領域２２にまで延設されている。これにより、少なくとも外周サージ緩和領域２１と外周ウェル領域２２とにそれぞれダミートレンチ構造が設けられる。

そして、ダミーゲート電極４７はゲート電極３８と一体化されているから、ダミーゲート電極４７の電位はゲート電極３８と同電位になっている。

なお、本実施形態に係る半導体装置において、トレンチ３６が延設される方向に垂直な方向における外周耐圧部２０には、図１に示されるようにダミートレンチ構造が形成されている。したがって、本実施形態ではダミートレンチ構造は環状になっておらず、複数に別れた構造になっている。この場合、ダミーゲート電極４７の電位はエミッタ電位やゲート電位とされる。

以上説明したように、トレンチ３６を外周ウェル領域２２側に延設することで、外周耐圧部２０にダミートレンチ構造を設けることができる。この場合、ダミーゲート電極４７とゲート電極３８とを電気的に接続する構造を必要としない。このため、半導体装置の配線構造を簡略化することができる。

（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。上記各実施形態では、ガードリング領域２３にダミートレンチ構造が設けられていないものが示されているが、本実施形態では、ガードリング領域２３にもダミートレンチ構造が設けられていることが特徴となっている。

図６は、本実施形態に係る半導体装置の一部断面図であり、図１のＡ−Ａ断面についてガードリング領域２３を含んだ断面図である。この図に示されるように、ガードリング領域２３に設けられた複数の環状のＰ型ウェル４４それぞれにダミートレンチ構造が設けられている。そして、各ダミーゲート電極４７がエミッタ電位となるように電気的に接続されている。

このように、ガードリング領域２３にもダミートレンチ構造を設けることで、半導体装置におけるトレンチパターン密度が均一になる。このため、ローディング効果の影響が小さくなり、セル部１０の最外周部のトレンチ深さが深くなることを防止できる。

（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分についてのみ説明する。図７は、本実施形態に係る半導体装置の平面図である。また、図８は、図７のＣ−Ｃ断面図である。なお、図８では、半導体基板３０の主表面３１の上の構造を省略している。

図７に示されるように、半導体装置には、感温素子５１と配線５２とで構成される感温素子部５０が備えられている。この感温素子部５０は、半導体基板３０の感温素子用ウェル領域２４および内部サージ緩和領域２５に設けられている。

感温素子５１は、セル部１０のＩＧＢＴ素子が作動することにより半導体装置に発生する熱の温度に応じた電圧を出力するものである。すなわち、感温素子５１は、温度によって順方向電圧ＶＦの値が変化するものであり、半導体装置が駆動されることにより発生する熱に応じた順方向電圧Ｖｆを出力する。

このような感温素子５１は例えばダイオードで構成されている。当該ダイオードとして例えばポリシリコンダイオードが採用される。また、感温素子５１には配線５２が接続され、当該配線５２が半導体装置の外縁部に設けられた図示しないパッドに接続されている。

図８に示されるように、感温素子用ウェル領域２４には、Ｎ−型ドリフト層３３の表層部に形成されたＰ型ウェル４８が設けられている。このＰ型ウェル４８は、Ｐ型ベース層３４よりも深く形成されている。また、感温素子用ウェル領域２４とセル部１０との間が内部サージ緩和領域２５となっている。この内部サージ緩和領域２５は、外部サージ緩和領域２１に対応するものであり、Ｎ−型ドリフト層３３の上にＰ型ベース層３４が設けられている。

そして、内部サージ緩和領域２５および感温素子用ウェル領域２４にダミートレンチ構造がそれぞれ設けられている。該ダミートレンチ構造は、上述のように、ダミートレンチ３６、ゲート絶縁膜４６、およびダミーゲート電極４７で構成されている。さらに、各ダミーゲート電極４７は、エミッタ電位となるように電気的に接続されている。

以上のように、半導体装置に感温素子５１が設けられた構造においても、セル部１０と感温素子用ウェル領域２４との間に内部サージ緩和領域２５が設けることで、感温素子用ウェル領域２４から広がる空乏層がセル部１０に届かないようにすることができる。したがって、サージに対する耐量を確保できる。

また、内部サージ緩和領域２５および感温素子用ウェル領域２４におけるダミーゲート電極４７がセル部１０のエミッタ電位（表面電極３９）と同電位になる。これにより、セル部１０と感温素子用ウェル領域２４との間の電界密度を下げて同電位面を平坦化することができる。したがって、素子の耐圧を確保することができる。

このように、半導体装置に感温素子部５０を設けたものにおいても、サージに対する耐量と素子耐圧との両立を図ることができる。

（他の実施形態）
上記各実施形態では、セル部１０の半導体素子がＩＧＢＴの場合について説明したが、パワーＭＯＳＦＥＴ等の他の素子を採用しても良い。

図１に示されるように、外周耐圧部２０に設けられるダミートレンチ３６は環状になっているが、トレンチゲート終端部（セル部１０の最外縁部）と電界緩和部（外周ウェル領域２２）との各領域に設けられれば、非環状であっても良い。

上記第１実施形態では、３本のダミートレンチ４５が設けられたものについて説明したが、ダミートレンチ構造が少なくとも外周サージ緩和領域２１と外周ウェル領域２２にそれぞれ配置されていれば良い。この条件を満たせば、ダミートレンチ構造が例えば４つ以上設けることも可能である。これは、第２〜第４実施形態についても同様である。このように、ダミートレンチ構造は、等電位面が平坦化するように形成されれば、数、位置の限定はされるものではない。

上記各実施形態では、ダミートレンチ構造のダミーゲート電極４７をセル部１０の表面電極３９と同じ電位にしていたが、他の電位であっても良い。具体的には、図９に示されるように、ダミーゲート電極４７を、セル部１０のゲート電極３８に接続しても良い。また、図１０に示されるように、ダミーゲート電極４７をセル部１０においてトレンチゲート構造で囲まれた浮遊電位領域４０に接続しても良い。なお、第４実施形態における感温素子部５０におけるダミートレンチ構造のダミーゲート電極４７の電位も同様である。

本発明の第１実施形態に係る半導体装置の一部平面図である。 図１のＡ−Ａ断面図である。 図１のＢ−Ｂ断面図である。 Ａ−Ａ断面においてガードリング領域を含んだ断面図である。 本発明の第２実施形態に係る半導体装置の一部平面図である。 本発明の第３実施形態に係る半導体装置の一部断面図である。 本発明の第４実施形態に係る半導体装置の平面図である。 図７のＣ−Ｃ断面図である。 他の実施形態に係る半導体装置の一部断面図である。 他の実施形態に係る半導体装置の一部断面図である。

符号の説明

１０ セル部
２０ 外周耐圧部
２１ 外周サージ緩和領域
２２ 外周ウェル領域
２３ ガードリング領域
３０ 半導体基板
３１ 半導体基板の主表面
３２ 半導体基板の裏面
３８ ゲート電極
３９ 表面電極
４０ 浮遊電位領域
４２ 裏面電極
４４ ガードリング
４５ ダミートレンチ
４６ ゲート絶縁膜
４７ ダミーゲート電極

Claims (4)

1. 主表面（３１）および前記主表面（３１）の反対面である裏面（３２）を有する半導体基板（３０）において、前記半導体基板（３０）の主表面（３１）側にゲート電極（３８）を含むトレンチゲート構造を有する素子構造が形成されていると共に、前記主表面（３１）に表面電極（３９）が形成され、前記裏面（３２）に裏面電極（４２）が形成されたセル部（１０）と、
   当該セル部（１０）の外周に設けられた外周耐圧部（２０）とが備えられた半導体装置であって、
   前記セル部（１０）は、前記半導体基板（３０）のうち主表面（３１）側の一部が前記トレンチゲート構造で囲まれた浮遊電位領域（４０）を有し、
   前記外周耐圧部（２０）は、
   前記セル部（１０）の外周に設けられた外周サージ緩和領域（２１）と、
   前記外周サージ緩和領域（２１）の外周に設けられた外周ウェル領域（２２）と、
   ダミーゲート電極（４７）を含んでおり、前記外周サージ緩和領域（２１）および前記外周ウェル領域（２２）にそれぞれ設けられると共に、前記トレンチゲート構造と同じ構造のダミートレンチ構造（４５〜４７）とを備え、
   前記ダミーゲート電極（４７）は、前記ゲート電極（３８）、前記表面電極（３９）、および前記浮遊電位領域（４０）のいずれかに電気的に接続されていることを特徴とする半導体装置。
2. 前記トレンチゲート構造と前記ダミートレンチ構造とは一繋ぎになっており、前記ダミーゲート電極（４７）と前記ゲート電極（３８）とが一体化されていることで、前記ダミーゲート電極（４７）と前記ゲート電極（３８）とが同電位になっていることを特徴とする請求項１に記載の半導体装置。
3. 前記外周耐圧部（２０）は前記外周ウェル領域（２２）の外周に設けられたガードリング領域（２３）を有すると共に、前記ガードリング領域（２３）はガードリング（４４）を有しており、該ガードリング（４４）に前記ダミートレンチ構造（４５〜４７）が設けられていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記半導体基板（３０）には、感温素子（５１）を含んだ感温素子部（５０）が備えられており、
   前記感温素子部（５０）は、
   前記感温素子（５１）に接続された配線（５２）が配置された感温素子用ウェル領域（２４）と、
   前記感温素子用ウェル領域（２４）と前記セル部（１０）との間に設けられた内部サージ緩和領域（２５）と、
   前記感温素子用ウェル領域（２４）および前記内部サージ緩和領域（２５）にそれぞれ設けられた前記ダミートレンチ構造とを備えていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。

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