JP5396756B2 - 半導体装置 - Google Patents

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Description

この発明は、パワーＭＯＳＦＥＴやパワーＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体装置に係わり、特に半導体基板の周辺部に形成される耐圧保持構造に関する。
パワーＭＯＳＦＥＴやパワーＩＧＢＴなど縦型の高耐圧半導体装置は、その耐圧を確保するために半導体基板の周辺部に耐圧保持構造を有する。そして、この耐圧保持構造にはいろいろな種類がある。例えば、フィールドプレート構造、メサ構造、ガードリング構造、多段フィールドプレート構造およびリサーフ（ＲＥＳＵＲＦ）構造などはよく知られた構造である。
ここでは、本発明に関係するガードリング構造について説明する。
図４は、従来のガードリング構造を有する縦型のパワーＭＯＳＦＥＴの要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＧ部の拡大断面図である。まず、ＭＯＳＦＥＴの活性部２６について説明する。
ｎ半導体基板１の表面層にｐウェル領域２を形成し、ｐウェル領域２の表面層にｎソース領域３を形成し、ｎソース領域３とｎ半導体基板１に挟まれたｐウェル領域２上にゲート酸化膜４を介してゲート電極５を形成し、ゲート電極５上に層間絶縁膜６を形成し、ｎソース領域３上と層間絶縁膜６上にソース電極７を形成する。ｎ半導体基板１の裏面側に図示しないｎドレイン領域を形成し、ｎドレイン領域上に図示しないドレイン電極を形成する。
つぎに活性部２６の外周部に形成される耐圧保持構造について説明する。
ｎ半導体基板１の表面層にｐウェル領域２と離して、ｐウェル領域２と同じ不純物濃度で同じ拡散深さのｐガードリング５１をループ状に形成する。ｐガードリング５１上には絶縁膜５４を形成し、その上にｐガードリング５１と接続する金属膜５５をＡｌ−Ｓｉ膜でループ状に形成する。一つおきのｐガードリング５１のコーナー（チップの角部）にｐコンタクト領域５３を形成しコンタクトホール５６を介して金属膜５５と接続する。チップの外周端のｎ半導体基板１の表面層にはｐストッパ領域５７を全周に亘って形成し、ｐストッパ領域５７の表面層にｐコンタクト領域５３を形成し、このｐコンタクト領域５３は絶縁膜５４に形成したコンタクトホール５６を介して金属膜５５と接続する。チップの中央部に活性部２６が配置され、その外周部に耐圧保持構造が配置される。耐圧保持構造は活性部２６の外周に配置されるｐガードリング形成部５８と端部構造で構成される。前記のｐコンタクト領域５３とコンタクトホール５６はチップの角部で耐圧保持構造のコーナーに形成される。但し、ｐコンタクト領域５３とコンタクトホール５６は耐圧保持構造の全周に亘って形成される場合もある。
図５は、ガードリング形成部の等電位線図である。この図は図４（ｂ）のＥ部を拡大した図である。金属膜５５の間から外部へ向かう等電位線５９は内側のｐガードリング５１の曲率部５２近傍のＦ部の箇所で密となり電界強度が高くなる。この電界強度のピークが各ｐガードリング５１で同程度となるようにガードリング形成部５８を設計する。
この従来のｐガードリング５１では電界強度のピークを、例えば、２×１０5Ｖ／ｃｍ程度以下に低めるために、ｐガードリング形成部５８の長さを長くしている。
また、特許文献１には、低温で導電率の低下するフィールドプレートを用いないで、低不純物濃度によるリサーフ構造とガードリング構造を組み合わせた耐圧保持構造が開示されている。
特開平８−３０６９３７号公報
図４（a）で示すように、ｐガードリング形成部５８の長さが長くなると、チップ面積が増大する。チップ面積が増えると、製造コストが増大する。これを避けるために、例えばリサーフ構造が採用されている。
図６は、リサーフ構造を有する縦型のパワーＭＯＳＦＥＴの要部断面図である。活性部２６は図４(b)と同じなので説明を省略する。
ｎ半導体基板１の表面層に最外のｐウェル領域２と接続するｐ領域６１（リサーフ領域）を形成し、このｐ領域６１上に絶縁膜６４を介してフィールドプレート６６を形成する。このフィールドプレート６６はソース電極７を外延して形成される。
活性部２６の外周部には耐圧保持構造が形成され、耐圧保持構造はｐ領域６１と端部構造で構成される。チップの端部にはｐストッパ領域６２が全周に亘って形成され、このｐストッパ領域６２はｐ領域６１と同時に形成されるので不純物濃度が低い。そのため、ｐストッパ領域６２の表面層に不純物濃度の高いｐコンタクト領域６３が全周に亘って形成される。このｐコンタクト領域６３上に絶縁膜６４の一部を形成し、この絶縁膜６４の全周に亘って形成されるコンタクト開口部６５を介してｐコンタクト領域６３と金属膜６７とは接続する。
このリサーフ構造はｐ領域６１の不純物濃度がｎ半導体基板１の不純物濃度並みに低濃度であるため、空乏層の広がりは外部からの電荷の影響を受け易くなる。それを防ぐためにｐ領域６１上の絶縁膜６４を厚く形成する必要がある。この絶縁膜６４を厚くするには製造時間が長くなり製造コストが増大する。
また、特許文献１では、ガードリング上に形成される金属膜（Ａｌ電極）が、内側に隣接するガードリング上に張り出すということは記載されていない。また、各ガードリングの電界強度は均等になっているが、この構造では電界強度自体高く、そのため、このガードリング構造ではガードリング形成部の長さを長くする必要がある。
この発明の目的は、前記の課題を解決して、チップ面積を小さくし、外部の電荷の影響を受けにくくした半導体装置を提供することにある。
前記の目的を達成するために、活性部と、該活性部を取り囲む耐圧保持構造とを有する半導体装置において、第１導電型の半導体層の表面層に選択的に形成された第２導電型のウェル領域を少なくとも１つ有する前記活性部と、第１導電型の半導体層の表面層に選択的に形成された第２導電型のウェル領域と、前記半導体層の表面層に前記ウェル領域の最外周を取り囲み該最外周のウェル領域と接し、該ウェル領域より不純物濃度が低く前記半導体層より不純物濃度が高く形成されたループ状の第２導電型の第１半導体領域と、該第１半導体領域を取り囲み該第１半導体領域と接し該第１半導体領域と同一不純物濃度で同一拡散深さで形成されたループ状の第２導電型の第２半導体領域と、該第２半導体領域に接するかもしくは離して該第２半導体領域を取り囲み該第２半導体領域と同一不純物濃度で同一拡散深さで形成されたループ状の１本もしくは複数本の第２導電型の第３半導体領域と、前記第１半導体領域上に絶縁膜を介して形成され前記最外のウェル領域と接したループ状の第１導電層と、前記第２半導体領域上に前記絶縁膜を介して形成されたループ状の第２導電層と、前記第３半導体領域上に前記絶縁膜を介して形成されたループ状の第３導電層とを有し、前記第２導電層と前記第２半導体領域とが接し、前記第３導電層と前記第３半導体領域とが接した前記耐圧保持構造とを具備する半導体装置であって、
前記第１導電層と前記第２導電層が離れて配置され、該第２導電層の内側の一端が前記第１半導体領域上に張り出し、前記第２導電層と前記第３導電層が離れて配置され、該第３導電層の内側の一端が前記第２半導体領域上に張り出し、前記第１半導体領域と前記半導体層との境界端部に該境界が湾曲してなる第１曲率部を有し、前記第２半導体領域と前記半導体層との境界端部に該境界が湾曲してなる第２曲率部を有し、前記第３半導体領域と前記半導体層との境界端部に該境界が湾曲してなる第３曲率部を有し、前記第１曲率部と前記第２曲率部が接する箇所の表面上部に、前記絶縁膜を介して前記第２導電層が在る構成とする。このように、導電層が一つ内側の半導体領域に張り出すことで、導電層の隙間から外部へ向かう等電位線が第２半導体領域、第３半導体領域の接続部で広げられ電界集中が防止される。
また、前記第２半導体領域の外周側に隣接する前記第３半導体領域は前記第２半導体領域に接し、前記第２曲率部と前記第３曲率部が接する箇所の表面上部に、前記絶縁膜を介して前記第３導電層が在ってもよい。
また、隣り合う前記第１曲率部と第２曲率部が重複接続する重複箇所を有し、隣り合う前記第２曲率部と第３曲率部が、前記重複箇所よりも少ない度合いで重複接続するか、もしくは離間してもよい。これによって曲率部での等電位線の間隔が各曲率部で概ね等しくなる。
また、前記第３半導体領域および第３曲率部が複数形成され、前記複数の第第３半導体領域上に互いに離れて形成された複数本の前記第３導電層の前記第２半導体領域側の一端が、前記第２半導体領域側に隣接した前記第３半導体領域上に張り出とともに、隣接した第３曲率部同士が接する箇所の表面上部には、前記絶縁膜を介して前記第３導電層が在ってもよい。これによって、第３半導体領域の曲率部に位置する等電位線の間隔を広げることができる。
また、前記複数の第３半導体領域が互いに離れている離間箇所を有し、前記第３半導体領域が前記第２半導体領域から離れるにつれて前記離間箇所の間隔が広がるとよい。これによって、各曲率部に形成される等電位線の間隔が等しくなり電界強度のピークが各曲率部で等しくなる。
また、前記第２半導体領域、第３半導体領域のそれぞれの表面層に前記第２導電層、第３導電層とそれぞれ接する前記の各領域より不純物濃度が高いコンタクト領域を形成するとよい。これによって、導電層と半導体領域をオーミック接触させることができる。
また、最外周の前記第３半導体領域の表面層の全周に前記第３導電層と接するコンタクト領域を形成するとよい。これによって、最外周の第３半導体領域の電位を全周に亘って安定化できる。
また、前記第１導電層、第２導電層、第３導電層が低抵抗層または金属膜もしくは低抵抗層と金属膜で構成された積層膜であるとよい。抵抗率の小さな材料を導電層に用いることで、各領域の電位を固定化できる。
また、前記低抵抗層がポリシリコン層であるとよい。ポリシリコン層とすることで通常の半導体製造プロセスを用いることができる。
また、前記ウェル領域の表面濃度が前記半導体層（半導体基板で耐圧保持層）の不純物濃度の１００倍を超える場合、前記第１半導体領域、第２半導体領域、第３半導体領域のそれぞれの表面濃度が、前記半導体層の不純物濃度の１０倍以上で１００倍以下であるとよい。このように第１半導体領域の表面濃度を高めることで外部電荷の影響を受けにくくすることができる。
また、前記第１導電層、第２導電層、第３導電層を合わせた表面積が、前記第１半導体領域、第２半導体領域、第３半導体領域を合わせた表面積の８０％〜９０％を被覆していてもよい。
また、前記第１導電層、第２導電層、第３導電層が隣り合う隙間の距離をｔ（μｍ）とし、前記半導体層の抵抗率をρ（Ω・ｃｍ）とし、前記半導体装置のブレークダウン耐圧をＶｂｒ（Ｖ）として、前記隙間の距離ｔが、ρ×１００÷Ｖｂｒ＜ｔ＜ρ×３５０÷Ｖｂｒの関係式を満たしてもよい。
前記第２半導体領域、第３半導体領域がガードリングであってもよい。
また、活性部と、該活性部を取り囲む耐圧保持構造とを有する半導体装置において、第１導電型の半導体層の表面層に選択的に形成された第２導電型のウェル領域を少なくとも１つ有するとともに、該ウェル領域と接する第１電極を有する前記活性部と、前記半導体層の表面層に前記ウェル領域の最外周を取り囲み該最外周のウェル領域と接し、該ウェル領域より不純物濃度が低く前記半導体層より不純物濃度が高く形成されたループ状の第２導電型の第１半導体領域と、該第１半導体領域を取り囲むように該第１半導体領域と同一不純物濃度で同一拡散深さで形成されたループ状の第２導電型の第２半導体領域と、前記第１半導体領域上に第１絶縁膜を介して形成されたループ状の第１導電層とを有する前記耐圧保持構造とを具備する半導体装置であって、
前記第１電極が前記ウェル領域よりも外周方向に延在してなる第１フィールドプレートは、前記第１導電層上に第２絶縁膜を介して形成されるとともに前記第１導電層に接続し、前記第１フィールドプレートの外端の位置は、前記第１導電層の外端の位置よりも外周側にある構成とする。これによって各半導体領域での等電位線の間隔を広げて密になるのを防止できる。
また、前記耐圧保持構造において、前記第２半導体領域を複数形成し、最外周の該第２半導体領域の外周に位置する前記半導体基板上に前記第１絶縁膜を介して第２導電層をループ状に形成し、該第２導電層上に前記第２絶縁膜を介して前記の最外周の第２半導体領域と接続する第２フィールドプレートを形成し、該第２フィールドプレートの外端の位置は、前記第２導電層の外端の位置よりも外周側にある構成とする。これによって、最外周の第２半導体領域からはみ出した等電位線の間隔を安定に広げることができて、電界集中を防止できる。
また、前記第２半導体領域がガードリングであるとよい。
また、前記導電層が低抵抗層または金属膜もしくは低抵抗層と金属膜で構成された積層膜であるとよい。
また、前記低抵抗層がポリシリコン層であるとよい。
この発明によれば、ガードリング上に絶縁膜を介してガードリングに接続する導電層を形成する。この導電層の内側の一端を内側に隣接するガードリング上に張り出させ、ガードリングの不純物濃度をウェル領域と半導体基板の間の不純物濃度とすることで、ガードリング形成部の長さを短くできる。ガードリング形成部の長さを短くすることでチップサイズの小型化を図ることができる。
また、ガードリング上に導電膜を形成し、ガードリングの不純物濃度を半導体基板の濃度より高めることで、外部電荷の影響を受けにくくできる。その結果、ガードリング上に形成する絶縁膜の厚さを薄くできる。
このように、チップサイズを小型化でき、絶縁膜を薄くできることで製造コストの低減を図ることができる。
また、半導体基板の表面層に最外のウエル領域と接続する半導体領域（ｐ領域）を形成する。この半導体領域をリサーフ領域のように長くし、その表面濃度を高くして、その上に絶縁膜を介して導電層を形成する。この導電層上に絶縁膜を介してフールドプレートを形成し、その外端を導電層の外端より外側に位置するようにする。このｐ領域の外周部に複数のガードリングを形成し、最外周のガードリングの外側の半導体基板上に絶縁膜を介して第２の導電層を形成する。この第２の導電層上に絶縁膜を介して第２のフールドプレートを形成する。その外端を第２の導電層の外端より外側に位置するようにする。こうすることで、半導体領域および半導体基板に形成される等電位線の間隔を広げることができて、耐圧保持構造の長さを短くできる。その結果、チップサイズの小型化を図ることができる。
発明の実施の形態を以下の実施例で説明する。以下の説明では第１導電型をｎ型、第２導電型をｐ型としたが逆としてもよい。また、従来構造と同一部位には同一の符号を付した。
図１は、この発明の第１実施例の半導体装置の要部断面図である。この半導体装置の例として縦型のパワーＭＯＳＦＥＴを挙げた。まず、ＭＯＳＦＥＴの活性部２６について説明する。
ｎ半導体基板１の表面層にｐウェル領域２を形成し、ｐウェル領域２の表面層にｎソース領域３を形成し、ｎソース領域３とｎ半導体基板１に挟まれたｐウェル領域２上にゲート酸化膜４を介してゲート電極５を形成し、ゲート電極５上に層間絶縁膜６を形成し、ｎソース領域３上と層間絶縁膜６上にソース電極７を形成する。ｎ半導体基板１の裏面側に図示しないｎドレイン領域を形成し、ｎドレイン領域上に図示しないドレイン電極を形成する。この活性部２６の構造は図４（ｂ）と同じである。
つぎに活性部２６の周囲に形成される耐圧保持構造を構成するｐガードリング形成部２７について説明する。
ｎ半導体基板１の表面層に最外のｐウェル領域２と接続しｐウェル領域２を囲むようにｐウェル領域２より不純物濃度が低く拡散深さが深いループ状のｐ領域１１を形成し、最も内側のものが、このｐ領域１１を取り囲みｐ領域１１と内側の端部が接続し、ｐ領域１１と不純物濃度と拡散深さが等しいｐガードリング１２をループ状に形成する。この図ではｐガードリング１２は４本形成されており、チップの外周部（端部構造）へ向って徐々に重複箇所１３が少なくなり、最外周のｐガードリング１２は一つ内側のｐガードリング１２とは離れている。このようにｐガードリング１２を配置することで各ｐガードリング１２の曲率部１４での電界強度のピークを均一化している。
チップの外周端のｎ半導体基板１の表面層にはｐストッパ領域７７を形成し、ｐストッパ領域７７の表面層にｐコンタクト領域７３を形成し、このｐコンタクト領域７３は絶縁膜１６、１９に形成したコンタクト開口部７６を介して最外の金属膜２０と接続する。
チップ上面から平面的に見て、図４（a）と同じように、チップの中央部に活性部２６が配置され、その外周部に耐圧保持構造が配置される。耐圧保持構造は活性部２６の外周に配置されるｐガードリング形成部２７と端部構造で構成される。端部構造のｐストッパ領域７７とｐコンタクト領域７３およびコンタクト開口部７６はチップの外周部でｐガードリング形成部２７を取り囲むように耐圧保持構造の全周に亘って形成される。
前記のｐウェル領域２、ｐ領域１１およびｐガードリング１２の具体的な製造諸元について説明する。
ｐウェル領域２の拡散深さは、例えば、３μｍ程度である。ｐ領域１１およびｐガードリング１２の拡散深さはｐウェル領域２より深く、例えば、５μｍ程度の深さに形成する。またｐウェル領域２の表面濃度は、例えば、２×１０17ｃｍ-3程度であり、ｐ領域１１とｐガードリング１２の表面濃度を、例えば、２×１０15ｃｍ-3程度とする。
このｐガードリング１２の表面層にｐコンタクト領域１５を形成する。ｐコンタクト領域１５を形成する位置はチップの角部でガードリング１２のコーナーである。但し、最外周のｐガードリング１２には全周にわたってｐガードリング１２より不純物濃度が高いｐコンタクト領域１５が形成され、全周に亘って形成されたコンタクトホール２１（全周に亘って形成されたコンタクトホールのことをコンタクト開口部ともいう）を介して導電層１７と金属膜２０とに接続する。ｐ領域１１とｐガードリング１２上には絶縁膜１６を形成し、この絶縁膜１６上に導電層１７を形成する。この導電層１７はポリシリコンで形成した低抵抗層または金属膜もしくは、低抵抗層と金属膜の積層膜である。この導電層１７の上に絶縁膜１９を形成し、その上に例えばＡｌ−Ｓｉ膜である金属膜２０を形成する。絶縁膜１６、１９に形成されたコンタクトホール２１を介して金属膜２０と導電層１７とｐガードリング１２のｐコンタクト領域１５を電気的に接続する。この金属膜２０には、導電層１７とｐガードリング１２を接続させる働きをさせているので、導電層１７とｐガードリング１２が確実に電気的に接続しているならば必ずしも金属膜２０は形成する必要がない。
また、ｐガードリング１２上に形成された導電層１７は一つ内周のｐガードリング１２上に張り出しており、その隙間１８はｐガードリング１２上に位置させる。これが本発明のポイントの一つである。
ｐガードリング１２の表面濃度をｐウェル領域２の表面濃度より低く、ｎ半導体基板１の不純物濃度より高くする。ｐガードリング１２の表面濃度がｐウェル領域２の表面濃度を越えて高くなると、ｐガードリング１２内に空乏層が極端に広がりにくくなり曲率部１４で電界集中を招いてしまう。また、ｎ半導体基板１の不純物濃度と同程度で耐圧を確保するためには、ｐガードリング１２の深さを深くする必要があり、拡散時間増やバラツキ増などが生じて好ましくない。
具体的には、ｐウェル領域２の表面濃度がｎ半導体基板１の不純物濃度より１００倍を超えて高い場合には、ｐガードリング１２の表面濃度はｎ半導体基板１の不純物濃度の１０倍以上で１００倍以下にするとよい。例えば、ｎ半導体基板１の不純物濃度が１×１０14ｃｍ-3程度でｐウェル領域２の表面濃度が１×１０18ｃｍ-3程度のような場合は、ｐ領域１１およびｐガードリング１２の表面濃度は１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の範囲とする。
通常のリサーフ領域の濃度は、ほぼｎ半導体基板１の不純物濃度と同じであるので、それと比べればｐ領域１１およびｐガードリング１２の濃度が高いので外部電荷の影響は受けにくくなり、ｐ領域１１上とｐガードリング１２上の絶縁膜１６、１９を薄くできる。
外部電荷の影響が受けにくくなるのは、ｐガードリング１２上に導電層１７が形成されて外部電荷の影響を遮蔽していることと合わせて、ｐガードリング１２の表面濃度が高いため、ｐガードリング１２の表面近くは空乏化されにくく、表面での電界が低いことに起因している。
また、外部電荷の影響を受けにくくなるため、ｐガードリング１２上に形成する絶縁膜１６、１９は薄く形成できる。それによって、絶縁膜１６、１９を形成する製造時間が短縮できて、製造コストの低減が図れる。
また、リサーフ構造では、不純物濃度の低いリサーフ領域を深く形成する必要があり、そのための不純物を深く導入するための長時間ドライブが必要になる。本発明のｐガードリング１２では不純物濃度が高くリサーフ領域の拡散深さよりは浅くできるので、長時間ドライブは不要となり製造コストの低減を図ることができる。また、ｐガードリング１２の横方向拡散のバラツキを低減できてｐガードリング１２の形状を正確に制御できるので形状の良品率が向上し、製造コストの低減を図ることができる。
また、ｐ領域１１やｐガードリング１２の拡散深さはｐウェル領域２より深く、縦方向の耐圧保持領域（通称、ドリフト層と言われ、ｎ半導体基板１の厚さからｐウェル領域２の深さとｎドレイン領域の拡散深さを差し引いた未拡散箇所をいう）の厚さ（６００Ｖクラスの素子では６０μｍ程度）の１／１０程度以下とするとよい。
また、前記の導電層１７の全表面積が、ｐ領域１１上とｐガードリング１２上を合わせた表面積の８０％〜９０％被覆していると外部の電荷の影響を遮断する効果が高まる。例えば、７００Ｖ耐圧の素子で耐圧構造部の幅を１８０μｍ、ｐガードリング１２の本数を4本とした場合、導電層１７の隙間１８は３μｍ〜８μｍで好ましくは５μｍである。なお、９０％を超えて被覆すると導電層１７の隙間から外部へ向かう等電位線がｐガードリング１２内で密となり電界集中が曲率部１４に発生しやすくなり、耐圧低下を招くので好ましくない。
また、耐圧保持構造を平面図の上面からみて、導電層１７とｐ領域１１及びｐガードリング１２が耐圧保持構造に占める面積を７０％以上とするとよい。
また、各導電層１７が隣り合う隙間の距離をｔ（μｍ）とし、電圧支持層の主たる部分であるｎ半導体基板１の抵抗率をρ（Ω・ｃｍ）、半導体装置のブレークダウン耐圧をＶｂｒ（Ｖ）として、ρ×１００÷Ｖｂｒ＜ｔ＜ρ×３５０÷Ｖｂｒの関係式を満たす隙間の距離ｔ（μｍ）とするとよい。
また、ｐ領域１１およびｐガードリング１２の耐圧を活性部２６の耐圧より５％高くなるように設計して耐圧を制限する（規定する）箇所を活性部２６に位置させることで、外部電荷の影響を受けて５％未満の耐圧低下があったとしても、素子としての耐圧を確実に確保できる。
図２は、ｐガードリング形成部の等電位線図である。この図は図１のＡ部を拡大した図である。等電位線２８は内側のｐガードリング１２の曲率部１４でこの曲率に沿って曲がり、ｐガードリング１２上に形成した導電層１７の隙間１８から外部に向かって抜けて行く。この曲率部１４では不純物濃度がｎ半導体基板１に向かって徐々に低下しており、この箇所のｐｎ接合は傾斜接合となる。そのため、等電位線２８はｐガードリング１２の不純物濃度が低くなった曲率部１４に入り込んで曲がり、等電位線２８は導電層１７の隙間１８から外部へ向うことができる。このように、等電位線２８が曲がってｎ半導体基板１の外部に向うためには、ｐガードリング１２が離れて形成されるか、またはｐガードリング１２が接続して形成された場合でも不純物濃度が低い曲率部１４で接続するようにする必要がある。
特に、ｐガードリング１２が、ｎ半導体基板１の不純物濃度の１０倍以上と高くｐガードリングが接続している場合には、その接続部は不純物濃度が低い曲率部とすることが必要である。
図１に示すように、一つ内周のｐガードリング１２上に導電層１７の内側の端部が位置するように導電層１７を形成することで、この導電層１７の隙間１８から外部へ向かう等電位線がＢ部の箇所で膨らみ、間隔が広くなる。そのため、従来のガードリング構造より電界強度が低くなり、ｐガードリング形成部２７の長さを短くすることができる。
尚、前記の第１実施例では本発明の耐圧保持構造を縦型素子であるパワーＭＯＳＦＥＴに適用した例で説明したが、適用する素子としてはパワーＩＧＢＴでも構わない。その場合は、ｎソース領域３はｎエミッタ領域となり、図示しないｎドレイン領域はｐコレクタ領域に代える必要がある。また、ダイオードやサイリスタにも適用してもよい。ダイオードの場合は、ＭＯＳゲート部とｐウェル領域２は不要となりｎソース領域３がｎカソード領域となり、図示しないｎドレイン領域はｐアノード領域に代える必要がある。また、サイリスタの場合は、ＭＯＳゲート部は不要となりｎソース領域３がｎカソード領域となり、図示しないｎドレイン領域はｐアノード領域に代え、ｐウェル領域２をｐベース領域としてゲート電極をこのｐベース領域に形成すればよい。
図３は、この発明の第２実施例の半導体装置の要部断面図である。この半導体装置の例として縦型のパワーＭＯＳＦＥＴを挙げた。
図１との違いは、ｐ領域３１を長くしその上に絶縁膜３５を介して導電層３６を形成しその上にこの導電層３６と接続するフィールドプレート４１を絶縁膜３８を介して形成した点と、最外周のｐガードリング３３に接続する第２のフィールドプレート４２と第２の導電層３７をｎ半導体基板１上に絶縁膜３５を介して形成した点である。活性部２６は図１と同じなので説明を省き、耐圧保持構造について説明をする。
ｎ半導体基板１の表面層に最外のｐウェル領域２と接するようにｐウェル領域２より不純物濃度が低くｎ半導体基板１より不純物濃度が高く、且つｐウェル領域２より拡散深さが深いｐ領域３１を形成し、このｐ領域３１と隣接してｐガードリング３２を形成する。ｐ領域３１はリサーフ領域のように長く形成する。ｐ領域３１とｐガードリング３２上には絶縁膜３５を形成し、ｐ領域３１上に絶縁膜３５を介して導電層３６を形成する。この導電層３６はポリシリコン膜や金属膜である。導電層３６上に絶縁膜３８を形成し、その上に最外のｐウェル領域２と接続するフィールドプレート４１をソース電極７を外延して形成し、このフィールドプレート４１と導電層３６を接続する。この導電層３６の外端の位置ｂをフィールドプレート４１の外端ａより内側に配置する。
ｐ領域３１の内側端部上にフィールドプレート４１が形成され、このフィールドプレート４１の外端ａより内側に導電層３６の外端ｂが位置しているので、等電位線４５はＣ部で斜め方向に曲がりその影響を受けてｐ領域３１内で広い領域に広がることができるので、耐圧保持構造の長さを短くできる。またｐ領域３１の不純物濃度をリサーフ構造より高くしているため、外部電荷の影響を受けにくくすることができる。
また、前記のｐガードリング３２の外側にもう一つのｐガードリング３３を形成し、これと接続する第２のフィールドプレート４２と第２の導電層３７を前記の絶縁膜３５を介してｎ半導体基板１上に形成し、第２のフィールドプレート４２の外端ｃより第２の導電層３７の外端ｄを内側に位置させる。これによって、第２のガードリング３３の外側に形成される等電位線４６はＤ部で斜め方向に曲がりその影響を受けて、ｎ半導体基板１内で広い領域に等電位線４６が広がるので、耐圧保持構造の長さをリサーフ構造並みに短くできる。等電位線４７は素子の定格電圧を印加した場合の一例である。
具体的な製造諸元は、例えば、ｐウェル領域２の不純物濃度は２×１０17ｃｍ-3程度であり、拡散深さは３μｍ〜５μｍ程度である。ｐ領域３１およびｐガードリング３２、３３の不純物濃度は５×１０15ｃｍ-3程度である。このｐ領域３１およびｐガードリング３２、３３は不純物濃度が低いために、ｐｎ接合が傾斜接合となり、逆方向の電圧印加したときｐ領域３１およびｐガードリング３２、３３内に空乏層を大きく広げることができて電界集中を防止できる。尚、図中の３４はｐコンタクト領域である。
この発明の第１実施例の半導体装置の要部断面図 ｐガードリング形成部の等電位線図 この発明の第２実施例の半導体装置の要部断面図 従来のガードリング構造を有する縦型のパワーＭＯＳＦＥＴの要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＧ部の拡大断面図 従来のガードリング形成部の等電位線図 リサーフ構造を有する縦型のパワーＭＯＳＦＥＴの要部断面図
符号の説明
１ ｎ半導体基板
２ ｐウェル領域
３ ｎソース領域
４ ゲート酸化膜
５ ゲート電極
６ 層間絶縁膜
７ ソース電極
１１、３１ ｐ領域
１２、３２、３３ ｐガードリング
１３ 重複箇所
１４ 曲率部
１５、３４、７３ ｐコンタクト領域
１６、１９、３５、３８ 絶縁膜
１７、３６ 導電層
１８ 隙間
２０、４３ 金属膜
２１ コンタクトホール
２６ 活性部
２７ ｐガードリング形成部
２８、４５、４６、４７ 等電位線
３７ 第２の導電層
４１ フィールドプレート
４２ 第２のフィールドプレート
７６ コンタクト開口部
７７ ｐストッパ領域

Claims (19)

  1. 活性部と、該活性部を取り囲む耐圧保持構造とを有する半導体装置において、
    第１導電型の半導体層の表面層に選択的に形成された第２導電型のウェル領域を少なくとも１つ有する前記活性部と、
    前記半導体層の表面層に前記ウェル領域の最外周を取り囲み該最外周のウェル領域と接し、該ウェル領域より不純物濃度が低く前記半導体層より不純物濃度が高く形成されたループ状の第２導電型の第１半導体領域と、
    該第１半導体領域を取り囲み該第１半導体領域と接し該第１半導体領域と同一不純物濃度で同一拡散深さで形成されたループ状の第２導電型の第２半導体領域と、
    該第２半導体領域に接するかもしくは離して該第２半導体領域を取り囲み該第２半導体領域と同一不純物濃度で同一拡散深さで形成されたループ状の１本もしくは複数本の第２導電型の第３半導体領域と、
    前記第１半導体領域上に絶縁膜を介して形成され前記最外周のウェル領域と接したループ状の第１導電層と、
    前記第２半導体領域上に絶縁膜を介して形成されたループ状の第２導電層と、
    前記第３半導体領域上に前記絶縁膜を介して形成されたループ状の第３導電層とを有し、
    前記第２導電層と前記第２半導体領域とが接し、前記第３導電層と前記第３半導体領域とが接した前記耐圧保持構造と、
    を具備する半導体装置であって、
    前記第１導電層と前記第２導電層が離れて配置され、該第２導電層の内側の一端が前記第１半導体領域上に張り出し、
    前記第２導電層と前記第３導電層が離れて配置され、該第３導電層の内側の一端が前記第２半導体領域上に張り出し、
    前記第１半導体領域と前記半導体層との境界端部に該境界が湾曲してなる第１曲率部を有し、
    前記第２半導体領域と前記半導体層との境界端部に該境界が湾曲してなる第２曲率部を有し、
    前記第３半導体領域と前記半導体層との境界端部に該境界が湾曲してなる第３曲率部を有し、
    前記第１曲率部と前記第２曲率部が接する箇所の表面上部に、前記絶縁膜を介して前記第２導電層が在ることを特徴とする半導体装置。
  2. 前記第２半導体領域の外周側に隣接する前記第３半導体領域は前記第２半導体領域に接し、
    前記第２曲率部と前記第３曲率部が接する箇所の表面上部に、前記絶縁膜を介して前記第３導電層が在ることを特徴とする請求項１に記載の半導体装置。
  3. 隣り合う前記第１曲率部と第２曲率部が重複接続する重複箇所を有し、
    隣り合う前記第２曲率部と第３曲率部が、前記重複箇所よりも少ない度合いで重複接続するか、もしくは離間することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第３半導体領域および第３曲率部が複数形成され、
    前記複数の第３半導体領域上に互いに離れて形成された複数本の前記第３導電層の前記第２半導体領域側の一端が、前記第２半導体領域側に隣接した前記第３半導体領域上に張り出すとともに、隣接した第３曲率部同士が接する箇所の表面上部には、前記絶縁膜を介して前記第３導電層が在ることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記複数の第３半導体領域が互いに離れている離間箇所を有し、前記第３半導体領域が前記第２半導体領域から離れるにつれて前記離間箇所の間隔が広がることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記第２半導体領域、第３半導体領域のそれぞれの表面層に前記第２導電層、第３導電層とそれぞれ接する前記の各領域より不純物濃度が高いコンタクト領域を形成することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
  7. 最外周の前記第３半導体領域の表面層の全周に前記第３導電層と接するコンタクト領域を形成することを特徴とする請求項６に記載の半導体装置。
  8. 前記第１導電層、第２導電層、第３導電層が低抵抗層または金属膜もしくは低抵抗層と金属膜で構成された積層膜であることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記低抵抗層がポリシリコン層であることを特徴とする請求項８に記載する半導体装置。
  10. 前記ウェル領域の表面濃度が前記半導体層の不純物濃度の１００倍を超え、前記第１半導体領域、第２半導体領域、第３半導体領域のそれぞれの表面濃度が、前記半導体層の不純物濃度の１０倍以上で１００倍以下であることを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記第１導電層、第２導電層、第３導電層を合わせた表面積が、前記第１半導体領域、第２半導体領域、第３半導体領域を合わせた表面積の８０％〜９０％を被覆していることを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置。
  12. 前記第１導電層、第２導電層、第３導電層が隣り合う隙間の距離をｔ（μｍ）とし、前記半導体層の抵抗率をρ（Ω・ｃｍ）とし、前記半導体装置のブレークダウン耐圧をＶｂｒ（Ｖ）として、前記隙間の距離ｔが、ρ×１００÷Ｖｂｒ＜ｔ＜ρ×３５０÷Ｖｂｒの関係式を満たすことを特徴とする請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記第２半導体領域、第３半導体領域がガードリングであることを特徴とする請求項１〜１２に記載の半導体装置。
  14. 活性部と、該活性部を取り囲む耐圧保持構造とを有する半導体装置において、
    第１導電型の半導体層の表面層に選択的に形成された第２導電型のウェル領域を少なくとも１つ有するとともに、該ウェル領域と接する第１電極を有する活性部と、
    前記半導体層の表面層に前記ウェル領域の最外周を取り囲み該最外周のウェル領域と接し、該ウェル領域より不純物濃度が低く前記半導体層より不純物濃度が高く形成されたループ状の第２導電型の第１半導体領域と、
    該第１半導体領域を取り囲むように該第１半導体領域と同一不純物濃度で同一拡散深さで形成されたループ状の第２導電型の第２半導体領域と、
    前記第１半導体領域上に第１絶縁膜を介して形成されたループ状の第１導電層とを有する前記耐圧保持構造と、
    を具備する半導体装置であって、
    前記第１電極が前記ウェル領域よりも外周方向に延在してなる第１フィールドプレートは、前記第１導電層上に第２絶縁膜を介して形成されるとともに前記第１導電層に接続し、
    前記第１フィールドプレートの外端の位置は、前記第１導電層の外端の位置よりも外周側に在ることを特徴とする半導体装置。
  15. 前記第１半導体領域の外端は、前記第１フィールドプレートの外端よりも外周側に在ることを特徴とする請求項１４に記載の半導体装置。
  16. 前記第２半導体領域を複数形成し、
    最外周の該第２半導体領域の外周に位置する前記半導体基板上に前記第１絶縁膜を介して第２導電層をループ状に形成し、
    該第２導電層上に前記第２絶縁膜を介して前記の最外周の第２半導体領域と接続する第２フィールドプレートを形成し、
    該第２フィールドプレートの外端の位置は、前記第２導電層の外端の位置よりも外周側にあることを特徴とする請求項１４または１５に記載の半導体装置。
  17. 前記第２半導体領域がガードリングであることを特徴とする請求項１４〜１６に記載の半導体装置。
  18. 前記導電層が低抵抗層または金属膜もしくは低抵抗層と金属膜で構成された積層膜であることを特徴とする請求項１４〜１７に記載の半導体装置。
  19. 前記低抵抗層がポリシリコン層であることを特徴とする請求項１８に記載する半導体装置。
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