JP3185474B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高耐圧化に適したターミ
ネーション構造を有する半導体装置に関する。
【０００２】
【従来の技術】従来、高耐圧化のためのターミネーショ
ン構造として（ＩＳＰＳＤ ８８，ｐ１０７−ｐ１１
０）論文に記載された構造が知られている。その構造の
例を図１１に示す。１はｎ型基板、２はｎ埋込層、３，
９は絶縁膜、４は支持基板、５は電極、６は主接合のｐ
層、主接合のｐ層６より段階的に低濃度かつ浅い接合で
電界緩和層７１，７２，７３を構成する。３１はある等
電位線を示す。電極５は横方向に伸びているが、低濃度
ｐ層７１端より内側で止まっている。主接合層６と基板
１に逆バイアスすると空乏層がｐｎ接合から伸びる。こ
のように高耐圧接合の端部に順次低濃度、且つ浅いｐ層
を接触しながら形成することで、接合の端部における電
界集中を緩和する方法が知られている。この方法の原型
は（IEEE１９７９年，ｐ２３８−ｐ２４１）に詳しく記
載されている、RESURF（ReducedSurface Field）効果と
呼ばれるもので以下簡単に説明する。
【０００３】例えばｎ型基板内にボロン拡散等によりｐ
ｎ接合を作る場合、どうしてもｐ層の表面の方が不純物
濃度が幾分高くなる事また、半導体の表面は不安定要因
が多く電界強度が弱い事等の理由から、横方向（表面方
向）の空乏層は縦方向（深さ方向）より伸びないので、
耐圧は横方向（表面方向）で決まってしまう。
【０００４】RESURF構造では、素子のターミネーション
部に低濃度のｐ層を適切な濃度と接合深さで設け、空乏
層が低濃度のｐ層内を伸びやすくすることによって、電
界を緩和するものである。横方向における電界が（降伏
が起きる）臨界電界に達する前に、低濃度のｐ層内を下
の接合部から（すなわち縦方向から）伸びてきた空乏層
端が半導体素子表面まで達してしまう。すると、低濃度
のｐ層全体が空乏層化し、横方向の空乏層は拡大する。
よって、横方向における電界が緩和され素子の耐圧が向
上する。
【０００５】図１１は低濃度ｐ層７１，７２，７３を段
階的に濃度を低く、接合を浅くすることで主接合ｐ層の
コーナの曲率を擬似的に大きくし高耐圧化する効果も加
味してある。
【０００６】又、従来からの代表的なターミネーション
構造としてｐ層主接合から電極により表面接合の近傍に
おける電界集中をその電位によって横方向に緩和して高
耐圧化する手法が知られており、フィールドプレート
（以下ＦＰと略す）効果と称している。図１１では、論
文に詳細は言及されていないが、主接合からの電極が低
濃度のｐ層を越えない範囲でしか伸びていないことか
ら、この構造はRESURF効果を主に期待しているといえ
る。
【０００７】
【発明が解決しようとする課題】RESURFおよびＦＰとい
った手法はｐ層主接合の表面付近の電界を半導体の表面
横方向に緩和することで高耐圧化を図るものであるが、
主接合が深い場合は、最大電界となる深さ方向のｐ層の
コーナ部（図中Ａ）の電界があまり緩和できない。よっ
て、低濃度のｐ層を更に横方向に延ばしても耐圧を僅か
しか向上できず、素子面積が大きくなってしまう割に大
幅な高耐圧化は期待できない。
【０００８】低濃度のｐ層の表面は外的要因により誘導
される表面濃度の変動が著しく、これが空乏層の拡がり
に影響を与える。ところが、低濃度のｐ層７に主接合か
らの電極５が掛かっていることで素子の信頼性を向上す
ることができる。この点においては主接合からの電極５
を低濃度のｐ層を越えて伸ばすのが一番望ましいが、素
子がブロッキング状態では、電極５が逆バイアスになり
表面接合に対し負電位になっているため、主接合からの
電極５下に正孔が蓄積し高濃度ｐ層化するのでRESURFの
効果がなくなってしまう。図１１はRESURF効果を期待し
た構造であり、なるべく低濃度のｐ層上に主接合からの
電極を伸ばさない方がいいが、前述のように素子の信頼
性を保証するためにある程度必要である。
【０００９】本発明の目的は少ないターミネーション面
積で高耐圧化するのに適したターミネーション構造を提
供することにある。
【００１０】
【課題を解決するための手段】本発明のターミネーショ
ンは基本的には低濃度のｐ層を主接合ｐ層のコーナ部を
覆うように深く形成した構造で、主接合ｐ層の表面横方
向の先端から主接合ｐ層からの電極の先端までの距離
（以下ＬＦＰと略す）が主接合ｐ層の表面横方向の先端
から低濃度ｐ層端までの距離（以下ＬＰと略す）と略同
じでない構造である。
【００１１】この課題を解決する第１の手段である本発
明のターミネーションは低濃度のｐ層を主接合ｐ層のコ
ーナ部を覆うように深く形成した構造で、ＬＦＰをＬＰ
より短くした構造である。
【００１２】この課題を解決する第２の手段である本発
明のターミネーションは低濃度のｐ層を主接合ｐ層のコ
ーナ部を覆うように深く形成した構造で、ＬＦＰをＬＰ
より長くした構造である。
【００１３】
【作用】本発明者等の実験によると、例えば低濃度のｐ
層の濃度が約１０18cm-3以上では低濃度のｐ層のコーナ
部が最大電界となり、ここで耐圧が決まる。この時ＦＰ
またはRESURFの効果はない。
【００１４】低濃度のｐ層の濃度が約１０17cm-3以下で
は低濃度のｐ層の濃度に比べて、電極が逆バイアスされ
ることによってＬＦＰ下に誘起されるｐ層の濃度の方が
はるかに高くなり、この高濃度の蓄積層端が最大電界と
なる。
【００１５】ＬＦＰ＜ＬＰの場合は（ＬＰ−ＬＦＰ）の
長さの分の低濃度のｐ層によってRESURF効果が現れ、耐
圧が向上できる。(ＬＰ−ＬＦＰ)を大きくするほどRESU
RF効果が大きいが、先述した信頼性の問題がありおのず
と限度がある。
【００１６】ＬＦＰとＬＰが略等しい時は、RESURF効果
が小さくなる。
【００１７】ＬＦＰ＞ＬＰの時は（ＬＦＰ−ＬＰ）の長
さの分ＦＰ効果が現れる。すなわち、逆バイアスされた
主接合からの電極の低濃度のｐ層端を越えｎ基板上につ
きでた部分が空乏化するため、蓄積層端の最大電界を下
げ、耐圧が大きくなる。但し、この場合蓄積層端は低濃
度ｐ層のコーナ部に位置するので、蓄積層端が低濃度ｐ
層の内部にある上記ＬＦＰ＜ＬＰの場合に比べ、この部
分の空乏層の伸びは小さい。よってＬＦＰ＞ＬＰの場合
はＬＦＰ＜ＬＰの場合に比べ耐圧特性は悪くなる。ま
た、電極を伸ばすことはターミネーション領域の拡大に
繋がる可能性があり、その場合素子面積を増大させるこ
とになる。
【００１８】
【実施例】以下、本発明半導体装置を図面を用いて具体
的に説明する。
【００１９】図１は本発明のターミネーション構造を高
耐圧の誘電体絶縁分離型パワーＩＣに適用した場合の一
実施例であり、図２はその動作を示す説明図である。１
はｎ型基板、２はｎ埋込層、３，９は絶縁膜、４は支持
基板、５は電極、６は主接合のｐ層、７は横方向の電界
緩和の低濃度ｐ層である。電極５は横方向に伸びている
が、低濃度ｐ層７端より内側で止まっている。主接合層
６と基板１に逆バイアスすると空乏層がｐｎ接合から伸
びる。点線で示す蓄積層１０１は電極５が逆バイアスさ
れたときに生じる。当然、逆バイアス電圧が大きいほど
高濃度化される。図１１の従来構造では低濃度のｐ層７
１，７２，７３のRESURF効果があるがＡ部の最大電界で
耐圧が決まってしまう。
【００２０】本発明構造では主接合よりも曲率の大きい
低濃度のｐ層７によるガードリング効果に低濃度のｐ層
７が空乏化することによる電界緩和効果（RESURF効果）
が重なり、Ａ部の最大電界は低くなる。この時の耐圧
は、逆バイアスされた電極５によってＬＦＰ下に生じた
蓄積層１０１のコーナ部（Ｂ部）の最大電界で決まる。
このＢ点の電界を緩和させるためには、蓄積層１０１端
から低濃度ｐ層７端までの低濃度のｐ層分がＢ点に対し
てのRESURF効果となることから、ＬＰを伸ばすかＬＦＰ
を短くしなければならない。当然、素子面積を大きくし
ないためにはＬＰを伸ばさず、素子の信頼性を保証する
範囲でＬＦＰを短くする方法が望ましい。蓄積層１０１
は逆バイアス電圧が大きいほど高濃度化されるので、高
耐圧の素子であるほど本発明構造の効果は著しい。本発
明者らの実験では、低濃度のｐ層７１，７２，７３の形
状以外は図１１と同じ条件のダイオードで比較してみた
場合、ｎ型基板１が１５０Ω、主接合のｐ層６の拡散深
さが６μｍで濃度が１×１０19cm-3、電界緩和の低濃度
ｐ層７の拡散深さが７μｍで濃度が１×１０16cm-3であ
る時、図１１構造では耐圧約１２００Ｖなのが図１の構
造は耐圧約２１００Ｖであった。ちなみに図１１の低濃
度のｐ層７２，７３が無い構造では耐圧約６００Ｖであ
った。
【００２１】図３は本発明のターミネーション構造の第
２の実施例であり、図４はその動作を示す説明図であ
る。１はｎ型基板、２はｎ埋込層、３，９は絶縁膜、４
は支持基板、５は電極、６は主接合のｐ層、７は横方向
の電界緩和の低濃度ｐ層である。電極５は低濃度ｐ層７
端を越えて横方向に伸びている。主接合層６と基板１に
逆バイアスすると空乏層がｐｎ接合から伸びる。
【００２２】主接合から伸びた電極５により低濃度ｐ層
７上（すなわちＬＰの範囲）は蓄積層１０２化し、Ｂ点
の最大電界が大になるが、ｎ基板１上（すなわち（ＬＦ
Ｐ−ＬＰ）の範囲１０３）が空乏化するためＢ点の最大
電界を下げ、耐圧が大きくなる。但しＡ点の最大電界よ
りＢ点の方が最大電界は大きいため、耐圧はＢ点で決ま
る。
【００２３】蓄積層１０２は逆バイアス電圧が大きいほ
ど高濃度化されるので、高耐圧の素子であるほど本発明
構造の効果は著しい。本発明者らの実験では、低濃度の
ｐ層７の形状と電極５が低濃度のｐ層７端を越えて伸び
ていること以外は図１１と同じ条件のダイオードで比較
してみた場合、ｎ型基板１が１５０Ω、主接合のｐ層６
の拡散深さが６μｍで濃度が１×１０１９ｃｍ−３、７
は電界緩和の低濃度ｐ層７の拡散深さが７μｍで濃度が
１×１０16cm-3である時、図１１構造では耐圧約1200Ｖ
なのが図３の構造では耐圧約１９００Ｖであった。
【００２４】図５は図１，図３及び図１１で示したター
ミネーション構造における耐圧を、電極５のＬＦＰをパ
ラメータに示す。実線１１は本発明構造の耐圧を、点線
１０は従来構造の耐圧を示す。従来構造では主接合ｐ層
が深い場合には、RESURF効果及びＦＰ効果が顕著には現
れない。
【００２５】本発明の構造ではＬＦＰが図中Ａ点までは
RESURFの効果で耐圧が高く、ＬＦＰが短いほど耐圧は高
くなる。Ａ点以降はＦＰの効果で耐圧が高く、ＬＦＰが
長いほど耐圧は高くなる。このＡ点はＬＰとＬＦＰが略
等しいある点である。
【００２６】Ａ点に対し、ＬＦＰを長くする方が短くす
る方より効果が少ない。これはＦＰ効果を狙う場合の蓄
積層端は低濃度ｐ層のコーナ部に位置するので、蓄積層
端が低濃度ｐ層の内部にあるＬＦＰ＜ＬＰの場合に比
べ、この部分の空乏層の伸びは小さいため、ＬＦＰ＜Ｌ
Ｐの場合に比べ耐圧特性は悪くなることによる。
【００２７】図６は本発明のターミネーションをダイオ
ードに適用した場合の平面パターンの例を示す。主接合
６は周辺を低濃度層７で囲まれ、電極５が主接合６と低
濃度層７の間まで覆っている構造である。又、カソード
とオーミック接触するためのｎ層１４がある。本構造に
よればターミネーション部の電界を緩和できるため、ダ
イオードの耐圧を高くできる。ここではダイオードを例
に説明したが、トランジスタ，サイリスタ，MOSFET，Ｉ
ＧＢＴ，ＭＯＳサイリスタ等でも同様に耐圧を高くでき
る。図１の説明で述べた諸条件を適用すると耐圧を従来
の約６００Ｖから約２１００Ｖに向上できる。
【００２８】図７は本ターミネーション構造をトランジ
スタに適用した場合の断面の例を示す。主接合のｐ層を
ベースとし、このｐ層６の中にエミッタ層のｎ層１６を
形成している。１５はコレクタのコンタクト層である、
１７はエミッタ電極、１８はベース電極、５１はコレク
タ電極である。本構造によれば、従来の基板抵抗より高
耐圧化が可能である。又、従来と同じ耐圧でより低抵抗
の基板を使用できるので、トランジスタのコレクタ抵抗
成分を小さくできる。
【００２９】図８は縦型ｎMOSFETに本ターミネーション
構造を適用した場合を示す。チャネル層及び主接合のｐ
層６の中にソース層１９を形成している。２１１はドレ
インコンタクト層、２０はゲート、２１はソース電極、
５２はドレイン電極である。本構造によれば、従来の基
板抵抗でより高耐圧化が可能である。又、従来と同じ耐
圧でより低抵抗の基板を使用できるので、MOSFETのオン
抵抗を小さくできる。図９はラテラルサイリスタに本タ
ーミネーション構造を適用した場合を示す。アノード層
２２，ｐベース層２３は高耐圧接合層であり、ｐベース
層２３の中にカソード層２４を形成している。２５はゲ
ートコンタクト層、２６はアノード電極、２７はｐゲー
ト電極、２８はカソード電極、２９はｎゲート電極であ
る。このように高耐圧層は１素子に複数個存在しても一
向に構わない。
【００３０】図１０は縦型ＩＧＢＴに本ターミネーショ
ン構造を適用した場合を示す。チャネル層及び主接合の
ｐ層２０５の中にエミッタ層２０４を形成している。９
１はコレクタ層、２０３はゲート、２０２はエミッタ電
極、５３はコレクタ電極である。本構造によれば、従来
の基板抵抗でより高耐圧化が可能である。又、従来と同
じ耐圧でより低抵抗の基板を使用できるので、ＩＧＢＴ
のオン抵抗を小さくできる。本発明者らの実験では、ｎ
型基板１が１００Ωで厚さが３００μｍ、主接合のｐ層
６の拡散深さが６μｍで濃度が１×１０18cm-3、電界緩
和の低濃度ｐ層７の拡散深さが７μｍで濃度が１×１０
16cm-3である時、耐圧約２０００Ｖであった。
【００３１】
【発明の効果】本発明によればターミネーションの占め
る素子面積の増加を少なくすると共に高耐圧化に適した
ターミネーション構造を提供でき、耐圧特性に優れた半
導体素子及びそれを使った回路構成又はそれを内蔵した
半導体集積回路が得られる。
【図面の簡単な説明】
【図１】本発明半導体装置のターミネーション構造の断
面の例を示す。
【図２】図１のターミネーション構造の動作説明図であ
る。
【図３】本発明のターミネーション構造の断面の例を示
す。
【図４】図３のターミネーション構造の動作説明図であ
る。
【図５】本発明と従来のターミネーション構造の耐圧を
主接合ｐ層の表面横方向の先端から主接合ｐ層からの電
極の先端までの距離（ＬＦＰ）による依存性を比較した
結果を示す。
【図６】本発明のターミネーション構造を用いたダイオ
ードの平面パターンの例を示す。
【図７】本発明のターミネーション構造を用いたｎｐｎ
トランジスタの断面構造を示す。
【図８】本発明のターミネーション構造を用いた縦型ｎ
MOSFETの断面構造の例を示す。
【図９】本発明のターミネーション構造を用いた高耐圧
ラテラルのサイリスタの断面構造を示す。
【図１０】本発明のターミネーション構造を用いた縦型
ＩＧＢＴの断面構造の例を示す。
【図１１】従来のターミネーション構造の断面の例を示
す。
【符号の説明】
１…基板、２…埋込層、３，９…絶縁膜、４…支持基
板、５，１７，１８，２１，２６，２７，２８，２９，
５１，５２，５３，２０２，２０３…電極、６，２０５
…主接合、７，７１，７２，７３…電界緩和層、１４，
１５，２５…ｎ層、１６，２０４…トランジスタのエミ
ッタ層、１９…ｎMOSFETのソース層、２０…MOSFETのゲ
ート、２２…サイリスタのアノード層、２３…サイリス
タのｐベース層、２４…サイリスタのカソード層、３１
…等電位線、９１…ＩＧＢＴのコレクタ層、１０１，１
０２…蓄積層、１０３…空乏化する部分、２０１…バッ
ファ層、２１１…ドレインコンタクト層。
フロントページの続き (72)発明者 清水 喜輝 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 昭58−100460（ＪＰ，Ａ) 特開 昭58−192368（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/06 H01L 29/91 H01L 29/72

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】少なくとも第１の導電型の第１の半導体層
    と、該第１の導電型の第１の半導体層の不純物濃度より
    不純物濃度が高い第２導電型の第２の半導体層とから形
    成される主接合と、該第２導電型の第２の半導体層に接
    する電極とを有する半導体装置において、前記 第２の半導体層の不純物濃度より低い不純物濃度の
    第２導電型の第３の半導体層を主接合の第２の半導体層
    に接触して形成し、更に前記低濃度の第３の半導体層と
    前記第１の半導体層とで形成する接合の深さが前記主接
    合より深く、前記第３の半導体層と前記第１の半導体層
    とで形成する接合の表面横方向の先端位置と、前記主接
    合の第２の半導体層からの電極の先端とが異なることを
    特徴とするターミネーション構造を具備した半導体装
    置。
  2. 【請求項２】請求項１において、前記低濃度の第３の半
    導体層と第１の半導体層とで形成する接合の表面横方向
    の先端は、主接合の第２の半導体層から延在する電極の
    先端より外側であることを特徴とするターミネーション
    構造を具備した半導体装置。
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