WO2013132568A1 - 半導体装置 - Google Patents

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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device used under a high voltage.
  • a semiconductor device that can be used under a high voltage by forming a P layer forming a PN junction outside an active region where a semiconductor element is formed is known.
  • various techniques have been proposed for such a semiconductor device, such as the technique disclosed in Patent Document 1.
  • the above-described semiconductor device is configured such that the carrier concentration in the active region and its peripheral region in the ON state is high, and it has been proposed to achieve a low ON voltage in the IGBT. .
  • the current density increases in the peripheral region of the active region at the time of the turn-off operation, so that there is a problem that the current interruption capability is lowered.
  • the present invention has been made in view of the above problems, and a technology capable of reducing the chip area and improving the withstand voltage characteristic capability and the turn-off cutoff capability without deteriorating the characteristics of the semiconductor element.
  • the purpose is to provide.
  • a semiconductor device includes a semiconductor substrate of a first conductivity type in which an active region and a termination region that is separated from and surrounds the active region are defined, a semiconductor element formed in the active region, A plurality of impurity layers of a second conductivity type formed at least partially overlapping in the surface of the semiconductor substrate between the end of the active region and the termination region.
  • the second conductivity type of the i-th impurity layer and (i + 1) -th impurity layer on the semiconductor substrate surface The surface concentrations that are impurity concentrations are P (i) and P (i + 1), respectively, and the lower end distances that are the distances from the semiconductor substrate surface to the lower ends of the i-th impurity layer and the (i + 1) -th impurity layer are D (i ), D (i + 1), and the distances from the end of the termination region on the active region side to the ends of the i-th impurity layer and (i + 1) -th impurity layer on the semiconductor substrate end side are respectively B (i), B In the case of (i + 1), P (i)> P (i + 1), D (i) ⁇ D (i + 1), and B (i) ⁇ B (i + 1) are satisfied.
  • the surface concentration of the impurity layer having the longest lower end distance among the plurality of impurity layers is 10 to 1000 times the impurity concentration of the first conductivity type of the semiconductor substrate, and the lower end distance of the impurity layer Is 15 to 30 ⁇ m.
  • the concentration of the plurality of impurity layers of the second conductivity type increases as the distance from the active region increases, and the surface concentration of the impurity layer having the longest lower end distance is the impurity concentration of the semiconductor substrate.
  • the lower end distance of the impurity layer is 15 to 30 ⁇ m. Therefore, the chip area can be reduced without deteriorating the characteristics of the semiconductor element, and the breakdown voltage characteristic capability and the turn-off cutoff capability can be improved.
  • 1 is a cross-sectional view showing a configuration of a semiconductor device according to a first embodiment.
  • 1 is a cross-sectional view showing a configuration of a semiconductor device according to a first embodiment. It is a figure which shows the relationship between termination width and the number of layers of P layer. It is a figure which shows the voltage withstand capability and the relationship between the number of layers of a P layer. It is a figure which shows the relationship between a voltage tolerance and the lower end distance of the 4th P layer. It is a figure which shows the relationship between ON voltage and the lower end distance of the 4th P layer. It is a figure which shows the relationship between a voltage tolerance and the surface concentration of a 4th P layer.
  • FIG. 7 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 1 of Embodiment 1.
  • FIG. 7 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 1 of Embodiment 1.
  • FIG. 7 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 1 of Embodiment 1.
  • FIG. It is a figure which shows the relationship between turn-off interruption
  • FIG. 7 is a cross-sectional view showing a configuration of a semiconductor device according to a second modification of the first embodiment.
  • FIG. FIG. 6 is a diagram showing impurity concentration distributions along D-D ′ line to G-G ′ line.
  • 12 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 3 of Embodiment 1.
  • FIG. 7 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 4 of Embodiment 1.
  • FIG. FIG. 6 is a diagram showing impurity concentration distributions in the H-H ′ line to the I-I ′ line.
  • FIG. 6 is a cross-sectional view showing a configuration of a semiconductor device according to a second embodiment. 6 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 1 of Embodiment 2.
  • FIG. FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 2 of Embodiment 2.
  • FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 3 of Embodiment 2.
  • 10 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 4 of Embodiment 2.
  • FIG. FIG. 6 is a cross-sectional view showing a configuration of a semiconductor device according to a third embodiment.
  • FIG. 12 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 1 of Embodiment 3.
  • FIG. FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 2 of Embodiment 3.
  • 12 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 3 of Embodiment 3.
  • FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 4 of Embodiment 3.
  • FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 2 of Embodiment 4.
  • 10 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 3 of Embodiment 4.
  • FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 4 of Embodiment 4.
  • FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device according to a fifth embodiment.
  • 12 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 1 of Embodiment 5.
  • FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 2 of Embodiment 5.
  • FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 3 of Embodiment 5.
  • FIG. 10 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 4 of Embodiment 5.
  • FIG. 10 is a diagram showing a termination width reduction effect in the semiconductor device according to the first embodiment. It is a figure of the evaluation circuit used for the experiment for evaluating a proof pressure characteristic. It is a figure which shows the pressure
  • FIG. 55 is a plan view showing a configuration of the related semiconductor device
  • FIG. 56 is an enlarged view of a range indicated by a broken line shown in FIG.
  • this semiconductor device includes an N-type (first conductivity type) semiconductor substrate 1, and in this semiconductor substrate 1, the active region 11 is separated from the active region 11 and the outside thereof. And a main PN junction region 31 sandwiched between the active region 11 and the termination region 51 are defined.
  • the active region 11 is surrounded by the main PN junction region 31, and the main PN junction region 31 is surrounded by the termination region 51. Details of the active region 11, the main PN junction region 31, and the termination region 51 will be described later.
  • a semiconductor substrate 1 includes a metal film 4 made of Al (aluminum), which will be described later, a P-type (second conductivity type) P layer 33, and an N-type (first conductivity type) N layer. A layer 53 and a gate electrode 13 are formed.
  • FIG. 57 is a cross-sectional view showing the configuration of the related semiconductor device along the line A-A ′ shown in FIG. 56.
  • the related semiconductor device includes an IGBT 14 that is a semiconductor element formed in the active region 11.
  • the IGBT 14 includes a gate electrode 18 formed on the trench on the surface of the N-type semiconductor substrate 1 via an insulating film 17, a P layer 19 that sandwiches the gate electrode 18 on the surface of the semiconductor substrate 1, and under the P layer 19.
  • the IGBT 14 includes a back surface N layer 24 that is an N-type buffer layer formed on the back surface of the semiconductor substrate 1, a back surface P layer 25 that is a P collector layer formed on the back surface N layer 24, and a back surface P. And a collector electrode 26 formed on the layer 25.
  • the portion of the semiconductor substrate 1 where no impurity layers such as the N layer 20 and the P layer 19 are formed functions as the N ⁇ drift layer 16. Further, the gate electrodes 18 of the IGBTs 14 are connected by wiring, and the emitter electrodes 23 of the IGBTs 14 are connected by wiring.
  • the related semiconductor device includes not only the IGBT 14 described above, but also a plurality of P layers 33 (33-1, 33-) arranged in the surface of the semiconductor substrate 1 between the end of the active region 11 and the termination region 51. 2, 33-3,..., 33-n) and an N layer 53 formed at the end of the semiconductor substrate 1 (end of the termination region 51).
  • the P layer 33-1 main junction P layer formed on the innermost side of the active region 11 is: It is formed relatively large.
  • a P + layer 34 connected to the emitter electrode 23 through a contact hole in the insulating film 17 is formed on the P layer 33-1 near the gate electrode 18.
  • Each of the plurality of P layers 33 and the N layer 53 is connected to the plurality of electrodes 35 that are the metal films 4 through the contact holes of the insulating film 17.
  • the protective film 6 is formed. Note that the concentration, depth, width, number, and design of the electrode 35 of the P layer 33 and the design of the electrode 35 are used as design parameters that are changed according to the required withstand voltage (voltage withstand capability).
  • the carrier concentration of the emitter side portions in the active region 11 and the main PN junction region 31 is such that the IGBT 14 can have a low ON voltage. In the ON state, the concentration is high (for example, the concentration of the drift layer 16 is increased by 3 digits or more by the modulation operation).
  • the active region 11 is a region through which a main current flows when the IGBT 14 is in an ON state.
  • the main PN junction region 31 is a region between the active region 11 and the termination region 51.
  • the boundary line B between the active region 11 and the main PN junction region 31 is the outermost contact hole in the active region 11 (here, the contact hole between the emitter electrode 23 and the P + layer 34). It shall pass through the end on the end side.
  • the termination region 51 is a region located on the outer periphery of the main PN junction region 31 and is a region where the main current does not flow when the IGBT 14 is in the ON state.
  • the depletion layer extends in the lateral direction of the semiconductor substrate 1 when bias is applied in the OFF state, and the withstand voltage is maintained.
  • the boundary line C between the main PN junction region 31 and the termination region 51 passes through the end of the P layer 33-1 on the end side of the semiconductor substrate 1.
  • the termination width (edge terminal width) Le means the width from the boundary line C between the main PN junction region 31 and the termination region 51 to the end of the N layer 53 on the active region 11 side. It shall be.
  • FIG. 58 is a cross-sectional view showing another configuration of the related semiconductor device.
  • the related semiconductor device shown in FIG. 58 instead of the plurality of P layers 33, one P layer 33a in which the impurity concentration continuously increases from the termination region 51 toward the active region 11 is formed.
  • the related semiconductor device is configured such that the carrier concentration in the emitter side portion of the active region 11 and the main PN junction region 31 is high when the IGBT 14 is in the ON state.
  • the current density at the boundary between the main PN junction region 31 and the termination region 51 on the emitter side. Will increase.
  • the carrier concentration on the emitter side of the main PN junction region 31 is high, and the depletion layer is difficult to extend to the collector side.
  • impact ionization is promoted by the increase of the emitter-side electric field strength of the main PN junction region 31 during the turn-off operation of the IGBT 14, and the current density increases.
  • the IGBT which is a power semiconductor, differs from the LSI (Large Scale Integration) represented by CMOS (Complementary Metal Oxide Semiconductor) in addition to low ON voltage, high speed, and improved current drive capability. There is also a demand for representative breakdown strength.
  • LSI Large Scale Integration
  • CMOS Complementary Metal Oxide Semiconductor
  • the semiconductor device according to the first embodiment of the present invention can solve the above problems. That is, according to the invention according to the present embodiment, it is possible to reduce the chip area and improve the withstand voltage characteristic capability and the turn-off cutoff capability without deteriorating the characteristics of the IGBT 14.
  • the semiconductor device according to the present embodiment capable of obtaining such an effect will be described.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to the present embodiment. Note that in the semiconductor device according to the present embodiment, the same or similar components as those described in the related semiconductor device are denoted by the same reference numerals, and different points from the related semiconductor device will be mainly described.
  • the semiconductor device includes at least a surface of the semiconductor substrate 1 between the end portion of the active region 11 and the termination region 51 instead of the plurality of P layers 33 described above.
  • a plurality of P layers 38 (a plurality of second conductivity type impurity layers) formed so as to partially overlap are provided.
  • the plurality of P layers 38 are formed over the end portion of the active region 11, the main PN junction region 31, and the termination region 51 as a whole, and the outermost periphery (the active region 11 of the active region 11). It functions as a P-type field stopper layer (hereinafter referred to as “PFS layer”) that suppresses a high electric field generated around the gate electrode 18 located at the end.
  • PFS layer P-type field stopper layer
  • four P layers 38 are formed so that the semiconductor device can withstand a voltage of 4500 V class. 3 and the fourth P layer 38-4) are formed by thermal diffusion. The fact that the formation of the four P layers 38 can withstand voltages of 4500 V class will be described later.
  • the first P layer 38-1 corresponds to the P layer 33-1 (main junction P layer) described above.
  • the boundary line B between the active region 11 and the main PN junction region 31 passes through the end of the contact hole between the emitter electrode 23 and the P + layer 34 on the semiconductor substrate 1 end side, and passes through the main PN junction region 31 and the termination region 51.
  • the boundary line C passes through the end of the first P layer 38-1 on the semiconductor substrate 1 end side.
  • P (i)> P (i + 1) is satisfied. That is, in the present embodiment, P (1)> P (2)> P (3)> P (4) is satisfied, and the surface concentration is gradually reduced in this order.
  • D (i) and D (i + 1) are D (i) and D (i + 1), respectively.
  • D (i) ⁇ D (i + 1) is satisfied. That is, in the present embodiment, as shown in FIG. 2, D (1) ⁇ D (2) ⁇ D (3) ⁇ D (4) is satisfied.
  • the outermost fourth P layer 38-4 has a voltage among the plurality of P layers 38 (PFS layers).
  • PFS layers the plurality of P layers 38
  • the curvature of the cross-sectional shape of the layer 38-4 is relatively low. Therefore, concentrated application of a high electric field to the local portion can be suppressed.
  • the concentration design of the plurality of P layers 38 is P (1)> P (2)> P (3)> P (4), and the closer to the cell (active region 11), the more the plurality of P layers 38 ( The concentration of the PFS layer is increased stepwise. Therefore, the effect of preventing the depletion layer from extending in the vertical and horizontal directions is strong. Specifically, the depletion layer extends in the vertical and horizontal directions and reaches the first P layer 38-1 by the second and third P layers 38-2 and 38-3. As a result, since the difference in electrostatic potential between the inside and outside is substantially zero in the high curvature portion of the cross-sectional shape of the first P layer 38-1, a high electric field is generated in that portion of the first P layer 38-1. The application can be suppressed.
  • the semiconductor device of the present embodiment concentrated application of a high electric field to the local portion is suppressed. That is, since the high electric field is dispersed, the maximum voltage tolerance can be increased. Further, since the change in the electric field becomes gentle in the plurality of P layers 38, the termination width Le (FIG. 57) can be reduced as will be described later when the breakdown voltage is made constant. Therefore, the chip area can be reduced.
  • the allowable design range of the fourth P layer 38-4 is determined based on the termination width Le and voltage tolerance required for the device, as will be described below. Although the detailed description of the design tolerance of the second and third P layers 38-2 and 38-3 is omitted, it is necessary to optimize the voltage tolerance of the device and the electric field distribution in each withstand voltage mode. To be determined.
  • 3 to 8 are diagrams for mainly explaining the allowable range of design of the fourth P layer 38-4.
  • the allowable range of design of the fourth P layer 38-4 will be mainly described in order from FIG.
  • FIG. 3 is a diagram showing the relationship between the termination width Le and the number of P layers 38 (PFS layers) under the condition that the withstand voltage (BV CES ) is constant.
  • the scale on the vertical axis in FIG. 3 indicates a value obtained by standardizing the termination width Le of the semiconductor device according to the present embodiment with reference to the termination width Le of the related semiconductor device.
  • the termination width Le can be reduced to a width obtained by subtracting 25% or more of the termination width Le of the related semiconductor device. it can.
  • the termination width Le can be reduced as the number of P layers 38 is increased. Considering this reason, as the number of P layers 38 increases, the difference in impurity concentration between adjacent P layers 38 decreases, and the diffusion layer on the termination region 51 side of each P layer 38 becomes smaller. The concentration of the electric field in the high boundary curvature portion is relaxed. When the electric field concentration at the diffusion boundary portion is suppressed, the change in the electric field has a smooth distribution. For this reason, it is considered that the termination width Le can be reduced by increasing the number of P layers 38 under the condition that the withstand voltage (BV CES ) is constant.
  • the termination width Le can be reduced to about 50% of the termination width Le of the related semiconductor device. It has been shown to be less.
  • FIG. 4 is a diagram showing the relationship between the voltage withstand voltage (BV CES ) and the number of P layers 38 (PFS layers) under the condition that the termination width Le is constant.
  • the scale on the vertical axis in FIG. 4 indicates a value obtained by standardizing the voltage tolerance of the semiconductor device according to the present embodiment on the basis of the voltage tolerance of the related semiconductor device.
  • the withstand voltage can be increased as the number of P layers 38 is increased, and the theoretical maximum value for the withstand voltage of a planar PN junction determined by the substrate material, concentration, and thickness (the broken line in FIG. 4). ).
  • the number of P layers 38 increases, the difference in impurity concentration between adjacent P layers 38 decreases, and the diffusion layer on the termination region 51 side of each P layer 38 becomes smaller.
  • the concentration of the electric field in the high boundary curvature portion is relaxed. It is considered that the overall maximum breakdown voltage is close to the theoretical maximum value of the planar PN junction because the electric field concentration at the diffusion boundary is thus suppressed.
  • FIG. 5 is a diagram showing the relationship between the voltage withstand voltage (BV CES ) and the lower end distance D (4) of the fourth P layer 38-4.
  • the termination width Le can be reduced to about 50% of the termination width Le of the related semiconductor device.
  • the width Le is fixed to 50% of the termination width Le of the related semiconductor device. It is assumed that the concentration distribution, depth, width, and position of the first to third P layers 38-1 to 38-3 have already been optimized.
  • the scale on the horizontal axis in FIG. 5 indicates the lower end distance D (4) of the fourth P layer 38-4.
  • the withstand voltage is higher than that of the related semiconductor device. (The scale of the vertical axis exceeds 1).
  • FIG. 6 is a diagram showing the relationship between the ON voltage (V CE (sat)) and the lower end distance D (4) of the fourth P layer 38-4 from the surface of the semiconductor substrate 1.
  • V CE (sat) ON voltage
  • D (4) of the fourth P layer 38-4 from the surface of the semiconductor substrate 1.
  • the termination width Le is fixed to 50% of the termination width Le of the related semiconductor device and the first to third P layers 38-1 to 38-3 are also fixed. It is assumed that the density distribution, depth, width and position have already been optimized.
  • FIG. 6 is a value obtained by normalizing the ON voltage of the semiconductor device according to the present embodiment with reference to the ON voltage of the related semiconductor device.
  • the scale on the horizontal axis in FIG. 6 indicates the lower end distance D (4) of the fourth P layer 38-4.
  • the lower end distance D (4) of the fourth P layer 38-4 is set to 30 ⁇ m or less, an increase in the ON voltage is suppressed. Can do.
  • FIG. 7 is a diagram showing the relationship between the voltage withstand voltage (BV CES ) and the surface concentration P (4) of the fourth P layer 38-4. Also in FIG. 7, the termination width Le is fixed to 50% of the termination width Le of the related semiconductor device and the first to third P layers 38-1 to 38-3 as in FIG. It is assumed that the concentration distribution, depth, width, and position of the are already optimized.
  • BV CES voltage withstand voltage
  • the scale on the vertical axis in FIG. 7 indicates a value obtained by standardizing the voltage tolerance of the semiconductor device according to the present embodiment with reference to the theoretical maximum value of the voltage tolerance (BV CES ).
  • the scale on the horizontal axis in FIG. 7 indicates a value obtained by standardizing the peak value of the fourth surface concentration P (4) with the impurity concentration of the semiconductor substrate 1 as a reference.
  • the peak value of the fourth surface concentration P (4) is 1 to 2000 times the impurity concentration of the semiconductor substrate 1
  • the voltage tolerance is improved over the related semiconductor device (vertical axis).
  • the scale at (>) exceeds 0.85).
  • the peak value of the fourth surface concentration P (4) is 10 to 1000 times the impurity concentration of the semiconductor substrate 1, the withstand voltage can be further improved, and can be made closer to the above theoretical maximum value. it can.
  • FIG. 8 is a diagram showing the relationship between the voltage withstand capability (BV CES ) and the ratio (A1 / A2) between the distance A1 and the distance A2 shown in FIG.
  • the distance A1 is a distance from the end of the injection window of the (i + 1) th P layer 38 to the end of the injection window of the i-th P layer 38.
  • the distance A2 is a distance between both ends of the injection window of the (i + 1) th P layer 38.
  • the termination width Le is 50% of the termination width Le of the related semiconductor device, and the first to third P layers 38-1 to 38-3 are also used. It is assumed that the concentration distribution, depth, width, and position of the are already optimized. Further, in FIG. 8, it is assumed that the concentration distribution, depth, width, and position of the fourth P layer 38-4 are also optimized according to the contents described with reference to FIGS.
  • the scale on the vertical axis in FIG. 8 shows a value obtained by standardizing the voltage tolerance of the semiconductor device according to the present embodiment on the basis of the value after optimization of the voltage tolerance (BV CES ).
  • the scale on the horizontal axis in FIG. 8 indicates the above-mentioned ratio (A1 / A2). As shown in FIG. 8, when the ratio (A1 / A2) is 0.5 or less, it is possible to suppress the withstand voltage (BV CES ) from being lowered.
  • the semiconductor device is configured such that the concentration of the P layer 38 increases as the distance from the active region 11 increases, and the impurity layer having the largest lower end distance D (4) (
  • the surface concentration P (4) of the fourth P layer 38-4) is 10 to 1000 times the impurity concentration of the semiconductor substrate 1, and the lower end distance D of the impurity layer (herein, the fourth P layer 38-4).
  • ⁇ Modification 1 of Embodiment 1> 9 to 11 are cross-sectional views showing the configuration of the semiconductor device according to the first modification of the first embodiment.
  • the structures of the back surface P layer 25 and the collector electrode 26 are different from those of the above-described semiconductor device.
  • the back surface N layer 24 (first back surface impurity layer) is formed on the back surface of the semiconductor substrate 1 as in the above-described semiconductor device.
  • the back surface P layer 25 (second back surface impurity layer) is formed on the back surface N layer 24 in a predetermined region including a region inside the active region 11 excluding a region on the semiconductor substrate 1 end side of the termination region 51. .
  • the predetermined region where the back surface P layer 25 is formed may be referred to as a “back surface P layer forming region”.
  • the back surface P layer formation region in FIG. 9 is formed in the active region 11 and the main PN junction region 31 around it, and the back surface P layer formation region in FIG. 10 is formed only inside the active region 11.
  • the back surface P layer formation region in FIG. 11 is formed across the active region 11 and the termination region 51.
  • the collector electrode 26 (electrode) is formed on the back surface N layer 24 except for the back surface P layer forming region, and the back surface in the back surface P layer forming region. It is formed on the P layer 25.
  • the back surface N layer 24 in the termination region 51 functions to suppress hole injection from the collector side during the turn-off operation of the IGBT 14. . Therefore, the turn-off cutoff ability of the IGBT 14 can be improved without adversely affecting the ON state of the IGBT 14, and an increase in the ON voltage can be suppressed.
  • FIG. 12 shows the turn-off cutoff capability J C (break) (maximum current density that can be cut off without breaking the semiconductor device) and the end of the back P layer 25 (the back P layer 25 and the back N layer 24 in plan view).
  • FIG. 13 is a diagram illustrating the relationship between the ON voltage (V CE (sat)) and the end of the back surface P layer 25 (the back surface P layer 25 and the back surface N layer 24 in plan view). It is a figure which shows the relationship with the position of a boundary.
  • the scale on the vertical axis in FIG. 13 indicates a value obtained by normalizing the ON voltage of the semiconductor device according to this modification with the ON voltage of the related semiconductor device as a reference.
  • FIG. 14 is a plan view for explaining the scale on the horizontal axis of FIGS. 12 and 13. As shown in FIG. 14, the scale on the horizontal axis in FIGS. 12 and 13 has the boundary between the main PN junction region 31 and the termination region 51 as the origin, and the position of the +1 scale is the end of the semiconductor substrate 1 (chip edge). ) And the position of the scale of ⁇ 1 is standardized so as to indicate the center (chip center) of the semiconductor substrate 1.
  • locations A3 and A4 are shown.
  • the location A3 is a location on the end region 51 side of the outermost gate electrode 18 in the active region 11 (a location where the scale is ⁇ 0.05).
  • the location A4 is an end of the termination region 51 on the active region 11 side by a quarter of the distance between both ends of the termination region 51 (between the boundary of the main PN junction region 31 and the termination region 51 and the end of the semiconductor substrate 1). To the semiconductor substrate 1 end side.
  • the end of the back surface P layer 25 (the boundary between the back surface P layer 25 and the back surface N layer 24 in plan view) is positioned between the location A3 and the location A4. It is configured.
  • the turn-off cutoff capability of the IGBT 14 can be improved without adversely affecting the ON state of the IGBT 14, and the ON voltage is increased. Can be suppressed.
  • the end of the back surface P layer 25 (the boundary between the back surface P layer 25 and the back surface N layer 24 in plan view) is located between the location A3 and the location A4. This effect can be obtained if it is configured to be positioned between them.
  • FIG. 15 is a cross-sectional view showing the configuration of the semiconductor device according to the second modification of the first embodiment.
  • the peak of the N-type impurity concentration of the back surface N layer 24 exists at a deep position from the surface of the semiconductor substrate 1.
  • the vertical scale in FIG. 16 indicates a value obtained by normalizing the impurity concentration by the impurity concentration of the drift layer 16 (impurity concentration of the semiconductor substrate 1).
  • the scale on the horizontal axis in FIG. 16 indicates the position in the thickness direction of the semiconductor substrate 1, and the closer the scale is to 1, the closer the scale is to the collector electrode 26.
  • one peak close to the collector electrode 26 shows the peak of the P-type impurity concentration of the back surface P layer 25, and the other peak far from the collector electrode 26.
  • This peak indicates the peak of the N-type impurity concentration of the back surface N layer 24.
  • One peak of the impurity concentration in the E-E ′ line and G-G ′ indicates the peak of the N-type impurity concentration of the back surface N layer 24.
  • the impurity concentration at the position close to 0.99 in FIG. 16 in the impurity concentration in the DD ′ line to GG ′ line indicates the impurity concentration of the drift layer 16 (impurity concentration of the semiconductor substrate 1). .
  • the distance R from the back surface of the semiconductor substrate 1 to the peak (first peak) of the impurity concentration of the back surface N layer 24 is configured to satisfy the following equation.
  • ⁇ R is the distance between the position corresponding to the standard deviation of the impurity concentration of the back surface N layer 24 between the back surface of the semiconductor substrate 1 and the peak
  • N 0 is the back surface N layer.
  • N b is an impurity concentration at the peak of the back N layer 24.
  • the back surface N layer 24 in the back surface P layer formation region and the back surface N layer 24 in other regions are formed by the same injection process (injection amount, injection energy, injection window).
  • the peak position of the impurity concentration (G-G ′ line impurity concentration) of the back surface N layer 24 satisfies the above formula and is deeper from the back surface of the semiconductor substrate 1.
  • the impurity concentration on the collector electrode 26 side in the G-G ′ line is lower than the impurity concentration on the collector electrode 26 side in the E-E ′ line. Therefore, the influence of the ohmic contact formed by the back surface N layer 24 and the collector electrode 26 in the termination region 51 is reduced.
  • the effect of the forward bias diode formed between the P + layer 21 on the front surface side of the semiconductor substrate 1 and the back surface N layer 24 is suppressed when the IGBT 14 has a reverse breakdown voltage (when the emitter is Positive and the collector is Negative). Therefore, the reverse voltage withstand capability of the IGBT 14 is improved, and the leakage current in the reverse withstand voltage mode can be suppressed.
  • FIG. 17 is a cross-sectional view showing the configuration of the semiconductor device according to the third modification of the first embodiment.
  • the collector electrode 26 is not formed on the back surface N layer 24, but on the back surface P layer 25 in the back surface P layer formation region. Is formed.
  • the back surface N layer 24 and the collector electrode 26 do not form an ohmic contact in the termination region 51. Therefore, when the IGBT 14 has a reverse breakdown voltage, the effect of the forward bias diode formed between the P + layer 21 on the front surface side of the semiconductor substrate 1 and the back surface N layer 24 is suppressed, so that the reverse voltage withstand capability of the IGBT 14 is improved. The leakage current in the reverse withstand voltage mode can be suppressed.
  • FIG. 18 is a cross-sectional view showing the configuration of the semiconductor device according to the fourth modification of the first embodiment.
  • a low-concentration P layer 27 (third back surface impurity layer) having an impurity concentration lower than that of the back surface P layer 25 is added. .
  • the low concentration P layer 27 is formed on the back surface N layer 24 except for the back surface P layer forming region.
  • the collector electrode 26 is formed on the low-concentration P layer 27 except for the back surface P layer formation region, and is formed on the back surface P layer 25 in the back surface P layer formation region.
  • FIG. 19 is a diagram showing the impurity concentration distribution in the H-H ′ line and the I-I ′ line shown in FIG. 18 in the same format as FIG.
  • One of the two peaks of impurity concentration in the HH ′ line that is close to the collector electrode 26 indicates the peak of the P-type impurity concentration of the back surface P layer 25, and the collector electrode The other peak far from 26 indicates the N-type impurity concentration peak of the back surface N layer 24.
  • One of the two peaks of the impurity concentration in the line II ′ that is close to the collector electrode 26 indicates the peak of the P-type impurity concentration of the low-concentration P layer 27, and the collector The other peak far from the electrode 26 indicates the peak of the N-type impurity concentration of the back surface N layer 24. Further, the impurity concentration in a range where the impurity concentration in the H-H ′ line and the I-I ′ line is constant indicates the impurity concentration of the drift layer 16 (impurity concentration of the semiconductor substrate 1).
  • a PN junction is formed by the back surface P layer 25 and the low concentration P layer 27, and the drift layer 16 and the back surface N layer 26.
  • the impurity concentration peak (second peak) of the low concentration P layer 27 is higher than the impurity concentration of the semiconductor substrate 1, and the impurity concentration of the back surface N layer 25. It is lower than the peak (third peak).
  • the contribution of hole injection from the collector side is suppressed when the IGBT 14 is in the ON state, and the increase in the carrier concentration in the termination region 51 is suppressed.
  • the increase in the carrier concentration in the termination region 51 is suppressed.
  • FIG. 20 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment of the present invention. Note that in the semiconductor device according to the present embodiment, components that are the same as or similar to the components described in Embodiment 1 are denoted by the same reference numerals, and different points from Embodiment 1 will be mainly described.
  • the semiconductor device according to the present embodiment has three P layers 39 (second conductivity type first P layer 39-1 and second conductivity type) instead of the plurality of P layers 38.
  • a P layer 39-2 and a third P layer 39-3) are provided.
  • the first and second P layers 39-1 and 39-2 are formed so as to partially overlap the surface of the semiconductor substrate 1 between the end portion of the active region 11 and the termination region 51.
  • the third P layer 39-3 is adjacent to the lower portion of the first P layer 39-1 on the termination region 51 side and the lower portion of the second P layer 39-2 on the active region 11 side. .
  • the plurality of P layers 39 as a whole are formed over the end portion of the active region 11, the main PN junction region 31, and the termination region 51, and the outermost periphery (the active region 11 of the active region 11). It functions as a P-type field stopper layer (hereinafter referred to as “PFS layer”) that suppresses a high electric field generated around the gate electrode 18 located at the end.
  • PFS layer P-type field stopper layer
  • the first P layer 39-1 corresponds to the P layer 33-1 (main junction P layer) described above.
  • the boundary line B between the active region 11 and the main PN junction region 31 passes through the end of the contact hole between the emitter electrode 23 and the P + layer 34 on the semiconductor substrate 1 end side, and passes through the main PN junction region 31 and the termination region 51.
  • the boundary line C passes through the end of the first P layer 39-1 on the semiconductor substrate 1 end side.
  • P-type impurity concentrations (surface concentrations) on the surface of the semiconductor substrate 1 of the first to third P layers 39-1 to 39-3 are P (1), P (2), and P (3), respectively. In this case, P (1)> P (2)> P (3) is satisfied.
  • the distances (lower end distances) from the surface of the semiconductor substrate 1 to the lower ends of the first to third P layers 39-1 to 39-3 are D (1), D (2), and D (3), respectively.
  • D (1) ⁇ D (2) ⁇ D (3) is satisfied.
  • the outer peripheral second and third P layers 39-2 and 39-3 have a voltage among the plurality of P layers 39 (PFS layers).
  • PFS layers the plurality of P layers 39
  • the curvatures of the cross-sectional shapes of the second and third P layers 39-2 and 39-3 are relatively low. Therefore, concentrated application of a high electric field to the local portion can be suppressed.
  • the concentration design of the plurality of P layers 39 is P (1)> P (2)> P (3), and the concentration of the plurality of P layers 39 (PFS layers) is closer to the cell (active region 11). Is getting higher step by step. Accordingly, the second P layer 39-2 prevents the depletion layer from extending in the lateral direction and reaching the first P layer 39-1. As a result, since the difference in electrostatic potential between the inside and outside is substantially zero in the high curvature portion in the cross-sectional shape of the first P layer 39-1, a high electric field is generated in that portion of the first P layer 39-1. The application can be suppressed.
  • the semiconductor device of the present embodiment concentrated application of a high electric field to the local portion is suppressed. That is, since the high electric field is dispersed, the maximum voltage tolerance can be increased. In addition, since the change in the electric field becomes gentle in the plurality of P layers 39, the termination width Le can be reduced as in the first embodiment when the breakdown voltage is constant. Therefore, the chip area can be reduced.
  • the allowable design range of the third P layer 39-3 is determined based on the termination width Le and the voltage resistance required for the device.
  • the lower end distance D (3) of the third P layer 39-3 is set to 15 to 30 ⁇ m (FIGS. 5 and 6).
  • the allowable design range of the second P layer 39-2 is determined based on the margin of the voltage withstand capability of the device and the optimization of the electric field distribution in each withstand voltage mode.
  • the surface concentration P (2) of the second P layer 39-2 is 10 to 1000 times the impurity concentration of the semiconductor substrate 1 (FIG. 7).
  • the semiconductor device configured as described above is configured such that the concentration of the P layer 39 increases as the distance from the active region 11 increases, and the surface of the second P layer 39-2.
  • the concentration P (2) is 10 to 1000 times the impurity concentration of the semiconductor substrate 1, and the lower end distance D (3) of the third P layer 39-3 is 15 to 30 ⁇ m. Therefore, the chip area can be reduced without deteriorating the characteristics of the IGBT 14, and the withstand voltage characteristic ability and the turn-off cutoff ability can be improved.
  • FIG. 21 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 1 of Embodiment 2. This modification corresponds to Modification 1 of Embodiment 1.
  • the back surface P layer 25 is formed on the back surface N layer 24 in a predetermined region including the region inside the active region 11 excluding the region on the end side of the semiconductor substrate 1 of the termination region 51. And the end of back P layer 25 is constituted so that it may be located between location A3 shown in Drawing 12 and Drawing 13, and location A4.
  • the collector electrode 26 is formed on the back surface N layer 24 except for the back surface P layer formation region (formed so as to be directly short-circuited with the back surface N layer 24), and in the back surface P layer formation region, the back surface P is formed. It is formed on the layer 25.
  • the turn-off cutoff capability of the IGBT 14 can be improved without adversely affecting the ON state of the IGBT 14 as in the first modification of the first embodiment, and , Increase in the ON voltage can be suppressed.
  • the predetermined region where the back surface P layer 25 is formed is not limited to the region shown in FIG. 21, and the above-described region may also be the region shown in FIGS. The same effect can be obtained.
  • FIG. 22 is a cross-sectional view showing the configuration of the semiconductor device according to the second modification of the second embodiment.
  • This modified example corresponds to modified example 2 of the first embodiment.
  • the distance R from the back surface of the semiconductor substrate 1 to the peak (first peak) of the impurity concentration of the back surface N layer 24 is the impurity concentration of the back surface N layer 24 between the back surface and the peak of the semiconductor substrate 1.
  • the impurity concentration on the back surface of the semiconductor substrate 1 of the back surface N layer 24 is N 0
  • the impurity concentration at the peak of the back surface N layer 24 is N b It is comprised so that the formula demonstrated in the modification 2 of the form 1 may be formed.
  • the position of the peak of the impurity concentration of the back surface N layer 24 is deep from the back surface of the semiconductor substrate 1, so that, similarly to Modification 2 of Embodiment 1, The impurity concentration on the collector electrode 26 side of the back surface N layer 24 is reduced. Therefore, the influence of the ohmic contact formed by the back surface N layer 24 and the collector electrode 26 in the termination region 51 is reduced. As a result, similar to the second modification of the first embodiment, the reverse voltage withstand capability of the IGBT 14 is improved, and the leakage current in the reverse withstand voltage mode can be suppressed.
  • FIG. 23 is a cross-sectional view showing the configuration of the semiconductor device according to the third modification of the second embodiment.
  • This modified example corresponds to modified example 3 of the first embodiment.
  • the collector electrode 26 is not formed on the back surface N layer 24 but is formed on the back surface P layer 25 in the back surface P layer forming region. Therefore, as in the third modification of the first embodiment, the back surface N layer 24 and the collector electrode 26 do not form an ohmic contact in the termination region 51, so that the reverse voltage withstand capability of the IGBT 14 is improved and the reverse withstand voltage mode leakage occurs. Current can be suppressed.
  • FIG. 24 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 4 of Embodiment 2. This modified example corresponds to modified example 4 of the first embodiment.
  • the low concentration P layer 27 having an impurity concentration lower than that of the back surface P layer 25 is formed on the back surface N layer 24 except for the back surface P layer forming region.
  • the impurity concentration peak of the low concentration P layer 27 is higher than the impurity concentration of the semiconductor substrate 1 and lower than the impurity concentration peak of the back surface N layer 25.
  • the collector electrode 26 is formed on the low-concentration P layer 27 except for the back surface P layer formation region, and is formed on the back surface P layer 25 in the back surface P layer formation region.
  • the reverse voltage withstand capability of the IGBT 14 is improved as in the fourth modification of the first embodiment, so that the leakage current in the reverse withstand voltage mode can be suppressed. Further, similarly to the fourth modification of the first embodiment, it is possible to suppress a decrease in current interruption capability during the turn-off operation of the IGBT 14.
  • FIG. 25 is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment of the present invention. Note that in the semiconductor device according to the present embodiment, components that are the same as or similar to the components described in Embodiment 1 are denoted by the same reference numerals, and different points from Embodiment 1 will be mainly described.
  • P layers 40 first conductivity type first P layer 40-1, second conductivity type A P layer 40-2, a third P layer 40-3, and a fourth P layer 40-4).
  • the first and second P layers 40-1 and 40-2 are formed so as to at least partially overlap the surface of the semiconductor substrate 1 between the end portion of the active region 11 and the termination region 51.
  • the third P layer 40-3 is adjacent to the end of the first P layer 40-1 on the termination region 51 side
  • the fourth P layer 40-4 is the second P layer 40-4.
  • -2 is adjacent to the end of the terminal region 51 side.
  • the plurality of P layers 40 are formed over the end of the active region 11, the main PN junction region 31, and the termination region 51 as a whole, and the outermost periphery (the active region 11 of the active region 11). It functions as a P-type field stopper layer (hereinafter referred to as “PFS layer”) that suppresses a high electric field generated around the gate electrode 18 located at the end.
  • PFS layer P-type field stopper layer
  • the first P layer 40-1 corresponds to the above-described P layer 33-1 (main junction P layer).
  • the boundary line B between the active region 11 and the main PN junction region 31 passes through the end of the contact hole between the emitter electrode 23 and the P + layer 34 on the semiconductor substrate 1 end side, and passes through the main PN junction region 31 and the termination region 51.
  • the boundary line C passes through the end of the first P layer 40-1 on the semiconductor substrate 1 end side.
  • the distances (lower end distances) from the surface of the semiconductor substrate 1 to the lower ends of the first to fourth P layers 40-1 to 40-4 are D (1), D (2), D (3), D, respectively.
  • D (1) ⁇ D (3) D (4) ⁇ D (2) is satisfied.
  • the second P layer 40-2 on the outer periphery of the plurality of P layers 40 has a voltage.
  • This second P layer The curvature of the cross-sectional shape of 40-2 is relatively low. Therefore, concentrated application of a high electric field to the local portion can be suppressed.
  • the concentration design of the plurality of P layers 40 is P (1)> P (3)> P (2), and the closer to the cell (active region 11) from the second P layer 40-2, the more the plurality of P layers 40 are designed.
  • the concentration of the P layer 40 (PFS layer) is increased stepwise. Therefore, the depletion layer extends in the lateral direction and reaches the first P layer 40-1 by the second and third P layers 40-2 and 40-3.
  • PFS layer concentration of the P layer 40
  • the semiconductor device of the present embodiment concentrated application of a high electric field to the local portion is suppressed. That is, since the high electric field is dispersed, the maximum voltage tolerance can be increased. Further, since the change in the electric field becomes gentle in the plurality of P layers 40, the termination width Le can be reduced as in the first embodiment when the breakdown voltage is made constant. Therefore, the chip area can be reduced.
  • the design tolerance of the second P layer 40-2 is determined based on the termination width Le and the voltage withstand capability required for the device.
  • the lower end distance D (2) of the second P layer 40-2 is set to 15 to 30 ⁇ m (FIGS. 5 and 6).
  • the design tolerance of the third and fourth P layers 40-3 and 40-4 is determined based on the margin of the voltage withstand capability of the device and the optimization of the electric field distribution in each withstand voltage mode.
  • the surface concentrations P (3) and P (4) of the third and fourth P layers 40-3 and 40-4 are 10 to 1000 times the impurity concentration of the semiconductor substrate 1. (FIG. 7).
  • the semiconductor device is configured such that the concentration of the P layer 40 increases as the distance from the active region 11 increases, and the surface concentration P (( 4) is configured to be 10 to 1000 times the impurity concentration of the semiconductor substrate 1, and the lower end distance D (2) of the second P layer 40-2 is 15 to 30 ⁇ m. Therefore, the chip area can be reduced without deteriorating the characteristics of the IGBT 14, and the withstand voltage characteristic ability and the turn-off cutoff ability can be improved.
  • FIG. 26 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 1 of Embodiment 3. This modification corresponds to Modification 1 of Embodiment 1.
  • the back surface P layer 25 is formed on the back surface N layer 24 in a predetermined region including the region inside the active region 11 excluding the region on the end side of the semiconductor substrate 1 of the termination region 51. And the end of back P layer 25 is constituted so that it may be located between location A3 shown in Drawing 12 and Drawing 13, and location A4.
  • the collector electrode 26 is formed on the back surface N layer 24 except for the back surface P layer formation region (formed so as to be directly short-circuited with the back surface N layer 24), and in the back surface P layer formation region, the back surface P is formed. It is formed on the layer 25.
  • the turn-off cutoff capability of the IGBT 14 can be improved without adversely affecting the ON state of the IGBT 14 as in the first modification of the first embodiment, and , Increase in the ON voltage can be suppressed.
  • the predetermined region where the back surface P layer 25 is formed (that is, the back surface P layer forming region) is not limited to the region shown in FIG. 26, and even the regions shown in FIGS. The same effect can be obtained.
  • FIG. 27 is a cross-sectional view showing the configuration of the semiconductor device according to the second modification of the third embodiment.
  • This modified example corresponds to modified example 2 of the first embodiment.
  • the distance R from the back surface of the semiconductor substrate 1 to the peak (first peak) of the impurity concentration of the back surface N layer 24 is the impurity concentration of the back surface N layer 24 between the back surface and the peak of the semiconductor substrate 1.
  • the impurity concentration on the back surface of the semiconductor substrate 1 of the back surface N layer 24 is N 0
  • the impurity concentration at the peak of the back surface N layer 24 is N b It is comprised so that the formula demonstrated in the modification 2 of the form 1 may be formed.
  • the position of the peak of the impurity concentration of the back surface N layer 24 is deep from the back surface of the semiconductor substrate 1, so that, similarly to Modification 2 of Embodiment 1, The impurity concentration on the collector electrode 26 side of the back surface N layer 24 is reduced. Therefore, the influence of the ohmic contact formed by the back surface N layer 24 and the collector electrode 26 in the termination region 51 is reduced. As a result, similar to the second modification of the first embodiment, the reverse voltage withstand capability of the IGBT 14 is improved, and the leakage current in the reverse withstand voltage mode can be suppressed.
  • FIG. 28 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 3 of Embodiment 3.
  • This modified example corresponds to modified example 3 of the first embodiment.
  • the collector electrode 26 is not formed on the back surface N layer 24 but is formed on the back surface P layer 25 in the back surface P layer forming region. Therefore, as in the third modification of the first embodiment, the back surface N layer 24 and the collector electrode 26 do not form an ohmic contact in the termination region 51, so that the reverse voltage withstand capability of the IGBT 14 is improved and the reverse withstand voltage mode leakage occurs. Current can be suppressed.
  • FIG. 29 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 4 of Embodiment 3. This modified example corresponds to modified example 4 of the first embodiment.
  • the low concentration P layer 27 having an impurity concentration lower than that of the back surface P layer 25 is formed on the back surface N layer 24 except for the back surface P layer forming region.
  • the impurity concentration peak of the low concentration P layer 27 is higher than the impurity concentration of the semiconductor substrate 1 and lower than the impurity concentration peak of the back surface N layer 25.
  • the collector electrode 26 is formed on the low-concentration P layer 27 except for the back surface P layer formation region, and is formed on the back surface P layer 25 in the back surface P layer formation region.
  • the reverse voltage withstand capability of the IGBT 14 is improved as in the fourth modification of the first embodiment, so that the leakage current in the reverse withstand voltage mode can be suppressed. Further, similarly to the fourth modification of the first embodiment, it is possible to suppress a decrease in current interruption capability during the turn-off operation of the IGBT 14.
  • FIG. 30 is a cross-sectional view showing the configuration of the semiconductor device according to the fourth embodiment of the present invention. Note that in the semiconductor device according to the present embodiment, components that are the same as or similar to the components described in Embodiment 1 are denoted by the same reference numerals, and different points from Embodiment 1 will be mainly described.
  • two P layers 41 (second conductivity type first P layer 41-1, second conductivity type P layer 41-2) is provided.
  • the first and second P layers 41-1 and 41-2 are formed so as to overlap at least partially in the surface of the semiconductor substrate 1 between the end portion of the active region 11 and the termination region 51.
  • the P-type impurity concentration in the active region 11 of the first P layer 41-1 is higher than the impurity concentration in the termination region 51 of the first P layer 41-1.
  • the impurity concentration of the first P layer 41-1 is formed so as to increase continuously from the termination region 51 toward the active region 11.
  • the plurality of P layers 41 are formed over the end portion of the active region 11, the main PN junction region 31, and the termination region 51 as a whole, and the outermost periphery (the active region 11 of the active region 11). It functions as a P-type field stopper layer (hereinafter referred to as “PFS layer”) that suppresses a high electric field generated around the gate electrode 18 located at the end.
  • PFS layer P-type field stopper layer
  • the first P layer 41-1 corresponds to the P layer 33-1 (main junction P layer) described above.
  • the boundary line B between the active region 11 and the main PN junction region 31 passes through the end of the contact hole between the emitter electrode 23 and the P + layer 34 on the semiconductor substrate 1 end side, and passes through the main PN junction region 31 and the termination region 51.
  • the boundary line C passes through the end of the first P layer 41-1 on the semiconductor substrate 1 end side.
  • the P-type impurity concentration (surface concentration) on the surface of the semiconductor substrate 1 of the second P layer 41-2 is P (2)
  • the minimum surface concentration of the first P layer 41-1 is Pmin (1). In this case, Pmin (1)> P (2) is satisfied.
  • the second P layer 41-2 on the outer periphery of the plurality of P layers 41 has a voltage.
  • This second P layer The curvature of the cross-sectional shape of 41-2 is relatively low. Therefore, concentrated application of a high electric field to the local portion can be suppressed.
  • the concentration design of the plurality of P layers 41 is Pmin (1)> P (2), and the concentration of the plurality of P layers 41 (PFS layers) is stepwise and continuous as the cell (active region 11) is closer. Is getting higher. Therefore, the second P layer 41-2 prevents the depletion layer from extending in the lateral direction and reaching the first P layer 41-1. As a result, since the difference in electrostatic potential between the inside and outside is almost zero in the high curvature portion of the cross-sectional shape of the first P layer 41-1, a high electric field is generated in that portion of the first P layer 41-1. The application can be suppressed.
  • the semiconductor device of the present embodiment concentrated application of a high electric field to the local portion is suppressed. That is, since the high electric field is dispersed, the maximum voltage tolerance can be increased. In addition, since the change in the electric field becomes gentle in the plurality of P layers 41, when the breakdown voltage is made constant, the termination width Le can be reduced as in the first embodiment. Therefore, the chip area can be reduced.
  • the allowable design range of the second P layer 41-2 is determined based on the termination width Le and the voltage withstand capability required for the device.
  • the lower end distance D (2) of the second P layer 41-2 is set to 15 to 30 ⁇ m (FIGS. 5 and 6), and the surface of the second P layer 41-2 is set.
  • the concentration P (2) is 10 to 1000 times the impurity concentration of the semiconductor substrate 1 (FIG. 7).
  • the allowable design range of the first P layer 41-1 is determined based on the margin of the voltage withstand capability of the device and the optimization of the electric field distribution in each withstand voltage mode.
  • the semiconductor device is configured such that the concentration of the P layer 41 increases as the distance from the active region 11 increases, and the surface concentration P (2) of the second P layer 41-2. 2) is 10 to 1000 times the impurity concentration of the semiconductor substrate 1, and the lower end distance D (2) of the second P layer 41-2 is 15 to 30 ⁇ m. Therefore, the chip area can be reduced without deteriorating the characteristics of the IGBT 14, and the withstand voltage characteristic ability and the turn-off cutoff ability can be improved.
  • FIG. 31 is a cross-sectional view showing the configuration of the semiconductor device according to the first modification of the fourth embodiment. This modification corresponds to Modification 1 of Embodiment 1.
  • the back surface P layer 25 is formed on the back surface N layer 24 in a predetermined region including the region inside the active region 11 excluding the region on the end side of the semiconductor substrate 1 of the termination region 51. And the end of back P layer 25 is constituted so that it may be located between location A3 shown in Drawing 12 and Drawing 13, and location A4.
  • the collector electrode 26 is formed on the back surface N layer 24 except for the back surface P layer formation region (formed so as to be directly short-circuited with the back surface N layer 24), and in the back surface P layer formation region, the back surface P is formed. It is formed on the layer 25.
  • the turn-off cutoff capability of the IGBT 14 can be improved without adversely affecting the ON state of the IGBT 14 as in the first modification of the first embodiment, and , Increase in the ON voltage can be suppressed.
  • the predetermined region where the back surface P layer 25 is formed is not limited to the region shown in FIG. 31, and even the regions shown in FIG. 9 to FIG. The same effect can be obtained.
  • FIG. 32 is a cross-sectional view showing the configuration of the semiconductor device according to the second modification of the fourth embodiment.
  • This modified example corresponds to modified example 2 of the first embodiment.
  • the distance R from the back surface of the semiconductor substrate 1 to the peak (first peak) of the impurity concentration of the back surface N layer 24 is the impurity concentration of the back surface N layer 24 between the back surface and the peak of the semiconductor substrate 1.
  • the impurity concentration on the back surface of the semiconductor substrate 1 of the back surface N layer 24 is N 0
  • the impurity concentration at the peak of the back surface N layer 24 is N b It is comprised so that the formula demonstrated in the modification 2 of the form 1 may be formed.
  • the position of the peak of the impurity concentration of the back surface N layer 24 is deep from the back surface of the semiconductor substrate 1, so that, similarly to Modification 2 of Embodiment 1, The impurity concentration on the collector electrode 26 side of the back surface N layer 24 is reduced. Therefore, the influence of the ohmic contact formed by the back surface N layer 24 and the collector electrode 26 in the termination region 51 is reduced. As a result, similar to the second modification of the first embodiment, the reverse voltage withstand capability of the IGBT 14 is improved, and the leakage current in the reverse withstand voltage mode can be suppressed.
  • FIG. 33 is a cross-sectional view showing the configuration of the semiconductor device according to the third modification of the fourth embodiment.
  • This modified example corresponds to modified example 3 of the first embodiment.
  • the collector electrode 26 is not formed on the back surface N layer 24 but is formed on the back surface P layer 25 in the back surface P layer forming region. Therefore, as in the third modification of the first embodiment, the back surface N layer 24 and the collector electrode 26 do not form an ohmic contact in the termination region 51, so that the reverse voltage withstand capability of the IGBT 14 is improved and the reverse withstand voltage mode leakage occurs. Current can be suppressed.
  • FIG. 34 is a cross-sectional view showing the configuration of the semiconductor device according to the fourth modification of the fourth embodiment.
  • This modified example corresponds to modified example 4 of the first embodiment.
  • the low concentration P layer 27 having an impurity concentration lower than that of the back surface P layer 25 is formed on the back surface N layer 24 except for the back surface P layer forming region.
  • the impurity concentration peak of the low concentration P layer 27 is higher than the impurity concentration of the semiconductor substrate 1 and lower than the impurity concentration peak of the back surface N layer 25.
  • the collector electrode 26 is formed on the low-concentration P layer 27 except for the back surface P layer formation region, and is formed on the back surface P layer 25 in the back surface P layer formation region.
  • the reverse voltage withstand capability of the IGBT 14 is improved as in the fourth modification of the first embodiment, so that the leakage current in the reverse withstand voltage mode can be suppressed. Further, similarly to the fourth modification of the first embodiment, it is possible to suppress a decrease in current interruption capability during the turn-off operation of the IGBT 14.
  • FIG. 35 is a cross-sectional view showing the configuration of the semiconductor device according to the fifth embodiment of the present invention. Note that in the semiconductor device according to the present embodiment, components that are the same as or similar to the components described in Embodiment 1 are denoted by the same reference numerals, and different points from Embodiment 1 will be mainly described.
  • P layers 42 first conductivity type first P layer 42-1, .., (N + 1) th P layer 42- (n + 1)).
  • the n first to n-th P layers 42-1 to 42-n are provided in the surface of the semiconductor substrate 1 between the end portion of the active region 11 and the termination region 51, from the active region 51 to the termination region. It is arranged in a direction toward 51.
  • the first to n-th P layers 42-1 to 42-n have the same surface concentration as the P-type impurity concentration on the surface of the semiconductor substrate 1, and the first to n-th layers from the surface of the semiconductor substrate 1 are the same.
  • the lower end distances, which are the distances to the lower ends of the P layers 42-1 to 42-n, are the same.
  • the remaining one (n + 1) th P layer 42- (n + 1) is located at least below the first P layer 42-1 among the first to nth P layers 42-1 to 42-n. Adjacent.
  • the plurality of P layers 42 as a whole are formed over the end portion of the active region 11, the main PN junction region 31, and the termination region 51, and the outermost periphery (the active region 11 of the active region 11). It functions as a P-type field stopper layer (hereinafter referred to as “PFS layer”) that suppresses a high electric field generated around the gate electrode 18 located at the end.
  • PFS layer P-type field stopper layer
  • the first P layer 42-1 corresponds to the P layer 33-1 (main junction P layer) described above.
  • the boundary line B between the active region 11 and the main PN junction region 31 passes through the end of the contact hole between the emitter electrode 23 and the P + layer 34 on the semiconductor substrate 1 end side, and passes through the main PN junction region 31 and the termination region 51.
  • the boundary line C passes through the end of the first P layer 42-1 on the semiconductor substrate 1 end side.
  • the (n + 1) th P layer 42- (n + 1) on the outer periphery among the plurality of P layers 42 (PFS layers) has a voltage.
  • the curvature of the cross-sectional shape of the (n + 1) P layer 42- (n + 1) is relatively low. Therefore, concentrated application of a high electric field to the local portion can be suppressed.
  • the concentration design of the plurality of P layers 41 is P (1)> P (n + 1), and the concentration of the plurality of P layers 42 (PFS layers) increases stepwise as the cell (active region 11) is closer. It has become. Therefore, the (n + 1) th P layer 42- (n + 1) prevents the depletion layer from extending in the lateral direction and reaching the first P layer 42-1. As a result, the difference in electrostatic potential between the inside and outside of the high curvature portion in the cross-sectional shape of the first P layer 42-1 becomes almost zero, so that portion of the (n + 1) th P layer 42- (n + 1) It is possible to suppress the application of a high electric field.
  • the semiconductor device of the present embodiment concentrated application of a high electric field to the local portion is suppressed. That is, since the high electric field is dispersed, the maximum voltage tolerance can be increased. In addition, since the change in the electric field becomes gentle in the plurality of P layers 42, when the breakdown voltage is made constant, the termination width Le can be reduced as in the first embodiment. Therefore, the chip area can be reduced.
  • the allowable range of design of the (n + 1) th P layer 42- (n + 1) is determined based on the termination width Le and the voltage tolerance required for the device.
  • the lower end distance D (n + 1) of the (n + 1) th P layer 42- (n + 1) is set to 15 to 30 ⁇ m (FIGS. 5 and 6), and the (n + 1) th P layer
  • the surface concentration P (n + 1) of the layer 42- (n + 1) is 10 to 1000 times the impurity concentration of the semiconductor substrate 1 (FIG. 7).
  • the number, width, and interval of the first to second P layers 42-1 to 42-n are determined based on the margin of the voltage withstand capability of the device and the electric field distribution optimization of each withstand voltage mode.
  • the semiconductor device is configured such that the concentration of the P layer 42 increases as the distance from the active region 11 increases, and the (n + 1) th P layer 42-(n + 1) has a higher concentration.
  • the surface concentration P (n + 1) is 10 to 1000 times the impurity concentration of the semiconductor substrate 1, and the lower end distance D (n + 1) of the (n + 1) th P layer 42- (n + 1) is 15 to 30 ⁇ m. . Therefore, the chip area can be reduced without deteriorating the characteristics of the IGBT 14, and the withstand voltage characteristic ability and the turn-off cutoff ability can be improved.
  • FIG. 36 is a cross-sectional view showing the configuration of the semiconductor device according to the first modification of the fifth embodiment. This modification corresponds to Modification 1 of Embodiment 1.
  • the back surface P layer 25 is formed on the back surface N layer 24 in a predetermined region including the region inside the active region 11 excluding the region on the end side of the semiconductor substrate 1 of the termination region 51. And the end of back P layer 25 is constituted so that it may be located between location A3 shown in Drawing 12 and Drawing 13, and location A4.
  • the collector electrode 26 is formed on the back surface N layer 24 except for the back surface P layer formation region (formed so as to be directly short-circuited with the back surface N layer 24), and in the back surface P layer formation region, the back surface P is formed. It is formed on the layer 25.
  • the turn-off cutoff capability of the IGBT 14 can be improved without adversely affecting the ON state of the IGBT 14 as in the first modification of the first embodiment, and , Increase in the ON voltage can be suppressed.
  • the predetermined region where the back surface P layer 25 is formed is not limited to the region shown in FIG. 36, and the region shown in FIG. 9 to FIG. The same effect can be obtained.
  • FIG. 37 is a cross-sectional view showing the configuration of the semiconductor device according to the second modification of the fifth embodiment.
  • This modified example corresponds to modified example 2 of the first embodiment.
  • the distance R from the back surface of the semiconductor substrate 1 to the peak (first peak) of the impurity concentration of the back surface N layer 24 is the impurity concentration of the back surface N layer 24 between the back surface and the peak of the semiconductor substrate 1.
  • the impurity concentration on the back surface of the semiconductor substrate 1 of the back surface N layer 24 is N 0
  • the impurity concentration at the peak of the back surface N layer 24 is N b It is comprised so that the formula demonstrated in the modification 2 of the form 1 may be formed.
  • the position of the peak of the impurity concentration of the back surface N layer 24 is deep from the back surface of the semiconductor substrate 1, so that, similarly to Modification 2 of Embodiment 1, The impurity concentration on the collector electrode 26 side of the back surface N layer 24 is reduced. Therefore, the influence of the ohmic contact formed by the back surface N layer 24 and the collector electrode 26 in the termination region 51 is reduced. As a result, similar to the second modification of the first embodiment, the reverse voltage withstand capability of the IGBT 14 is improved, and the leakage current in the reverse withstand voltage mode can be suppressed.
  • FIG. 38 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 3 of Embodiment 5.
  • This modified example corresponds to modified example 3 of the first embodiment.
  • the collector electrode 26 is not formed on the back surface N layer 24 but is formed on the back surface P layer 25 in the back surface P layer forming region. Therefore, as in the third modification of the first embodiment, the back surface N layer 24 and the collector electrode 26 do not form an ohmic contact in the termination region 51, so that the reverse voltage withstand capability of the IGBT 14 is improved and the reverse withstand voltage mode leakage occurs. Current can be suppressed.
  • FIG. 39 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 4 of Embodiment 5.
  • This modified example corresponds to modified example 4 of the first embodiment.
  • the low concentration P layer 27 having an impurity concentration lower than that of the back surface P layer 25 is formed on the back surface N layer 24 except for the back surface P layer forming region.
  • the impurity concentration peak of the low concentration P layer 27 is higher than the impurity concentration of the semiconductor substrate 1 and lower than the impurity concentration peak of the back surface N layer 25.
  • the collector electrode 26 is formed on the low-concentration P layer 27 except for the back surface P layer formation region, and is formed on the back surface P layer 25 in the back surface P layer formation region.
  • the reverse voltage withstand capability of the IGBT 14 is improved as in the fourth modification of the first embodiment, so that the leakage current in the reverse withstand voltage mode can be suppressed. Further, similarly to the fourth modification of the first embodiment, it is possible to suppress a decrease in current interruption capability during the turn-off operation of the IGBT 14.
  • FIG. 40 is a diagram showing an effect of reducing the area of the termination region 51, that is, an effect of reducing the termination width Le in the semiconductor device according to the first embodiment (FIG. 1).
  • the withstand voltage BV CES is uniformly 1.3 times the withstand voltage class.
  • the scale on the vertical axis in FIG. 40 indicates a value obtained by standardizing the termination width Le of the semiconductor device according to the first embodiment with reference to the termination width Le of the related semiconductor device.
  • the termination width Le can be reduced by about 50% compared to the related semiconductor device for each breakdown voltage class. That is, it is possible to have an equivalent voltage tolerance with a small terminal width Le. Considering this reason, the curvature of the cross-sectional shape of the outer peripheral P layer 38 among the plurality of P layers 38 (PFS layers) is relatively low, and concentrated application of a high electric field to a local portion can be suppressed. It is believed that there is. Even in the semiconductor devices according to the second to fifth embodiments having the P layers arranged in the vertical direction, the termination width Le is similarly reduced as compared with the related semiconductor devices although there is a slight difference in degree. Can do.
  • FIG. 41 is a diagram of an evaluation circuit used in an experiment for evaluating the breakdown voltage characteristics of the related semiconductor device and the semiconductor device according to the first embodiment (FIG. 1).
  • a semiconductor device having a termination width Le of about 50% of the termination width of the related semiconductor device is used as the semiconductor device according to the first embodiment.
  • FIG. 42 is a diagram showing evaluation waveforms of breakdown voltage leakage current characteristics of the related semiconductor device and the semiconductor device according to the first embodiment under the above conditions.
  • the leakage current J CES solid line in FIG. 42
  • the scale on the left vertical axis in FIG. 43 indicates the electric field strength on the surface of the semiconductor substrate 1, and the scale on the vertical axis on the right side in FIG. 43 indicates the electrostatic potential on the surface of the semiconductor substrate 1.
  • the horizontal axis of FIG. 43 corresponds to the line xx ′ shown in FIG. 57 and the line XX ′ shown in FIG. 1.
  • the scale of 0 is the end of the semiconductor substrate 1 in the gate electrode 18. 1 indicates the position of the end of the semiconductor substrate 1.
  • the electrostatic potential (solid line on the upper side in FIG. 43) is made substantially the same as the electrostatic potential (broken line on the upper side in FIG. 43) of the related semiconductor device.
  • the maximum electric field strength (solid line peak on the lower side of FIG. 43) can be suppressed by 40% or more than the maximum electric field strength of the related semiconductor device (dashed line peak on the lower side of FIG. 43).
  • the vertical scale on the left side of FIG. 44 indicates the electric field strength, and the vertical scale on the right side of FIG. 44 indicates a value obtained by normalizing the impurity concentration based on the impurity concentration of the semiconductor substrate 1.
  • the horizontal axis of FIG. 44 is the same as that of FIG.
  • the depletion layer extends to the P layer 33 closest to the gate electrode 18.
  • the depletion layer does not extend to the first P layer 38-1. Therefore, according to the semiconductor device according to the first embodiment, concentrated application of a high electric field to a local portion can be suppressed.
  • the vertical scale on the left side of FIG. 45 indicates the electric field strength, and the vertical scale on the right side of FIG. 45 indicates a value obtained by normalizing the impurity concentration based on the impurity concentration of the semiconductor substrate 1.
  • the horizontal axis of FIG. 45 corresponds to the line yy ′ shown in FIG. 57 and the line YY ′ shown in FIG. 1, and the 0 scale indicates the position of the surface of the semiconductor substrate 1. Show.
  • the vertical scale on the left side of FIG. 46 indicates the electric field strength
  • the vertical scale on the right side of FIG. 46 indicates the electrostatic potential.
  • the horizontal axis of FIG. 46 is the same as that of FIG.
  • the semiconductor device according to the first embodiment has its electrostatic potential (solid line on the upper side of FIG. 46) substantially the same as the electrostatic potential of the related semiconductor device (dashed line on the upper side of FIG. 46).
  • the maximum electric field strength (the peak of the solid line on the lower side of FIG. 46) can be suppressed by 40% or more than the maximum electric field strength of the related semiconductor device (the peak of the broken line on the lower side of FIG. 46).
  • FIG. 47 is a diagram of an evaluation circuit used in an experiment for evaluating the turn-off characteristics of the related semiconductor device and the semiconductor device according to the first embodiment (FIG. 1).
  • a semiconductor device having a termination width Le of about 50% of the termination width of the related semiconductor device is used as the semiconductor device according to the first embodiment.
  • FIG. 48 is a diagram showing the results of the turn-off characteristic evaluation of the related semiconductor device (broken line in FIG. 48) and the turn-off characteristic evaluation of the semiconductor device according to the first embodiment (solid line in FIG. 48) under the above conditions. . As shown in FIG. 48, the turn-off loss of the semiconductor device according to the first embodiment and the related semiconductor device is substantially constant.
  • the peak voltage at the time when the current is decreased as compared with the related semiconductor device can be suppressed as shown in the portion surrounded by the one-dot chain line in FIG.
  • the oscillation in the voltage and current after the cutoff can be suppressed more than the related semiconductor device. This is because holes are accumulated in the P layer 38 where the lower end distance D of the termination region 51 is large, the hole current is supplied when the current decreases, and the rate of change of the current is relaxed. Oscillation could be suppressed.
  • FIG. 49 is a diagram showing turn-off cutoff capability J C (break) under the above-described conditions for the related semiconductor device and the semiconductor device according to the first embodiment.
  • J C break
  • the structure of the semiconductor device according to the first embodiment (FIG. 1) suppresses impact ionization by the surface electric field relaxation effect, the turn-off cutoff capability is improved as compared with the related semiconductor device.
  • the structure of the semiconductor device (FIG. 9) according to the first modification of the first embodiment is not only the surface electric field relaxation effect, but also suppresses the carriers accumulated in the termination region 51 at the turn-off, and the high concentration in the main PN junction region 31 Since the high electric field due to the carriers of the present invention is suppressed and impact ionization is suppressed, the turn-off cutoff capability is further improved.
  • FIG. 50 is a diagram showing the concentration dependency of the back surface P layer 25 in the turn-off cutoff capability of the related semiconductor device (FIG. 57) and the semiconductor device according to the first embodiment (FIG. 1).
  • the scale on the horizontal axis in FIG. 50 indicates the normalized impurity concentration of the back surface P layer 25, the broken line indicates a graph related to the related semiconductor device, and the solid line indicates a graph related to the semiconductor device according to the first embodiment. Yes.
  • the concentration of the back surface P layer 25 is one of the device parameters for controlling the ON voltage of the IGBT 14, and the turn-off cutoff capability of the IGBT 14 also depends on the concentration of the back surface P layer 25. .
  • the cutoff stress at turn-off can be maintained higher than that of the related semiconductor device.
  • the semiconductor device according to the second to fifth embodiments can similarly maintain a higher cutoff stress at turn-off than the related semiconductor device.
  • FIG. 51 is a diagram showing a safe operation region when the related semiconductor device and the semiconductor device according to the first embodiment (FIG. 1) are turned off.
  • a broken line indicates a graph regarding the related semiconductor device, and a solid line indicates a graph regarding the semiconductor device according to the first embodiment.
  • the safe operation region at the time of turn-off of the IGBT 14 can be expanded more than the related semiconductor device.
  • the semiconductor device according to the second to fifth embodiments can similarly expand the safe operation region when the IGBT 14 is turned off as compared with the related semiconductor device.
  • the turn-off cutoff capability and the safe operation area of the IGBT 14 can be expanded, and the breakdown tolerance of the IGBT 14 can be improved.
  • FIG. 52 is a diagram of an evaluation circuit used in an experiment for evaluating the reverse breakdown voltage characteristics of Modifications 1 to 4 (FIGS. 9, 10, 11, and 15) of the first embodiment.
  • FIG. 53 shows reverse breakdown voltage leakage current characteristic evaluation waveforms of the semiconductor devices according to Modifications 1 to 4 of the first embodiment under the above conditions.
  • the reverse breakdown voltage leakage current (solid line) of the semiconductor device according to Modifications 2 to 4 is the reverse breakdown voltage leakage of the semiconductor device according to Modification 1. It was possible to reduce to 10% or less than (broken line). This is because, for example, in the semiconductor device according to the modified example 4 (FIG. 15), the back surface N layer 24 and the collector electrode 26 do not form an ohmic contact, and the back surface N layer 24 and the low level at the reverse breakdown voltage of the IGBT 14 are low.
  • the reverse voltage withstand capability of the IGBT 14 is improved. This is considered to be because the leakage current in the reverse breakdown voltage mode can be suppressed.
  • the semiconductor element formed in the active region 11 has been described as including the IGBT 14.
  • the semiconductor element is not limited to the one including the IGBT 14, and the semiconductor element may include the diode 28 as shown in FIG. 54 (a) or as shown in FIG. 54 (b).
  • an IGBT 29 having a planar gate structure may be included as the emitter structure of the active region 11. Even with these configurations, the same effect as described above can be expected.

Abstract

　半導体素子の特性を悪化させずに、チップ面積を低減し、耐圧特性能力及びターンオフ遮断能力を向上可能な技術を提供することを目的とする。半導体装置は、活性領域１１と終端領域５１とが規定された半導体基板１と、活性領域に形成された半導体素子１４と、活性領域の端部と終端領域との間の半導体基板の表面内に形成された第１乃至第４のＰ層３８－１～３８－４とを備える。第１乃至第４のＰ層３８－１～３８－４の表面濃度Ｐ（１）～Ｐ（４）がこの順に小さくなり、下端距離Ｄ（１）～Ｄ（４）がこの順に大きくなり、半導体基板端側の端までの距離Ｂ（１）～Ｂ（４）がこの順に大きくなる。表面濃度Ｐ（４）が半導体基板の不純物濃度の１０～１０００倍であり、下端距離Ｄ（４）が１５～３０μｍである。

Description

半導体装置
　本発明は、半導体装置に関し、特に高電圧下で用いられる半導体装置に関するものである。
　半導体素子が形成される活性領域の外側にＰＮ接合をなすＰ層を形成することにより、高電圧下での使用が可能な半導体装置が知られている。近年、このような半導体装置に関して、例えば、特許文献１に開示されている技術のように、様々な技術が提案されている。
特開２００３－３０３９５６号公報
　上述のような半導体装置においては、活性領域端部と基板端部との間に複数のＰ層を基板表面に沿って配列することにより、半導体基板の横方向の電界変化をなだらかにし、装置の電圧耐量を高めることが提案されている。しかしながら、このような構造では、複数のＰ層が形成される領域が大きくなることから、単チップの面積が大きくなるという問題がある。また、Ｐ層の断面形状の曲率が高い局所部分において高電界が集中的に印加されることから、電圧耐量の上限が制限されているという問題がある。
　また、上述の半導体装置においては、ＯＮ状態時での活性領域及びその周辺領域のキャリア濃度が高濃度となるように構成されており、ＩＧＢＴにおいて低ＯＮ電圧化を実現することが提案されている。しかしながら、このような構成によれば、ターンオフ動作時に、活性領域の周辺領域において電流密度が増加するため、電流遮断能力が低下するという問題がある。
　そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体素子の特性を悪化させずに、チップ面積を低減し、耐圧特性能力及びターンオフ遮断能力を向上可能な技術を提供することを目的とする。
　本発明に係る半導体装置は、活性領域と、当該活性領域と離間してその外側を囲う終端領域とが規定された第１導電型の半導体基板と、前記活性領域に形成された半導体素子と、前記活性領域の端部と前記終端領域との間の前記半導体基板の表面内に少なくとも部分的に重なって形成された第２導電型の複数の不純物層とを備える。前記複数の不純物層のうち任意の隣り合う２つの第ｉ不純物層及び第（ｉ＋１）不純物層に関し、前記第ｉ不純物層及び第（ｉ＋１）不純物層の前記半導体基板表面における前記第２導電型の不純物濃度である表面濃度をそれぞれＰ（ｉ），Ｐ（ｉ＋１）とし、前記半導体基板表面から前記第ｉ不純物層及び第（ｉ＋１）不純物層の下端までの距離である下端距離をそれぞれＤ（ｉ），Ｄ（ｉ＋１）とし、前記終端領域の前記活性領域側の端から前記第ｉ不純物層及び第（ｉ＋１）不純物層の前記半導体基板端側の端までの距離をそれぞれＢ（ｉ），Ｂ（ｉ＋１）とした場合に、Ｐ（ｉ）＞Ｐ（ｉ＋１）と、Ｄ（ｉ）＜Ｄ（ｉ＋１）と、Ｂ（ｉ）＜Ｂ（ｉ＋１）とが満たされる。そして、前記複数の不純物層のうち前記下端距離が最も大きい不純物層の前記表面濃度が、前記半導体基板の前記第１導電型の不純物濃度の１０～１０００倍であり、当該不純物層の前記下端距離が、１５～３０μｍである。
　本発明によれば、活性領域に近くなるほど第２導電型の複数の不純物層の濃度が高くなるように構成されており、また、下端距離が最も大きい不純物層の表面濃度が半導体基板の不純物濃度の１０～１０００倍、当該不純物層の下端距離が１５～３０μｍとなるように構成されている。したがって、半導体素子の特性を悪化させずに、チップ面積を低減することができるとともに、耐圧特性能力及びターンオフ遮断能力を向上することができる。
実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 終端幅とＰ層の層数との関係を示す図である。 電圧耐量と、Ｐ層の層数との関係を示す図である。 電圧耐量と、第４のＰ層の下端距離との関係を示す図である。 ＯＮ電圧と、第４のＰ層の下端距離との関係を示す図である。 電圧耐量と、第４のＰ層の表面濃度との関係を示す図である。 電圧耐量と、距離Ａ１と距離Ａ２との比との関係を示す図である。 実施の形態１の変形例１に係る半導体装置の構成を示す断面図である。 実施の形態１の変形例１に係る半導体装置の構成を示す断面図である。 実施の形態１の変形例１に係る半導体装置の構成を示す断面図である。 ターンオフ遮断能力と、裏面Ｐ層の端の位置との関係を示す図である。 ＯＮ電圧と、裏面Ｐ層の端の位置との関係を示す図である。 図１２及び図１３の横軸の目盛りを説明するための平面図である。 実施の形態１の変形例２に係る半導体装置の構成を示す断面図である。 Ｄ－Ｄ’線～Ｇ－Ｇ’線における不純物濃度分布を示す図である。 実施の形態１の変形例３に係る半導体装置の構成を示す断面図である。 実施の形態１の変形例４に係る半導体装置の構成を示す断面図である。 Ｈ－Ｈ’線～Ｉ－Ｉ’線における不純物濃度分布を示す図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態２の変形例１に係る半導体装置の構成を示す断面図である。 実施の形態２の変形例２に係る半導体装置の構成を示す断面図である。 実施の形態２の変形例３に係る半導体装置の構成を示す断面図である。 実施の形態２の変形例４に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態３の変形例１に係る半導体装置の構成を示す断面図である。 実施の形態３の変形例２に係る半導体装置の構成を示す断面図である。 実施の形態３の変形例３に係る半導体装置の構成を示す断面図である。 実施の形態３の変形例４に係る半導体装置の構成を示す断面図である。 実施の形態４に係る半導体装置の構成を示す断面図である。 実施の形態４の変形例１に係る半導体装置の構成を示す断面図である。 実施の形態４の変形例２に係る半導体装置の構成を示す断面図である。 実施の形態４の変形例３に係る半導体装置の構成を示す断面図である。 実施の形態４の変形例４に係る半導体装置の構成を示す断面図である。 実施の形態５に係る半導体装置の構成を示す断面図である。 実施の形態５の変形例１に係る半導体装置の構成を示す断面図である。 実施の形態５の変形例２に係る半導体装置の構成を示す断面図である。 実施の形態５の変形例３に係る半導体装置の構成を示す断面図である。 実施の形態５の変形例４に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置における終端幅の低減効果を示す図である。 耐圧特性を評価するための実験に用いた評価回路の図である。 半導体装置の耐圧リーク電流特性評価波形を示す図である。 半導体基板の横方向の位置に対する、電界強度及び静電ポテンシャルを示す図である。 半導体基板の横方向の位置に対する、電界強度及び不純物濃度を示す図である。 半導体基板の縦方向の位置に対する、電界強度及び不純物濃度を示す図である。 半導体基板の縦方向の位置に対する、電界強度及び静電ポテンシャルを示す図である。 ターンオフ特性を評価するための実験に用いた評価回路の図である。 ターンオフ特性評価の結果を示す図である。 ターンオフ遮断能力を示す図である。 ターンオフ遮断能力における、裏面Ｐ層の濃度依存性を示す図である。 ターンオフ遮断時の安全動作領域を示す図である。 逆耐圧特性を評価するための実験に用いた評価回路の図である。 逆耐圧リーク電流特性評価波形を示す図である。 ダイオードまたはＩＧＢＴを備える半導体装置の構成を示す断面図である。 関連半導体装置の構成を示す平面図である。 関連半導体装置の構成を示す平面拡大図である。 関連半導体装置の構成を示す断面図である。 関連半導体装置の別構成を示す断面図である。
　＜実施の形態１＞
　まず、本発明に係る半導体装置について説明する前に、それと関連する半導体装置（以下、「関連半導体装置」と呼ぶ）について説明する。
　図５５は、関連半導体装置の構成を示す平面図であり、図５６は、図５５に示されている破線で示された範囲の拡大図である。図５５に示すように、この半導体装置はＮ型（第１導電型）の半導体基板１を備えており、この半導体基板１においては、活性領域１１と、当該活性領域１１と離間してその外側を囲う終端領域（エッジターミネーション領域）５１と、活性領域１１と終端領域５１とに挟まれた主ＰＮ接合領域３１とが規定されている。ここでは、活性領域１１は、主ＰＮ接合領域３１によって囲まれ、主ＰＮ接合領域３１は、終端領域５１によって囲まれている。なお、活性領域１１、主ＰＮ接合領域３１、終端領域５１の詳細については後で説明する。
　図５６に示されるように、半導体基板１には、後述するＡｌ（アルミニウム）などからなる金属膜４、Ｐ型（第２導電型）のＰ層３３、Ｎ型（第１導電型）のＮ層５３、ゲート電極１３が形成されている。
　図５７は、図５６に示されているＡ－Ａ’線に沿った関連半導体装置の構成を示す断面図である。図５７に示すように、関連半導体装置は、活性領域１１に形成された半導体素子であるＩＧＢＴ１４を備えている。
　このＩＧＢＴ１４は、Ｎ型の半導体基板１の表面のトレンチ上に絶縁膜１７を介して形成されたゲート電極１８と、半導体基板１表面においてゲート電極１８を挟むＰ層１９と、Ｐ層１９下に形成されたＮ層２０と、Ｐ層１９の上部に形成されたＰ＋層２１及びＮ＋層２２と、絶縁膜１７のコンタクトホールを介してＰ＋層２１と接続された金属膜４であるエミッタ電極２３とを備えている。そして、このＩＧＢＴ１４は、半導体基板１裏面上に形成されたＮ型のバッファー層である裏面Ｎ層２４と、裏面Ｎ層２４上に形成されたＰコレクタ層である裏面Ｐ層２５と、裏面Ｐ層２５上に形成されたコレクタ電極２６とを備えている。
　なお、半導体基板１のうちＮ層２０及びＰ層１９などの不純物層が形成されていない部分は、Ｎ－のドリフト層１６として機能する。また、ＩＧＢＴ１４のゲート電極１８同士は配線で接続され、ＩＧＢＴ１４のエミッタ電極２３同士は配線で接続されている。
　関連半導体装置は、上述のＩＧＢＴ１４を備えるだけでなく、活性領域１１の端部と終端領域５１との間において半導体基板１の表面内に配列された複数のＰ層３３（３３－１，３３－２，３３－３，…，３３－ｎ）を備えるとともに、半導体基板１の端部（終端領域５１の端部）に形成されたＮ層５３を備えている。複数のＰ層３３（３３－１，３３－２，３３－３，…，３３－ｎ）のうち、活性領域１１の最も内側に形成されたＰ層３３－１（主接合Ｐ層）は、比較的大きく形成されている。そして、このＰ層３３－１のゲート電極１８に近い上部には、絶縁膜１７のコンタクトホールを介してエミッタ電極２３と接続されたＰ＋層３４が形成されている。
　複数のＰ層３３及びＮ層５３のそれぞれは、絶縁膜１７のコンタクトホールを介して金属膜４である複数の電極３５と接続されており、当該複数の電極３５及び絶縁膜１７上には複数の保護膜６が形成されている。なお、Ｐ層３３の濃度、深さ、幅、数、及び、電極３５の設計は、要求される耐圧（電圧耐量）により変更される設計パラメータとして用いられる。
　以上のように構成された関連半導体装置において、ゲート電極１８に閾値電圧以上の電圧が印加されると、Ｐ層１９のうちゲート電極１８周辺部分にチャネルが形成され、ＩＧＢＴ１４がＯＮとなる。つまり、主電流が、エミッタ電極２３から、Ｐ＋層２１、チャネル（Ｐ層１９）、Ｎ層２０、ドリフト層１６、裏面Ｎ層２４、裏面Ｐ層２５を介して、コレクタ電極２６に流れることが可能となる。なお、詳細な説明については省略するが、この関連半導体装置では、活性領域１１及び主ＰＮ接合領域３１におけるエミッタ側の部分のキャリア濃度が、ＩＧＢＴ１４の低ＯＮ電圧化が実現できるように、ＩＧＢＴ１４のＯＮ状態時に高濃度（例えば、モジュレーション動作によりドリフト層１６の濃度が３桁以上上昇する）となるように構成されている。
　以上、関連半導体装置の構成について説明した。次に、同図５７を用いて、上述において簡単に説明した活性領域１１、主ＰＮ接合領域３１及び終端領域５１について説明するとともに、後の説明で用いる終端幅（エッジターミナル幅）Ｌｅについても説明する。
　活性領域１１は、ＩＧＢＴ１４のＯＮ状態時に主電流が流れる領域である。主ＰＮ接合領域３１は、活性領域１１と終端領域５１との間の領域である。ここで、活性領域１１と主ＰＮ接合領域３１との境界線Ｂは、活性領域１１での最外周のコンタクトホール（ここではエミッタ電極２３とＰ＋層３４とのコンタクトホール）のうち、半導体基板１端側の端を通るものとする。
　終端領域５１は、主ＰＮ接合領域３１の外周に位置する領域であって、ＩＧＢＴ１４のＯＮ状態時に主電流が流れない領域である。この終端領域５１では、ＯＦＦ状態でバイアス印加時に空乏層が半導体基板１の横方向に伸び、耐圧が保持される。ここで、主ＰＮ接合領域３１と終端領域５１との境界線Ｃは、Ｐ層３３－１のうち半導体基板１端側の端を通るものとする。
　終端幅（エッジターミナル幅）Ｌｅは、図５７に示されるように、主ＰＮ接合領域３１と終端領域５１との境界線Ｃから、Ｎ層５３のうち活性領域１１側の端までの幅を意味するものとする。
　図５８は、関連半導体装置の別の構成を示す断面図である。図５８に示す関連半導体装置においては、複数のＰ層３３の代わりに、終端領域５１から活性領域１１に向かうにつれて不純物濃度が連続的に高くなる一つのＰ層３３ａが形成されている。
　さて、上述した関連半導体装置においては、複数のＰ層３３（または一つのＰ層３３ａ）が半導体基板１表面に沿って配列されていることから、半導体基板１の横方向の電界変化がなだらかとなる。その結果、デバイス（半導体装置）の高耐圧化が実現可能となる。しかしながら、このような構造では、複数のＰ層３３が形成される主ＰＮ接合領域３１及び終端領域５１が大きくなる結果、単チップの面積が大きくなるという問題がある。
　また、Ｐ層３３の断面形状の曲率が高い局所部分（例えば図５７に示される破線の円が付された部分）において、高電界が集中的に印加されることから、電圧耐量の上限が制限されているという問題がある。
　また、上述したように、関連半導体装置では、活性領域１１及び主ＰＮ接合領域３１におけるエミッタ側の部分のキャリア濃度が、ＩＧＢＴ１４のＯＮ状態時に高濃度となるように構成されている。しかしながら、このような構造においては、ＩＧＢＴ１４のターンオフ動作時に、終端領域５１の裏面Ｐ層２５からホールが過剰に注入される結果、エミッタ側の主ＰＮ接合領域３１及び終端領域５１の境界において電流密度が増加する。加えて、ＩＧＢＴ１４のターンオフ動作時に、主ＰＮ接合領域３１のエミッタ側のキャリア濃度が高く、空乏層がコレクタ側に伸びにくくなる。その結果、ＩＧＢＴ１４のターンオフ動作時に主ＰＮ接合領域３１のエミッタ側電界強度上昇によりインパクトイオン化が促進され、電流密度が増加する。
　そして、以上のように電流密度が増加する結果として、局所的な温度上昇が生じて電気的な熱破壊が発生し、ＩＧＢＴ１４のターンオフ動作時の電流遮断能力が低下することがあるという問題がある。特に、パワー半導体であるＩＧＢＴには、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）に代表されるＬＳＩ（Large Scale Integration）と異なり、低ＯＮ電圧、高速化や電流駆動能力向上以外にターンオフ動作時の遮断能力に代表される破壊耐量も求められている。
　そこで、本発明の実施の形態１に係る半導体装置によれば、以上の問題を解決することが可能となっている。つまり、本実施の形態に係る発明によれば、ＩＧＢＴ１４の特性を悪化させずに、チップ面積を低減し、耐圧特性能力及びターンオフ遮断能力を向上することが可能となっている。以下、このような効果が得られる本実施の形態に係る半導体装置について説明する。
　図１は、本実施の形態に係る半導体装置の構成を示す断面図である。なお、本実施の形態に係る半導体装置において、関連半導体装置で説明した構成要素と同一または類似するものについては同じ符号を付し、関連半導体装置と異なる点を中心に説明する。
　図１に示すように、本実施の形態に係る半導体装置は、上述の複数のＰ層３３の代わりに、活性領域１１の端部と終端領域５１との間の半導体基板１の表面内に少なくとも部分的に重なって形成された複数のＰ層３８（第２導電型の複数の不純物層）を備えている。
　本実施の形態では、この複数のＰ層３８は、全体として、活性領域１１の端部、主ＰＮ接合領域３１及び終端領域５１にわたって形成されており、活性領域１１の最外周（活性領域１１の端）に位置するゲート電極１８周辺に生じる高電界を抑制するＰ型フィールドストッパー層（以下「ＰＦＳ層」）として機能する。
　ここでは、半導体装置が４５００Ｖクラスの電圧にも耐えることができるように、４つのＰ層３８（第１のＰ層３８－１，第２のＰ層３８－２，第３のＰ層３８－３，第４のＰ層３８－４）が熱拡散により形成されているものとする。なお、４つのＰ層３８を形成すれば４５００Ｖクラスの電圧にも耐えることができることについては、後で説明する。
　このような４つのＰ層３８のうち、第１のＰ層３８－１は、上述のＰ層３３－１（主接合Ｐ層）に対応している。そして、活性領域１１と主ＰＮ接合領域３１との境界線Ｂは、エミッタ電極２３とＰ＋層３４とのコンタクトホールのうち半導体基板１端側の端を通り、主ＰＮ接合領域３１と終端領域５１との境界線Ｃは、第１のＰ層３８－１のうち半導体基板１端側の端を通っている。
　さて、任意の隣り合う２つの第ｉのＰ層３８（ここではｉ＝１，２，３）と第（ｉ＋１）のＰ層３８とに関し、第ｉのＰ層３８及び第（ｉ＋１）のＰ層３８の半導体基板１表面におけるＰ型の不純物濃度（「表面濃度」）をそれぞれＰ（ｉ），Ｐ（ｉ＋１）とした場合に、Ｐ（ｉ）＞Ｐ（ｉ＋１）が満たされている。つまり、本実施の形態では、Ｐ（１）＞Ｐ（２）＞Ｐ（３）＞Ｐ（４）が満たされており、表面濃度はこの順に段階的に低減するものとなっている。
　また、半導体基板１表面から、第ｉのＰ層３８及び第（ｉ＋１）のＰ層３８の下端までの距離（「下端距離」）をそれぞれＤ（ｉ），Ｄ（ｉ＋１）とした場合に、Ｄ（ｉ）＜Ｄ（ｉ＋１）が満たされている。つまり、本実施の形態では、図２に示されるように、Ｄ（１）＜Ｄ（２）＜Ｄ（３）＜Ｄ（４）が満たされている。
　また、終端領域５１の活性領域１１側の端（つまり境界線Ｃ）から、第ｉのＰ層３８及び第（ｉ＋１）のＰ層３８の半導体基板１端側の端までの距離をそれぞれＢ（ｉ），Ｂ（ｉ＋１）とした場合に、Ｂ（ｉ）＜Ｂ（ｉ＋１）が満たされている。つまり、本実施の形態では、図１に示されるように、Ｂ（１）＜Ｂ（２）＜Ｂ（３）＜Ｂ（４）が満たされている（なお、Ｂ（１）＝０）。
　以上のような本実施の形態に係る構成においては、複数のＰ層３８（ＰＦＳ層）のうち最外周の第４のＰ層３８－４が電圧を持つことになるが、この第４のＰ層３８－４の断面形状の曲率は、比較的低くなっている。したがって、局所部分に対する高電界の集中的な印加を抑制することができる。
　また、複数のＰ層３８の濃度設計は、Ｐ（１）＞Ｐ（２）＞Ｐ（３）＞Ｐ（４）であり、セル（活性領域１１）に近くなるほど、複数のＰ層３８（ＰＦＳ層）の濃度が段階的に高くなっている。したがって、縦及び横方向における空乏層の伸びを阻止する効果が強くなっている。具体的には、空乏層が縦及び横方向に伸びて第１のＰ層３８－１に達することが、第２及び第３のＰ層３８－２，３８－３によって抑制される。その結果、第１のＰ層３８－１の断面形状における高曲率の部分において、内外の静電ポテンシャル差がほぼ０となることから、第１のＰ層３８－１の当該部分に高電界が印加されるのを抑制することができる。
　以上により、本実施の形態に係る半導体装置によれば、局所部分に対する高電界の集中的な印加が抑制される。つまり高電界が分散することから、最大電圧耐量を高めることができる。また、電界の変化が複数のＰ層３８内でなだらかとなることから、耐圧を一定にした場合には、後述するように終端幅Ｌｅ（図５７）を低減できる。したがって、チップ面積を低減することができる。
　なお、第４のＰ層３８－４の設計の許容範囲は、次に説明するように、デバイスに要求される終端幅Ｌｅ及び電圧耐量に基づいて決定される。また、第２及び第３のＰ層３８－２，３８－３の設計の許容範囲は、詳細な説明は省略するが、デバイスの電圧耐量のマージン、及び、各耐圧モードの電界分布最適化に基づいて決定される。
　図３～図８は、主に第４のＰ層３８－４の設計の許容範囲を説明するための図である。以下、図３から順に、主に第４のＰ層３８－４の設計の許容範囲について説明する。
　図３は、電圧耐量（ＢＶＣＥＳ）が一定である条件下において、終端幅Ｌｅと、Ｐ層３８（ＰＦＳ層）の層数との関係を示す図である。図３の縦軸の目盛りは、関連半導体装置の終端幅Ｌｅを基準として、本実施の形態に係る半導体装置の終端幅Ｌｅを規格化した値を示す。図３に示されるように、Ｐ層３８が１層以上形成された場合には、終端幅Ｌｅは、関連半導体装置の終端幅Ｌｅからその２５％以上の幅を差し引いた幅まで低減することができる。
　そして、電圧耐量（ＢＶＣＥＳ）が一定である条件下において、Ｐ層３８の層数を増やすにつれて終端幅Ｌｅを低減していくことができる。この理由について考察すると、Ｐ層３８の層数が増えていくと、隣り合うＰ層３８同士の間の不純物濃度の差が小さくなっていき、各Ｐ層３８のうち終端領域５１側の拡散層境界曲率の高い部分における電界の集中が緩和していく。そして、拡散境界部における電界集中が抑制されると、電界の変化がなめらかな分布となる。このことが理由で、電圧耐量（ＢＶＣＥＳ）が一定である条件下でＰ層３８の層数を増やすと、終端幅Ｌｅを低減することができると考えられる。
　なお、図３においては、Ｐ層３８が４層形成された場合には、関連半導体装置の終端幅Ｌｅの５０％程度まで低減することができるが、４層以上は終端幅Ｌｅの低減効果は少なくなることが示されている。
　図４は、終端幅Ｌｅが一定である条件下において、電圧耐量（ＢＶＣＥＳ）と、Ｐ層３８（ＰＦＳ層）の層数との関係を示す図である。図４の縦軸の目盛りは、関連半導体装置の電圧耐量を基準として、本実施の形態に係る半導体装置の電圧耐量を規格化した値を示す。
　図４に示されるように、Ｐ層３８の層数を増やすにつれて電圧耐量を高めることができ、基板材料、濃度、厚みによって決められる平面ＰＮ接合の電圧耐量についての理論最大値（図４の破線）に近づけることができる。この理由について考察すると、Ｐ層３８の層数が増えていくと、隣り合うＰ層３８同士の間の不純物濃度の差が小さくなっていき、各Ｐ層３８のうち終端領域５１側の拡散層境界曲率の高い部分における電界の集中が緩和していく。このように拡散境界部における電界集中が抑制されることが理由で、全体の最大耐圧が、平面ＰＮ接合の理論最大値に近くなると考えられる。
　図５は、電圧耐量（ＢＶＣＥＳ）と、第４のＰ層３８－４の下端距離Ｄ（４）との関係を示す図である。なお、図３を用いて説明したように、４つのＰ層３８を形成した場合には終端幅Ｌｅを関連半導体装置の終端幅Ｌｅの５０％程度まで低減可能であることから、ここでの終端幅Ｌｅは、関連半導体装置の終端幅Ｌｅの５０％の幅に固定されている。また、第１～第３のＰ層３８－１～３８－３の濃度分布、深さ、幅、位置は、すでに最適化されているものとする。
　図５の縦軸の目盛りは、関連半導体装置の電圧耐量を基準として、本実施の形態に係る半導体装置の電圧耐量を規格化した値を示す。図５の横軸の目盛りは、第４のＰ層３８－４の下端距離Ｄ（４）を示す。図５に示されるように、高耐圧クラス（３３００Ｖ，４５００Ｖ，６５００Ｖ）において、第４のＰ層３８－４の下端距離Ｄ（４）を１５μｍ以上とすれば、電圧耐量を関連半導体装置よりも向上させる（縦軸の目盛りが１を超える）ことができる。
　図６は、ＯＮ電圧（ＶＣＥ（ｓａｔ））と、半導体基板１表面から第４のＰ層３８－４の下端距離Ｄ（４）との関係を示す図である。この図６においても、図５と同様に、終端幅Ｌｅは関連半導体装置の終端幅Ｌｅの５０％の幅に固定されるとともに、第１～第３のＰ層３８－１～３８－３の濃度分布、深さ、幅、位置は、すでに最適化されているものとする。
　図６の縦軸の目盛りは、関連半導体装置のＯＮ電圧を基準として、本実施の形態に係る半導体装置のＯＮ電圧を規格化した値を示す。図６の横軸の目盛りは、第４のＰ層３８－４の下端距離Ｄ（４）を示す。図６に示されるように、高耐圧クラス（３３００Ｖ，４５００Ｖ，６５００Ｖ）において、第４のＰ層３８－４の下端距離Ｄ（４）を３０μｍ以下とすれば、ＯＮ電圧の上昇を抑制することができる。
　図７は、電圧耐量（ＢＶＣＥＳ）と、第４のＰ層３８－４の表面濃度Ｐ（４）との関係を示す図である。この図７においても、図５等と同様に、終端幅Ｌｅは関連半導体装置の終端幅Ｌｅの５０％の幅に固定されるとともに、第１～第３のＰ層３８－１～３８－３の濃度分布、深さ、幅、位置は、すでに最適化されているものとする。
　図７の縦軸の目盛りは、電圧耐量（ＢＶＣＥＳ）の理論最大値を基準として、本実施の形態に係る半導体装置の電圧耐量を規格化した値を示す。図７の横軸の目盛りは、半導体基板１の不純物濃度を基準として、第４の表面濃度Ｐ（４）のピーク値を規格化した値を示す。図７に示されるように、第４の表面濃度Ｐ（４）のピーク値を、半導体基板１の不純物濃度の１～２０００倍とすれば、電圧耐量を関連半導体装置よりも向上させる（縦軸における目盛りが０．８５を超える）ことができる。特に、第４の表面濃度Ｐ（４）のピーク値を、半導体基板１の不純物濃度の１０～１０００倍とすれば、電圧耐量をより向上させることができ、上述の理論最大値により近づけることができる。
　図８は、電圧耐量（ＢＶＣＥＳ）と、図２に示される距離Ａ１と距離Ａ２との比（Ａ１／Ａ２）との関係を示す図である。ここで、距離Ａ１は、第（ｉ＋１）のＰ層３８の注入窓の端から、第ｉのＰ層３８の注入窓の端までの距離である。距離Ａ２は、第（ｉ＋１）のＰ層３８の注入窓の両端間の距離である。なお、この図８においても、図５等と同様に、終端幅Ｌｅは関連半導体装置の終端幅Ｌｅの５０％の幅とするとともに、第１～第３のＰ層３８－１～３８－３の濃度分布、深さ、幅、位置は、すでに最適化されているものとする。さらに、この図８においては、図５～図７を用いて説明した内容によって、第４のＰ層３８－４の濃度分布、深さ、幅、位置も最適化されているものとする。
　図８の縦軸の目盛りは、電圧耐量（ＢＶＣＥＳ）の最適化後の値を基準として、本実施の形態に係る半導体装置の電圧耐量を規格化した値を示す。図８の横軸の目盛りは、上述の比（Ａ１／Ａ２）を示す。図８に示されるように、比（Ａ１／Ａ２）を０．５以下とすれば、電圧耐量（ＢＶＣＥＳ）が低くなるのを抑制することができる。
　以上のことから、本実施の形態に係る半導体装置は、活性領域１１に近くなるほどＰ層３８の濃度が高くなるように構成されており、また、下端距離Ｄ（４）が最も大きい不純物層（ここでは第４のＰ層３８－４）の表面濃度Ｐ（４）が半導体基板１の不純物濃度の１０～１０００倍、当該不純物層（ここでは第４のＰ層３８－４）の下端距離Ｄが１５～３０μｍとなるように構成されている。したがって、ＩＧＢＴ１４の特性を悪化させずに、チップ面積を低減することができるとともに、耐圧特性能力及びターンオフ遮断能力を向上することができる。
　なお、以上においては、主に４５００Ｖ程度の電圧耐量を有する高耐圧パワーモジュールのＩＧＢＴを有する半導体装置を実現する例を説明したが、４５００Ｖ以上（例えば６０００Ｖ以上）の電圧耐量を有する高耐圧パワーモジュールのＩＧＢＴを有する半導体装置においても同様に実現することができる。また、半導体材料としては、ＳｉのみならずＳｉＣ，ＧａＮ等のワイドバンドギャップ材料を用いた半導体デバイスに対しても上述と同様の効果を得ることができる。
　＜実施の形態１の変形例１＞
　図９～図１１は、実施の形態１の変形例１に係る半導体装置の構成を示す断面図である。本変形例に係る半導体装置では、上述の半導体装置において、裏面Ｐ層２５及びコレクタ電極２６の構造が異なっている。なお、本変形例においても、裏面Ｎ層２４（第１裏面不純物層）は、上述の半導体装置と同様に、半導体基板１の裏面上に形成されている。
　裏面Ｐ層２５（第２裏面不純物層）は、終端領域５１の半導体基板１端側の領域を除く、活性領域１１内部の領域を含む所定の領域において、裏面Ｎ層２４上に形成されている。なお、以下の説明においては、裏面Ｐ層２５が形成された当該所定の領域を「裏面Ｐ層形成領域」と呼ぶこともある。図９における裏面Ｐ層形成領域は、活性領域１１とその周辺の主ＰＮ接合領域３１とに形成されており、図１０における裏面Ｐ層形成領域は、活性領域１１内側においてのみ形成されており、図１１における裏面Ｐ層形成領域は、活性領域１１から終端領域５１に跨って形成されている。
　図９～図１１に示されるように、本変形例において、コレクタ電極２６（電極）は、裏面Ｐ層形成領域を除いて裏面Ｎ層２４上に形成されるとともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。このようにコレクタ電極２６と裏面Ｎ層２４とが直接接触（短絡）する構成では、終端領域５１における裏面Ｎ層２４は、ＩＧＢＴ１４のターンオフ動作時にコレクタ側からのホール注入を抑制するように機能する。したがって、ＩＧＢＴ１４のＯＮ状態への悪影響が生じることなく、ＩＧＢＴ１４のターンオフ遮断能力を向上させることができ、かつ、ＯＮ電圧の上昇を抑制することができる。
　図１２は、ターンオフ遮断能力ＪＣ（ｂｒｅａｋ）（半導体装置が破壊せずに遮断可能な最大の電流密度）と、裏面Ｐ層２５の端（平面視における裏面Ｐ層２５と裏面Ｎ層２４との境界）の位置との関係を示す図であり、図１３は、ＯＮ電圧（ＶＣＥ（ｓａｔ））と、裏面Ｐ層２５の端（平面視における裏面Ｐ層２５と裏面Ｎ層２４との境界）の位置との関係を示す図である。
　図１２の縦軸の目盛りは、関連半導体装置のターンオフ遮断能力を基準として、本変形例に係る半導体装置のターンオフ遮断能力を規格化した値を示す。図１３の縦軸の目盛りは、関連半導体装置のＯＮ電圧を基準として、本変形例に係る半導体装置のＯＮ電圧を規格化した値を示す。
　図１２及び図１３の横軸は、主ＰＮ接合領域３１と終端領域５１との境界を原点とする、裏面Ｐ層２５の端の位置（裏面Ｎ層２４と裏面Ｐ層２５との境界の位置）である。図１４は、図１２及び図１３の横軸の目盛りを説明するための平面図である。この図１４に示すように、図１２及び図１３の横軸における目盛りは、主ＰＮ接合領域３１と終端領域５１との境界を原点として、＋１の目盛りの位置が半導体基板１の端（チップ端）を示すように規格化されているとともに、－１の目盛りの位置が半導体基板１の中心（チップ中心）を示すように規格化されている。
　図１２及び図１３に戻って、これらの図には、箇所Ａ３，Ａ４が示されている。箇所Ａ３は、活性領域１１の最外周のゲート電極１８の終端領域５１側の端の箇所（目盛りが－０．０５の箇所）である。箇所Ａ４は、終端領域５１の両端間（主ＰＮ接合領域３１及び終端領域５１の境界と、半導体基板１の端との間）の距離の１／４だけ終端領域５１の活性領域１１側の端から半導体基板１端側に位置する箇所である。
　ここで、本変形例に係る半導体装置は、裏面Ｐ層２５の端（平面視における裏面Ｐ層２５と裏面Ｎ層２４との境界）が、箇所Ａ３と箇所Ａ４との間に位置するように構成されている。このような半導体装置によれば、図１２及び図１３に示されるように、ＩＧＢＴ１４のＯＮ状態への悪影響が生じることなく、ＩＧＢＴ１４のターンオフ遮断能力を向上させることができ、かつ、ＯＮ電圧の上昇を抑制することができる。なお、図９～図１１に示した構成のいずれであっても、裏面Ｐ層２５の端（平面視における裏面Ｐ層２５と裏面Ｎ層２４との境界）が、箇所Ａ３と箇所Ａ４との間に位置するように構成されていれば、この効果を得ることができる。
　＜実施の形態１の変形例２＞
　図１５は、実施の形態１の変形例２に係る半導体装置の構成を示す断面図である。本変形例に係る半導体装置では、実施の形態１の変形例１に係る半導体装置において、裏面Ｎ層２４のＮ型不純物濃度のピークが、半導体基板１表面から深い位置に存在している。
　図１６は、図９に示されるＤ－Ｄ’線及びＥ－Ｅ’線における不純物濃度分布と、図１５に示されるＦ－Ｆ’線及びＧ－Ｇ’線における不純物濃度分布とを示す図である。図１６の縦軸の目盛りは、不純物濃度をドリフト層１６の不純物濃度（半導体基板１の不純物濃度）で規格化した値を示す。図１６の横軸の目盛りは、半導体基板１の厚さ方向における位置を示しており、目盛りが１に近くなるほど、その目盛りの位置がコレクタ電極２６に近いことを意味する。
　Ｄ－Ｄ’線及びＦ－Ｆ’線における不純物濃度の二つのピークのうちコレクタ電極２６に近い一方のピークは、裏面Ｐ層２５のＰ型不純物濃度のピークを示し、コレクタ電極２６から遠い他方のピークは、裏面Ｎ層２４のＮ型不純物濃度のピークを示している。Ｅ－Ｅ’線及びＧ－Ｇ’における不純物濃度の一つのピークは、裏面Ｎ層２４のＮ型不純物濃度のピークを示している。また、Ｄ－Ｄ’線～Ｇ－Ｇ’線における不純物濃度において図１６の０．９９に近い位置での不純物濃度は、ドリフト層１６の不純物濃度（半導体基板１の不純物濃度）を示している。
　ここで、本変形例では、半導体基板１裏面から裏面Ｎ層２４の不純物濃度のピーク（第１ピーク）までの距離Ｒは、次式が成り立つように構成されている。なお、この式において、ΔＲは、半導体基板１裏面から当該ピークまでの間における裏面Ｎ層２４の不純物濃度の標準偏差に対応する位置と当該ピークとの距離であり、Ｎ０は、裏面Ｎ層２４の半導体基板１裏面における不純物濃度であり、Ｎｂは、裏面Ｎ層２４のピークにおける不純物濃度である。なお、ここでは、裏面Ｐ層形成領域の裏面Ｎ層２４も、それ以外の領域の裏面Ｎ層２４も同一の注入プロセス（注入量、注入エネルギー、注入窓）で形成されている。
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　このように、本変形例において裏面Ｎ層２４の不純物濃度（Ｇ－Ｇ’線の不純物濃度）のピークの位置は、上式が満たされており、半導体基板１裏面から深くなっている。この結果、図１６に示す破線の矢印のように、Ｇ－Ｇ’線におけるコレクタ電極２６側の不純物濃度は、Ｅ－Ｅ’線におけるコレクタ電極２６側の不純物濃度よりも低下している。したがって、終端領域５１において裏面Ｎ層２４とコレクタ電極２６とが形成するオーミックコンタクトの影響が低減される。よって、ＩＧＢＴ１４の逆耐圧時（エミッタがＰｏｓｉｔｉｖｅ、コレクタがＮｅｇａｔｉｖｅとなる時）に、半導体基板１表面側のＰ＋層２１と裏面Ｎ層２４との間に形成される順バイアスダイオードの効果が抑制されることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
　＜実施の形態１の変形例３＞
　図１７は、実施の形態１の変形例３に係る半導体装置の構成を示す断面図である。本変形例に係る半導体装置では、実施の形態１の変形例１に係る半導体装置において、コレクタ電極２６が、裏面Ｎ層２４上に形成されずに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
　このように構成された本変形例によれば、終端領域５１において、裏面Ｎ層２４及びコレクタ電極２６がオーミックコンタクトを形成しなくなる。したがって、ＩＧＢＴ１４が逆耐圧する時に、半導体基板１表面側のＰ＋層２１と裏面Ｎ層２４との間に形成される順バイアスダイオードの効果が抑制されることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
　＜実施の形態１の変形例４＞
　図１８は、実施の形態１の変形例４に係る半導体装置の構成を示す断面図である。本変形例に係る半導体装置では、実施の形態１の変形例１に係る半導体装置において、裏面Ｐ層２５よりも不純物濃度が低い低濃度Ｐ層２７（第３裏面不純物層）が追加されている。
　この低濃度Ｐ層２７は、裏面Ｐ層形成領域を除いて裏面Ｎ層２４上に形成されている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて低濃度Ｐ層２７上に形成されるとともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
　図１９は、図１８に示されるＨ－Ｈ’線及びＩ－Ｉ’線における不純物濃度分布を、図１６と同様の形式で示す図である。Ｈ－Ｈ’線における不純物濃度の二つのピークのうちコレクタ電極２６に近い（横軸の目盛りが１に近い）一方のピークは、裏面Ｐ層２５のＰ型不純物濃度のピークを示し、コレクタ電極２６から遠い他方のピークは、裏面Ｎ層２４のＮ型不純物濃度のピークを示している。
　Ｉ－Ｉ’線における不純物濃度の二つのピークのうちコレクタ電極２６に近い（横軸の目盛りが１に近い）一方のピークは、低濃度Ｐ層２７のＰ型不純物濃度のピークを示し、コレクタ電極２６から遠い他方のピークは、裏面Ｎ層２４のＮ型不純物濃度のピークを示している。また、Ｈ－Ｈ’線及びＩ－Ｉ’線における不純物濃度において一定となっている範囲の不純物濃度は、ドリフト層１６の不純物濃度（半導体基板１の不純物濃度）を示している。
　以上のように、低濃度Ｐ層２７を備える本変形例に係る半導体装置によれば、裏面Ｐ層２５及び低濃度Ｐ層２７と、ドリフト層１６及び裏面Ｎ層２６とによりＰＮ接合が形成される。したがって、ＩＧＢＴ１４の逆耐圧時（エミッタがＰｏｓｉｔｉｖｅ、コレクタがＮｅｇａｔｉｖｅとなる時）に、逆耐圧を持つことになることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
　また、本変形例においては、図１９に示されるように、低濃度Ｐ層２７の不純物濃度のピーク（第２ピーク）は、半導体基板１の不純物濃度よりも高く、裏面Ｎ層２５の不純物濃度のピーク（第３ピーク）よりも低くなっている。
　このような本変形例に係る半導体装置によれば、ＩＧＢＴ１４がＯＮ状態時にコレクタ側からホール注入の寄与が抑制され、終端領域５１のキャリア濃度の増大を抑制する。その結果、終端領域５１等のキャリア濃度の上昇により生じていたエミッタ側電界強度上昇によるインパクトイオン化を抑制することができ、過剰な電流密度及び温度上昇を抑制することができる。よって、ＩＧＢＴ１４のターンオフ動作時に電流遮断能力の低下を抑制することができる。
　＜実施の形態２＞
　図２０は、本発明の実施の形態２に係る半導体装置の構成を示す断面図である。なお、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。
　この図２０に示すように、本実施の形態に係る半導体装置は、複数のＰ層３８の代わりに、３つのＰ層３９（第２導電型の第１のＰ層３９－１、第２のＰ層３９－２、第３のＰ層３９－３）を備えている。
　第１及び第２のＰ層３９－１，３９－２は、活性領域１１の端部と終端領域５１との間の半導体基板１の表面内に部分的に重なって形成されている。そして、第３のＰ層３９－３は、第１のＰ層３９－１の終端領域５１側の下部と、第２のＰ層３９－２の活性領域１１側の下部とに隣接している。
　本実施の形態では、この複数のＰ層３９は、全体として、活性領域１１の端部、主ＰＮ接合領域３１及び終端領域５１にわたって形成されており、活性領域１１の最外周（活性領域１１の端）に位置するゲート電極１８周辺に生じる高電界を抑制するＰ型フィールドストッパー層（以下「ＰＦＳ層」）として機能する。
　この３つのＰ層３９のうち、第１のＰ層３９－１は、上述のＰ層３３－１（主接合Ｐ層）に対応している。そして、活性領域１１と主ＰＮ接合領域３１との境界線Ｂは、エミッタ電極２３とＰ＋層３４とのコンタクトホールのうち半導体基板１端側の端を通り、主ＰＮ接合領域３１と終端領域５１との境界線Ｃは、第１のＰ層３９－１のうち半導体基板１端側の端を通っている。
　また、第１乃至第３のＰ層３９－１～３９－３の半導体基板１表面におけるＰ型の不純物濃度（表面濃度）をそれぞれＰ（１），Ｐ（２），Ｐ（３）とした場合に、Ｐ（１）＞Ｐ（２）＞Ｐ（３）が満たされている。
　また、半導体基板１表面から、第１乃至第３のＰ層３９－１～３９－３の下端までの距離（下端距離）をそれぞれＤ（１），Ｄ（２），Ｄ（３）とした場合に、Ｄ（１）＜Ｄ（２）＜Ｄ（３）が満たされている。
　また、終端領域５１の活性領域１１側の端（つまり境界線Ｃ）から、第１乃至第３のＰ層３９－１～３９－３の半導体基板１端側の端までの距離をそれぞれＢ（１），Ｂ（２），Ｂ（３）とした場合に、図２０に示されるように、Ｂ１＜Ｂ（３）＜Ｂ（２）が満たされている（なお、Ｂ（１）＝０）。
　以上のような本実施の形態に係る構成においては、複数のＰ層３９（ＰＦＳ層）のうち外周の第２及び第３のＰ層３９－２，３９－３が電圧を持つことになるが、この第２及び第３のＰ層３９－２，３９－３の断面形状の曲率は、比較的低くなっている。したがって、局所部分に対する高電界の集中的な印加を抑制することができる。
　また、複数のＰ層３９の濃度設計は、Ｐ（１）＞Ｐ（２）＞Ｐ（３）であり、セル（活性領域１１）に近くなるほど、複数のＰ層３９（ＰＦＳ層）の濃度が段階的に高くなっている。したがって、空乏層が横方向に伸びて第１のＰ層３９－１に達することが、第２のＰ層３９－２によって抑制される。その結果、第１のＰ層３９－１の断面形状における高曲率の部分において、内外の静電ポテンシャル差がほぼ０となることから、第１のＰ層３９－１の当該部分に高電界が印加されるのを抑制することができる。
　以上により、本実施の形態に係る半導体装置によれば、局所部分に対する高電界の集中的な印加が抑制される。つまり高電界が分散することから、最大電圧耐量を高めることができる。また、電界の変化が複数のＰ層３９内でなだらかとなることから、耐圧を一定にした場合には、実施の形態１と同様に終端幅Ｌｅを低減できる。したがって、チップ面積を低減することができる。
　なお、第３のＰ層３９－３の設計の許容範囲は、デバイスに要求される終端幅Ｌｅ及び電圧耐量に基づいて決定される。ここでは、実施の形態１と同様に、第３のＰ層３９－３の下端距離Ｄ（３）を、１５～３０μｍとしている（図５及び図６）。また、第２のＰ層３９－２の設計の許容範囲は、デバイスの電圧耐量のマージン、及び、各耐圧モードの電界分布最適化に基づいて決定される。ここでは、実施の形態１と同様に、第２のＰ層３９－２の表面濃度Ｐ（２）を、半導体基板１の不純物濃度の１０～１０００倍としている（図７）。
　以上のように構成された本実施の形態に係る半導体装置は、活性領域１１に近くなるほどＰ層３９の濃度が高くなるように構成されており、また、第２のＰ層３９－２の表面濃度Ｐ（２）が半導体基板１の不純物濃度の１０～１０００倍、第３のＰ層３９－３の下端距離Ｄ（３）が１５～３０μｍとなるように構成されている。したがって、ＩＧＢＴ１４の特性を悪化させずに、チップ面積を低減することができるとともに、耐圧特性能力及びターンオフ遮断能力を向上することができる。
　＜実施の形態２の変形例１＞
　図２１は、実施の形態２の変形例１に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例１と対応するものである。
　つまり、裏面Ｐ層２５は、終端領域５１の半導体基板１端側の領域を除く、活性領域１１内部の領域を含む所定の領域において、裏面Ｎ層２４上に形成されている。そして、裏面Ｐ層２５の端は、図１２及び図１３に示した箇所Ａ３と箇所Ａ４との間に位置するように構成されている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて、裏面Ｎ層２４上に形成される（裏面Ｎ層２４と直接短絡するように形成される）とともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
　このような本変形に係る半導体装置によれば、実施の形態１の変形例１と同様に、ＩＧＢＴ１４のＯＮ状態への悪影響が生じることなく、ＩＧＢＴ１４のターンオフ遮断能力を向上させることができ、かつ、ＯＮ電圧の上昇を抑制することができる。なお、裏面Ｐ層２５が形成される所定の領域（つまり裏面Ｐ層形成領域）は、図２１に示される領域に限ったものではなく、図９～図１１に示した領域であっても上述と同様の効果を得ることができる。
　＜実施の形態２の変形例２＞
　図２２は、実施の形態２の変形例２に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例２と対応するものである。
　つまり、本変形例においては、半導体基板１裏面から裏面Ｎ層２４の不純物濃度のピーク（第１ピーク）までの距離Ｒは、半導体基板１裏面からピークまでの間における裏面Ｎ層２４の不純物濃度の標準偏差に対応する位置とピークとの距離をΔＲ、裏面Ｎ層２４の半導体基板１裏面における不純物濃度をＮ０、裏面Ｎ層２４のピークにおける不純物濃度をＮｂとした場合に、実施の形態１の変形例２で説明した式が成り立つように構成されている。
　このような本変形に係る半導体装置によれば、裏面Ｎ層２４の不純物濃度のピークの位置は、半導体基板１裏面から深くなっていることから、実施の形態１の変形例２と同様に、裏面Ｎ層２４のコレクタ電極２６側の不純物濃度が低減する。したがって、終端領域５１において裏面Ｎ層２４とコレクタ電極２６とが形成するオーミックコンタクトの影響が低減される。その結果、実施の形態１の変形例２と同様に、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
　＜実施の形態２の変形例３＞
　図２３は、実施の形態２の変形例３に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例３と対応するものである。
　つまり、本変形例においては、コレクタ電極２６が、裏面Ｎ層２４上に形成されずに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。したがって、実施の形態１の変形例３と同様に、終端領域５１において裏面Ｎ層２４及びコレクタ電極２６がオーミックコンタクトを形成しなくなることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
　＜実施の形態２の変形例４＞
　図２４は、実施の形態２の変形例４に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例４と対応するものである。
　つまり、本変形例においては、裏面Ｐ層２５よりも不純物濃度が低い低濃度Ｐ層２７が、裏面Ｐ層形成領域を除いて裏面Ｎ層２４上に形成されている。なお、低濃度Ｐ層２７の不純物濃度のピークは、半導体基板１の不純物濃度よりも高く、裏面Ｎ層２５の不純物濃度のピークよりも低くなっている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて低濃度Ｐ層２７上に形成されるとともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
　このような本変形例に係る半導体装置によれば、実施の形態１の変形例４と同様に、ＩＧＢＴ１４の逆電圧耐量が向上することから、逆耐圧モードのリーク電流を抑制することができる。また、実施の形態１の変形例４と同様に、ＩＧＢＴ１４のターンオフ動作時に電流遮断能力の低下を抑制することができる。
　＜実施の形態３＞
　図２５は、本発明の実施の形態３に係る半導体装置の構成を示す断面図である。なお、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。
　この図２５に示すように、本実施の形態に係る半導体装置は、複数のＰ層３８の代わりに、４つのＰ層４０（第２導電型の第１のＰ層４０－１、第２のＰ層４０－２、第３のＰ層４０－３、第４のＰ層４０－４）を備えている。
　第１及び第２のＰ層４０－１，４０－２は、活性領域１１の端部と終端領域５１との間の半導体基板１の表面内に少なくとも部分的に重なって形成されている。そして、第３のＰ層４０－３は、第１のＰ層４０－１の終端領域５１側の端部に隣接しており、第４のＰ層４０－４は、第２のＰ層４０－２の終端領域５１側の端部に隣接している。
　本実施の形態では、この複数のＰ層４０は、全体として、活性領域１１の端部、主ＰＮ接合領域３１及び終端領域５１にわたって形成されており、活性領域１１の最外周（活性領域１１の端）に位置するゲート電極１８周辺に生じる高電界を抑制するＰ型フィールドストッパー層（以下「ＰＦＳ層」）として機能する。
　この４つのＰ層４０のうち、第１のＰ層４０－１は、上述のＰ層３３－１（主接合Ｐ層）に対応している。そして、活性領域１１と主ＰＮ接合領域３１との境界線Ｂは、エミッタ電極２３とＰ＋層３４とのコンタクトホールのうち半導体基板１端側の端を通り、主ＰＮ接合領域３１と終端領域５１との境界線Ｃは、第１のＰ層４０－１のうち半導体基板１端側の端を通っている。
　また、第１乃至第４のＰ層４０－１～４０－４の半導体基板１表面におけるＰ型の不純物濃度（表面濃度）をそれぞれＰ（１），Ｐ（２），Ｐ（３），Ｐ（４）とした場合に、Ｐ（１）＞Ｐ（３）＝Ｐ（４）＞Ｐ（２）が満たされている。
　また、半導体基板１表面から、第１乃至第４のＰ層４０－１～４０－４の下端までの距離（下端距離）をそれぞれＤ（１），Ｄ（２），Ｄ（３），Ｄ（４）とした場合に、Ｄ（１）＜Ｄ（３）＝Ｄ（４）＜Ｄ（２）が満たされている。
　また、終端領域５１の活性領域１１側の端（つまり境界線Ｃ）から、第１乃至第４のＰ層４０－１～４０－４の半導体基板１端側の端までの距離をそれぞれＢ（１），Ｂ（２），Ｂ（３），Ｂ（４）とした場合に、図２５に示されるように、Ｂ（１）＜Ｂ（３）＜Ｂ（２）＜Ｂ（４）が満たされている（なお、Ｂ（１）＝０）。
　以上のような本実施の形態に係る構成においては、複数のＰ層４０（ＰＦＳ層）のうち外周の第２のＰ層４０－２が電圧を持つことになるが、この第２のＰ層４０－２の断面形状の曲率は、比較的低くなっている。したがって、局所部分に対する高電界の集中的な印加を抑制することができる。
　また、複数のＰ層４０の濃度設計は、Ｐ（１）＞Ｐ（３）＞Ｐ（２）であり、第２のＰ層４０－２からセル（活性領域１１）に近くなるほど、複数のＰ層４０（ＰＦＳ層）の濃度が段階的に高くなっている。したがって、空乏層が横方向に伸びて第１のＰ層４０－１に達することが、第２及び第３のＰ層４０－２，４０－３によって抑制される。その結果、第１のＰ層４０－１の断面形状における高曲率の部分において、内外の静電ポテンシャル差がほぼ０となることから、第１のＰ層４０－１の当該部分に高電界が印加されるのを抑制することができる。
　以上により、本実施の形態に係る半導体装置によれば、局所部分に対する高電界の集中的な印加が抑制される。つまり高電界が分散することから、最大電圧耐量を高めることができる。また、電界の変化が複数のＰ層４０内でなだらかとなることから、耐圧を一定にした場合には、実施の形態１と同様に終端幅Ｌｅを低減できる。したがって、チップ面積を低減することができる。
　なお、第２のＰ層４０－２の設計の許容範囲は、デバイスに要求される終端幅Ｌｅ及び電圧耐量に基づいて決定される。ここでは、実施の形態１と同様に、第２のＰ層４０－２の下端距離Ｄ（２）を、１５～３０μｍとしている（図５及び図６）。また、第３及び第４のＰ層４０－３，４０－４の設計の許容範囲は、デバイスの電圧耐量のマージン、及び、各耐圧モードの電界分布最適化に基づいて決定される。ここでは、実施の形態１と同様に、第３及び４のＰ層４０－３，４０－４の表面濃度Ｐ（３），Ｐ（４）を、半導体基板１の不純物濃度の１０～１０００倍としている（図７）。
　以上のように本実施の形態に係る半導体装置は、活性領域１１に近くなるほどＰ層４０の濃度が高くなるように構成されており、また、第４のＰ層４０－４の表面濃度Ｐ（４）が半導体基板１の不純物濃度の１０～１０００倍、第２のＰ層４０－２の下端距離Ｄ（２）が１５～３０μｍとなるように構成されている。したがって、ＩＧＢＴ１４の特性を悪化させずに、チップ面積を低減することができるとともに、耐圧特性能力及びターンオフ遮断能力を向上することができる。
　＜実施の形態３の変形例１＞
　図２６は、実施の形態３の変形例１に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例１と対応するものである。
　つまり、裏面Ｐ層２５は、終端領域５１の半導体基板１端側の領域を除く、活性領域１１内部の領域を含む所定の領域において、裏面Ｎ層２４上に形成されている。そして、裏面Ｐ層２５の端は、図１２及び図１３に示した箇所Ａ３と箇所Ａ４との間に位置するように構成されている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて、裏面Ｎ層２４上に形成される（裏面Ｎ層２４と直接短絡するように形成される）とともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
　このような本変形に係る半導体装置によれば、実施の形態１の変形例１と同様に、ＩＧＢＴ１４のＯＮ状態への悪影響が生じることなく、ＩＧＢＴ１４のターンオフ遮断能力を向上させることができ、かつ、ＯＮ電圧の上昇を抑制することができる。なお、裏面Ｐ層２５が形成される所定の領域（つまり裏面Ｐ層形成領域）は、図２６に示される領域に限ったものではなく、図９～図１１に示した領域であっても上述と同様の効果を得ることができる。
　＜実施の形態３の変形例２＞
　図２７は、実施の形態３の変形例２に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例２と対応するものである。
　つまり、本変形例においては、半導体基板１裏面から裏面Ｎ層２４の不純物濃度のピーク（第１ピーク）までの距離Ｒは、半導体基板１裏面からピークまでの間における裏面Ｎ層２４の不純物濃度の標準偏差に対応する位置とピークとの距離をΔＲ、裏面Ｎ層２４の半導体基板１裏面における不純物濃度をＮ０、裏面Ｎ層２４のピークにおける不純物濃度をＮｂとした場合に、実施の形態１の変形例２で説明した式が成り立つように構成されている。
　このような本変形に係る半導体装置によれば、裏面Ｎ層２４の不純物濃度のピークの位置は、半導体基板１裏面から深くなっていることから、実施の形態１の変形例２と同様に、裏面Ｎ層２４のコレクタ電極２６側の不純物濃度が低減する。したがって、終端領域５１において裏面Ｎ層２４とコレクタ電極２６とが形成するオーミックコンタクトの影響が低減される。その結果、実施の形態１の変形例２と同様に、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
　＜実施の形態３の変形例３＞
　図２８は、実施の形態３の変形例３に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例３と対応するものである。
　つまり、本変形例においては、コレクタ電極２６が、裏面Ｎ層２４上に形成されずに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。したがって、実施の形態１の変形例３と同様に、終端領域５１において裏面Ｎ層２４及びコレクタ電極２６がオーミックコンタクトを形成しなくなることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
　＜実施の形態３の変形例４＞
　図２９は、実施の形態３の変形例４に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例４と対応するものである。
　つまり、本変形例においては、裏面Ｐ層２５よりも不純物濃度が低い低濃度Ｐ層２７が、裏面Ｐ層形成領域を除いて裏面Ｎ層２４上に形成されている。なお、低濃度Ｐ層２７の不純物濃度のピークは、半導体基板１の不純物濃度よりも高く、裏面Ｎ層２５の不純物濃度のピークよりも低くなっている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて低濃度Ｐ層２７上に形成されるとともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
　このような本変形例に係る半導体装置によれば、実施の形態１の変形例４と同様に、ＩＧＢＴ１４の逆電圧耐量が向上することから、逆耐圧モードのリーク電流を抑制することができる。また、実施の形態１の変形例４と同様に、ＩＧＢＴ１４のターンオフ動作時に電流遮断能力の低下を抑制することができる。
　＜実施の形態４＞
　図３０は、本発明の実施の形態４に係る半導体装置の構成を示す断面図である。なお、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。
　この図３０に示すように、本実施の形態に係る半導体装置は、複数のＰ層３８の代わりに、２つのＰ層４１（第２導電型の第１のＰ層４１－１、第２のＰ層４１－２）を備えている。
　第１及び第２のＰ層４１－１，４１－２は、活性領域１１の端部と終端領域５１との間の半導体基板１の表面内に少なくとも部分的に重なって形成されている。そして、第１のＰ層４１－１の活性領域１１におけるＰ型の不純物濃度は、第１のＰ層４１－１の終端領域５１における当該不純物濃度よりも高くなっている。なお、ここでは、第１のＰ層４１－１の不純物濃度は、終端領域５１から活性領域１１に向かうにつれて連続的に高くなるように形成されている。このような第１のＰ層４１－１を形成するためには、例えば、まず、終端領域５１から活性領域１１に向かうにつれて段階的に高くなる複数の不純物濃度領域を形成する工程と、その後に当該複数の不純物濃度領域を熱拡散してそれらの間の濃度の差を低下させる工程とを行う。
　本実施の形態では、この複数のＰ層４１は、全体として、活性領域１１の端部、主ＰＮ接合領域３１及び終端領域５１にわたって形成されており、活性領域１１の最外周（活性領域１１の端）に位置するゲート電極１８周辺に生じる高電界を抑制するＰ型フィールドストッパー層（以下「ＰＦＳ層」）として機能する。
　この２つのＰ層４１のうち、第１のＰ層４１－１は、上述のＰ層３３－１（主接合Ｐ層）に対応している。そして、活性領域１１と主ＰＮ接合領域３１との境界線Ｂは、エミッタ電極２３とＰ＋層３４とのコンタクトホールのうち半導体基板１端側の端を通り、主ＰＮ接合領域３１と終端領域５１との境界線Ｃは、第１のＰ層４１－１のうち半導体基板１端側の端を通っている。
　また、第２のＰ層４１－２の半導体基板１表面におけるＰ型の不純物濃度（表面濃度）をＰ（２）とし、第１のＰ層４１－１の表面濃度の最小をＰｍｉｎ（１）とした場合に、Ｐｍｉｎ（１）＞Ｐ（２）が満たされている。
　また、半導体基板１表面から、第１及び第２のＰ層４１－１，４１－２の下端までの距離（下端距離）をそれぞれＤ（１），Ｄ（２）とした場合に、Ｄ（１）＜Ｄ（２）が満たされている（なお、ここではＤ（１）は、第１のＰ層の最下端までの距離である）。
　また、終端領域５１の活性領域１１側の端（つまり境界線Ｃ）から、第１及び第２のＰ層４１－１，４１－２の半導体基板１端側の端までの距離をそれぞれＢ（１），Ｂ（２）とした場合に、図３０に示されるように、Ｂ（１）＜Ｂ（２）が満たされている（なお、Ｂ（１）＝０）。
　以上のような本実施の形態に係る構成においては、複数のＰ層４１（ＰＦＳ層）のうち外周の第２のＰ層４１－２が電圧を持つことになるが、この第２のＰ層４１－２の断面形状の曲率は、比較的低くなっている。したがって、局所部分に対する高電界の集中的な印加を抑制することができる。
　また、複数のＰ層４１の濃度設計は、Ｐｍｉｎ（１）＞Ｐ（２）であり、セル（活性領域１１）に近くなるほど、複数のＰ層４１（ＰＦＳ層）の濃度が段階的及び連続的に高くなっている。したがって、空乏層が横方向に伸びて第１のＰ層４１－１に達することが、第２のＰ層４１－２によって抑制される。その結果、第１のＰ層４１－１の断面形状における高曲率の部分において、内外の静電ポテンシャル差がほぼ０となることから、第１のＰ層４１－１の当該部分に高電界が印加されるのを抑制することができる。
　以上により、本実施の形態に係る半導体装置によれば、局所部分に対する高電界の集中的な印加が抑制される。つまり高電界が分散することから、最大電圧耐量を高めることができる。また、電界の変化が複数のＰ層４１内でなだらかとなることから、耐圧を一定にした場合には、実施の形態１と同様に終端幅Ｌｅを低減できる。したがって、チップ面積を低減することができる。
　なお、第２のＰ層４１－２の設計の許容範囲は、デバイスに要求される終端幅Ｌｅ及び電圧耐量に基づいて決定される。ここでは、実施の形態１と同様に、第２のＰ層４１－２の下端距離Ｄ（２）を、１５～３０μｍとし（図５及び図６）、第２のＰ層４１－２の表面濃度Ｐ（２）を、半導体基板１の不純物濃度の１０～１０００倍としている（図７）。また、第１のＰ層４１－１の設計の許容範囲は、デバイスの電圧耐量のマージン、及び、各耐圧モードの電界分布最適化に基づいて決定される。
　以上のように本実施の形態に係る半導体装置は、活性領域１１に近くなるほどＰ層４１の濃度が高くなるように構成されており、また、第２のＰ層４１－２の表面濃度Ｐ（２）が半導体基板１の不純物濃度の１０～１０００倍、第２のＰ層４１－２の下端距離Ｄ（２）が１５～３０μｍとなるように構成されている。したがって、ＩＧＢＴ１４の特性を悪化させずに、チップ面積を低減することができるとともに、耐圧特性能力及びターンオフ遮断能力を向上することができる。
　＜実施の形態４の変形例１＞
　図３１は、実施の形態４の変形例１に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例１と対応するものである。
　つまり、裏面Ｐ層２５は、終端領域５１の半導体基板１端側の領域を除く、活性領域１１内部の領域を含む所定の領域において、裏面Ｎ層２４上に形成されている。そして、裏面Ｐ層２５の端は、図１２及び図１３に示した箇所Ａ３と箇所Ａ４との間に位置するように構成されている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて、裏面Ｎ層２４上に形成される（裏面Ｎ層２４と直接短絡するように形成される）とともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
　このような本変形に係る半導体装置によれば、実施の形態１の変形例１と同様に、ＩＧＢＴ１４のＯＮ状態への悪影響が生じることなく、ＩＧＢＴ１４のターンオフ遮断能力を向上させることができ、かつ、ＯＮ電圧の上昇を抑制することができる。なお、裏面Ｐ層２５が形成される所定の領域（つまり裏面Ｐ層形成領域）は、図３１に示される領域に限ったものではなく、図９～図１１に示した領域であっても上述と同様の効果を得ることができる。
　＜実施の形態４の変形例２＞
　図３２は、実施の形態４の変形例２に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例２と対応するものである。
　つまり、本変形例においては、半導体基板１裏面から裏面Ｎ層２４の不純物濃度のピーク（第１ピーク）までの距離Ｒは、半導体基板１裏面からピークまでの間における裏面Ｎ層２４の不純物濃度の標準偏差に対応する位置とピークとの距離をΔＲ、裏面Ｎ層２４の半導体基板１裏面における不純物濃度をＮ０、裏面Ｎ層２４のピークにおける不純物濃度をＮｂとした場合に、実施の形態１の変形例２で説明した式が成り立つように構成されている。
　このような本変形に係る半導体装置によれば、裏面Ｎ層２４の不純物濃度のピークの位置は、半導体基板１裏面から深くなっていることから、実施の形態１の変形例２と同様に、裏面Ｎ層２４のコレクタ電極２６側の不純物濃度が低減する。したがって、終端領域５１において裏面Ｎ層２４とコレクタ電極２６とが形成するオーミックコンタクトの影響が低減される。その結果、実施の形態１の変形例２と同様に、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
　＜実施の形態４の変形例３＞
　図３３は、実施の形態４の変形例３に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例３と対応するものである。
　つまり、本変形例においては、コレクタ電極２６が、裏面Ｎ層２４上に形成されずに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。したがって、実施の形態１の変形例３と同様に、終端領域５１において裏面Ｎ層２４及びコレクタ電極２６がオーミックコンタクトを形成しなくなることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
　＜実施の形態４の変形例４＞
　図３４は、実施の形態４の変形例４に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例４と対応するものである。
　つまり、本変形例においては、裏面Ｐ層２５よりも不純物濃度が低い低濃度Ｐ層２７が、裏面Ｐ層形成領域を除いて裏面Ｎ層２４上に形成されている。なお、低濃度Ｐ層２７の不純物濃度のピークは、半導体基板１の不純物濃度よりも高く、裏面Ｎ層２５の不純物濃度のピークよりも低くなっている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて低濃度Ｐ層２７上に形成されるとともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
　このような本変形例に係る半導体装置によれば、実施の形態１の変形例４と同様に、ＩＧＢＴ１４の逆電圧耐量が向上することから、逆耐圧モードのリーク電流を抑制することができる。また、実施の形態１の変形例４と同様に、ＩＧＢＴ１４のターンオフ動作時に電流遮断能力の低下を抑制することができる。
　＜実施の形態５＞
　図３５は、本発明の実施の形態５に係る半導体装置の構成を示す断面図である。なお、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。
　この図３５に示すように、本実施の形態に係る半導体装置は、複数のＰ層３８の代わりに、（ｎ＋１）個のＰ層４２（第２導電型の第１のＰ層４２－１、第２のＰ層４２－２、…、第（ｎ＋１）のＰ層４２－（ｎ＋１））を備えている。
　このうちｎ個の第１乃至第ｎのＰ層４２－１～４２－ｎは、活性領域１１の端部と終端領域５１との間の半導体基板１の表面内に、活性領域５１から終端領域５１に向かう方向に配列されている。なお、第１乃至第ｎのＰ層４２－１～４２－ｎの半導体基板１表面におけるＰ型の不純物濃度である表面濃度は互いに同一であり、かつ、半導体基板１表面から第１乃至第ｎのＰ層４２－１～４２－ｎの下端までの距離である下端距離は互いに同一である。
　そして、残りの１個の第（ｎ＋１）のＰ層４２－（ｎ＋１）は、第１乃至第ｎのＰ層４２－１～４２－ｎのうち少なくとも第１のＰ層４２－１の下部に隣接している。
　本実施の形態では、この複数のＰ層４２は、全体として、活性領域１１の端部、主ＰＮ接合領域３１及び終端領域５１にわたって形成されており、活性領域１１の最外周（活性領域１１の端）に位置するゲート電極１８周辺に生じる高電界を抑制するＰ型フィールドストッパー層（以下「ＰＦＳ層」）として機能する。
　この（ｎ＋１）個のＰ層４２のうち、第１のＰ層４２－１は、上述のＰ層３３－１（主接合Ｐ層）に対応している。そして、活性領域１１と主ＰＮ接合領域３１との境界線Ｂは、エミッタ電極２３とＰ＋層３４とのコンタクトホールのうち半導体基板１端側の端を通り、主ＰＮ接合領域３１と終端領域５１との境界線Ｃは、第１のＰ層４２－１のうち半導体基板１端側の端を通っている。
　第１のＰ層４２－１及び第（ｎ＋１）のＰ層４２－（ｎ＋１）の表面濃度をそれぞれＰ（１），Ｐ（ｎ＋１）とした場合に、Ｐ（１）＞Ｐ（ｎ＋１）が満たされている。また、第１のＰ層４２－１及び第（ｎ＋１）のＰ層４２－（ｎ＋１）の下端距離をそれぞれＤ（１），Ｄ（ｎ＋１）とした場合に、Ｄ（１）＜Ｄ（ｎ＋１）が満たされている。
　以上のような本実施の形態に係る構成においては、複数のＰ層４２（ＰＦＳ層）のうち外周の第（ｎ＋１）のＰ層４２－（ｎ＋１）が電圧を持つことになるが、この第（ｎ＋１）のＰ層４２－（ｎ＋１）の断面形状の曲率は、比較的低くなっている。したがって、局所部分に対する高電界の集中的な印加を抑制することができる。
　また、複数のＰ層４１の濃度設計は、Ｐ（１）＞Ｐ（ｎ＋１）であり、セル（活性領域１１）に近くなるほど、複数のＰ層４２（ＰＦＳ層）の濃度が段階的に高くなっている。したがって、空乏層が横方向に伸びて第１のＰ層４２－１に達することが、第（ｎ＋１）のＰ層４２－（ｎ＋１）によって抑制される。その結果、第１のＰ層４２－１の断面形状における高曲率の部分において、内外の静電ポテンシャル差がほぼ０となることから、第（ｎ＋１）のＰ層４２－（ｎ＋１）の当該部分に高電界が印加されるのを抑制することができる。
　以上により、本実施の形態に係る半導体装置によれば、局所部分に対する高電界の集中的な印加が抑制される。つまり高電界が分散することから、最大電圧耐量を高めることができる。また、電界の変化が複数のＰ層４２内でなだらかとなることから、耐圧を一定にした場合には、実施の形態１と同様に終端幅Ｌｅを低減できる。したがって、チップ面積を低減することができる。
　なお、第（ｎ＋１）のＰ層４２－（ｎ＋１）の設計の許容範囲は、デバイスに要求される終端幅Ｌｅ及び電圧耐量に基づいて決定される。ここでは、実施の形態１と同様に、第（ｎ＋１）のＰ層４２－（ｎ＋１）の下端距離Ｄ（ｎ＋１）を、１５～３０μｍとし（図５及び図６）、第（ｎ＋１）のＰ層４２－（ｎ＋１）の表面濃度Ｐ（ｎ＋１）を、半導体基板１の不純物濃度の１０～１０００倍としている（図７）。また、第１乃至第２のＰ層４２－１～４２－ｎの本数、幅、間隔は、デバイスの電圧耐量のマージン、及び、各耐圧モードの電界分布最適化に基づいて決定される。
　以上のように本実施の形態に係る半導体装置は、活性領域１１に近くなるほどＰ層４２の濃度が高くなるように構成されており、また、第（ｎ＋１）のＰ層４２－（ｎ＋１）の表面濃度Ｐ（ｎ＋１）が半導体基板１の不純物濃度の１０～１０００倍、第（ｎ＋１）のＰ層４２－（ｎ＋１）の下端距離Ｄ（ｎ＋１）が１５～３０μｍとなるように構成されている。したがって、ＩＧＢＴ１４の特性を悪化させずに、チップ面積を低減することができるとともに、耐圧特性能力及びターンオフ遮断能力を向上することができる。
　＜実施の形態５の変形例１＞
　図３６は、実施の形態５の変形例１に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例１と対応するものである。
　つまり、裏面Ｐ層２５は、終端領域５１の半導体基板１端側の領域を除く、活性領域１１内部の領域を含む所定の領域において、裏面Ｎ層２４上に形成されている。そして、裏面Ｐ層２５の端は、図１２及び図１３に示した箇所Ａ３と箇所Ａ４との間に位置するように構成されている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて、裏面Ｎ層２４上に形成される（裏面Ｎ層２４と直接短絡するように形成される）とともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
　このような本変形に係る半導体装置によれば、実施の形態１の変形例１と同様に、ＩＧＢＴ１４のＯＮ状態への悪影響が生じることなく、ＩＧＢＴ１４のターンオフ遮断能力を向上させることができ、かつ、ＯＮ電圧の上昇を抑制することができる。なお、裏面Ｐ層２５が形成される所定の領域（つまり裏面Ｐ層形成領域）は、図３６に示される領域に限ったものではなく、図９～図１１に示した領域であっても上述と同様の効果を得ることができる。
　＜実施の形態５の変形例２＞
　図３７は、実施の形態５の変形例２に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例２と対応するものである。
　つまり、本変形例においては、半導体基板１裏面から裏面Ｎ層２４の不純物濃度のピーク（第１ピーク）までの距離Ｒは、半導体基板１裏面からピークまでの間における裏面Ｎ層２４の不純物濃度の標準偏差に対応する位置とピークとの距離をΔＲ、裏面Ｎ層２４の半導体基板１裏面における不純物濃度をＮ０、裏面Ｎ層２４のピークにおける不純物濃度をＮｂとした場合に、実施の形態１の変形例２で説明した式が成り立つように構成されている。
　このような本変形に係る半導体装置によれば、裏面Ｎ層２４の不純物濃度のピークの位置は、半導体基板１裏面から深くなっていることから、実施の形態１の変形例２と同様に、裏面Ｎ層２４のコレクタ電極２６側の不純物濃度が低減する。したがって、終端領域５１において裏面Ｎ層２４とコレクタ電極２６とが形成するオーミックコンタクトの影響が低減される。その結果、実施の形態１の変形例２と同様に、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
　＜実施の形態５の変形例３＞
　図３８は、実施の形態５の変形例３に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例３と対応するものである。
　つまり、本変形例においては、コレクタ電極２６が、裏面Ｎ層２４上に形成されずに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。したがって、実施の形態１の変形例３と同様に、終端領域５１において裏面Ｎ層２４及びコレクタ電極２６がオーミックコンタクトを形成しなくなることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
　＜実施の形態５の変形例４＞
　図３９は、実施の形態５の変形例４に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例４と対応するものである。
　つまり、本変形例においては、裏面Ｐ層２５よりも不純物濃度が低い低濃度Ｐ層２７が、裏面Ｐ層形成領域を除いて裏面Ｎ層２４上に形成されている。なお、低濃度Ｐ層２７の不純物濃度のピークは、半導体基板１の不純物濃度よりも高く、裏面Ｎ層２５の不純物濃度のピークよりも低くなっている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて低濃度Ｐ層２７上に形成されるとともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
　このような本変形例に係る半導体装置によれば、実施の形態１の変形例４と同様に、ＩＧＢＴ１４の逆電圧耐量が向上することから、逆耐圧モードのリーク電流を抑制することができる。また、実施の形態１の変形例４と同様に、ＩＧＢＴ１４のターンオフ動作時に電流遮断能力の低下を抑制することができる。
　＜実施の形態１～５に係る半導体装置の評価＞
　＜終端幅＞
　図４０は、実施の形態１に係る半導体装置（図１）における、終端領域５１の面積の低減効果、つまり、終端幅Ｌｅの低減効果を示す図である。なお、ここでは、各耐圧クラス（６００，…，６５００Ｖ）に対して、電圧耐量ＢＶＣＥＳを一律に耐圧クラスの１．３倍としている。図４０の縦軸の目盛りは関連半導体装置の終端幅Ｌｅを基準として、実施の形態１に係る半導体装置の終端幅Ｌｅを規格化した値を示す。
　この図４０から分かるように、実施の形態１に係る半導体装置によれば、各耐圧クラスに対し、関連半導体装置よりも終端幅Ｌｅは５０％程度低減することができる。つまり、小さい終端幅Ｌｅで同等の電圧耐量を有することができる。この理由を考察すると、複数のＰ層３８（ＰＦＳ層）のうち外周のＰ層３８の断面形状の曲率が比較的低く、局所部分に対する高電界の集中的な印加を抑制することができたためであると考えられる。なお、縦方向に配列されたＰ層を備える実施の形態２～５に係る半導体装置においても、程度には若干の差があるものの、同様に、関連半導体装置よりも終端幅Ｌｅを低減することができる。
　＜耐圧モードのリーク電流と電圧耐量＞
　図４１は、関連半導体装置、及び、実施の形態１に係る半導体装置（図１）の耐圧特性を評価するための実験に用いた評価回路の図である。ここでは、耐圧４５００ＶのＩＧＢＴのデバイスを用い、評価の際の各種条件は、ゲートとエミッタとの間の電圧ＶＧＥ＝０Ｖ、ジャンクション温度Ｔｊ＝３９８Ｋ、ＤＣモードとし、電圧ＶＣＣ（つまりコレクタとエミッタとの間の電圧ＶＣＥ）を変更していった。また、ここでの実施の形態１に係る半導体装置として、終端幅Ｌｅが関連半導体装置の終端幅の５０％程度の幅である半導体装置を用いた。
　図４２は、上記条件下における、関連半導体装置、及び、実施の形態１に係る半導体装置の耐圧リーク電流特性評価波形を示す図である。図４２に示されるように、実施の形態１に係る半導体装置によれば、電圧ＶＣＣ＝４５００Ｖのリーク電流ＪＣＥＳ（図４２において実線）を、関連半導体装置の同電圧のリーク電流ＪＣＥＳ（図４２において破線）の９０％程度に減少することができた。つまり、終端領域１３での表面電界が抑えられたため、高電界によるドリフト電流を減少することができた。また、局所的なインパクトイオン化が抑制されることから、臨界電界を超えることによるデバイス破壊を抑えることができた。
　図４３は、関連半導体装置、及び、実施の形態１に係る半導体装置の半導体基板１表面の横方向の位置に対する、一定の耐圧（ＶＣＥ＝４５００Ｖ）下の電界強度（下側のグラフ）及び静電ポテンシャル（上側のグラフ）を示す図である。なお、図４３、及び、後述する図４４～図４６のグラフはシミュレーションにより得られたものである。
　図４３の左側の縦軸の目盛りは半導体基板１表面の電界強度を示し、図４３の右側の縦軸の目盛りは半導体基板１表面の静電ポテンシャルを示している。図４３の横軸は図５７に示されるｘ－ｘ’の線、図１に示されるＸ－Ｘ’の線に対応しており、その０の目盛りは、ゲート電極１８のうち半導体基板１端側の端の位置を示し、１の目盛りは、半導体基板１端の位置を示す。
　図４３に示されるように、実施の形態１に係る半導体装置は、その静電ポテンシャル（図４３上側の実線）を、関連半導体装置の静電ポテンシャル（図４３上側の破線）とほぼ同一にすることができるとともに、その最大電界強度（図４３下側の実線のピーク）を、関連半導体装置の最大電界強度（図４３下側の破線のピーク）よりも４０％以上抑制することができる。
　図４４は、関連半導体装置、及び、実施の形態１に係る半導体装置の半導体基板１表面の横方向の位置に対する、一定の耐圧（ＶＣＥ＝４５００Ｖ）下の電界強度（下側のグラフ）及び不純物濃度（上側のグラフ）を示す図である。図４４の左側の縦軸の目盛りは電界強度を示し、図４４の右側の縦軸の目盛りは、半導体基板１の不純物濃度を基準として不純物濃度を規格化した値を示している。図４４の横軸は図４３と同様である。
　図４４の破線に示されるように、関連半導体装置では、空乏層がゲート電極１８に最も近いＰ層３３まで伸びている。それに対し、図４４の実線及び一点鎖線に示されるように、実施の形態１に係る半導体装置では、空乏層は第１のＰ層３８－１まで伸びていない。したがって、実施の形態１に係る半導体装置によれば、局所部分に対する高電界の集中的な印加を抑制することができる。
　図４５は、関連半導体装置、及び、実施の形態１に係る半導体装置の、半導体基板１の縦方向の位置に対する、一定の耐圧（ＶＣＥ＝４５００Ｖ）下の電界強度（下側のグラフ）及び不純物濃度（上側のグラフ）を示す図である。図４５の左側の縦軸の目盛りは電界強度を示し、図４５の右側の縦軸の目盛りは、半導体基板１の不純物濃度を基準として不純物濃度を規格化した値を示している。図４５の横軸は、図５７に示されるｙ－ｙ’の線、図１に示されるＹ－Ｙ’の線に対応しており、その０の目盛りは、半導体基板１の表面の位置を示す。
　図４６は、関連半導体装置、及び、実施の形態１に係る半導体装置の、半導体基板１の縦方向の位置に対する、一定の耐圧（ＶＣＥ＝４５００Ｖ）下の電界強度（下側のグラフ）及び静電ポテンシャル（上側のグラフ）を示す図である。図４６の左側の縦軸の目盛りは電界強度を示し、図４６の右側の縦軸の目盛りは静電ポテンシャルを示している。図４６の横軸は図４５と同様である。図４６に示されるように、実施の形態１に係る半導体装置は、その静電ポテンシャル（図４６上側の実線）を、関連半導体装置の静電ポテンシャル（図４６上側の破線）とほぼ同一にすることができるとともに、その最大電界強度（図４６下側の実線のピーク）を、関連半導体装置の最大電界強度（図４６下側の破線のピーク）よりも４０％以上抑制することができる。
　＜ターンオフ動作＞
　図４７は、関連半導体装置、及び、実施の形態１に係る半導体装置（図１）のターンオフ特性を評価するための実験に用いた評価回路の図である。ここでは、耐圧４５００ＶのＩＧＢＴのデバイスを用い、評価の際の各種条件は、Ｖｃｃ＝２８００Ｖ、漏れインダクタンスＬｓ＝２．４７μＨ、Ｔｊ＝３９８Ｋ、ＪＣ＝５６Ａ／ｃｍ２とした。また、ここでの実施の形態１に係る半導体装置として、終端幅Ｌｅが関連半導体装置の終端幅の５０％程度の幅である半導体装置を用いた。
　図４８は、上記条件下における、関連半導体装置のターンオフ特性評価（図４８の破線）、及び、実施の形態１に係る半導体装置のターンオフ特性評価（図４８の実線）の結果を示す図である。図４８に示されるように、実施の形態１に係る半導体装置及び関連半導体装置のターンオフロスがほぼ一定となる。
　また、実施の形態１に係る半導体装置によれば、図４８の一点鎖線で囲まれる部分に示されるように関連半導体装置よりも電流が減少する時点のピーク電圧を抑制することができるとともに、図４８の二点鎖線で囲まれる部分に示されるように関連半導体装置よりも遮断後の電圧及び電流における発振を抑制することができる。この理由は、終端領域５１の下端距離Ｄが大きいＰ層３８にホールが蓄積され、電流が減少する時にホール電流が供給され、電流の変化率が緩和された結果、漏れインダクタンスＬｓによるピーク電圧及び発振を抑制することができた。
　＜ターンオフ遮断能力＞
　上述の図４７に示した評価回路図を用いて、関連半導体装置（図５７）、実施の形態１係る半導体装置（図１）及びその変形例１に係る半導体装置（図９）、実施の形態５に係る半導体装置（図３５）及びその変形例１に係る半導体装置（図３６）のターンオフ特性を評価した。ここでは、耐圧４５００ＶのＩＧＢＴのデバイスを用い、評価の際の各種条件は、Ｖｃｃ＝３４００Ｖ、Ｌｓ＝２．４７μＨ、Ｔｊ＝４２３Ｋとした。そして、電流密度ＪＣは５６Ａ／ｃｍ２から０．５Ａ／ｃｍ２毎に上げていき、半導体装置が破壊するまで評価を行った。なお、ターンオフ遮断能力を示す指標とは、半導体装置が破壊せずに遮断可能な最大の電流密度ＪＣ（ｂｒｅａｋ）としている。
　図４９は、関連半導体装置及び実施の形態１に係る半導体装置等の、上記条件下におけるターンオフ遮断能力ＪＣ（ｂｒｅａｋ）を示す図である。ここでは、関連半導体装置のターンオフ遮断能力を基準として、実施の形態１係る半導体装置及びその変形例１に係る半導体装置、実施の形態５に係る半導体装置及びその変形例１に係る半導体装置のターンオフ遮断能力を規格化している。
　実施の形態１に係る半導体装置（図１）の構造は、表面電界緩和効果によりインパクトイオン化が抑制されることから、関連半導体装置よりもターンオフ遮断能力が向上した。実施の形態１の変形例１に係る半導体装置（図９）の構造は、表面電界緩和効果だけでなく、ターンオフ時の終端領域５１に貯まるキャリアが抑制され、主ＰＮ接合領域３１内の高濃度のキャリアによる高電界が抑制され、インパクトイオン化が抑制されることから、ターンオフ遮断能力がさらに向上した。
　図５０は、関連半導体装置（図５７）及び実施の形態１に係る半導体装置（図１）のターンオフ遮断能力における、裏面Ｐ層２５の濃度依存性を示す図である。なお、図５０の横軸の目盛りは、規格化された裏面Ｐ層２５の不純物濃度を示しており、破線は関連半導体装置に関するグラフ、実線は実施の形態１に係る半導体装置に関するグラフを示している。
　この図５０に示されるように、裏面Ｐ層２５の濃度は、ＩＧＢＴ１４のＯＮ電圧を制御するデバイスパラメータの一つとなっており、ＩＧＢＴ１４のターンオフ遮断能力も裏面Ｐ層２５の濃度に依存している。そして、実施の形態１に係る半導体装置においては、裏面Ｐ層２５の濃度が多少変化しても、関連半導体装置よりもターンオフ時の遮断応力を高く維持することができる。なお、ここでは図示していないが、実施の形態２～５に係る半導体装置についても同様に、関連半導体装置よりも、ターンオフ時の遮断応力を高く維持することができる。
　図５１は、関連半導体装置及び実施の形態１に係る半導体装置（図１）のターンオフ遮断時の安全動作領域を示す図である。なお、破線は関連半導体装置に関するグラフ、実線は実施の形態１に係る半導体装置に関するグラフを示している。
　この図５１に示されるように、実施の形態１に係る半導体装置によれば、関連半導体装置よりもＩＧＢＴ１４のターンオフ時の安全動作領域を拡大することができる。なお、ここでは図示していないが、実施の形態２～５に係る半導体装置についても同様に、関連半導体装置よりもＩＧＢＴ１４のターンオフ時の安全動作領域を拡大することができる。
　以上により、実施の形態１～５に係る半導体装置によれば、ＩＧＢＴ１４のターンオフ遮断能力及び安全動作領域を拡大することができ、ＩＧＢＴ１４の破壊耐量を向上させることができる。
　＜逆耐圧モードのリーク電流＞
　図５２は、実施の形態１の変形例１～変形例４（図９，図１０，図１１，図１５）の逆耐圧特性を評価するための実験に用いた評価回路の図である。ここでは、耐圧４５００ＶのＩＧＢＴのデバイスを用い、評価の際の各種条件は、Ｖｃｃ＝－１００Ｖ、ＶＧＥ＝０Ｖ、Ｔｊ＝４２３Ｋ，ＡＣモードとした。
　図５３は、上記条件下における、実施の形態１の変形例１～変形例４に係る半導体装置の逆耐圧リーク電流特性評価波形を示す図である。図５３に示されるように、電圧ＶＣＥ＝－６０Ｖである場合には、変形例２～４に係る半導体装置の逆耐圧リーク電流（実線）は、変形例１に係る半導体装置の逆耐圧リーク（破線）よりも１０％以下まで低減することができた。この理由は、例えば、変形例４に係る半導体装置（図１５）では、裏面Ｎ層２４及びコレクタ電極２６がオーミックコンタクトを形成しておらず、また、ＩＧＢＴ１４の逆耐圧時に裏面Ｎ層２４及び低濃度Ｐ層２７の接合部にて耐圧（逆耐圧）を保持するためであると考えられる。また、ＩＧＢＴ１４の逆耐圧時に、半導体基板１表面側のＰ＋層２１と裏面Ｎ層２４との間に形成される順バイアスダイオードの効果が抑制されることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができるためであると考えられる。
　＜その他について＞
　以上においては、活性領域１１に形成された半導体素子はＩＧＢＴ１４を含むものとして説明した。しかし半導体素子はＩＧＢＴ１４を含むものに限ったものではなく、当該半導体素子は、図５４（ａ）に示されるようにダイオード２８を含むものであってもよいし、図５４（ｂ）に示されるように活性領域１１のエミッタ構造として平面ゲート構造を有するＩＧＢＴ２９を含むものであってもよい。これらの構成であっても、上述と同様の効果が期待できる。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
　１　半導体基板、１１　活性領域、１４，２９　ＩＧＢＴ、１８　ゲート電極、２４　裏面Ｎ層、２５　裏面Ｐ層、２６　コレクタ電極、２７　低濃度Ｐ層、２８　ダイオード、３８，３９，４０，４１，４２　Ｐ層、５１　終端領域。

Claims (23)

  1. 　活性領域（１１）と、当該活性領域と離間してその外側を囲う終端領域（５１）とが規定された第１導電型の半導体基板（１）と、
    　前記活性領域に形成された半導体素子（１４）と、
    　前記活性領域の端部と前記終端領域との間の前記半導体基板の表面内に少なくとも部分的に重なって形成された第２導電型の複数の不純物層（３８－１，３８－２，３８－３，３８－４）と
    を備え、
    　前記複数の不純物層のうち任意の隣り合う２つの第ｉ不純物層及び第（ｉ＋１）不純物層に関し、前記第ｉ不純物層及び第（ｉ＋１）不純物層の前記半導体基板表面における前記第２導電型の不純物濃度である表面濃度をそれぞれＰ（ｉ），Ｐ（ｉ＋１）とし、前記半導体基板表面から前記第ｉ不純物層及び第（ｉ＋１）不純物層の下端までの距離である下端距離をそれぞれＤ（ｉ），Ｄ（ｉ＋１）とし、前記終端領域の前記活性領域側の端から前記第ｉ不純物層及び第（ｉ＋１）不純物層の前記半導体基板端側の端までの距離をそれぞれＢ（ｉ），Ｂ（ｉ＋１）とした場合に、Ｐ（ｉ）＞Ｐ（ｉ＋１）と、Ｄ（ｉ）＜Ｄ（ｉ＋１）と、Ｂ（ｉ）＜Ｂ（ｉ＋１）とが満たされ、
    　前記複数の不純物層のうち前記下端距離が最も大きい不純物層（３８－４）の前記表面濃度が、前記半導体基板の前記第１導電型の不純物濃度の１０～１０００倍であり、当該不純物層（３８－４）の前記下端距離が、１５～３０μｍである、半導体装置。
  2. 　活性領域（１１）と、当該活性領域と離間してその外側を囲う終端領域（５１）とが規定された第１導電型の半導体基板（１）と、
    　前記活性領域に形成された半導体素子（１４）と、
    　前記活性領域の端部と前記終端領域との間の前記半導体基板の表面内に部分的に重なって形成された第２導電型の第１及び第２不純物層（３９－１，３９－２）と、
    　前記第１不純物層の前記終端領域側の下部と、前記第２不純物層の前記活性領域側の下部とに隣接する前記第２導電型の第３不純物層（３９－３）と
    を備え、
    　前記第１乃至第３不純物層の前記半導体基板表面における前記第２導電型の不純物濃度である表面濃度をそれぞれＰ（１），Ｐ（２），Ｐ（３）とし、前記半導体基板表面から前記第１乃至第３不純物層の下端までの距離である下端距離をそれぞれＤ（１），Ｄ（２），Ｄ（３）とし、前記終端領域の前記活性領域側の端から前記第１乃至第３不純物層の前記半導体基板端側の端までの距離をそれぞれＢ（１），Ｂ（２），Ｂ（３）とした場合に、Ｐ（１）＞Ｐ（２）＞Ｐ（３）と、Ｄ（１）＜Ｄ（２）＜Ｄ（３）と、Ｂ（１）＜Ｂ（３）＜Ｂ（２）とが満たされ、
    　前記第２不純物層（３９－２）の前記表面濃度Ｐ（２）が、前記半導体基板の前記第１導電型の不純物濃度の１０～１０００倍であり、前記第３不純物層（３９－３）の前記下端距離Ｄ（３）が、１５～３０μｍである、半導体装置。
  3. 　活性領域（１１）と、当該活性領域と離間してその外側を囲う終端領域（５１）とが規定された第１導電型の半導体基板（１）と、
    　前記活性領域に形成された半導体素子（１４）と、
    　前記活性領域の端部と前記終端領域との間の前記半導体基板の表面内に少なくとも部分的に重なって形成された第２導電型の第１及び第２不純物層（４０－１，４０－２）と、
    　前記第１不純物層の前記終端領域側の端部に隣接する前記第２導電型の第３不純物層（４０－３）と、
    　前記第２不純物層の前記終端領域側の端部に隣接する前記第２導電型の第４不純物層（４０－４）と
    を備え、
    　前記第１乃至第４不純物層の前記半導体基板表面における前記第２導電型の不純物濃度である表面濃度をそれぞれＰ（１），Ｐ（２），Ｐ（３），Ｐ（４）とし、前記半導体基板表面から前記第１乃至第４不純物層の下端までの距離である下端距離をそれぞれＤ（１），Ｄ（２），Ｄ（３），Ｄ（４）とし、前記終端領域の前記活性領域側の端から前記第１乃至第４不純物層の前記半導体基板端側の端までの距離をそれぞれＢ（１），Ｂ（２），Ｂ（３），Ｂ（４）とした場合に、Ｐ（１）＞Ｐ（３）＝Ｐ（４）＞Ｐ（２）と、Ｄ（１）＜Ｄ（３）＝Ｄ（４）＜Ｄ（２）と、Ｂ（１）＜Ｂ（３）＜Ｂ（２）＜Ｂ（４）とが満たされ、
    　前記第４不純物層（４０－４）の前記表面濃度Ｐ（４）が、前記半導体基板の前記第１導電型の不純物濃度の１０～１０００倍であり、前記第２不純物層（４０－２）の前記下端距離Ｄ（２）が、１５～３０μｍである、半導体装置。
  4. 　活性領域（１１）と、当該活性領域と離間してその外側を囲う終端領域（５１）とが規定された第１導電型の半導体基板（１）と、
    　前記活性領域に形成された半導体素子（１４）と、
    　前記活性領域の端部と前記終端領域との間の前記半導体基板の表面内に少なくとも部分的に重なって形成された第２導電型の第１及び第２不純物層（４１－１，４１－２）と
    を備え、
    　前記第１不純物層（４１－１）の前記活性領域における前記第２導電型の不純物濃度は、前記第１不純物層の前記終端領域における当該不純物濃度よりも高く、
    　前記第２不純物層の前記半導体基板表面における前記第２導電型の不純物濃度である表面濃度をＰ（２）とし、前記第１不純物層の前記表面濃度の最小をＰｍｉｎ（１）とし、前記半導体基板表面から前記第１及び第２不純物層の下端までの距離である下端距離をそれぞれＤ（１），Ｄ（２）とし、前記終端領域の前記活性領域側の端から前記第１及び第２不純物層の前記半導体基板端側の端までの距離をそれぞれＢ（１），Ｂ（２）とした場合に、Ｐｍｉｎ（１）＞Ｐ（２）と、Ｄ（１）＜Ｄ（２）と、Ｂ（１）＜Ｂ（２）とが満たされ、
    　前記第２不純物層（４１－２）の前記表面濃度Ｐ（２）が、前記半導体基板の前記第１導電型の不純物濃度の１０～１０００倍であり、前記第２不純物層（４１－２）の前記下端距離Ｄ（２）が、１５～３０μｍである、半導体装置。
  5. 　活性領域（１１）と、当該活性領域と離間してその外側を囲う終端領域（５１）とが規定された第１導電型の半導体基板（１）と、
    　前記活性領域に形成された半導体素子（１４）と、
    　前記活性領域の端部と前記終端領域との間の前記半導体基板の表面内に、前記活性領域から前記終端領域に向かう方向に配列された第２導電型の第１乃至第ｎ不純物層（４２－１～４２－ｎ）と、
    　前記第１乃至第ｎ不純物層のうち少なくとも前記第１不純物層の下部に隣接する前記第２導電型の第（ｎ＋１）不純物層（４２－（ｎ＋１））と
    を備え、
    　前記第１乃至第ｎ不純物層の前記半導体基板表面における前記第２導電型の不純物濃度である表面濃度は互いに同一であり、かつ、前記半導体基板表面から前記第１乃至第ｎ不純物層の下端までの距離である下端距離は互いに同一であり、
    　前記第１不純物層及び前記第（ｎ＋１）不純物層の前記表面濃度をそれぞれＰ（１），Ｐ（ｎ＋１）とし、前記第１不純物層及び前記第（ｎ＋１）不純物層の前記下端距離をそれぞれＤ（１），Ｄ（ｎ＋１）とした場合に、Ｐ（１）＞Ｐ（ｎ＋１）と、Ｄ（１）＜Ｄ（ｎ＋１）とが満たされ、
    　前記第（ｎ＋１）不純物層（４２－（ｎ＋１））の前記表面濃度Ｐ（ｎ＋１）が、前記半導体基板の前記第１導電型の不純物濃度の１０～１０００倍であり、前記第（ｎ＋１）不純物層の前記下端距離Ｄ（ｎ＋１）が、１５～３０μｍである、半導体装置。
  6. 　請求項１に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記所定の領域を除いて前記第１裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  7. 　請求項１に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記第１裏面不純物層上に形成されずに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  8. 　請求項１に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記所定の領域を除いて前記第１裏面不純物層上に形成された、前記第２裏面不純物層よりも不純物濃度が低い前記第２導電型の第３裏面不純物層と、
    　前記所定の領域を除いて前記第３裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  9. 　請求項２に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記所定の領域を除いて前記第１裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  10. 　請求項２に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記第１裏面不純物層上に形成されずに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  11. 　請求項２に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記所定の領域を除いて前記第１裏面不純物層上に形成された、前記第２裏面不純物層よりも不純物濃度が低い前記第２導電型の第３裏面不純物層と、
    　前記所定の領域を除いて前記第３裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  12. 　請求項３に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記所定の領域を除いて前記第１裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  13. 　請求項３に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記第１裏面不純物層上に形成されずに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  14. 　請求項３に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記所定の領域を除いて前記第１裏面不純物層上に形成された、前記第２裏面不純物層よりも不純物濃度が低い前記第２導電型の第３裏面不純物層と、
    　前記所定の領域を除いて前記第３裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  15. 　請求項４に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記所定の領域を除いて前記第１裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  16. 　請求項４に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記第１裏面不純物層上に形成されずに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  17. 　請求項４に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記所定の領域を除いて前記第１裏面不純物層上に形成された、前記第２裏面不純物層よりも不純物濃度が低い前記第２導電型の第３裏面不純物層と、
    　前記所定の領域を除いて前記第３裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  18. 　請求項５に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記所定の領域を除いて前記第１裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  19. 　請求項５に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記第１裏面不純物層上に形成されずに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  20. 　請求項５に記載の半導体装置であって、
    　前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    　前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    　前記所定の領域を除いて前記第１裏面不純物層上に形成された、前記第２裏面不純物層よりも不純物濃度が低い前記第２導電型の第３裏面不純物層と、
    　前記所定の領域を除いて前記第３裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  21. 　請求項６，９，１２，１５，１８のいずれかに記載の半導体装置であって、
    　前記半導体素子は、
    　前記半導体基板のトレンチ内に形成されたゲート電極を有し、
    　前記第２裏面不純物層の端は、
    　前記ゲート電極の前記終端領域側の端の箇所と、前記終端領域の両端間の距離の１／４だけ前記終端領域の前記活性領域側の端から前記半導体基板端側に位置する箇所との間に位置する、半導体装置。
  22. 　請求項８，１１，１４，１７，２０のいずれかに記載の半導体装置であって、
    　前記第３裏面不純物層の不純物濃度の第２ピークは、
    　前記半導体基板の不純物濃度よりも高く、前記第１裏面不純物層の不純物濃度の第３ピークよりも低い、半導体装置。
  23. 　請求項６乃至請求項２２に記載の半導体装置であって、
    　前記半導体基板裏面から前記第１裏面不純物層の不純物濃度の第１ピークまでの距離Ｒは、前記半導体基板裏面から前記第１ピークまでの間における前記第１裏面不純物層の不純物濃度の標準偏差に対応する位置と前記第１ピークとの距離をΔＲ、前記第１裏面不純物層の前記半導体基板裏面における不純物濃度をＮ０、前記第１裏面不純物層の前記第１ピークにおける不純物濃度をＮｂとした場合に次式を満たす、半導体装置。
    Figure JPOXMLDOC01-appb-M000001
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