JPWO2013132568A1 - 半導体装置 - Google Patents

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Abstract

半導体素子の特性を悪化させずに、チップ面積を低減し、耐圧特性能力及びターンオフ遮断能力を向上可能な技術を提供することを目的とする。半導体装置は、活性領域１１と終端領域５１とが規定された半導体基板１と、活性領域に形成された半導体素子１４と、活性領域の端部と終端領域との間の半導体基板の表面内に形成された第１乃至第４のＰ層３８−１〜３８−４とを備える。第１乃至第４のＰ層３８−１〜３８−４の表面濃度Ｐ（１）〜Ｐ（４）がこの順に小さくなり、下端距離Ｄ（１）〜Ｄ（４）がこの順に大きくなり、半導体基板端側の端までの距離Ｂ（１）〜Ｂ（４）がこの順に大きくなる。表面濃度Ｐ（４）が半導体基板の不純物濃度の１０〜１０００倍であり、下端距離Ｄ（４）が１５〜３０μｍである。

Description

本発明は、半導体装置に関し、特に高電圧下で用いられる半導体装置に関するものである。
半導体素子が形成される活性領域の外側にＰＮ接合をなすＰ層を形成することにより、高電圧下での使用が可能な半導体装置が知られている。近年、このような半導体装置に関して、例えば、特許文献１に開示されている技術のように、様々な技術が提案されている。
特開２００３−３０３９５６号公報
上述のような半導体装置においては、活性領域端部と基板端部との間に複数のＰ層を基板表面に沿って配列することにより、半導体基板の横方向の電界変化をなだらかにし、装置の電圧耐量を高めることが提案されている。しかしながら、このような構造では、複数のＰ層が形成される領域が大きくなることから、単チップの面積が大きくなるという問題がある。また、Ｐ層の断面形状の曲率が高い局所部分において高電界が集中的に印加されることから、電圧耐量の上限が制限されているという問題がある。
また、上述の半導体装置においては、ＯＮ状態時での活性領域及びその周辺領域のキャリア濃度が高濃度となるように構成されており、ＩＧＢＴにおいて低ＯＮ電圧化を実現することが提案されている。しかしながら、このような構成によれば、ターンオフ動作時に、活性領域の周辺領域において電流密度が増加するため、電流遮断能力が低下するという問題がある。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体素子の特性を悪化させずに、チップ面積を低減し、耐圧特性能力及びターンオフ遮断能力を向上可能な技術を提供することを目的とする。
本発明に係る半導体装置は、活性領域と、当該活性領域と離間してその外側を囲う終端領域とが規定された第１導電型の半導体基板と、前記活性領域に形成された半導体素子と、前記活性領域の端部と前記終端領域との間の前記半導体基板の表面内に少なくとも部分的に重なって形成された第２導電型の複数の不純物層とを備える。前記複数の不純物層のうち任意の隣り合う２つの第ｉ不純物層及び第（ｉ＋１）不純物層に関し、前記第ｉ不純物層及び第（ｉ＋１）不純物層の前記半導体基板表面における前記第２導電型の不純物濃度である表面濃度をそれぞれＰ（ｉ），Ｐ（ｉ＋１）とし、前記半導体基板表面から前記第ｉ不純物層及び第（ｉ＋１）不純物層の下端までの距離である下端距離をそれぞれＤ（ｉ），Ｄ（ｉ＋１）とし、前記終端領域の前記活性領域側の端から前記第ｉ不純物層及び第（ｉ＋１）不純物層の前記半導体基板端側の端までの距離をそれぞれＢ（ｉ），Ｂ（ｉ＋１）とした場合に、Ｐ（ｉ）＞Ｐ（ｉ＋１）と、Ｄ（ｉ）＜Ｄ（ｉ＋１）と、Ｂ（ｉ）＜Ｂ（ｉ＋１）とが満たされる。そして、前記複数の不純物層のうち前記下端距離が最も大きい不純物層の前記表面濃度が、前記半導体基板の前記第１導電型の不純物濃度の１０〜１０００倍であり、当該不純物層の前記下端距離が、１５〜３０μｍである。
本発明によれば、活性領域に近くなるほど第２導電型の複数の不純物層の濃度が高くなるように構成されており、また、下端距離が最も大きい不純物層の表面濃度が半導体基板の不純物濃度の１０〜１０００倍、当該不純物層の下端距離が１５〜３０μｍとなるように構成されている。したがって、半導体素子の特性を悪化させずに、チップ面積を低減することができるとともに、耐圧特性能力及びターンオフ遮断能力を向上することができる。
実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 終端幅とＰ層の層数との関係を示す図である。 電圧耐量と、Ｐ層の層数との関係を示す図である。 電圧耐量と、第４のＰ層の下端距離との関係を示す図である。 ＯＮ電圧と、第４のＰ層の下端距離との関係を示す図である。 電圧耐量と、第４のＰ層の表面濃度との関係を示す図である。 電圧耐量と、距離Ａ１と距離Ａ２との比との関係を示す図である。 実施の形態１の変形例１に係る半導体装置の構成を示す断面図である。 実施の形態１の変形例１に係る半導体装置の構成を示す断面図である。 実施の形態１の変形例１に係る半導体装置の構成を示す断面図である。 ターンオフ遮断能力と、裏面Ｐ層の端の位置との関係を示す図である。 ＯＮ電圧と、裏面Ｐ層の端の位置との関係を示す図である。 図１２及び図１３の横軸の目盛りを説明するための平面図である。 実施の形態１の変形例２に係る半導体装置の構成を示す断面図である。 Ｄ−Ｄ’線〜Ｇ−Ｇ’線における不純物濃度分布を示す図である。 実施の形態１の変形例３に係る半導体装置の構成を示す断面図である。 実施の形態１の変形例４に係る半導体装置の構成を示す断面図である。 Ｈ−Ｈ’線〜Ｉ−Ｉ’線における不純物濃度分布を示す図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態２の変形例１に係る半導体装置の構成を示す断面図である。 実施の形態２の変形例２に係る半導体装置の構成を示す断面図である。 実施の形態２の変形例３に係る半導体装置の構成を示す断面図である。 実施の形態２の変形例４に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態３の変形例１に係る半導体装置の構成を示す断面図である。 実施の形態３の変形例２に係る半導体装置の構成を示す断面図である。 実施の形態３の変形例３に係る半導体装置の構成を示す断面図である。 実施の形態３の変形例４に係る半導体装置の構成を示す断面図である。 実施の形態４に係る半導体装置の構成を示す断面図である。 実施の形態４の変形例１に係る半導体装置の構成を示す断面図である。 実施の形態４の変形例２に係る半導体装置の構成を示す断面図である。 実施の形態４の変形例３に係る半導体装置の構成を示す断面図である。 実施の形態４の変形例４に係る半導体装置の構成を示す断面図である。 実施の形態５に係る半導体装置の構成を示す断面図である。 実施の形態５の変形例１に係る半導体装置の構成を示す断面図である。 実施の形態５の変形例２に係る半導体装置の構成を示す断面図である。 実施の形態５の変形例３に係る半導体装置の構成を示す断面図である。 実施の形態５の変形例４に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置における終端幅の低減効果を示す図である。 耐圧特性を評価するための実験に用いた評価回路の図である。 半導体装置の耐圧リーク電流特性評価波形を示す図である。 半導体基板の横方向の位置に対する、電界強度及び静電ポテンシャルを示す図である。 半導体基板の横方向の位置に対する、電界強度及び不純物濃度を示す図である。 半導体基板の縦方向の位置に対する、電界強度及び不純物濃度を示す図である。 半導体基板の縦方向の位置に対する、電界強度及び静電ポテンシャルを示す図である。 ターンオフ特性を評価するための実験に用いた評価回路の図である。 ターンオフ特性評価の結果を示す図である。 ターンオフ遮断能力を示す図である。 ターンオフ遮断能力における、裏面Ｐ層の濃度依存性を示す図である。 ターンオフ遮断時の安全動作領域を示す図である。 逆耐圧特性を評価するための実験に用いた評価回路の図である。 逆耐圧リーク電流特性評価波形を示す図である。 ダイオードまたはＩＧＢＴを備える半導体装置の構成を示す断面図である。 関連半導体装置の構成を示す平面図である。 関連半導体装置の構成を示す平面拡大図である。 関連半導体装置の構成を示す断面図である。 関連半導体装置の別構成を示す断面図である。
＜実施の形態１＞
まず、本発明に係る半導体装置について説明する前に、それと関連する半導体装置（以下、「関連半導体装置」と呼ぶ）について説明する。
図５５は、関連半導体装置の構成を示す平面図であり、図５６は、図５５に示されている破線で示された範囲の拡大図である。図５５に示すように、この半導体装置はＮ型（第１導電型）の半導体基板１を備えており、この半導体基板１においては、活性領域１１と、当該活性領域１１と離間してその外側を囲う終端領域（エッジターミネーション領域）５１と、活性領域１１と終端領域５１とに挟まれた主ＰＮ接合領域３１とが規定されている。ここでは、活性領域１１は、主ＰＮ接合領域３１によって囲まれ、主ＰＮ接合領域３１は、終端領域５１によって囲まれている。なお、活性領域１１、主ＰＮ接合領域３１、終端領域５１の詳細については後で説明する。
図５６に示されるように、半導体基板１には、後述するＡｌ（アルミニウム）などからなる金属膜４、Ｐ型（第２導電型）のＰ層３３、Ｎ型（第１導電型）のＮ層５３、ゲート電極１３が形成されている。
図５７は、図５６に示されているＡ−Ａ’線に沿った関連半導体装置の構成を示す断面図である。図５７に示すように、関連半導体装置は、活性領域１１に形成された半導体素子であるＩＧＢＴ１４を備えている。
このＩＧＢＴ１４は、Ｎ型の半導体基板１の表面のトレンチ上に絶縁膜１７を介して形成されたゲート電極１８と、半導体基板１表面においてゲート電極１８を挟むＰ層１９と、Ｐ層１９下に形成されたＮ層２０と、Ｐ層１９の上部に形成されたＰ＋層２１及びＮ＋層２２と、絶縁膜１７のコンタクトホールを介してＰ＋層２１と接続された金属膜４であるエミッタ電極２３とを備えている。そして、このＩＧＢＴ１４は、半導体基板１裏面上に形成されたＮ型のバッファー層である裏面Ｎ層２４と、裏面Ｎ層２４上に形成されたＰコレクタ層である裏面Ｐ層２５と、裏面Ｐ層２５上に形成されたコレクタ電極２６とを備えている。
なお、半導体基板１のうちＮ層２０及びＰ層１９などの不純物層が形成されていない部分は、Ｎ−のドリフト層１６として機能する。また、ＩＧＢＴ１４のゲート電極１８同士は配線で接続され、ＩＧＢＴ１４のエミッタ電極２３同士は配線で接続されている。
関連半導体装置は、上述のＩＧＢＴ１４を備えるだけでなく、活性領域１１の端部と終端領域５１との間において半導体基板１の表面内に配列された複数のＰ層３３（３３−１，３３−２，３３−３，…，３３−ｎ）を備えるとともに、半導体基板１の端部（終端領域５１の端部）に形成されたＮ層５３を備えている。複数のＰ層３３（３３−１，３３−２，３３−３，…，３３−ｎ）のうち、活性領域１１の最も内側に形成されたＰ層３３−１（主接合Ｐ層）は、比較的大きく形成されている。そして、このＰ層３３−１のゲート電極１８に近い上部には、絶縁膜１７のコンタクトホールを介してエミッタ電極２３と接続されたＰ＋層３４が形成されている。
複数のＰ層３３及びＮ層５３のそれぞれは、絶縁膜１７のコンタクトホールを介して金属膜４である複数の電極３５と接続されており、当該複数の電極３５及び絶縁膜１７上には複数の保護膜６が形成されている。なお、Ｐ層３３の濃度、深さ、幅、数、及び、電極３５の設計は、要求される耐圧（電圧耐量）により変更される設計パラメータとして用いられる。
以上のように構成された関連半導体装置において、ゲート電極１８に閾値電圧以上の電圧が印加されると、Ｐ層１９のうちゲート電極１８周辺部分にチャネルが形成され、ＩＧＢＴ１４がＯＮとなる。つまり、主電流が、エミッタ電極２３から、Ｐ＋層２１、チャネル（Ｐ層１９）、Ｎ層２０、ドリフト層１６、裏面Ｎ層２４、裏面Ｐ層２５を介して、コレクタ電極２６に流れることが可能となる。なお、詳細な説明については省略するが、この関連半導体装置では、活性領域１１及び主ＰＮ接合領域３１におけるエミッタ側の部分のキャリア濃度が、ＩＧＢＴ１４の低ＯＮ電圧化が実現できるように、ＩＧＢＴ１４のＯＮ状態時に高濃度（例えば、モジュレーション動作によりドリフト層１６の濃度が３桁以上上昇する）となるように構成されている。
以上、関連半導体装置の構成について説明した。次に、同図５７を用いて、上述において簡単に説明した活性領域１１、主ＰＮ接合領域３１及び終端領域５１について説明するとともに、後の説明で用いる終端幅（エッジターミナル幅）Ｌｅについても説明する。
活性領域１１は、ＩＧＢＴ１４のＯＮ状態時に主電流が流れる領域である。主ＰＮ接合領域３１は、活性領域１１と終端領域５１との間の領域である。ここで、活性領域１１と主ＰＮ接合領域３１との境界線Ｂは、活性領域１１での最外周のコンタクトホール（ここではエミッタ電極２３とＰ＋層３４とのコンタクトホール）のうち、半導体基板１端側の端を通るものとする。
終端領域５１は、主ＰＮ接合領域３１の外周に位置する領域であって、ＩＧＢＴ１４のＯＮ状態時に主電流が流れない領域である。この終端領域５１では、ＯＦＦ状態でバイアス印加時に空乏層が半導体基板１の横方向に伸び、耐圧が保持される。ここで、主ＰＮ接合領域３１と終端領域５１との境界線Ｃは、Ｐ層３３−１のうち半導体基板１端側の端を通るものとする。
終端幅（エッジターミナル幅）Ｌｅは、図５７に示されるように、主ＰＮ接合領域３１と終端領域５１との境界線Ｃから、Ｎ層５３のうち活性領域１１側の端までの幅を意味するものとする。
図５８は、関連半導体装置の別の構成を示す断面図である。図５８に示す関連半導体装置においては、複数のＰ層３３の代わりに、終端領域５１から活性領域１１に向かうにつれて不純物濃度が連続的に高くなる一つのＰ層３３ａが形成されている。
さて、上述した関連半導体装置においては、複数のＰ層３３（または一つのＰ層３３ａ）が半導体基板１表面に沿って配列されていることから、半導体基板１の横方向の電界変化がなだらかとなる。その結果、デバイス（半導体装置）の高耐圧化が実現可能となる。しかしながら、このような構造では、複数のＰ層３３が形成される主ＰＮ接合領域３１及び終端領域５１が大きくなる結果、単チップの面積が大きくなるという問題がある。
また、Ｐ層３３の断面形状の曲率が高い局所部分（例えば図５７に示される破線の円が付された部分）において、高電界が集中的に印加されることから、電圧耐量の上限が制限されているという問題がある。
また、上述したように、関連半導体装置では、活性領域１１及び主ＰＮ接合領域３１におけるエミッタ側の部分のキャリア濃度が、ＩＧＢＴ１４のＯＮ状態時に高濃度となるように構成されている。しかしながら、このような構造においては、ＩＧＢＴ１４のターンオフ動作時に、終端領域５１の裏面Ｐ層２５からホールが過剰に注入される結果、エミッタ側の主ＰＮ接合領域３１及び終端領域５１の境界において電流密度が増加する。加えて、ＩＧＢＴ１４のターンオフ動作時に、主ＰＮ接合領域３１のエミッタ側のキャリア濃度が高く、空乏層がコレクタ側に伸びにくくなる。その結果、ＩＧＢＴ１４のターンオフ動作時に主ＰＮ接合領域３１のエミッタ側電界強度上昇によりインパクトイオン化が促進され、電流密度が増加する。
そして、以上のように電流密度が増加する結果として、局所的な温度上昇が生じて電気的な熱破壊が発生し、ＩＧＢＴ１４のターンオフ動作時の電流遮断能力が低下することがあるという問題がある。特に、パワー半導体であるＩＧＢＴには、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）に代表されるＬＳＩ（Large Scale Integration）と異なり、低ＯＮ電圧、高速化や電流駆動能力向上以外にターンオフ動作時の遮断能力に代表される破壊耐量も求められている。
そこで、本発明の実施の形態１に係る半導体装置によれば、以上の問題を解決することが可能となっている。つまり、本実施の形態に係る発明によれば、ＩＧＢＴ１４の特性を悪化させずに、チップ面積を低減し、耐圧特性能力及びターンオフ遮断能力を向上することが可能となっている。以下、このような効果が得られる本実施の形態に係る半導体装置について説明する。
図１は、本実施の形態に係る半導体装置の構成を示す断面図である。なお、本実施の形態に係る半導体装置において、関連半導体装置で説明した構成要素と同一または類似するものについては同じ符号を付し、関連半導体装置と異なる点を中心に説明する。
図１に示すように、本実施の形態に係る半導体装置は、上述の複数のＰ層３３の代わりに、活性領域１１の端部と終端領域５１との間の半導体基板１の表面内に少なくとも部分的に重なって形成された複数のＰ層３８（第２導電型の複数の不純物層）を備えている。
本実施の形態では、この複数のＰ層３８は、全体として、活性領域１１の端部、主ＰＮ接合領域３１及び終端領域５１にわたって形成されており、活性領域１１の最外周（活性領域１１の端）に位置するゲート電極１８周辺に生じる高電界を抑制するＰ型フィールドストッパー層（以下「ＰＦＳ層」）として機能する。
ここでは、半導体装置が４５００Ｖクラスの電圧にも耐えることができるように、４つのＰ層３８（第１のＰ層３８−１，第２のＰ層３８−２，第３のＰ層３８−３，第４のＰ層３８−４）が熱拡散により形成されているものとする。なお、４つのＰ層３８を形成すれば４５００Ｖクラスの電圧にも耐えることができることについては、後で説明する。
このような４つのＰ層３８のうち、第１のＰ層３８−１は、上述のＰ層３３−１（主接合Ｐ層）に対応している。そして、活性領域１１と主ＰＮ接合領域３１との境界線Ｂは、エミッタ電極２３とＰ＋層３４とのコンタクトホールのうち半導体基板１端側の端を通り、主ＰＮ接合領域３１と終端領域５１との境界線Ｃは、第１のＰ層３８−１のうち半導体基板１端側の端を通っている。
さて、任意の隣り合う２つの第ｉのＰ層３８（ここではｉ＝１，２，３）と第（ｉ＋１）のＰ層３８とに関し、第ｉのＰ層３８及び第（ｉ＋１）のＰ層３８の半導体基板１表面におけるＰ型の不純物濃度（「表面濃度」）をそれぞれＰ（ｉ），Ｐ（ｉ＋１）とした場合に、Ｐ（ｉ）＞Ｐ（ｉ＋１）が満たされている。つまり、本実施の形態では、Ｐ（１）＞Ｐ（２）＞Ｐ（３）＞Ｐ（４）が満たされており、表面濃度はこの順に段階的に低減するものとなっている。
また、半導体基板１表面から、第ｉのＰ層３８及び第（ｉ＋１）のＰ層３８の下端までの距離（「下端距離」）をそれぞれＤ（ｉ），Ｄ（ｉ＋１）とした場合に、Ｄ（ｉ）＜Ｄ（ｉ＋１）が満たされている。つまり、本実施の形態では、図２に示されるように、Ｄ（１）＜Ｄ（２）＜Ｄ（３）＜Ｄ（４）が満たされている。
また、終端領域５１の活性領域１１側の端（つまり境界線Ｃ）から、第ｉのＰ層３８及び第（ｉ＋１）のＰ層３８の半導体基板１端側の端までの距離をそれぞれＢ（ｉ），Ｂ（ｉ＋１）とした場合に、Ｂ（ｉ）＜Ｂ（ｉ＋１）が満たされている。つまり、本実施の形態では、図１に示されるように、Ｂ（１）＜Ｂ（２）＜Ｂ（３）＜Ｂ（４）が満たされている（なお、Ｂ（１）＝０）。
以上のような本実施の形態に係る構成においては、複数のＰ層３８（ＰＦＳ層）のうち最外周の第４のＰ層３８−４が電圧を持つことになるが、この第４のＰ層３８−４の断面形状の曲率は、比較的低くなっている。したがって、局所部分に対する高電界の集中的な印加を抑制することができる。
また、複数のＰ層３８の濃度設計は、Ｐ（１）＞Ｐ（２）＞Ｐ（３）＞Ｐ（４）であり、セル（活性領域１１）に近くなるほど、複数のＰ層３８（ＰＦＳ層）の濃度が段階的に高くなっている。したがって、縦及び横方向における空乏層の伸びを阻止する効果が強くなっている。具体的には、空乏層が縦及び横方向に伸びて第１のＰ層３８−１に達することが、第２及び第３のＰ層３８−２，３８−３によって抑制される。その結果、第１のＰ層３８−１の断面形状における高曲率の部分において、内外の静電ポテンシャル差がほぼ０となることから、第１のＰ層３８−１の当該部分に高電界が印加されるのを抑制することができる。
以上により、本実施の形態に係る半導体装置によれば、局所部分に対する高電界の集中的な印加が抑制される。つまり高電界が分散することから、最大電圧耐量を高めることができる。また、電界の変化が複数のＰ層３８内でなだらかとなることから、耐圧を一定にした場合には、後述するように終端幅Ｌｅ（図５７）を低減できる。したがって、チップ面積を低減することができる。
なお、第４のＰ層３８−４の設計の許容範囲は、次に説明するように、デバイスに要求される終端幅Ｌｅ及び電圧耐量に基づいて決定される。また、第２及び第３のＰ層３８−２，３８−３の設計の許容範囲は、詳細な説明は省略するが、デバイスの電圧耐量のマージン、及び、各耐圧モードの電界分布最適化に基づいて決定される。
図３〜図８は、主に第４のＰ層３８−４の設計の許容範囲を説明するための図である。以下、図３から順に、主に第４のＰ層３８−４の設計の許容範囲について説明する。
図３は、電圧耐量（ＢＶＣＥＳ）が一定である条件下において、終端幅Ｌｅと、Ｐ層３８（ＰＦＳ層）の層数との関係を示す図である。図３の縦軸の目盛りは、関連半導体装置の終端幅Ｌｅを基準として、本実施の形態に係る半導体装置の終端幅Ｌｅを規格化した値を示す。図３に示されるように、Ｐ層３８が１層以上形成された場合には、終端幅Ｌｅは、関連半導体装置の終端幅Ｌｅからその２５％以上の幅を差し引いた幅まで低減することができる。
そして、電圧耐量（ＢＶＣＥＳ）が一定である条件下において、Ｐ層３８の層数を増やすにつれて終端幅Ｌｅを低減していくことができる。この理由について考察すると、Ｐ層３８の層数が増えていくと、隣り合うＰ層３８同士の間の不純物濃度の差が小さくなっていき、各Ｐ層３８のうち終端領域５１側の拡散層境界曲率の高い部分における電界の集中が緩和していく。そして、拡散境界部における電界集中が抑制されると、電界の変化がなめらかな分布となる。このことが理由で、電圧耐量（ＢＶＣＥＳ）が一定である条件下でＰ層３８の層数を増やすと、終端幅Ｌｅを低減することができると考えられる。
なお、図３においては、Ｐ層３８が４層形成された場合には、関連半導体装置の終端幅Ｌｅの５０％程度まで低減することができるが、４層以上は終端幅Ｌｅの低減効果は少なくなることが示されている。
図４は、終端幅Ｌｅが一定である条件下において、電圧耐量（ＢＶＣＥＳ）と、Ｐ層３８（ＰＦＳ層）の層数との関係を示す図である。図４の縦軸の目盛りは、関連半導体装置の電圧耐量を基準として、本実施の形態に係る半導体装置の電圧耐量を規格化した値を示す。
図４に示されるように、Ｐ層３８の層数を増やすにつれて電圧耐量を高めることができ、基板材料、濃度、厚みによって決められる平面ＰＮ接合の電圧耐量についての理論最大値（図４の破線）に近づけることができる。この理由について考察すると、Ｐ層３８の層数が増えていくと、隣り合うＰ層３８同士の間の不純物濃度の差が小さくなっていき、各Ｐ層３８のうち終端領域５１側の拡散層境界曲率の高い部分における電界の集中が緩和していく。このように拡散境界部における電界集中が抑制されることが理由で、全体の最大耐圧が、平面ＰＮ接合の理論最大値に近くなると考えられる。
図５は、電圧耐量（ＢＶＣＥＳ）と、第４のＰ層３８−４の下端距離Ｄ（４）との関係を示す図である。なお、図３を用いて説明したように、４つのＰ層３８を形成した場合には終端幅Ｌｅを関連半導体装置の終端幅Ｌｅの５０％程度まで低減可能であることから、ここでの終端幅Ｌｅは、関連半導体装置の終端幅Ｌｅの５０％の幅に固定されている。また、第１〜第３のＰ層３８−１〜３８−３の濃度分布、深さ、幅、位置は、すでに最適化されているものとする。
図５の縦軸の目盛りは、関連半導体装置の電圧耐量を基準として、本実施の形態に係る半導体装置の電圧耐量を規格化した値を示す。図５の横軸の目盛りは、第４のＰ層３８−４の下端距離Ｄ（４）を示す。図５に示されるように、高耐圧クラス（３３００Ｖ，４５００Ｖ，６５００Ｖ）において、第４のＰ層３８−４の下端距離Ｄ（４）を１５μｍ以上とすれば、電圧耐量を関連半導体装置よりも向上させる（縦軸の目盛りが１を超える）ことができる。
図６は、ＯＮ電圧（ＶＣＥ（ｓａｔ））と、半導体基板１表面から第４のＰ層３８−４の下端距離Ｄ（４）との関係を示す図である。この図６においても、図５と同様に、終端幅Ｌｅは関連半導体装置の終端幅Ｌｅの５０％の幅に固定されるとともに、第１〜第３のＰ層３８−１〜３８−３の濃度分布、深さ、幅、位置は、すでに最適化されているものとする。
図６の縦軸の目盛りは、関連半導体装置のＯＮ電圧を基準として、本実施の形態に係る半導体装置のＯＮ電圧を規格化した値を示す。図６の横軸の目盛りは、第４のＰ層３８−４の下端距離Ｄ（４）を示す。図６に示されるように、高耐圧クラス（３３００Ｖ，４５００Ｖ，６５００Ｖ）において、第４のＰ層３８−４の下端距離Ｄ（４）を３０μｍ以下とすれば、ＯＮ電圧の上昇を抑制することができる。
図７は、電圧耐量（ＢＶＣＥＳ）と、第４のＰ層３８−４の表面濃度Ｐ（４）との関係を示す図である。この図７においても、図５等と同様に、終端幅Ｌｅは関連半導体装置の終端幅Ｌｅの５０％の幅に固定されるとともに、第１〜第３のＰ層３８−１〜３８−３の濃度分布、深さ、幅、位置は、すでに最適化されているものとする。
図７の縦軸の目盛りは、電圧耐量（ＢＶＣＥＳ）の理論最大値を基準として、本実施の形態に係る半導体装置の電圧耐量を規格化した値を示す。図７の横軸の目盛りは、半導体基板１の不純物濃度を基準として、第４の表面濃度Ｐ（４）のピーク値を規格化した値を示す。図７に示されるように、第４の表面濃度Ｐ（４）のピーク値を、半導体基板１の不純物濃度の１〜２０００倍とすれば、電圧耐量を関連半導体装置よりも向上させる（縦軸における目盛りが０．８５を超える）ことができる。特に、第４の表面濃度Ｐ（４）のピーク値を、半導体基板１の不純物濃度の１０〜１０００倍とすれば、電圧耐量をより向上させることができ、上述の理論最大値により近づけることができる。
図８は、電圧耐量（ＢＶＣＥＳ）と、図２に示される距離Ａ１と距離Ａ２との比（Ａ１／Ａ２）との関係を示す図である。ここで、距離Ａ１は、第（ｉ＋１）のＰ層３８の注入窓の端から、第ｉのＰ層３８の注入窓の端までの距離である。距離Ａ２は、第（ｉ＋１）のＰ層３８の注入窓の両端間の距離である。なお、この図８においても、図５等と同様に、終端幅Ｌｅは関連半導体装置の終端幅Ｌｅの５０％の幅とするとともに、第１〜第３のＰ層３８−１〜３８−３の濃度分布、深さ、幅、位置は、すでに最適化されているものとする。さらに、この図８においては、図５〜図７を用いて説明した内容によって、第４のＰ層３８−４の濃度分布、深さ、幅、位置も最適化されているものとする。
図８の縦軸の目盛りは、電圧耐量（ＢＶＣＥＳ）の最適化後の値を基準として、本実施の形態に係る半導体装置の電圧耐量を規格化した値を示す。図８の横軸の目盛りは、上述の比（Ａ１／Ａ２）を示す。図８に示されるように、比（Ａ１／Ａ２）を０．５以下とすれば、電圧耐量（ＢＶＣＥＳ）が低くなるのを抑制することができる。
以上のことから、本実施の形態に係る半導体装置は、活性領域１１に近くなるほどＰ層３８の濃度が高くなるように構成されており、また、下端距離Ｄ（４）が最も大きい不純物層（ここでは第４のＰ層３８−４）の表面濃度Ｐ（４）が半導体基板１の不純物濃度の１０〜１０００倍、当該不純物層（ここでは第４のＰ層３８−４）の下端距離Ｄが１５〜３０μｍとなるように構成されている。したがって、ＩＧＢＴ１４の特性を悪化させずに、チップ面積を低減することができるとともに、耐圧特性能力及びターンオフ遮断能力を向上することができる。
なお、以上においては、主に４５００Ｖ程度の電圧耐量を有する高耐圧パワーモジュールのＩＧＢＴを有する半導体装置を実現する例を説明したが、４５００Ｖ以上（例えば６０００Ｖ以上）の電圧耐量を有する高耐圧パワーモジュールのＩＧＢＴを有する半導体装置においても同様に実現することができる。また、半導体材料としては、ＳｉのみならずＳｉＣ，ＧａＮ等のワイドバンドギャップ材料を用いた半導体デバイスに対しても上述と同様の効果を得ることができる。
＜実施の形態１の変形例１＞
図９〜図１１は、実施の形態１の変形例１に係る半導体装置の構成を示す断面図である。本変形例に係る半導体装置では、上述の半導体装置において、裏面Ｐ層２５及びコレクタ電極２６の構造が異なっている。なお、本変形例においても、裏面Ｎ層２４（第１裏面不純物層）は、上述の半導体装置と同様に、半導体基板１の裏面上に形成されている。
裏面Ｐ層２５（第２裏面不純物層）は、終端領域５１の半導体基板１端側の領域を除く、活性領域１１内部の領域を含む所定の領域において、裏面Ｎ層２４上に形成されている。なお、以下の説明においては、裏面Ｐ層２５が形成された当該所定の領域を「裏面Ｐ層形成領域」と呼ぶこともある。図９における裏面Ｐ層形成領域は、活性領域１１とその周辺の主ＰＮ接合領域３１とに形成されており、図１０における裏面Ｐ層形成領域は、活性領域１１内側においてのみ形成されており、図１１における裏面Ｐ層形成領域は、活性領域１１から終端領域５１に跨って形成されている。
図９〜図１１に示されるように、本変形例において、コレクタ電極２６（電極）は、裏面Ｐ層形成領域を除いて裏面Ｎ層２４上に形成されるとともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。このようにコレクタ電極２６と裏面Ｎ層２４とが直接接触（短絡）する構成では、終端領域５１における裏面Ｎ層２４は、ＩＧＢＴ１４のターンオフ動作時にコレクタ側からのホール注入を抑制するように機能する。したがって、ＩＧＢＴ１４のＯＮ状態への悪影響が生じることなく、ＩＧＢＴ１４のターンオフ遮断能力を向上させることができ、かつ、ＯＮ電圧の上昇を抑制することができる。
図１２は、ターンオフ遮断能力ＪＣ（ｂｒｅａｋ）（半導体装置が破壊せずに遮断可能な最大の電流密度）と、裏面Ｐ層２５の端（平面視における裏面Ｐ層２５と裏面Ｎ層２４との境界）の位置との関係を示す図であり、図１３は、ＯＮ電圧（ＶＣＥ（ｓａｔ））と、裏面Ｐ層２５の端（平面視における裏面Ｐ層２５と裏面Ｎ層２４との境界）の位置との関係を示す図である。
図１２の縦軸の目盛りは、関連半導体装置のターンオフ遮断能力を基準として、本変形例に係る半導体装置のターンオフ遮断能力を規格化した値を示す。図１３の縦軸の目盛りは、関連半導体装置のＯＮ電圧を基準として、本変形例に係る半導体装置のＯＮ電圧を規格化した値を示す。
図１２及び図１３の横軸は、主ＰＮ接合領域３１と終端領域５１との境界を原点とする、裏面Ｐ層２５の端の位置（裏面Ｎ層２４と裏面Ｐ層２５との境界の位置）である。図１４は、図１２及び図１３の横軸の目盛りを説明するための平面図である。この図１４に示すように、図１２及び図１３の横軸における目盛りは、主ＰＮ接合領域３１と終端領域５１との境界を原点として、＋１の目盛りの位置が半導体基板１の端（チップ端）を示すように規格化されているとともに、−１の目盛りの位置が半導体基板１の中心（チップ中心）を示すように規格化されている。
図１２及び図１３に戻って、これらの図には、箇所Ａ３，Ａ４が示されている。箇所Ａ３は、活性領域１１の最外周のゲート電極１８の終端領域５１側の端の箇所（目盛りが−０．０５の箇所）である。箇所Ａ４は、終端領域５１の両端間（主ＰＮ接合領域３１及び終端領域５１の境界と、半導体基板１の端との間）の距離の１／４だけ終端領域５１の活性領域１１側の端から半導体基板１端側に位置する箇所である。
ここで、本変形例に係る半導体装置は、裏面Ｐ層２５の端（平面視における裏面Ｐ層２５と裏面Ｎ層２４との境界）が、箇所Ａ３と箇所Ａ４との間に位置するように構成されている。このような半導体装置によれば、図１２及び図１３に示されるように、ＩＧＢＴ１４のＯＮ状態への悪影響が生じることなく、ＩＧＢＴ１４のターンオフ遮断能力を向上させることができ、かつ、ＯＮ電圧の上昇を抑制することができる。なお、図９〜図１１に示した構成のいずれであっても、裏面Ｐ層２５の端（平面視における裏面Ｐ層２５と裏面Ｎ層２４との境界）が、箇所Ａ３と箇所Ａ４との間に位置するように構成されていれば、この効果を得ることができる。
＜実施の形態１の変形例２＞
図１５は、実施の形態１の変形例２に係る半導体装置の構成を示す断面図である。本変形例に係る半導体装置では、実施の形態１の変形例１に係る半導体装置において、裏面Ｎ層２４のＮ型不純物濃度のピークが、半導体基板１表面から深い位置に存在している。
図１６は、図９に示されるＤ−Ｄ’線及びＥ−Ｅ’線における不純物濃度分布と、図１５に示されるＦ−Ｆ’線及びＧ−Ｇ’線における不純物濃度分布とを示す図である。図１６の縦軸の目盛りは、不純物濃度をドリフト層１６の不純物濃度（半導体基板１の不純物濃度）で規格化した値を示す。図１６の横軸の目盛りは、半導体基板１の厚さ方向における位置を示しており、目盛りが１に近くなるほど、その目盛りの位置がコレクタ電極２６に近いことを意味する。
Ｄ−Ｄ’線及びＦ−Ｆ’線における不純物濃度の二つのピークのうちコレクタ電極２６に近い一方のピークは、裏面Ｐ層２５のＰ型不純物濃度のピークを示し、コレクタ電極２６から遠い他方のピークは、裏面Ｎ層２４のＮ型不純物濃度のピークを示している。Ｅ−Ｅ’線及びＧ−Ｇ’における不純物濃度の一つのピークは、裏面Ｎ層２４のＮ型不純物濃度のピークを示している。また、Ｄ−Ｄ’線〜Ｇ−Ｇ’線における不純物濃度において図１６の０．９９に近い位置での不純物濃度は、ドリフト層１６の不純物濃度（半導体基板１の不純物濃度）を示している。
ここで、本変形例では、半導体基板１裏面から裏面Ｎ層２４の不純物濃度のピーク（第１ピーク）までの距離Ｒは、次式が成り立つように構成されている。なお、この式において、ΔＲは、半導体基板１裏面から当該ピークまでの間における裏面Ｎ層２４の不純物濃度の標準偏差に対応する位置と当該ピークとの距離であり、Ｎ０は、裏面Ｎ層２４の半導体基板１裏面における不純物濃度であり、Ｎｂは、裏面Ｎ層２４のピークにおける不純物濃度である。なお、ここでは、裏面Ｐ層形成領域の裏面Ｎ層２４も、それ以外の領域の裏面Ｎ層２４も同一の注入プロセス（注入量、注入エネルギー、注入窓）で形成されている。
Figure 2013132568
このように、本変形例において裏面Ｎ層２４の不純物濃度（Ｇ−Ｇ’線の不純物濃度）のピークの位置は、上式が満たされており、半導体基板１裏面から深くなっている。この結果、図１６に示す破線の矢印のように、Ｇ−Ｇ’線におけるコレクタ電極２６側の不純物濃度は、Ｅ−Ｅ’線におけるコレクタ電極２６側の不純物濃度よりも低下している。したがって、終端領域５１において裏面Ｎ層２４とコレクタ電極２６とが形成するオーミックコンタクトの影響が低減される。よって、ＩＧＢＴ１４の逆耐圧時（エミッタがＰｏｓｉｔｉｖｅ、コレクタがＮｅｇａｔｉｖｅとなる時）に、半導体基板１表面側のＰ＋層２１と裏面Ｎ層２４との間に形成される順バイアスダイオードの効果が抑制されることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
＜実施の形態１の変形例３＞
図１７は、実施の形態１の変形例３に係る半導体装置の構成を示す断面図である。本変形例に係る半導体装置では、実施の形態１の変形例１に係る半導体装置において、コレクタ電極２６が、裏面Ｎ層２４上に形成されずに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
このように構成された本変形例によれば、終端領域５１において、裏面Ｎ層２４及びコレクタ電極２６がオーミックコンタクトを形成しなくなる。したがって、ＩＧＢＴ１４が逆耐圧する時に、半導体基板１表面側のＰ＋層２１と裏面Ｎ層２４との間に形成される順バイアスダイオードの効果が抑制されることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
＜実施の形態１の変形例４＞
図１８は、実施の形態１の変形例４に係る半導体装置の構成を示す断面図である。本変形例に係る半導体装置では、実施の形態１の変形例１に係る半導体装置において、裏面Ｐ層２５よりも不純物濃度が低い低濃度Ｐ層２７（第３裏面不純物層）が追加されている。
この低濃度Ｐ層２７は、裏面Ｐ層形成領域を除いて裏面Ｎ層２４上に形成されている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて低濃度Ｐ層２７上に形成されるとともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
図１９は、図１８に示されるＨ−Ｈ’線及びＩ−Ｉ’線における不純物濃度分布を、図１６と同様の形式で示す図である。Ｈ−Ｈ’線における不純物濃度の二つのピークのうちコレクタ電極２６に近い（横軸の目盛りが１に近い）一方のピークは、裏面Ｐ層２５のＰ型不純物濃度のピークを示し、コレクタ電極２６から遠い他方のピークは、裏面Ｎ層２４のＮ型不純物濃度のピークを示している。
Ｉ−Ｉ’線における不純物濃度の二つのピークのうちコレクタ電極２６に近い（横軸の目盛りが１に近い）一方のピークは、低濃度Ｐ層２７のＰ型不純物濃度のピークを示し、コレクタ電極２６から遠い他方のピークは、裏面Ｎ層２４のＮ型不純物濃度のピークを示している。また、Ｈ−Ｈ’線及びＩ−Ｉ’線における不純物濃度において一定となっている範囲の不純物濃度は、ドリフト層１６の不純物濃度（半導体基板１の不純物濃度）を示している。
以上のように、低濃度Ｐ層２７を備える本変形例に係る半導体装置によれば、裏面Ｐ層２５及び低濃度Ｐ層２７と、ドリフト層１６及び裏面Ｎ層２６とによりＰＮ接合が形成される。したがって、ＩＧＢＴ１４の逆耐圧時（エミッタがＰｏｓｉｔｉｖｅ、コレクタがＮｅｇａｔｉｖｅとなる時）に、逆耐圧を持つことになることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
また、本変形例においては、図１９に示されるように、低濃度Ｐ層２７の不純物濃度のピーク（第２ピーク）は、半導体基板１の不純物濃度よりも高く、裏面Ｎ層２５の不純物濃度のピーク（第３ピーク）よりも低くなっている。
このような本変形例に係る半導体装置によれば、ＩＧＢＴ１４がＯＮ状態時にコレクタ側からホール注入の寄与が抑制され、終端領域５１のキャリア濃度の増大を抑制する。その結果、終端領域５１等のキャリア濃度の上昇により生じていたエミッタ側電界強度上昇によるインパクトイオン化を抑制することができ、過剰な電流密度及び温度上昇を抑制することができる。よって、ＩＧＢＴ１４のターンオフ動作時に電流遮断能力の低下を抑制することができる。
＜実施の形態２＞
図２０は、本発明の実施の形態２に係る半導体装置の構成を示す断面図である。なお、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。
この図２０に示すように、本実施の形態に係る半導体装置は、複数のＰ層３８の代わりに、３つのＰ層３９（第２導電型の第１のＰ層３９−１、第２のＰ層３９−２、第３のＰ層３９−３）を備えている。
第１及び第２のＰ層３９−１，３９−２は、活性領域１１の端部と終端領域５１との間の半導体基板１の表面内に部分的に重なって形成されている。そして、第３のＰ層３９−３は、第１のＰ層３９−１の終端領域５１側の下部と、第２のＰ層３９−２の活性領域１１側の下部とに隣接している。
本実施の形態では、この複数のＰ層３９は、全体として、活性領域１１の端部、主ＰＮ接合領域３１及び終端領域５１にわたって形成されており、活性領域１１の最外周（活性領域１１の端）に位置するゲート電極１８周辺に生じる高電界を抑制するＰ型フィールドストッパー層（以下「ＰＦＳ層」）として機能する。
この３つのＰ層３９のうち、第１のＰ層３９−１は、上述のＰ層３３−１（主接合Ｐ層）に対応している。そして、活性領域１１と主ＰＮ接合領域３１との境界線Ｂは、エミッタ電極２３とＰ＋層３４とのコンタクトホールのうち半導体基板１端側の端を通り、主ＰＮ接合領域３１と終端領域５１との境界線Ｃは、第１のＰ層３９−１のうち半導体基板１端側の端を通っている。
また、第１乃至第３のＰ層３９−１〜３９−３の半導体基板１表面におけるＰ型の不純物濃度（表面濃度）をそれぞれＰ（１），Ｐ（２），Ｐ（３）とした場合に、Ｐ（１）＞Ｐ（２）＞Ｐ（３）が満たされている。
また、半導体基板１表面から、第１乃至第３のＰ層３９−１〜３９−３の下端までの距離（下端距離）をそれぞれＤ（１），Ｄ（２），Ｄ（３）とした場合に、Ｄ（１）＜Ｄ（２）＜Ｄ（３）が満たされている。
また、終端領域５１の活性領域１１側の端（つまり境界線Ｃ）から、第１乃至第３のＰ層３９−１〜３９−３の半導体基板１端側の端までの距離をそれぞれＢ（１），Ｂ（２），Ｂ（３）とした場合に、図２０に示されるように、Ｂ１＜Ｂ（３）＜Ｂ（２）が満たされている（なお、Ｂ（１）＝０）。
以上のような本実施の形態に係る構成においては、複数のＰ層３９（ＰＦＳ層）のうち外周の第２及び第３のＰ層３９−２，３９−３が電圧を持つことになるが、この第２及び第３のＰ層３９−２，３９−３の断面形状の曲率は、比較的低くなっている。したがって、局所部分に対する高電界の集中的な印加を抑制することができる。
また、複数のＰ層３９の濃度設計は、Ｐ（１）＞Ｐ（２）＞Ｐ（３）であり、セル（活性領域１１）に近くなるほど、複数のＰ層３９（ＰＦＳ層）の濃度が段階的に高くなっている。したがって、空乏層が横方向に伸びて第１のＰ層３９−１に達することが、第２のＰ層３９−２によって抑制される。その結果、第１のＰ層３９−１の断面形状における高曲率の部分において、内外の静電ポテンシャル差がほぼ０となることから、第１のＰ層３９−１の当該部分に高電界が印加されるのを抑制することができる。
以上により、本実施の形態に係る半導体装置によれば、局所部分に対する高電界の集中的な印加が抑制される。つまり高電界が分散することから、最大電圧耐量を高めることができる。また、電界の変化が複数のＰ層３９内でなだらかとなることから、耐圧を一定にした場合には、実施の形態１と同様に終端幅Ｌｅを低減できる。したがって、チップ面積を低減することができる。
なお、第３のＰ層３９−３の設計の許容範囲は、デバイスに要求される終端幅Ｌｅ及び電圧耐量に基づいて決定される。ここでは、実施の形態１と同様に、第３のＰ層３９−３の下端距離Ｄ（３）を、１５〜３０μｍとしている（図５及び図６）。また、第２のＰ層３９−２の設計の許容範囲は、デバイスの電圧耐量のマージン、及び、各耐圧モードの電界分布最適化に基づいて決定される。ここでは、実施の形態１と同様に、第２のＰ層３９−２の表面濃度Ｐ（２）を、半導体基板１の不純物濃度の１０〜１０００倍としている（図７）。
以上のように構成された本実施の形態に係る半導体装置は、活性領域１１に近くなるほどＰ層３９の濃度が高くなるように構成されており、また、第２のＰ層３９−２の表面濃度Ｐ（２）が半導体基板１の不純物濃度の１０〜１０００倍、第３のＰ層３９−３の下端距離Ｄ（３）が１５〜３０μｍとなるように構成されている。したがって、ＩＧＢＴ１４の特性を悪化させずに、チップ面積を低減することができるとともに、耐圧特性能力及びターンオフ遮断能力を向上することができる。
＜実施の形態２の変形例１＞
図２１は、実施の形態２の変形例１に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例１と対応するものである。
つまり、裏面Ｐ層２５は、終端領域５１の半導体基板１端側の領域を除く、活性領域１１内部の領域を含む所定の領域において、裏面Ｎ層２４上に形成されている。そして、裏面Ｐ層２５の端は、図１２及び図１３に示した箇所Ａ３と箇所Ａ４との間に位置するように構成されている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて、裏面Ｎ層２４上に形成される（裏面Ｎ層２４と直接短絡するように形成される）とともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
このような本変形に係る半導体装置によれば、実施の形態１の変形例１と同様に、ＩＧＢＴ１４のＯＮ状態への悪影響が生じることなく、ＩＧＢＴ１４のターンオフ遮断能力を向上させることができ、かつ、ＯＮ電圧の上昇を抑制することができる。なお、裏面Ｐ層２５が形成される所定の領域（つまり裏面Ｐ層形成領域）は、図２１に示される領域に限ったものではなく、図９〜図１１に示した領域であっても上述と同様の効果を得ることができる。
＜実施の形態２の変形例２＞
図２２は、実施の形態２の変形例２に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例２と対応するものである。
つまり、本変形例においては、半導体基板１裏面から裏面Ｎ層２４の不純物濃度のピーク（第１ピーク）までの距離Ｒは、半導体基板１裏面からピークまでの間における裏面Ｎ層２４の不純物濃度の標準偏差に対応する位置とピークとの距離をΔＲ、裏面Ｎ層２４の半導体基板１裏面における不純物濃度をＮ０、裏面Ｎ層２４のピークにおける不純物濃度をＮｂとした場合に、実施の形態１の変形例２で説明した式が成り立つように構成されている。
このような本変形に係る半導体装置によれば、裏面Ｎ層２４の不純物濃度のピークの位置は、半導体基板１裏面から深くなっていることから、実施の形態１の変形例２と同様に、裏面Ｎ層２４のコレクタ電極２６側の不純物濃度が低減する。したがって、終端領域５１において裏面Ｎ層２４とコレクタ電極２６とが形成するオーミックコンタクトの影響が低減される。その結果、実施の形態１の変形例２と同様に、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
＜実施の形態２の変形例３＞
図２３は、実施の形態２の変形例３に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例３と対応するものである。
つまり、本変形例においては、コレクタ電極２６が、裏面Ｎ層２４上に形成されずに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。したがって、実施の形態１の変形例３と同様に、終端領域５１において裏面Ｎ層２４及びコレクタ電極２６がオーミックコンタクトを形成しなくなることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
＜実施の形態２の変形例４＞
図２４は、実施の形態２の変形例４に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例４と対応するものである。
つまり、本変形例においては、裏面Ｐ層２５よりも不純物濃度が低い低濃度Ｐ層２７が、裏面Ｐ層形成領域を除いて裏面Ｎ層２４上に形成されている。なお、低濃度Ｐ層２７の不純物濃度のピークは、半導体基板１の不純物濃度よりも高く、裏面Ｎ層２５の不純物濃度のピークよりも低くなっている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて低濃度Ｐ層２７上に形成されるとともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
このような本変形例に係る半導体装置によれば、実施の形態１の変形例４と同様に、ＩＧＢＴ１４の逆電圧耐量が向上することから、逆耐圧モードのリーク電流を抑制することができる。また、実施の形態１の変形例４と同様に、ＩＧＢＴ１４のターンオフ動作時に電流遮断能力の低下を抑制することができる。
＜実施の形態３＞
図２５は、本発明の実施の形態３に係る半導体装置の構成を示す断面図である。なお、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。
この図２５に示すように、本実施の形態に係る半導体装置は、複数のＰ層３８の代わりに、４つのＰ層４０（第２導電型の第１のＰ層４０−１、第２のＰ層４０−２、第３のＰ層４０−３、第４のＰ層４０−４）を備えている。
第１及び第２のＰ層４０−１，４０−２は、活性領域１１の端部と終端領域５１との間の半導体基板１の表面内に少なくとも部分的に重なって形成されている。そして、第３のＰ層４０−３は、第１のＰ層４０−１の終端領域５１側の端部に隣接しており、第４のＰ層４０−４は、第２のＰ層４０−２の終端領域５１側の端部に隣接している。
本実施の形態では、この複数のＰ層４０は、全体として、活性領域１１の端部、主ＰＮ接合領域３１及び終端領域５１にわたって形成されており、活性領域１１の最外周（活性領域１１の端）に位置するゲート電極１８周辺に生じる高電界を抑制するＰ型フィールドストッパー層（以下「ＰＦＳ層」）として機能する。
この４つのＰ層４０のうち、第１のＰ層４０−１は、上述のＰ層３３−１（主接合Ｐ層）に対応している。そして、活性領域１１と主ＰＮ接合領域３１との境界線Ｂは、エミッタ電極２３とＰ＋層３４とのコンタクトホールのうち半導体基板１端側の端を通り、主ＰＮ接合領域３１と終端領域５１との境界線Ｃは、第１のＰ層４０−１のうち半導体基板１端側の端を通っている。
また、第１乃至第４のＰ層４０−１〜４０−４の半導体基板１表面におけるＰ型の不純物濃度（表面濃度）をそれぞれＰ（１），Ｐ（２），Ｐ（３），Ｐ（４）とした場合に、Ｐ（１）＞Ｐ（３）＝Ｐ（４）＞Ｐ（２）が満たされている。
また、半導体基板１表面から、第１乃至第４のＰ層４０−１〜４０−４の下端までの距離（下端距離）をそれぞれＤ（１），Ｄ（２），Ｄ（３），Ｄ（４）とした場合に、Ｄ（１）＜Ｄ（３）＝Ｄ（４）＜Ｄ（２）が満たされている。
また、終端領域５１の活性領域１１側の端（つまり境界線Ｃ）から、第１乃至第４のＰ層４０−１〜４０−４の半導体基板１端側の端までの距離をそれぞれＢ（１），Ｂ（２），Ｂ（３），Ｂ（４）とした場合に、図２５に示されるように、Ｂ（１）＜Ｂ（３）＜Ｂ（２）＜Ｂ（４）が満たされている（なお、Ｂ（１）＝０）。
以上のような本実施の形態に係る構成においては、複数のＰ層４０（ＰＦＳ層）のうち外周の第２のＰ層４０−２が電圧を持つことになるが、この第２のＰ層４０−２の断面形状の曲率は、比較的低くなっている。したがって、局所部分に対する高電界の集中的な印加を抑制することができる。
また、複数のＰ層４０の濃度設計は、Ｐ（１）＞Ｐ（３）＞Ｐ（２）であり、第２のＰ層４０−２からセル（活性領域１１）に近くなるほど、複数のＰ層４０（ＰＦＳ層）の濃度が段階的に高くなっている。したがって、空乏層が横方向に伸びて第１のＰ層４０−１に達することが、第２及び第３のＰ層４０−２，４０−３によって抑制される。その結果、第１のＰ層４０−１の断面形状における高曲率の部分において、内外の静電ポテンシャル差がほぼ０となることから、第１のＰ層４０−１の当該部分に高電界が印加されるのを抑制することができる。
以上により、本実施の形態に係る半導体装置によれば、局所部分に対する高電界の集中的な印加が抑制される。つまり高電界が分散することから、最大電圧耐量を高めることができる。また、電界の変化が複数のＰ層４０内でなだらかとなることから、耐圧を一定にした場合には、実施の形態１と同様に終端幅Ｌｅを低減できる。したがって、チップ面積を低減することができる。
なお、第２のＰ層４０−２の設計の許容範囲は、デバイスに要求される終端幅Ｌｅ及び電圧耐量に基づいて決定される。ここでは、実施の形態１と同様に、第２のＰ層４０−２の下端距離Ｄ（２）を、１５〜３０μｍとしている（図５及び図６）。また、第３及び第４のＰ層４０−３，４０−４の設計の許容範囲は、デバイスの電圧耐量のマージン、及び、各耐圧モードの電界分布最適化に基づいて決定される。ここでは、実施の形態１と同様に、第３及び４のＰ層４０−３，４０−４の表面濃度Ｐ（３），Ｐ（４）を、半導体基板１の不純物濃度の１０〜１０００倍としている（図７）。
以上のように本実施の形態に係る半導体装置は、活性領域１１に近くなるほどＰ層４０の濃度が高くなるように構成されており、また、第４のＰ層４０−４の表面濃度Ｐ（４）が半導体基板１の不純物濃度の１０〜１０００倍、第２のＰ層４０−２の下端距離Ｄ（２）が１５〜３０μｍとなるように構成されている。したがって、ＩＧＢＴ１４の特性を悪化させずに、チップ面積を低減することができるとともに、耐圧特性能力及びターンオフ遮断能力を向上することができる。
＜実施の形態３の変形例１＞
図２６は、実施の形態３の変形例１に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例１と対応するものである。
つまり、裏面Ｐ層２５は、終端領域５１の半導体基板１端側の領域を除く、活性領域１１内部の領域を含む所定の領域において、裏面Ｎ層２４上に形成されている。そして、裏面Ｐ層２５の端は、図１２及び図１３に示した箇所Ａ３と箇所Ａ４との間に位置するように構成されている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて、裏面Ｎ層２４上に形成される（裏面Ｎ層２４と直接短絡するように形成される）とともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
このような本変形に係る半導体装置によれば、実施の形態１の変形例１と同様に、ＩＧＢＴ１４のＯＮ状態への悪影響が生じることなく、ＩＧＢＴ１４のターンオフ遮断能力を向上させることができ、かつ、ＯＮ電圧の上昇を抑制することができる。なお、裏面Ｐ層２５が形成される所定の領域（つまり裏面Ｐ層形成領域）は、図２６に示される領域に限ったものではなく、図９〜図１１に示した領域であっても上述と同様の効果を得ることができる。
＜実施の形態３の変形例２＞
図２７は、実施の形態３の変形例２に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例２と対応するものである。
つまり、本変形例においては、半導体基板１裏面から裏面Ｎ層２４の不純物濃度のピーク（第１ピーク）までの距離Ｒは、半導体基板１裏面からピークまでの間における裏面Ｎ層２４の不純物濃度の標準偏差に対応する位置とピークとの距離をΔＲ、裏面Ｎ層２４の半導体基板１裏面における不純物濃度をＮ０、裏面Ｎ層２４のピークにおける不純物濃度をＮｂとした場合に、実施の形態１の変形例２で説明した式が成り立つように構成されている。
このような本変形に係る半導体装置によれば、裏面Ｎ層２４の不純物濃度のピークの位置は、半導体基板１裏面から深くなっていることから、実施の形態１の変形例２と同様に、裏面Ｎ層２４のコレクタ電極２６側の不純物濃度が低減する。したがって、終端領域５１において裏面Ｎ層２４とコレクタ電極２６とが形成するオーミックコンタクトの影響が低減される。その結果、実施の形態１の変形例２と同様に、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
＜実施の形態３の変形例３＞
図２８は、実施の形態３の変形例３に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例３と対応するものである。
つまり、本変形例においては、コレクタ電極２６が、裏面Ｎ層２４上に形成されずに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。したがって、実施の形態１の変形例３と同様に、終端領域５１において裏面Ｎ層２４及びコレクタ電極２６がオーミックコンタクトを形成しなくなることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
＜実施の形態３の変形例４＞
図２９は、実施の形態３の変形例４に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例４と対応するものである。
つまり、本変形例においては、裏面Ｐ層２５よりも不純物濃度が低い低濃度Ｐ層２７が、裏面Ｐ層形成領域を除いて裏面Ｎ層２４上に形成されている。なお、低濃度Ｐ層２７の不純物濃度のピークは、半導体基板１の不純物濃度よりも高く、裏面Ｎ層２５の不純物濃度のピークよりも低くなっている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて低濃度Ｐ層２７上に形成されるとともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
このような本変形例に係る半導体装置によれば、実施の形態１の変形例４と同様に、ＩＧＢＴ１４の逆電圧耐量が向上することから、逆耐圧モードのリーク電流を抑制することができる。また、実施の形態１の変形例４と同様に、ＩＧＢＴ１４のターンオフ動作時に電流遮断能力の低下を抑制することができる。
＜実施の形態４＞
図３０は、本発明の実施の形態４に係る半導体装置の構成を示す断面図である。なお、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。
この図３０に示すように、本実施の形態に係る半導体装置は、複数のＰ層３８の代わりに、２つのＰ層４１（第２導電型の第１のＰ層４１−１、第２のＰ層４１−２）を備えている。
第１及び第２のＰ層４１−１，４１−２は、活性領域１１の端部と終端領域５１との間の半導体基板１の表面内に少なくとも部分的に重なって形成されている。そして、第１のＰ層４１−１の活性領域１１におけるＰ型の不純物濃度は、第１のＰ層４１−１の終端領域５１における当該不純物濃度よりも高くなっている。なお、ここでは、第１のＰ層４１−１の不純物濃度は、終端領域５１から活性領域１１に向かうにつれて連続的に高くなるように形成されている。このような第１のＰ層４１−１を形成するためには、例えば、まず、終端領域５１から活性領域１１に向かうにつれて段階的に高くなる複数の不純物濃度領域を形成する工程と、その後に当該複数の不純物濃度領域を熱拡散してそれらの間の濃度の差を低下させる工程とを行う。
本実施の形態では、この複数のＰ層４１は、全体として、活性領域１１の端部、主ＰＮ接合領域３１及び終端領域５１にわたって形成されており、活性領域１１の最外周（活性領域１１の端）に位置するゲート電極１８周辺に生じる高電界を抑制するＰ型フィールドストッパー層（以下「ＰＦＳ層」）として機能する。
この２つのＰ層４１のうち、第１のＰ層４１−１は、上述のＰ層３３−１（主接合Ｐ層）に対応している。そして、活性領域１１と主ＰＮ接合領域３１との境界線Ｂは、エミッタ電極２３とＰ＋層３４とのコンタクトホールのうち半導体基板１端側の端を通り、主ＰＮ接合領域３１と終端領域５１との境界線Ｃは、第１のＰ層４１−１のうち半導体基板１端側の端を通っている。
また、第２のＰ層４１−２の半導体基板１表面におけるＰ型の不純物濃度（表面濃度）をＰ（２）とし、第１のＰ層４１−１の表面濃度の最小をＰｍｉｎ（１）とした場合に、Ｐｍｉｎ（１）＞Ｐ（２）が満たされている。
また、半導体基板１表面から、第１及び第２のＰ層４１−１，４１−２の下端までの距離（下端距離）をそれぞれＤ（１），Ｄ（２）とした場合に、Ｄ（１）＜Ｄ（２）が満たされている（なお、ここではＤ（１）は、第１のＰ層の最下端までの距離である）。
また、終端領域５１の活性領域１１側の端（つまり境界線Ｃ）から、第１及び第２のＰ層４１−１，４１−２の半導体基板１端側の端までの距離をそれぞれＢ（１），Ｂ（２）とした場合に、図３０に示されるように、Ｂ（１）＜Ｂ（２）が満たされている（なお、Ｂ（１）＝０）。
以上のような本実施の形態に係る構成においては、複数のＰ層４１（ＰＦＳ層）のうち外周の第２のＰ層４１−２が電圧を持つことになるが、この第２のＰ層４１−２の断面形状の曲率は、比較的低くなっている。したがって、局所部分に対する高電界の集中的な印加を抑制することができる。
また、複数のＰ層４１の濃度設計は、Ｐｍｉｎ（１）＞Ｐ（２）であり、セル（活性領域１１）に近くなるほど、複数のＰ層４１（ＰＦＳ層）の濃度が段階的及び連続的に高くなっている。したがって、空乏層が横方向に伸びて第１のＰ層４１−１に達することが、第２のＰ層４１−２によって抑制される。その結果、第１のＰ層４１−１の断面形状における高曲率の部分において、内外の静電ポテンシャル差がほぼ０となることから、第１のＰ層４１−１の当該部分に高電界が印加されるのを抑制することができる。
以上により、本実施の形態に係る半導体装置によれば、局所部分に対する高電界の集中的な印加が抑制される。つまり高電界が分散することから、最大電圧耐量を高めることができる。また、電界の変化が複数のＰ層４１内でなだらかとなることから、耐圧を一定にした場合には、実施の形態１と同様に終端幅Ｌｅを低減できる。したがって、チップ面積を低減することができる。
なお、第２のＰ層４１−２の設計の許容範囲は、デバイスに要求される終端幅Ｌｅ及び電圧耐量に基づいて決定される。ここでは、実施の形態１と同様に、第２のＰ層４１−２の下端距離Ｄ（２）を、１５〜３０μｍとし（図５及び図６）、第２のＰ層４１−２の表面濃度Ｐ（２）を、半導体基板１の不純物濃度の１０〜１０００倍としている（図７）。また、第１のＰ層４１−１の設計の許容範囲は、デバイスの電圧耐量のマージン、及び、各耐圧モードの電界分布最適化に基づいて決定される。
以上のように本実施の形態に係る半導体装置は、活性領域１１に近くなるほどＰ層４１の濃度が高くなるように構成されており、また、第２のＰ層４１−２の表面濃度Ｐ（２）が半導体基板１の不純物濃度の１０〜１０００倍、第２のＰ層４１−２の下端距離Ｄ（２）が１５〜３０μｍとなるように構成されている。したがって、ＩＧＢＴ１４の特性を悪化させずに、チップ面積を低減することができるとともに、耐圧特性能力及びターンオフ遮断能力を向上することができる。
＜実施の形態４の変形例１＞
図３１は、実施の形態４の変形例１に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例１と対応するものである。
つまり、裏面Ｐ層２５は、終端領域５１の半導体基板１端側の領域を除く、活性領域１１内部の領域を含む所定の領域において、裏面Ｎ層２４上に形成されている。そして、裏面Ｐ層２５の端は、図１２及び図１３に示した箇所Ａ３と箇所Ａ４との間に位置するように構成されている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて、裏面Ｎ層２４上に形成される（裏面Ｎ層２４と直接短絡するように形成される）とともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
このような本変形に係る半導体装置によれば、実施の形態１の変形例１と同様に、ＩＧＢＴ１４のＯＮ状態への悪影響が生じることなく、ＩＧＢＴ１４のターンオフ遮断能力を向上させることができ、かつ、ＯＮ電圧の上昇を抑制することができる。なお、裏面Ｐ層２５が形成される所定の領域（つまり裏面Ｐ層形成領域）は、図３１に示される領域に限ったものではなく、図９〜図１１に示した領域であっても上述と同様の効果を得ることができる。
＜実施の形態４の変形例２＞
図３２は、実施の形態４の変形例２に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例２と対応するものである。
つまり、本変形例においては、半導体基板１裏面から裏面Ｎ層２４の不純物濃度のピーク（第１ピーク）までの距離Ｒは、半導体基板１裏面からピークまでの間における裏面Ｎ層２４の不純物濃度の標準偏差に対応する位置とピークとの距離をΔＲ、裏面Ｎ層２４の半導体基板１裏面における不純物濃度をＮ０、裏面Ｎ層２４のピークにおける不純物濃度をＮｂとした場合に、実施の形態１の変形例２で説明した式が成り立つように構成されている。
このような本変形に係る半導体装置によれば、裏面Ｎ層２４の不純物濃度のピークの位置は、半導体基板１裏面から深くなっていることから、実施の形態１の変形例２と同様に、裏面Ｎ層２４のコレクタ電極２６側の不純物濃度が低減する。したがって、終端領域５１において裏面Ｎ層２４とコレクタ電極２６とが形成するオーミックコンタクトの影響が低減される。その結果、実施の形態１の変形例２と同様に、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
＜実施の形態４の変形例３＞
図３３は、実施の形態４の変形例３に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例３と対応するものである。
つまり、本変形例においては、コレクタ電極２６が、裏面Ｎ層２４上に形成されずに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。したがって、実施の形態１の変形例３と同様に、終端領域５１において裏面Ｎ層２４及びコレクタ電極２６がオーミックコンタクトを形成しなくなることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
＜実施の形態４の変形例４＞
図３４は、実施の形態４の変形例４に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例４と対応するものである。
つまり、本変形例においては、裏面Ｐ層２５よりも不純物濃度が低い低濃度Ｐ層２７が、裏面Ｐ層形成領域を除いて裏面Ｎ層２４上に形成されている。なお、低濃度Ｐ層２７の不純物濃度のピークは、半導体基板１の不純物濃度よりも高く、裏面Ｎ層２５の不純物濃度のピークよりも低くなっている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて低濃度Ｐ層２７上に形成されるとともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
このような本変形例に係る半導体装置によれば、実施の形態１の変形例４と同様に、ＩＧＢＴ１４の逆電圧耐量が向上することから、逆耐圧モードのリーク電流を抑制することができる。また、実施の形態１の変形例４と同様に、ＩＧＢＴ１４のターンオフ動作時に電流遮断能力の低下を抑制することができる。
＜実施の形態５＞
図３５は、本発明の実施の形態５に係る半導体装置の構成を示す断面図である。なお、本実施の形態に係る半導体装置において、実施の形態１で説明した構成要素と同一または類似するものについては同じ符号を付し、実施の形態１と異なる点を中心に説明する。
この図３５に示すように、本実施の形態に係る半導体装置は、複数のＰ層３８の代わりに、（ｎ＋１）個のＰ層４２（第２導電型の第１のＰ層４２−１、第２のＰ層４２−２、…、第（ｎ＋１）のＰ層４２−（ｎ＋１））を備えている。
このうちｎ個の第１乃至第ｎのＰ層４２−１〜４２−ｎは、活性領域１１の端部と終端領域５１との間の半導体基板１の表面内に、活性領域５１から終端領域５１に向かう方向に配列されている。なお、第１乃至第ｎのＰ層４２−１〜４２−ｎの半導体基板１表面におけるＰ型の不純物濃度である表面濃度は互いに同一であり、かつ、半導体基板１表面から第１乃至第ｎのＰ層４２−１〜４２−ｎの下端までの距離である下端距離は互いに同一である。
そして、残りの１個の第（ｎ＋１）のＰ層４２−（ｎ＋１）は、第１乃至第ｎのＰ層４２−１〜４２−ｎのうち少なくとも第１のＰ層４２−１の下部に隣接している。
本実施の形態では、この複数のＰ層４２は、全体として、活性領域１１の端部、主ＰＮ接合領域３１及び終端領域５１にわたって形成されており、活性領域１１の最外周（活性領域１１の端）に位置するゲート電極１８周辺に生じる高電界を抑制するＰ型フィールドストッパー層（以下「ＰＦＳ層」）として機能する。
この（ｎ＋１）個のＰ層４２のうち、第１のＰ層４２−１は、上述のＰ層３３−１（主接合Ｐ層）に対応している。そして、活性領域１１と主ＰＮ接合領域３１との境界線Ｂは、エミッタ電極２３とＰ＋層３４とのコンタクトホールのうち半導体基板１端側の端を通り、主ＰＮ接合領域３１と終端領域５１との境界線Ｃは、第１のＰ層４２−１のうち半導体基板１端側の端を通っている。
第１のＰ層４２−１及び第（ｎ＋１）のＰ層４２−（ｎ＋１）の表面濃度をそれぞれＰ（１），Ｐ（ｎ＋１）とした場合に、Ｐ（１）＞Ｐ（ｎ＋１）が満たされている。また、第１のＰ層４２−１及び第（ｎ＋１）のＰ層４２−（ｎ＋１）の下端距離をそれぞれＤ（１），Ｄ（ｎ＋１）とした場合に、Ｄ（１）＜Ｄ（ｎ＋１）が満たされている。
以上のような本実施の形態に係る構成においては、複数のＰ層４２（ＰＦＳ層）のうち外周の第（ｎ＋１）のＰ層４２−（ｎ＋１）が電圧を持つことになるが、この第（ｎ＋１）のＰ層４２−（ｎ＋１）の断面形状の曲率は、比較的低くなっている。したがって、局所部分に対する高電界の集中的な印加を抑制することができる。
また、複数のＰ層４１の濃度設計は、Ｐ（１）＞Ｐ（ｎ＋１）であり、セル（活性領域１１）に近くなるほど、複数のＰ層４２（ＰＦＳ層）の濃度が段階的に高くなっている。したがって、空乏層が横方向に伸びて第１のＰ層４２−１に達することが、第（ｎ＋１）のＰ層４２−（ｎ＋１）によって抑制される。その結果、第１のＰ層４２−１の断面形状における高曲率の部分において、内外の静電ポテンシャル差がほぼ０となることから、第（ｎ＋１）のＰ層４２−（ｎ＋１）の当該部分に高電界が印加されるのを抑制することができる。
以上により、本実施の形態に係る半導体装置によれば、局所部分に対する高電界の集中的な印加が抑制される。つまり高電界が分散することから、最大電圧耐量を高めることができる。また、電界の変化が複数のＰ層４２内でなだらかとなることから、耐圧を一定にした場合には、実施の形態１と同様に終端幅Ｌｅを低減できる。したがって、チップ面積を低減することができる。
なお、第（ｎ＋１）のＰ層４２−（ｎ＋１）の設計の許容範囲は、デバイスに要求される終端幅Ｌｅ及び電圧耐量に基づいて決定される。ここでは、実施の形態１と同様に、第（ｎ＋１）のＰ層４２−（ｎ＋１）の下端距離Ｄ（ｎ＋１）を、１５〜３０μｍとし（図５及び図６）、第（ｎ＋１）のＰ層４２−（ｎ＋１）の表面濃度Ｐ（ｎ＋１）を、半導体基板１の不純物濃度の１０〜１０００倍としている（図７）。また、第１乃至第２のＰ層４２−１〜４２−ｎの本数、幅、間隔は、デバイスの電圧耐量のマージン、及び、各耐圧モードの電界分布最適化に基づいて決定される。
以上のように本実施の形態に係る半導体装置は、活性領域１１に近くなるほどＰ層４２の濃度が高くなるように構成されており、また、第（ｎ＋１）のＰ層４２−（ｎ＋１）の表面濃度Ｐ（ｎ＋１）が半導体基板１の不純物濃度の１０〜１０００倍、第（ｎ＋１）のＰ層４２−（ｎ＋１）の下端距離Ｄ（ｎ＋１）が１５〜３０μｍとなるように構成されている。したがって、ＩＧＢＴ１４の特性を悪化させずに、チップ面積を低減することができるとともに、耐圧特性能力及びターンオフ遮断能力を向上することができる。
＜実施の形態５の変形例１＞
図３６は、実施の形態５の変形例１に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例１と対応するものである。
つまり、裏面Ｐ層２５は、終端領域５１の半導体基板１端側の領域を除く、活性領域１１内部の領域を含む所定の領域において、裏面Ｎ層２４上に形成されている。そして、裏面Ｐ層２５の端は、図１２及び図１３に示した箇所Ａ３と箇所Ａ４との間に位置するように構成されている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて、裏面Ｎ層２４上に形成される（裏面Ｎ層２４と直接短絡するように形成される）とともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
このような本変形に係る半導体装置によれば、実施の形態１の変形例１と同様に、ＩＧＢＴ１４のＯＮ状態への悪影響が生じることなく、ＩＧＢＴ１４のターンオフ遮断能力を向上させることができ、かつ、ＯＮ電圧の上昇を抑制することができる。なお、裏面Ｐ層２５が形成される所定の領域（つまり裏面Ｐ層形成領域）は、図３６に示される領域に限ったものではなく、図９〜図１１に示した領域であっても上述と同様の効果を得ることができる。
＜実施の形態５の変形例２＞
図３７は、実施の形態５の変形例２に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例２と対応するものである。
つまり、本変形例においては、半導体基板１裏面から裏面Ｎ層２４の不純物濃度のピーク（第１ピーク）までの距離Ｒは、半導体基板１裏面からピークまでの間における裏面Ｎ層２４の不純物濃度の標準偏差に対応する位置とピークとの距離をΔＲ、裏面Ｎ層２４の半導体基板１裏面における不純物濃度をＮ０、裏面Ｎ層２４のピークにおける不純物濃度をＮｂとした場合に、実施の形態１の変形例２で説明した式が成り立つように構成されている。
このような本変形に係る半導体装置によれば、裏面Ｎ層２４の不純物濃度のピークの位置は、半導体基板１裏面から深くなっていることから、実施の形態１の変形例２と同様に、裏面Ｎ層２４のコレクタ電極２６側の不純物濃度が低減する。したがって、終端領域５１において裏面Ｎ層２４とコレクタ電極２６とが形成するオーミックコンタクトの影響が低減される。その結果、実施の形態１の変形例２と同様に、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
＜実施の形態５の変形例３＞
図３８は、実施の形態５の変形例３に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例３と対応するものである。
つまり、本変形例においては、コレクタ電極２６が、裏面Ｎ層２４上に形成されずに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。したがって、実施の形態１の変形例３と同様に、終端領域５１において裏面Ｎ層２４及びコレクタ電極２６がオーミックコンタクトを形成しなくなることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができる。
＜実施の形態５の変形例４＞
図３９は、実施の形態５の変形例４に係る半導体装置の構成を示す断面図である。なお、本変形例は、実施の形態１の変形例４と対応するものである。
つまり、本変形例においては、裏面Ｐ層２５よりも不純物濃度が低い低濃度Ｐ層２７が、裏面Ｐ層形成領域を除いて裏面Ｎ層２４上に形成されている。なお、低濃度Ｐ層２７の不純物濃度のピークは、半導体基板１の不純物濃度よりも高く、裏面Ｎ層２５の不純物濃度のピークよりも低くなっている。そして、コレクタ電極２６は、裏面Ｐ層形成領域を除いて低濃度Ｐ層２７上に形成されるとともに、裏面Ｐ層形成領域において裏面Ｐ層２５上に形成されている。
このような本変形例に係る半導体装置によれば、実施の形態１の変形例４と同様に、ＩＧＢＴ１４の逆電圧耐量が向上することから、逆耐圧モードのリーク電流を抑制することができる。また、実施の形態１の変形例４と同様に、ＩＧＢＴ１４のターンオフ動作時に電流遮断能力の低下を抑制することができる。
＜実施の形態１〜５に係る半導体装置の評価＞
＜終端幅＞
図４０は、実施の形態１に係る半導体装置（図１）における、終端領域５１の面積の低減効果、つまり、終端幅Ｌｅの低減効果を示す図である。なお、ここでは、各耐圧クラス（６００，…，６５００Ｖ）に対して、電圧耐量ＢＶＣＥＳを一律に耐圧クラスの１．３倍としている。図４０の縦軸の目盛りは関連半導体装置の終端幅Ｌｅを基準として、実施の形態１に係る半導体装置の終端幅Ｌｅを規格化した値を示す。
この図４０から分かるように、実施の形態１に係る半導体装置によれば、各耐圧クラスに対し、関連半導体装置よりも終端幅Ｌｅは５０％程度低減することができる。つまり、小さい終端幅Ｌｅで同等の電圧耐量を有することができる。この理由を考察すると、複数のＰ層３８（ＰＦＳ層）のうち外周のＰ層３８の断面形状の曲率が比較的低く、局所部分に対する高電界の集中的な印加を抑制することができたためであると考えられる。なお、縦方向に配列されたＰ層を備える実施の形態２〜５に係る半導体装置においても、程度には若干の差があるものの、同様に、関連半導体装置よりも終端幅Ｌｅを低減することができる。
＜耐圧モードのリーク電流と電圧耐量＞
図４１は、関連半導体装置、及び、実施の形態１に係る半導体装置（図１）の耐圧特性を評価するための実験に用いた評価回路の図である。ここでは、耐圧４５００ＶのＩＧＢＴのデバイスを用い、評価の際の各種条件は、ゲートとエミッタとの間の電圧ＶＧＥ＝０Ｖ、ジャンクション温度Ｔｊ＝３９８Ｋ、ＤＣモードとし、電圧ＶＣＣ（つまりコレクタとエミッタとの間の電圧ＶＣＥ）を変更していった。また、ここでの実施の形態１に係る半導体装置として、終端幅Ｌｅが関連半導体装置の終端幅の５０％程度の幅である半導体装置を用いた。
図４２は、上記条件下における、関連半導体装置、及び、実施の形態１に係る半導体装置の耐圧リーク電流特性評価波形を示す図である。図４２に示されるように、実施の形態１に係る半導体装置によれば、電圧ＶＣＣ＝４５００Ｖのリーク電流ＪＣＥＳ（図４２において実線）を、関連半導体装置の同電圧のリーク電流ＪＣＥＳ（図４２において破線）の９０％程度に減少することができた。つまり、終端領域１３での表面電界が抑えられたため、高電界によるドリフト電流を減少することができた。また、局所的なインパクトイオン化が抑制されることから、臨界電界を超えることによるデバイス破壊を抑えることができた。
図４３は、関連半導体装置、及び、実施の形態１に係る半導体装置の半導体基板１表面の横方向の位置に対する、一定の耐圧（ＶＣＥ＝４５００Ｖ）下の電界強度（下側のグラフ）及び静電ポテンシャル（上側のグラフ）を示す図である。なお、図４３、及び、後述する図４４〜図４６のグラフはシミュレーションにより得られたものである。
図４３の左側の縦軸の目盛りは半導体基板１表面の電界強度を示し、図４３の右側の縦軸の目盛りは半導体基板１表面の静電ポテンシャルを示している。図４３の横軸は図５７に示されるｘ−ｘ’の線、図１に示されるＸ−Ｘ’の線に対応しており、その０の目盛りは、ゲート電極１８のうち半導体基板１端側の端の位置を示し、１の目盛りは、半導体基板１端の位置を示す。
図４３に示されるように、実施の形態１に係る半導体装置は、その静電ポテンシャル（図４３上側の実線）を、関連半導体装置の静電ポテンシャル（図４３上側の破線）とほぼ同一にすることができるとともに、その最大電界強度（図４３下側の実線のピーク）を、関連半導体装置の最大電界強度（図４３下側の破線のピーク）よりも４０％以上抑制することができる。
図４４は、関連半導体装置、及び、実施の形態１に係る半導体装置の半導体基板１表面の横方向の位置に対する、一定の耐圧（ＶＣＥ＝４５００Ｖ）下の電界強度（下側のグラフ）及び不純物濃度（上側のグラフ）を示す図である。図４４の左側の縦軸の目盛りは電界強度を示し、図４４の右側の縦軸の目盛りは、半導体基板１の不純物濃度を基準として不純物濃度を規格化した値を示している。図４４の横軸は図４３と同様である。
図４４の破線に示されるように、関連半導体装置では、空乏層がゲート電極１８に最も近いＰ層３３まで伸びている。それに対し、図４４の実線及び一点鎖線に示されるように、実施の形態１に係る半導体装置では、空乏層は第１のＰ層３８−１まで伸びていない。したがって、実施の形態１に係る半導体装置によれば、局所部分に対する高電界の集中的な印加を抑制することができる。
図４５は、関連半導体装置、及び、実施の形態１に係る半導体装置の、半導体基板１の縦方向の位置に対する、一定の耐圧（ＶＣＥ＝４５００Ｖ）下の電界強度（下側のグラフ）及び不純物濃度（上側のグラフ）を示す図である。図４５の左側の縦軸の目盛りは電界強度を示し、図４５の右側の縦軸の目盛りは、半導体基板１の不純物濃度を基準として不純物濃度を規格化した値を示している。図４５の横軸は、図５７に示されるｙ−ｙ’の線、図１に示されるＹ−Ｙ’の線に対応しており、その０の目盛りは、半導体基板１の表面の位置を示す。
図４６は、関連半導体装置、及び、実施の形態１に係る半導体装置の、半導体基板１の縦方向の位置に対する、一定の耐圧（ＶＣＥ＝４５００Ｖ）下の電界強度（下側のグラフ）及び静電ポテンシャル（上側のグラフ）を示す図である。図４６の左側の縦軸の目盛りは電界強度を示し、図４６の右側の縦軸の目盛りは静電ポテンシャルを示している。図４６の横軸は図４５と同様である。図４６に示されるように、実施の形態１に係る半導体装置は、その静電ポテンシャル（図４６上側の実線）を、関連半導体装置の静電ポテンシャル（図４６上側の破線）とほぼ同一にすることができるとともに、その最大電界強度（図４６下側の実線のピーク）を、関連半導体装置の最大電界強度（図４６下側の破線のピーク）よりも４０％以上抑制することができる。
＜ターンオフ動作＞
図４７は、関連半導体装置、及び、実施の形態１に係る半導体装置（図１）のターンオフ特性を評価するための実験に用いた評価回路の図である。ここでは、耐圧４５００ＶのＩＧＢＴのデバイスを用い、評価の際の各種条件は、Ｖｃｃ＝２８００Ｖ、漏れインダクタンスＬｓ＝２．４７μＨ、Ｔｊ＝３９８Ｋ、ＪＣ＝５６Ａ／ｃｍ２とした。また、ここでの実施の形態１に係る半導体装置として、終端幅Ｌｅが関連半導体装置の終端幅の５０％程度の幅である半導体装置を用いた。
図４８は、上記条件下における、関連半導体装置のターンオフ特性評価（図４８の破線）、及び、実施の形態１に係る半導体装置のターンオフ特性評価（図４８の実線）の結果を示す図である。図４８に示されるように、実施の形態１に係る半導体装置及び関連半導体装置のターンオフロスがほぼ一定となる。
また、実施の形態１に係る半導体装置によれば、図４８の一点鎖線で囲まれる部分に示されるように関連半導体装置よりも電流が減少する時点のピーク電圧を抑制することができるとともに、図４８の二点鎖線で囲まれる部分に示されるように関連半導体装置よりも遮断後の電圧及び電流における発振を抑制することができる。この理由は、終端領域５１の下端距離Ｄが大きいＰ層３８にホールが蓄積され、電流が減少する時にホール電流が供給され、電流の変化率が緩和された結果、漏れインダクタンスＬｓによるピーク電圧及び発振を抑制することができた。
＜ターンオフ遮断能力＞
上述の図４７に示した評価回路図を用いて、関連半導体装置（図５７）、実施の形態１係る半導体装置（図１）及びその変形例１に係る半導体装置（図９）、実施の形態５に係る半導体装置（図３５）及びその変形例１に係る半導体装置（図３６）のターンオフ特性を評価した。ここでは、耐圧４５００ＶのＩＧＢＴのデバイスを用い、評価の際の各種条件は、Ｖｃｃ＝３４００Ｖ、Ｌｓ＝２．４７μＨ、Ｔｊ＝４２３Ｋとした。そして、電流密度ＪＣは５６Ａ／ｃｍ２から０．５Ａ／ｃｍ２毎に上げていき、半導体装置が破壊するまで評価を行った。なお、ターンオフ遮断能力を示す指標とは、半導体装置が破壊せずに遮断可能な最大の電流密度ＪＣ（ｂｒｅａｋ）としている。
図４９は、関連半導体装置及び実施の形態１に係る半導体装置等の、上記条件下におけるターンオフ遮断能力ＪＣ（ｂｒｅａｋ）を示す図である。ここでは、関連半導体装置のターンオフ遮断能力を基準として、実施の形態１係る半導体装置及びその変形例１に係る半導体装置、実施の形態５に係る半導体装置及びその変形例１に係る半導体装置のターンオフ遮断能力を規格化している。
実施の形態１に係る半導体装置（図１）の構造は、表面電界緩和効果によりインパクトイオン化が抑制されることから、関連半導体装置よりもターンオフ遮断能力が向上した。実施の形態１の変形例１に係る半導体装置（図９）の構造は、表面電界緩和効果だけでなく、ターンオフ時の終端領域５１に貯まるキャリアが抑制され、主ＰＮ接合領域３１内の高濃度のキャリアによる高電界が抑制され、インパクトイオン化が抑制されることから、ターンオフ遮断能力がさらに向上した。
図５０は、関連半導体装置（図５７）及び実施の形態１に係る半導体装置（図１）のターンオフ遮断能力における、裏面Ｐ層２５の濃度依存性を示す図である。なお、図５０の横軸の目盛りは、規格化された裏面Ｐ層２５の不純物濃度を示しており、破線は関連半導体装置に関するグラフ、実線は実施の形態１に係る半導体装置に関するグラフを示している。
この図５０に示されるように、裏面Ｐ層２５の濃度は、ＩＧＢＴ１４のＯＮ電圧を制御するデバイスパラメータの一つとなっており、ＩＧＢＴ１４のターンオフ遮断能力も裏面Ｐ層２５の濃度に依存している。そして、実施の形態１に係る半導体装置においては、裏面Ｐ層２５の濃度が多少変化しても、関連半導体装置よりもターンオフ時の遮断応力を高く維持することができる。なお、ここでは図示していないが、実施の形態２〜５に係る半導体装置についても同様に、関連半導体装置よりも、ターンオフ時の遮断応力を高く維持することができる。
図５１は、関連半導体装置及び実施の形態１に係る半導体装置（図１）のターンオフ遮断時の安全動作領域を示す図である。なお、破線は関連半導体装置に関するグラフ、実線は実施の形態１に係る半導体装置に関するグラフを示している。
この図５１に示されるように、実施の形態１に係る半導体装置によれば、関連半導体装置よりもＩＧＢＴ１４のターンオフ時の安全動作領域を拡大することができる。なお、ここでは図示していないが、実施の形態２〜５に係る半導体装置についても同様に、関連半導体装置よりもＩＧＢＴ１４のターンオフ時の安全動作領域を拡大することができる。
以上により、実施の形態１〜５に係る半導体装置によれば、ＩＧＢＴ１４のターンオフ遮断能力及び安全動作領域を拡大することができ、ＩＧＢＴ１４の破壊耐量を向上させることができる。
＜逆耐圧モードのリーク電流＞
図５２は、実施の形態１の変形例１〜変形例４（図９，図１０，図１１，図１５）の逆耐圧特性を評価するための実験に用いた評価回路の図である。ここでは、耐圧４５００ＶのＩＧＢＴのデバイスを用い、評価の際の各種条件は、Ｖｃｃ＝−１００Ｖ、ＶＧＥ＝０Ｖ、Ｔｊ＝４２３Ｋ，ＡＣモードとした。
図５３は、上記条件下における、実施の形態１の変形例１〜変形例４に係る半導体装置の逆耐圧リーク電流特性評価波形を示す図である。図５３に示されるように、電圧ＶＣＥ＝−６０Ｖである場合には、変形例２〜４に係る半導体装置の逆耐圧リーク電流（実線）は、変形例１に係る半導体装置の逆耐圧リーク（破線）よりも１０％以下まで低減することができた。この理由は、例えば、変形例４に係る半導体装置（図１５）では、裏面Ｎ層２４及びコレクタ電極２６がオーミックコンタクトを形成しておらず、また、ＩＧＢＴ１４の逆耐圧時に裏面Ｎ層２４及び低濃度Ｐ層２７の接合部にて耐圧（逆耐圧）を保持するためであると考えられる。また、ＩＧＢＴ１４の逆耐圧時に、半導体基板１表面側のＰ＋層２１と裏面Ｎ層２４との間に形成される順バイアスダイオードの効果が抑制されることから、ＩＧＢＴ１４の逆電圧耐量が向上し、逆耐圧モードのリーク電流を抑制することができるためであると考えられる。
＜その他について＞
以上においては、活性領域１１に形成された半導体素子はＩＧＢＴ１４を含むものとして説明した。しかし半導体素子はＩＧＢＴ１４を含むものに限ったものではなく、当該半導体素子は、図５４（ａ）に示されるようにダイオード２８を含むものであってもよいし、図５４（ｂ）に示されるように活性領域１１のエミッタ構造として平面ゲート構造を有するＩＧＢＴ２９を含むものであってもよい。これらの構成であっても、上述と同様の効果が期待できる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 半導体基板、１１ 活性領域、１４，２９ ＩＧＢＴ、１８ ゲート電極、２４ 裏面Ｎ層、２５ 裏面Ｐ層、２６ コレクタ電極、２７ 低濃度Ｐ層、２８ ダイオード、３８，３９，４０，４１，４２ Ｐ層、５１ 終端領域。
本発明に係る半導体装置は、活性領域と、当該活性領域と離間してその外側を囲う終端領域とが規定された第１導電型の半導体基板と、前記活性領域に形成された半導体素子と、前記活性領域の端部と前記終端領域の前記活性領域側の端との間の前記半導体基板の表面内に少なくとも部分的に重なって形成され、かつ、少なくとも一部が前記活性領域の前記端部もしくは前記終端領域の前記端を超えて前記活性領域もしくは前記終端領域にも形成された第２導電型の複数の不純物層とを備える。前記複数の不純物層のうち任意の隣り合う２つの第ｉ不純物層及び第（ｉ＋１）不純物層に関し、前記第ｉ不純物層及び第（ｉ＋１）不純物層の前記半導体基板表面における前記第２導電型の不純物濃度である表面濃度をそれぞれＰ（ｉ），Ｐ（ｉ＋１）とし、前記半導体基板表面から前記第ｉ不純物層及び第（ｉ＋１）不純物層の下端までの距離である下端距離をそれぞれＤ（ｉ），Ｄ（ｉ＋１）とし、前記終端領域の前記活性領域側の前記端から前記第ｉ不純物層及び第（ｉ＋１）不純物層の前記半導体基板端側の端までの距離をそれぞれＢ（ｉ），Ｂ（ｉ＋１）とした場合に、Ｐ（ｉ）＞Ｐ（ｉ＋１）と、Ｄ（ｉ）＜Ｄ（ｉ＋１）と、Ｂ（ｉ）＜Ｂ（ｉ＋１）とが満たされる。そして、前記複数の不純物層のうち前記下端距離が最も大きい不純物層の前記表面濃度が、前記半導体基板の前記第１導電型の不純物濃度の１０〜１０００倍であり、当該不純物層の前記下端距離が、１５〜３０μｍである。
第１及び第２のＰ層４１−１，４１−２は、活性領域１１の端部と終端領域５１との間の半導体基板１の表面内に少なくとも部分的に重なって形成されている。そして、第１のＰ層４１−１の活性領域１１側におけるＰ型の不純物濃度は、第１のＰ層４１−１の終端領域５１側における当該不純物濃度よりも高くなっている。なお、ここでは、第１のＰ層４１−１の不純物濃度は、終端領域５１から活性領域１１に向かうにつれて連続的に高くなるように形成されている。このような第１のＰ層４１−１を形成するためには、例えば、まず、終端領域５１から活性領域１１に向かうにつれて段階的に高くなる複数の不純物濃度領域を形成する工程と、その後に当該複数の不純物濃度領域を熱拡散してそれらの間の濃度の差を低下させる工程とを行う。

Claims (23)

  1. 活性領域（１１）と、当該活性領域と離間してその外側を囲う終端領域（５１）とが規定された第１導電型の半導体基板（１）と、
    前記活性領域に形成された半導体素子（１４）と、
    前記活性領域の端部と前記終端領域との間の前記半導体基板の表面内に少なくとも部分的に重なって形成された第２導電型の複数の不純物層（３８−１，３８−２，３８−３，３８−４）と
    を備え、
    前記複数の不純物層のうち任意の隣り合う２つの第ｉ不純物層及び第（ｉ＋１）不純物層に関し、前記第ｉ不純物層及び第（ｉ＋１）不純物層の前記半導体基板表面における前記第２導電型の不純物濃度である表面濃度をそれぞれＰ（ｉ），Ｐ（ｉ＋１）とし、前記半導体基板表面から前記第ｉ不純物層及び第（ｉ＋１）不純物層の下端までの距離である下端距離をそれぞれＤ（ｉ），Ｄ（ｉ＋１）とし、前記終端領域の前記活性領域側の端から前記第ｉ不純物層及び第（ｉ＋１）不純物層の前記半導体基板端側の端までの距離をそれぞれＢ（ｉ），Ｂ（ｉ＋１）とした場合に、Ｐ（ｉ）＞Ｐ（ｉ＋１）と、Ｄ（ｉ）＜Ｄ（ｉ＋１）と、Ｂ（ｉ）＜Ｂ（ｉ＋１）とが満たされ、
    前記複数の不純物層のうち前記下端距離が最も大きい不純物層（３８−４）の前記表面濃度が、前記半導体基板の前記第１導電型の不純物濃度の１０〜１０００倍であり、当該不純物層（３８−４）の前記下端距離が、１５〜３０μｍである、半導体装置。
  2. 活性領域（１１）と、当該活性領域と離間してその外側を囲う終端領域（５１）とが規定された第１導電型の半導体基板（１）と、
    前記活性領域に形成された半導体素子（１４）と、
    前記活性領域の端部と前記終端領域との間の前記半導体基板の表面内に部分的に重なって形成された第２導電型の第１及び第２不純物層（３９−１，３９−２）と、
    前記第１不純物層の前記終端領域側の下部と、前記第２不純物層の前記活性領域側の下部とに隣接する前記第２導電型の第３不純物層（３９−３）と
    を備え、
    前記第１乃至第３不純物層の前記半導体基板表面における前記第２導電型の不純物濃度である表面濃度をそれぞれＰ（１），Ｐ（２），Ｐ（３）とし、前記半導体基板表面から前記第１乃至第３不純物層の下端までの距離である下端距離をそれぞれＤ（１），Ｄ（２），Ｄ（３）とし、前記終端領域の前記活性領域側の端から前記第１乃至第３不純物層の前記半導体基板端側の端までの距離をそれぞれＢ（１），Ｂ（２），Ｂ（３）とした場合に、Ｐ（１）＞Ｐ（２）＞Ｐ（３）と、Ｄ（１）＜Ｄ（２）＜Ｄ（３）と、Ｂ（１）＜Ｂ（３）＜Ｂ（２）とが満たされ、
    前記第２不純物層（３９−２）の前記表面濃度Ｐ（２）が、前記半導体基板の前記第１導電型の不純物濃度の１０〜１０００倍であり、前記第３不純物層（３９−３）の前記下端距離Ｄ（３）が、１５〜３０μｍである、半導体装置。
  3. 活性領域（１１）と、当該活性領域と離間してその外側を囲う終端領域（５１）とが規定された第１導電型の半導体基板（１）と、
    前記活性領域に形成された半導体素子（１４）と、
    前記活性領域の端部と前記終端領域との間の前記半導体基板の表面内に少なくとも部分的に重なって形成された第２導電型の第１及び第２不純物層（４０−１，４０−２）と、
    前記第１不純物層の前記終端領域側の端部に隣接する前記第２導電型の第３不純物層（４０−３）と、
    前記第２不純物層の前記終端領域側の端部に隣接する前記第２導電型の第４不純物層（４０−４）と
    を備え、
    前記第１乃至第４不純物層の前記半導体基板表面における前記第２導電型の不純物濃度である表面濃度をそれぞれＰ（１），Ｐ（２），Ｐ（３），Ｐ（４）とし、前記半導体基板表面から前記第１乃至第４不純物層の下端までの距離である下端距離をそれぞれＤ（１），Ｄ（２），Ｄ（３），Ｄ（４）とし、前記終端領域の前記活性領域側の端から前記第１乃至第４不純物層の前記半導体基板端側の端までの距離をそれぞれＢ（１），Ｂ（２），Ｂ（３），Ｂ（４）とした場合に、Ｐ（１）＞Ｐ（３）＝Ｐ（４）＞Ｐ（２）と、Ｄ（１）＜Ｄ（３）＝Ｄ（４）＜Ｄ（２）と、Ｂ（１）＜Ｂ（３）＜Ｂ（２）＜Ｂ（４）とが満たされ、
    前記第４不純物層（４０−４）の前記表面濃度Ｐ（４）が、前記半導体基板の前記第１導電型の不純物濃度の１０〜１０００倍であり、前記第２不純物層（４０−２）の前記下端距離Ｄ（２）が、１５〜３０μｍである、半導体装置。
  4. 活性領域（１１）と、当該活性領域と離間してその外側を囲う終端領域（５１）とが規定された第１導電型の半導体基板（１）と、
    前記活性領域に形成された半導体素子（１４）と、
    前記活性領域の端部と前記終端領域との間の前記半導体基板の表面内に少なくとも部分的に重なって形成された第２導電型の第１及び第２不純物層（４１−１，４１−２）と
    を備え、
    前記第１不純物層（４１−１）の前記活性領域における前記第２導電型の不純物濃度は、前記第１不純物層の前記終端領域における当該不純物濃度よりも高く、
    前記第２不純物層の前記半導体基板表面における前記第２導電型の不純物濃度である表面濃度をＰ（２）とし、前記第１不純物層の前記表面濃度の最小をＰｍｉｎ（１）とし、前記半導体基板表面から前記第１及び第２不純物層の下端までの距離である下端距離をそれぞれＤ（１），Ｄ（２）とし、前記終端領域の前記活性領域側の端から前記第１及び第２不純物層の前記半導体基板端側の端までの距離をそれぞれＢ（１），Ｂ（２）とした場合に、Ｐｍｉｎ（１）＞Ｐ（２）と、Ｄ（１）＜Ｄ（２）と、Ｂ（１）＜Ｂ（２）とが満たされ、
    前記第２不純物層（４１−２）の前記表面濃度Ｐ（２）が、前記半導体基板の前記第１導電型の不純物濃度の１０〜１０００倍であり、前記第２不純物層（４１−２）の前記下端距離Ｄ（２）が、１５〜３０μｍである、半導体装置。
  5. 活性領域（１１）と、当該活性領域と離間してその外側を囲う終端領域（５１）とが規定された第１導電型の半導体基板（１）と、
    前記活性領域に形成された半導体素子（１４）と、
    前記活性領域の端部と前記終端領域との間の前記半導体基板の表面内に、前記活性領域から前記終端領域に向かう方向に配列された第２導電型の第１乃至第ｎ不純物層（４２−１〜４２−ｎ）と、
    前記第１乃至第ｎ不純物層のうち少なくとも前記第１不純物層の下部に隣接する前記第２導電型の第（ｎ＋１）不純物層（４２−（ｎ＋１））と
    を備え、
    前記第１乃至第ｎ不純物層の前記半導体基板表面における前記第２導電型の不純物濃度である表面濃度は互いに同一であり、かつ、前記半導体基板表面から前記第１乃至第ｎ不純物層の下端までの距離である下端距離は互いに同一であり、
    前記第１不純物層及び前記第（ｎ＋１）不純物層の前記表面濃度をそれぞれＰ（１），Ｐ（ｎ＋１）とし、前記第１不純物層及び前記第（ｎ＋１）不純物層の前記下端距離をそれぞれＤ（１），Ｄ（ｎ＋１）とした場合に、Ｐ（１）＞Ｐ（ｎ＋１）と、Ｄ（１）＜Ｄ（ｎ＋１）とが満たされ、
    前記第（ｎ＋１）不純物層（４２−（ｎ＋１））の前記表面濃度Ｐ（ｎ＋１）が、前記半導体基板の前記第１導電型の不純物濃度の１０〜１０００倍であり、前記第（ｎ＋１）不純物層の前記下端距離Ｄ（ｎ＋１）が、１５〜３０μｍである、半導体装置。
  6. 請求項１に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記所定の領域を除いて前記第１裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  7. 請求項１に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記第１裏面不純物層上に形成されずに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  8. 請求項１に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記所定の領域を除いて前記第１裏面不純物層上に形成された、前記第２裏面不純物層よりも不純物濃度が低い前記第２導電型の第３裏面不純物層と、
    前記所定の領域を除いて前記第３裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  9. 請求項２に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記所定の領域を除いて前記第１裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  10. 請求項２に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記第１裏面不純物層上に形成されずに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  11. 請求項２に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記所定の領域を除いて前記第１裏面不純物層上に形成された、前記第２裏面不純物層よりも不純物濃度が低い前記第２導電型の第３裏面不純物層と、
    前記所定の領域を除いて前記第３裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  12. 請求項３に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記所定の領域を除いて前記第１裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  13. 請求項３に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記第１裏面不純物層上に形成されずに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  14. 請求項３に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記所定の領域を除いて前記第１裏面不純物層上に形成された、前記第２裏面不純物層よりも不純物濃度が低い前記第２導電型の第３裏面不純物層と、
    前記所定の領域を除いて前記第３裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  15. 請求項４に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記所定の領域を除いて前記第１裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  16. 請求項４に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記第１裏面不純物層上に形成されずに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  17. 請求項４に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記所定の領域を除いて前記第１裏面不純物層上に形成された、前記第２裏面不純物層よりも不純物濃度が低い前記第２導電型の第３裏面不純物層と、
    前記所定の領域を除いて前記第３裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  18. 請求項５に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記所定の領域を除いて前記第１裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  19. 請求項５に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記第１裏面不純物層上に形成されずに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  20. 請求項５に記載の半導体装置であって、
    前記半導体基板の裏面上に形成された前記第１導電型の第１裏面不純物層と、
    前記終端領域の前記半導体基板端側の領域を除く、前記活性領域内部の領域を含む所定の領域において、前記第１裏面不純物層上に形成された前記第２導電型の第２裏面不純物層と、
    前記所定の領域を除いて前記第１裏面不純物層上に形成された、前記第２裏面不純物層よりも不純物濃度が低い前記第２導電型の第３裏面不純物層と、
    前記所定の領域を除いて前記第３裏面不純物層上に形成されるとともに、前記所定の領域において前記第２裏面不純物層上に形成された電極と
    をさらに備える、半導体装置。
  21. 請求項６，９，１２，１５，１８のいずれかに記載の半導体装置であって、
    前記半導体素子は、
    前記半導体基板のトレンチ内に形成されたゲート電極を有し、
    前記第２裏面不純物層の端は、
    前記ゲート電極の前記終端領域側の端の箇所と、前記終端領域の両端間の距離の１／４だけ前記終端領域の前記活性領域側の端から前記半導体基板端側に位置する箇所との間に位置する、半導体装置。
  22. 請求項８，１１，１４，１７，２０のいずれかに記載の半導体装置であって、
    前記第３裏面不純物層の不純物濃度の第２ピークは、
    前記半導体基板の不純物濃度よりも高く、前記第１裏面不純物層の不純物濃度の第３ピークよりも低い、半導体装置。
  23. 請求項６乃至請求項２２に記載の半導体装置であって、
    前記半導体基板裏面から前記第１裏面不純物層の不純物濃度の第１ピークまでの距離Ｒは、前記半導体基板裏面から前記第１ピークまでの間における前記第１裏面不純物層の不純物濃度の標準偏差に対応する位置と前記第１ピークとの距離をΔＲ、前記第１裏面不純物層の前記半導体基板裏面における不純物濃度をＮ０、前記第１裏面不純物層の前記第１ピークにおける不純物濃度をＮｂとした場合に次式を満たす、半導体装置。
    Figure 2013132568
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