CN110911475A - 晶体管终端结构及其制造方法 - Google Patents
晶体管终端结构及其制造方法 Download PDFInfo
- Publication number
- CN110911475A CN110911475A CN201911042743.4A CN201911042743A CN110911475A CN 110911475 A CN110911475 A CN 110911475A CN 201911042743 A CN201911042743 A CN 201911042743A CN 110911475 A CN110911475 A CN 110911475A
- Authority
- CN
- China
- Prior art keywords
- ring
- substrate
- rings
- transistor
- termination structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000002347 injection Methods 0.000 claims abstract description 9
- 239000007924 injection Substances 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 47
- 229920005591 polysilicon Polymers 0.000 claims description 47
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 4
- 239000007943 implant Substances 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 238000002513 implantation Methods 0.000 abstract description 10
- 230000005684 electric field Effects 0.000 abstract description 6
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 238000010891 electric arc Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 71
- 238000001459 lithography Methods 0.000 description 10
- 230000002829 reductive effect Effects 0.000 description 8
- 230000002441 reversible effect Effects 0.000 description 8
- 238000001259 photo etching Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000670 limiting effect Effects 0.000 description 4
- 230000036961 partial effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 238000011112 process operation Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000004083 survival effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及一种晶体管终端结构及其制造方法，所述方法包括：提供衬底，衬底上形成有第一掩膜层，第一掩膜层开设有分压环掺杂窗口；通过分压环掺杂窗口注入第二导电类型杂质以在衬底上形成多个分压环；在衬底上形成第二掩膜层，第二掩膜层开设有截止环注入窗口；通过截止环注入窗口注入第一导电类型杂质以在衬底上形成截止环，终端结构在各拐角部的截止间距大于在各平直部的截止间距。本发明在拐角部的截止间距大于在平直部的截止间距。晶体管的有源区是低电位，截止环处为高电位，在拐角部形成电场集中的尖峰。拐角部的截止间距越大，截止环与有源区的距离就越远，高电压击穿空气的距离越长，能够避免有源区与截止环间的电弧放电的异常现象出现。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种晶体管终端结构，还涉及一种晶体管终端结构的制造方法。
背景技术
各类平面型、沟槽型、特殊结构型的功率晶体管器件需要终端浮空分压环分步承压来提高器件的耐压能力，而常规浮空分压环终端需要以增加浮空分压环的个数来提升耐压能力，如此一来，整个终端长度必将增加，以致整个晶体管器件的面积尺寸也跟随增加，而晶体管面积尺寸是器件制造生产性企业的敏感成本，晶体管面积尺寸增加势必影响到了器件的销售价格，降低了企业的产品市场竞争力，根本上影响了晶体管制造企业的发展生存，也不利于企业产品的更新换代。
发明内容
基于此，有必要提供一种新型的晶体管终端结构及其制造方法。
一种晶体管终端结构，所述终端结构在平面上环状包围晶体管的有源区，所述终端结构包括多个平直部和将相邻的平直部连接在一起的拐角部，各相邻的平直部间呈大于零度的夹角并通过一拐角部连接过渡，所述终端结构包括截止环和多个分压环，各分压环设于截止环与有源区和终端结构的分界处的主结之间；所述终端结构在各拐角部的截止间距均大于在各平直部的截止间距。
在其中一个实施例中，所述截止环在各拐角部的宽度均大于在各平直部的宽度。
在其中一个实施例中，还包括多个多晶硅场板，至少部分多晶硅场板与各分压环一一对应设置，多晶硅场板在对应的分压环顶面的正投影与分压环有交叠。
在其中一个实施例中，还包括金属场板，所述金属场板将距所述截止环最近的一个分压环与对应的多晶硅场板电连接。
在其中一个实施例中，其余各与分压环一一对应的多晶硅场板上不设金属场板与分压环电连接。
在其中一个实施例中，所述截止环的导电类型与各所述分压环相反。
在其中一个实施例中，所述终端结构包括衬底和衬底上的外延层，所述截止环和各分压环设于所述外延层中，所述衬底、外延层及截止环具有第一导电类型，各所述分压环具有第二导电类型。
一种晶体管终端结构的制造方法，所述终端结构在平面上环状包围晶体管的有源区，所述终端结构包括多个平直部和将相邻的平直部连接在一起的拐角部，各相邻的平直部间形成大于零度的夹角并通过一拐角部连接过渡，所述方法包括：提供衬底，所述衬底上形成有第一掩膜层，所述第一掩膜层开设有分压环掺杂窗口；通过所述分压环掺杂窗口注入第二导电类型杂质以在所述衬底上形成多个分压环；在所述衬底上形成第二掩膜层，所述第二掩膜层开设有截止环注入窗口；通过所述截止环注入窗口注入第一导电类型杂质以在所述衬底上形成截止环，所述终端结构在各拐角部的截止间距均大于在各平直部的截止间距，所述第一导电类型和第二导电类型为相反的导电类型。
在其中一个实施例中，所述衬底上还形成有外延层，所述截止环和各所述分压环形成于所述外延层中，所述形成多个分压环之后、所述在所述衬底上形成第二掩膜层之前，还包括步骤：在所述外延层上表面形成场氧化层；在所述场氧化层上形成多个多晶硅场板，至少部分多晶硅场板与各分压环一一对应设置，多晶硅场板在对应的分压环顶面的正投影与分压环有交叠。
在其中一个实施例中，所述通过所述截止环注入窗口注入第一导电类型杂质的步骤之后，还包括：在所述场氧化层上和多晶硅场板上形成介质层；刻蚀所述介质层形成接触孔；形成金属场板，所述金属场板通过所述接触孔将距所述截止环最近的一个分压环与对应的多晶硅场板电连接。
上述晶体管终端结构及其制造方法，在各拐角部的截止间距大于在各平直部的截止间距。晶体管的有源区是低电位，截止环处为高电位，在拐角部形成电场集中的尖峰。拐角部的截止间距越大，截止环与有源区的距离就越远，高电压击穿空气的距离越长，能够避免有源区与截止环间的电弧放电的异常现象出现。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1是晶体管的有源区以及终端结构的俯视图；
图2是一实施例中晶体管终端结构的剖面示意图；
图3是一个实施例中分压环24在终端结构中的俯视图；
图4是一实施例中晶体管终端结构的制造方法的流程图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
图1为晶体管的有源区200以及终端结构300的俯视图，终端结构300在平面上环状包围晶体管的有源区200。终端结构300的作用是保障器件的反向击穿电压，提升反向击穿可靠性。终端结构300包括多个平直部32和将相邻的平直部连接在一起的拐角部31，各相邻的平直部32间呈大于零度的夹角(图1所示实施例中为90度)并通过一拐角部31连接过渡(相邻的平直部32之间不直接连接，相邻的平直部32各自的延长线形成夹角)。图2是一实施例中晶体管终端结构的剖面示意图，图2中左侧为有源区200，右侧为终端结构300。终端结构300包括截止环26和多个分压环24，各分压环24设于截止环26与(有源区和终端结构的分界处的)主结22之间。终端结构300在各拐角部31的截止间距均大于在各平直部32的截止间距，截止间距指终端结构300最靠近截止环26的一个分压环24与截止环26的间距，即图2中的距离a。
在一个实施例中，分压环24的导电类型与截止环26相反，截止环26具有第一导电类型，分压环24具有第二导电类型。在本实施例中，第一导电类型是N型，第二导电类型是P型；在另一个实施例中，也可以第一导电类型是P型，第二导电类型是N型。
上述晶体管终端结构，在各拐角部31的截止间距大于在各平直部32的截止间距。晶体管的有源区200是低电位，截止环26处为高电位，在拐角部31形成电场集中的尖峰。拐角部31的截止间距越大，截止环26与有源区200的距离就越远，高电压击穿空气的距离越长，能够避免有源区200与截止环26间的电弧放电的异常现象出现。
各分压环24从原胞区(有源区)开始按照一定规律的环间距分布散开，形成功率晶体管的终端结构，其主要作用是将器件内部第二导电类型杂质对第一导电类型杂质曲面结的反压水平提升至相同掺杂外延材料的平面结状态。
在一个实施例中，截止环26在各拐角部31的宽度均大于在各平直部32的宽度。在拐角处31的电荷扩展区，耗尽层比较宽，耗尽层在截止环26中截止长度较长，因此拐角部31的截止环26宽度增加能够提升晶体管的反向击穿电压和可靠性。
在图2所示的实施例中，终端结构300包括衬底10和衬底上的外延层12，分压环24位于外延层12的上部区域。衬底10和外延层12均为第一导电类型，图2中衬底10为N+衬底，外延层12为N-外延层。分压环24为N+环，截止环26为P+环，主结22为P+结。
在一个实施例中，终端结构300还包括多个多晶硅场板42，至少部分多晶硅场板42与各分压环24一一对应设置。多晶硅场板42在对应的分压环24顶面的正投影与分压环24有交叠。在图2所示的实施例中，终端结构300包括4个分压环24，在其他实施例中分压环24也可以根据晶体管的设计指标(反向击穿电压和可靠性)选择其他数量。在图2所示的实施例中，终端结构300还包括场氧化层30，场氧化层30位于分压环24和外延层12顶部，多晶硅场板42在竖直方向位于场氧化层30上部，在水平方向位于相邻的分压环24之间，且多晶硅场板42一边与对应的分压环24搭边。在一个实施例中，多晶硅场板42上部还设有介质层，例如层间介质层(ILD)。
在图2所示的实施例中，终端结构300还包括金属场板44，金属场板44将距截止环26最近的一个分压环24与对应的多晶硅场板42电连接。在一个实施例中，金属场板44的长度大于等于多晶硅场板42的长度(长度即图2中的横向尺寸)。具体地，金属场板44位于对应的多晶硅场板42上部，将分压环24与多晶硅场板42进行短路连接，形成特定的等电位设计要求。在一个实施例中，金属场板44的为铝场板。
在一个实施例中，除金属场板44对应的多晶硅场板42以外，其余各与分压环24一一对应的多晶硅场板42上不设金属场板与分压环24电连接。在图2所示的实施例中，4个分压环24只有一个设置金属场板。如果设置过多将分压环24和多晶硅场板44短接的金属场板，容易引起终端放电打火现象，而且器件的反向击穿电压也不稳定，容易引起可靠性下降。在图2所示的实施例中，截止环26上也设有多晶硅场板42，并相应设有将截止环26与多晶硅场板42短路连接的金属场板。
在一个实施例中，金属场板44在各拐角部31的宽度大于在各平直部32的宽度。加宽金属场板44在拐角部31的宽度，能够降低拐角部31处柱面结上的电场强度，可以在优化终端的基础上，缩减分压环24的个数而不影响终端承压能力，从而降低成本。
在一个实施例中，分压环24在各拐角部31的环间距大于在各平直部32的环间距。图3是一个实施例中分压环24在终端结构中的俯视图。
在一个实施例中，分压环24的结深≥1μm，宽度≥1μm，各分压环24的结深和宽度相同，在制作流程上属单独光刻和高温推阱形成。
在一个实施例中，截止环结深≥0.2μm，宽度≥0.2μm，在制作流程上属单独光刻和高温推阱形成。
在一个实施例中，多晶硅场板42的厚度为0.4～1.2μm，介质层的厚度为0.5～2.5μm，场氧化层30的厚度为0.5～3μm，金属场板44的厚度为1～10μm；这些膜层的厚度能保证功率晶体管的可靠性。
发明人经实验研究认为，终端结构拐角部的分压环电场强度高于平直部的分压环，因此器件容易在拐角部提前发生雪崩击穿而导致器件反向击穿电压和可靠性降低。为了很好地解决这一问题而又不增加其他成本，本发明通过增加终端拐角部分压环、金属场板/多晶硅场板、环间距、截止环等相关终端参数的尺寸，极大地降低了终端弧度处的电场强度，从而提高了终端常温和高温耐压性能，且没有增加任何制造成本，且在终端设计优良的情况，可以缩减部分终端分压环，降低管体成本，本发明极大地增加了功率晶体管的市场竞争力和利润，提高了企业的知名度和品牌度。
具体地，上述晶体管终端结构在平直部尺寸长度未增加的情况下，拐角部相关参数加宽可以有效提高反向击穿电压10％～30％，改善效果非常明显。另一方面，适当优化功率晶体管终端平行处尺寸，缩减部分P+浮空环个数，保持反压或承压能力不变而降低了管芯的面积，可缩减到原终端尺寸的70％～90％，增加竞争力。另一方面，在没有增加或缩减管芯终端尺寸的条件下有效的改善了终端常温和高温的耐压能力，使高温反偏电压HTRB的性能提升了50％。另一方面，在没有增加或缩减终端尺寸的条件下，增加弧度处截止间距和截止环宽，能够使终端截止环与有源区打火或放电的异常缺点得到有效改善。
本申请相应地提出一种晶体管终端结构的制造方法，图4是一实施例中晶体管终端结构的制造方法的流程图，包括：
S410，提供衬底。
衬底上形成有第一掩膜层，第一掩膜层开设有分压环掺杂窗口。在一个实施例中，衬底为第一导电类型的、具有两个相对主面的半导体外延硅片，并在第一主面形成有第一氧化硅层，即场氧化层。本实施例选择性地光刻并刻蚀第一氧化硅层，界定出分压环掺杂窗口。在一个实施例中，高温热生长形成场氧化层的步骤是单独工序作业而成。在一个实施例中，分压环掺杂窗口的光刻为单独光刻工步形成。
S420，通过分压环掺杂窗口注入第二导电类型杂质以在衬底上形成多个分压环。
在本实施例中，第一导电类型是N型，第二导电类型是P型；在另一个实施例中，也可以第一导电类型是P型，第二导电类型是N型。在本实施例中，离子注入后通过高温推阱形成一定掺杂结深的P+分压环，分压环形成于衬底上的外延层中，分压环的结深要精确控制。在一个实施例中，步骤S420注入的第二导电类型杂质是硼B11(11表示相对原子质量)，在注入前，分压环掺杂窗口的
杂质硼B11注入剂量为1e12～8e16原子数/cm2，注入能量为60kev～150kev，高温推阱的扩散温度为900～1250℃，扩散时间为60～420min。
在一个实施例中，注入第二导电类型杂质后于第一主面有源区表面形成第二氧化硅层，即栅氧化层。
S430，在衬底上形成第二掩膜层。
第二掩膜层开设有截止环注入窗口。在本实施例中，是选择性地掩蔽光刻形成截止环注入窗口。
S440，通过截止环注入窗口注入第一导电类型杂质以在衬底上形成截止环。
在本实施例中，注入后高温推阱形成有效的N+截止环，截止环形成于衬底上的外延层中，截止环的结深要精确控制。在一个实施例中，截止环的高温推阱温度低于分压环的高温推阱温度。终端结构在各拐角部的截止间距均大于在各平直部的截止间距。
在一个实施例中，步骤S440注入的第一导电类型杂质是磷P31(31表示相对原子质量)，在注入前，截止环注入窗口的
杂质磷P31注入剂量为1e14～8e16原子数/cm2，注入能量为60kev～150kev，高温推阱的扩散温度为900～1150℃，扩散时间为60～300min。
在一个实施例中，步骤S420和S430之间还包括在场氧化层上形成多个多晶硅场板的步骤。在一个实施例中，是在第二氧化硅层表面淀积和掺杂形成导电多晶硅层，并选择性掩蔽光刻刻蚀出设计需要的Poly场板。至少部分多晶硅场板与各分压环一一对应设置，多晶硅场板在对应的分压环顶面的正投影与分压环有交叠。步骤S430是在多晶硅场板和第二氧化层表面涂覆光刻胶。在一个实施例中，低温低压化学反应淀积多晶硅和对多晶硅进行掺杂的步骤是单独工序作业而成。在一个实施例中，多晶硅场板的光刻为单独光刻工步形成。
在一个实施例中，步骤S440之后还包括：
在场氧化层上和多晶硅场板上形成介质层。在一个实施例中，于多晶场板和第二氧化层表面淀积形成掺P31的介质层。在一个实施例中，低温低压化学反应淀积介质层的步骤是单独工序作业而成。在一个实施例中，介质层的材质为PSG(磷硅玻璃)，在另一个实施例中，介质层的材质为BPSG(硼磷硅玻璃)。
刻蚀介质层形成接触孔。选择性掩蔽光刻并刻蚀出接触孔。在一个实施例中接触孔尺寸≥0.5μm×0.5μm。在一个实施例中，接触孔的光刻为单独光刻工步形成。
形成金属场板。金属场板通过接触孔将距截止环最近的一个分压环与对应的多晶硅场板电连接。在一个实施例中，金属场板是在介质层表面淀积铝层后光刻并刻蚀形成。在一个实施例中，真空物理蒸镀淀积铝层的步骤是单独工序作业而成。在一个实施例中，金属场板的光刻为单独光刻工步形成。
用300～500℃低温对终端结构进行合金退火。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种晶体管终端结构，所述终端结构在平面上环状包围晶体管的有源区，所述终端结构包括多个平直部和将相邻的平直部连接在一起的拐角部，各相邻的平直部间呈大于零度的夹角并通过一拐角部连接过渡，所述终端结构包括截止环和多个分压环，各分压环设于截止环与有源区和终端结构的分界处的主结之间；其特征在于，所述终端结构在各拐角部的截止间距均大于在各平直部的截止间距。
2.根据权利要求1所述的晶体管终端结构，其特征在于，所述截止环在各拐角部的宽度均大于在各平直部的宽度。
3.根据权利要求1所述的晶体管终端结构，其特征在于，还包括多个多晶硅场板，至少部分多晶硅场板与各分压环一一对应设置，多晶硅场板在对应的分压环顶面的正投影与分压环有交叠。
4.根据权利要求3所述的晶体管终端结构，其特征在于，还包括金属场板，所述金属场板将距所述截止环最近的一个分压环与对应的多晶硅场板电连接。
5.根据权利要求4所述的晶体管终端结构，其特征在于，其余各与分压环一一对应的多晶硅场板上不设金属场板与分压环电连接。
6.根据权利要求1所述的晶体管终端结构，其特征在于，所述截止环的导电类型与各所述分压环相反。
7.根据权利要求6所述的晶体管终端结构，其特征在于，所述终端结构包括衬底和衬底上的外延层，所述截止环和各分压环设于所述外延层中，所述衬底、外延层及截止环具有第一导电类型，各所述分压环具有第二导电类型。
8.一种晶体管终端结构的制造方法，所述终端结构在平面上环状包围晶体管的有源区，所述终端结构包括多个平直部和将相邻的平直部连接在一起的拐角部，各相邻的平直部间形成大于零度的夹角并通过一拐角部连接过渡，其特征在于，所述方法包括：
提供衬底，所述衬底上形成有第一掩膜层，所述第一掩膜层开设有分压环掺杂窗口；
通过所述分压环掺杂窗口注入第二导电类型杂质以在所述衬底上形成多个分压环；
在所述衬底上形成第二掩膜层，所述第二掩膜层开设有截止环注入窗口；
通过所述截止环注入窗口注入第一导电类型杂质以在所述衬底上形成截止环，所述终端结构在各拐角部的截止间距均大于在各平直部的截止间距，所述第一导电类型和第二导电类型为相反的导电类型。
9.根据权利要求8所述的制造方法，其特征在于，所述衬底上还形成有外延层，所述截止环和各所述分压环形成于所述外延层中，所述形成多个分压环之后、所述在所述衬底上形成第二掩膜层之前，还包括步骤：
在所述外延层上表面形成场氧化层；
在所述场氧化层上形成多个多晶硅场板，至少部分多晶硅场板与各分压环一一对应设置，多晶硅场板在对应的分压环顶面的正投影与分压环有交叠。
10.根据权利要求9所述的制造方法，其特征在于，所述通过所述截止环注入窗口注入第一导电类型杂质的步骤之后，还包括：
在所述场氧化层上和多晶硅场板上形成介质层；
刻蚀所述介质层形成接触孔；
形成金属场板，所述金属场板通过所述接触孔将距所述截止环最近的一个分压环与对应的多晶硅场板电连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911042743.4A CN110911475A (zh) | 2019-10-30 | 2019-10-30 | 晶体管终端结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911042743.4A CN110911475A (zh) | 2019-10-30 | 2019-10-30 | 晶体管终端结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110911475A true CN110911475A (zh) | 2020-03-24 |
Family
ID=69814958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911042743.4A Pending CN110911475A (zh) | 2019-10-30 | 2019-10-30 | 晶体管终端结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110911475A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112271211A (zh) * | 2020-11-02 | 2021-01-26 | 龙腾半导体股份有限公司 | 分段式复合场板的终端结构 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101719509A (zh) * | 2009-11-10 | 2010-06-02 | 深圳深爱半导体有限公司 | 垂直双扩散金属氧化物半导体场效应管 |
| CN103872109A (zh) * | 2012-12-07 | 2014-06-18 | 上海联星电子有限公司 | 一种绝缘栅双级晶体管 |
| CN105185829A (zh) * | 2015-08-28 | 2015-12-23 | 深圳深爱半导体股份有限公司 | 功率晶体管及其制备方法 |
| US20160204237A1 (en) * | 2012-03-05 | 2016-07-14 | Mitsubishi Electric Corporation | Semiconductor device |
| US20170098705A1 (en) * | 2015-10-02 | 2017-04-06 | D3 Semiconductor LLC | Termination Region Architecture for Vertical Power Transistors |
| CN108987459A (zh) * | 2018-07-25 | 2018-12-11 | 王永贵 | 一种功率器件 |
-
2019
- 2019-10-30 CN CN201911042743.4A patent/CN110911475A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101719509A (zh) * | 2009-11-10 | 2010-06-02 | 深圳深爱半导体有限公司 | 垂直双扩散金属氧化物半导体场效应管 |
| US20160204237A1 (en) * | 2012-03-05 | 2016-07-14 | Mitsubishi Electric Corporation | Semiconductor device |
| CN103872109A (zh) * | 2012-12-07 | 2014-06-18 | 上海联星电子有限公司 | 一种绝缘栅双级晶体管 |
| CN105185829A (zh) * | 2015-08-28 | 2015-12-23 | 深圳深爱半导体股份有限公司 | 功率晶体管及其制备方法 |
| US20170098705A1 (en) * | 2015-10-02 | 2017-04-06 | D3 Semiconductor LLC | Termination Region Architecture for Vertical Power Transistors |
| CN108987459A (zh) * | 2018-07-25 | 2018-12-11 | 王永贵 | 一种功率器件 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112271211A (zh) * | 2020-11-02 | 2021-01-26 | 龙腾半导体股份有限公司 | 分段式复合场板的终端结构 |
| CN112271211B (zh) * | 2020-11-02 | 2024-01-09 | 龙腾半导体股份有限公司 | 分段式复合场板的终端结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4307732B2 (ja) | 高電圧型半導体構成素子 | |
| TWI676288B (zh) | Lv/mv超接面溝槽功率mosfet元件及其製備方法 | |
| KR100967883B1 (ko) | 개선된 드레인 접점을 가진 트렌치 ｄｍｏｓ 디바이스 | |
| US6512267B2 (en) | Superjunction device with self compensated trench walls | |
| US20010005031A1 (en) | Power semiconductor device | |
| US8866223B2 (en) | Process for manufacturing a power semiconductor device having charge-balance columnar structures on a non-planar surface, and corresponding power semiconductor device | |
| US6949798B2 (en) | Semiconductor device | |
| CN111200008B (zh) | 超结器件及其制造方法 | |
| CN102468337A (zh) | 半导体器件 | |
| CN103311121B (zh) | 纵型沟槽igbt及其制造方法 | |
| CN104051540A (zh) | 超级结器件及其制造方法 | |
| CN111540685A (zh) | 超级结器件的制造方法 | |
| CN109244123B (zh) | 耗尽型mosfet器件及其制造方法 | |
| JP2019521529A (ja) | パワーデバイス及びその製造方法 | |
| US20050173776A1 (en) | Semiconductor device with edge structure | |
| CN111341832B (zh) | 结终端结构及其制备方法 | |
| CN110911475A (zh) | 晶体管终端结构及其制造方法 | |
| CN111129108A (zh) | 晶体管终端结构及其制造方法 | |
| CN112002643A (zh) | 超级结器件的制造方法 | |
| JPH0436471B2 (zh) | ||
| CN211578758U (zh) | 半导体器件结构 | |
| CN115332330A (zh) | 一种具有反向导通特性的igbt器件及其制备方法 | |
| CN213601874U (zh) | 一种mosfet器件 | |
| CN114023649A (zh) | 超级结器件的制造方法 | |
| US10217857B2 (en) | Super junction MOSFET and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200324 |