KR101742416B1 - 반도체 장치 - Google Patents

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후미히토 마스오카
가츠미 나카무라
아키토 니시이
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미쓰비시덴키 가부시키가이샤
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Abstract

n-형 드리프트층(1)의 상면에 p형 애노드층(2)이 마련되어 있다. n-형 드리프트층(1)의 하면에 n형 캐소드층(3)이 마련되어 있다. n-형 드리프트층(1)과 n형 캐소드층(3)의 사이에 n형 버퍼층(4)이 마련되어 있다. n형 버퍼층(4)의 피크 농도는, n-형 드리프트층(1)보다 높고, n형 캐소드층(3)보다 낮다. n-형 드리프트층(1)과 n형 버퍼층(4)의 접속 부분에 있어서의 캐리어 농도의 경사가 20~2000㎝-4이다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은, 고내압 파워 모듈(≥600V)에 이용되는 다이오드 등의 반도체 장치에 관한 것이다.
1950년대의 반도체 여명기 이후, Si 베이스의 p-i-n 다이오드에 있어서의 고주파 발진 현상(예컨대 비 특허 문헌 1 참조)과 파괴 현상(예컨대 비 특허 문헌 2 참조)에 대하여 여러 가지의 연구가 이루어져 왔다. 최근이 되어, 고속 동작화가 진행되는 파워 디바이스에 있어서 주변 회로의 오동작과 디바이스 자신의 서지 파괴를 초래하는 이들의 현상이 다시 주목되어 왔다(예컨대 비 특허 문헌 3 참조).
고속 리커버리 다이오드에 있어서, 이들 현상이 높은 Vcc, 높은 배선 인덕턴스(Ls), 낮은 동작 온도, 및 낮은 전류 밀도(JA) 등의 하드 리커버리 조건하에서 현저해지는 것을 알고 있다(예컨대 비 특허 문헌 5, 11 참조). 고속 리커버리 다이오드에서는, 두꺼운 n-형 드리프트층 또는 두꺼운 n형 버퍼층의 채용과 라이프 타임 제어 기술의 적용 등(예컨대 비 특허 문헌 5~7 참조), 이른바 "소프트 리커버리화"에 의해, 상기의 과제가 해결되어 왔다. 그러나, 이들의 수법에는, EMI(Electromagnetic Compatibility) 노이즈, 파괴 내량(breakdown tolerance) 및 토털 로스(total loss)의 트레이드오프 관계가 있어, 높은 레벨로 양립시키는 것이 어려웠다.
한편, RFC 다이오드(예컨대 비 특허 문헌 10~14 참조)를 포함하는 이면에 p+형 층을 형성하는 다이오드(예컨대 비 특허 문헌 4, 8, 9 참조)에 의해, 다이오드의 주요 특성은 현저하게 향상되었다. 그러나, 새로운 개발 과제로서, 리크 전류를 내리는 것에 의한 동작 온도 범위의 고온측으로의 확장, 높은 전류 밀도 영역의 VF(다이오드가 온이 될 때의 전압 강하)를 내리는 것에 의한 최대 차단 전류 밀도의 향상, 및 버퍼 구조를 강화하는 것에 의한 애벌란치 내량(avalanche tolerance)의 향상이 남겨져 있었다.
또한, n-형 드리프트층과 n형 캐소드층의 사이에 양자의 중간의 불순물 농도를 갖는 n형 버퍼층을 마련한 다이오드가 제안되고 있다(예컨대, 특허 문헌 1, 2 참조). 특허 문헌 1에는 n형 버퍼층의 농도 구배(concentration gradient)의 구체적인 수치는 기재되지 않지만, 특허 문헌 1의 도 3으로부터 농도 구배는 8×103㎝-4로 추정할 수 있다. 또한, 특허 문헌 2의 n형 버퍼층은 비 특허 문헌 10에 기재된 구성이고, 그 농도 구배는 1×105㎝-4이다.
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 2007-158320호 공보
(특허 문헌 2) 일본 특허 공개 2010-283132호 공보
(비 특허 문헌)
(비 특허 문헌 1) W. T. READ, JR, "A Proposed High-Frequency, Negative-Resistance Diode," The Bell system technical journal, pp. 401-446 (March 1958)
(비 특허 문헌 2) H. Egawa, "Avalanche Characteristics and Failure Mechanism of High Voltage Diodes," IEEE Trans. Electron Devices, vol. ED-13, No.11, pp. 754-758 (1966)
(비 특허 문헌 3) R. Siemieniec, P. Mourick, J. Lutz, M. Netzel, "Analysis of Plasma Extraction Transit Time Oscillations in Bipolar Power Devices," Proc. ISPSD '04, pp. 249-252, Kitakyushu, Japan (2004)
(비 특허 문헌 4) K. Satoh, K. Morishita, Y. Yamaguchi, N. Hirano, H. Iwamoto and A. Kawakami, "A Newly Structured High Voltage Diode Highlighting Oscillation Free Function in Recovery Process," Proc. ISPSD '2000, pp. 249-252, Toulouse, France (2000)
(비 특허 문헌 5) M. T. Rahimo and N. Y. A. Shammas, "Optimization of the Reverse Recovery Behavior of Fast Power Diodes Using Injection Efficiency And Lifetime Control Techniques," Proc. EPE '97, pp. 2.099-2.104, Trondheim, Norway (1997)
(비 특허 문헌 6) M. Nemoto, T. Naito, A. Nishihara, K. Ueno, "MBBL diode : a novel soft recovery diode," Proc. ISPSD '04, pp. 433-436, Kitakyushu, Japan
(비 특허 문헌 7) H. Fujii, M. Inoue, K. Hatade and Y. Tomomatsu, "A Novel Buffer Structure and lifetime control Technique with Poly-Si for Thin Wafer Diode," Proc. ISPSD '09, pp. 140-143, Barcelona, Spain (2009)
(비 특허 문헌 8) A. Kopta and M. Rahimo, "The Field Charge Extraction(FCE) Diode A Novel Technology for Soft Recovery High Voltage Diodes," Proc. ISPSD '05, pp. 83-86, Santa Barbara, California, USA (2005)
(비 특허 문헌 9) H. P. Felsl, M. Pfaffenlehner, H. Schulze, J. Biermann, Th. Gutt, H. -J. Schulze, M. Chen and J. Luts, "The CIBH Diode - Great Improvement for Ruggedness and Softness of High Voltage Diodes," Proc. ISPSD '08, pp. 173-176, Orlando, Florida, USA (2008)
(비 특허 문헌 10) K. Nakamura, Y. Hisamoto, T. Matsumura, T. Minato and J. Moritani, "The Second Stage of a Thin Wafer IGBT Low Loss 1200V LPT-CSTBTTM with a Backside Doping Optimization Process," Proc. ISPSD '06, pp. 133-136, Naples, Italy (2006)
(비 특허 문헌 11) K. Nakamura, H. Iwanaga, H. Okabe, S. Saito and K. Hatade, "Evaluation of Oscillatory Phenomena in Reverse Operation for High Voltage Diodes," Proc. ISPSD '09, pp. 156-159, Barcelona, Spain (2009)
(비 특허 문헌 12) K. Nakamura, F. Masuoka, A. Nishii, K. Sadamatsu, S. Kitajima and K. Hatade, "Advanced RFC Technology with New Cathode Structure of Field Limiting Rings for High Voltage Planar Diode," Proc. ISPSD '10, pp. 133-136, Hiroshima, Japan (2010)
(비 특허 문헌 13) A. Nishii, K. Nakamura, F. Masuoka and T. Terashima, "Relaxation of Current Filament due to RFC Technology and Ballast Resistor for Robust FWD Operation," Proc. ISPSD '11, pp. 96-99, San Diego, California, USA (2011)
(비 특허 문헌 14) F. Masuoka, K. Nakamura, A. Nishii and T. Terashima, "Great Impact of RFC Technology on Fast Recovery Diode towards 600 V for Low Loss and High Dynamic Ruggedness," Proc. ISPSD '12, pp. 373-376, Bruges, Belgium (2012)
종래의 반도체 장치에서는, n-형 드리프트층과 n형 버퍼층의 접속 부분에 있어서의 캐리어 농도의 경사가 8×103㎝-4 또는 1×105㎝-4로 급격하기 때문에, 접속 부분의 전계 강도의 상승에 의해 스냅 오프(snap-off)가 생긴다. 또한, 스냅 오프를 트리거로 하여 고주파 발진이 생긴다고 하는 문제가 있었다.
또한, 종래의 다이오드의 VF와 리커버리 손실 EREC의 트레이드오프 특성은, 중금속 확산이나 전자 또는 이온의 조사를 이용하여 라이프 타임 제어 수법에 의해 조정되고 있었다. 그러나, 전자 또는 이온 조사시의 피조사체와의 조사 각도나 온도 등에 의해, VF, EREC의 변화가 크다. 또한, 칩 통전 동작시의 자기 발열에 의해 격자 결함이 변화하여 전기적 특성이 변동한다. 또한, 격자 결함 기인의 리크 전류가 큰 것에 의해 고온 동작시에 열폭주(thermal runaway)가 발생한다. 이 때문에, 라이프 타임 제어 수법에 의존하지 않는 VF-EREC 트레이드오프 특성의 제어 수법의 확립이 요구되어 왔다.
여러 가지의 용도에 파워 디바이스가 이용되게 되어, IGBT, 다이오드 등에도 애벌란치 내량이 요구되어 오고 있다. 그러나, 기생 바이폴라 트랜지스터 구조를 갖는 반도체 장치에서는, 그와 같은 구조가 없는 반도체 장치에 비하여 애벌란치 내량이 감소한다. 또한, VF-EREC 특성의 개선을 노려 n-형 드리프트층의 두께를 얇게 하면 애벌란치 내량이 현저하게 저하한다. 또한, 기생 바이폴라 트랜지스터 구조를 갖는 반도체 장치에서는, 그와 같은 구조가 없는 반도체 장치에 비하여 최대 제어 가능 전류 밀도가 저하한다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 제 1 목적은 높은 발진 내량을 실현할 수 있는 반도체 장치를 얻는 것이다. 제 2 목적은 라이프 타임 제어 수법에 의존하지 않고 VF-EREC 트레이드오프 특성을 개선하고, 애벌란치 내량과 최대 제어 가능 전류 밀도를 향상시킬 수 있는 반도체 장치를 얻는 것이다.
본 발명과 관련되는 반도체 장치는, n형 드리프트층과, 상기 n형 드리프트층의 상면에 마련된 p형 애노드층과, 상기 n형 드리프트층의 하면에 마련된 캐소드층과, 상기 n형 드리프트층과 상기 캐소드층의 사이에 마련된 n형 버퍼층을 구비하고, 상기 n형 버퍼층의 피크 농도는, 상기 n형 드리프트층보다 높고, 상기 캐소드층보다 낮고, 상기 n형 드리프트층과 상기 n형 버퍼층의 접속 부분에 있어서의 캐리어 농도의 경사가 20~2000㎝-4인 것을 특징으로 한다.
본 발명에 의해, 높은 발진 내량을 실현할 수 있다.
도 1은 본 발명의 실시의 형태 1과 관련되는 반도체 장치를 나타내는 상면도이다.
도 2는 본 발명의 실시의 형태 1과 관련되는 반도체 장치를 나타내는 하면도이다.
도 3은 도 1 및 도 2의 Ⅰ-Ⅱ를 따른 단면도이다.
도 4는 깊이에 대한 캐리어 농도를 나타내는 도면이다.
도 5는 캐리어 농도의 경사 ∇nbuffer에 대한 VF, EREC, Vsnap -off, JA (break)를 나타내는 도면이다.
도 6은 본 발명의 실시의 형태 2와 관련되는 반도체 장치를 나타내는 단면도이다.
도 7은 본 발명의 실시의 형태 3과 관련되는 반도체 장치를 나타내는 단면도이다.
도 8은 비교예와 관련되는 반도체 장치를 나타내는 단면도이다.
도 9는 시뮬레이션에 이용한 n형 버퍼층의 피크 농도와 확산 깊이를 나타내는 도면이다.
도 10은 비교예와 실시의 형태 3에 있어서의 내압 파형의 버퍼층의 두께 의존성의 시뮬레이션 결과를 나타내는 도면이다.
도 11은 비교예와 실시의 형태 3에 있어서의 snappy recovery 파형의 Vcc 의존성의 시뮬레이션 결과를 나타내는 도면이다.
도 12는 비교예와 실시의 형태 3에 있어서의 snappy recovery 파형의 Vcc 의존성의 시뮬레이션 결과를 나타내는 도면이다.
도 13은 본 발명의 실시의 형태 4와 관련되는 반도체 장치를 나타내는 이면도이다.
도 14는 도 13의 Ⅰ-Ⅱ를 따른 단면도이다.
도 15는 도 13의 Ⅲ-Ⅳ를 따른 단면도이다.
도 16은 본 발명의 실시의 형태 4와 관련되는 반도체 장치의 변형예 1을 나타내는 하면도이다.
도 17은 본 발명의 실시의 형태 4와 관련되는 반도체 장치의 변형예 2를 나타내는 하면도이다.
도 18은 본 발명의 실시의 형태 5와 관련되는 반도체 장치를 나타내는 단면도이다.
도 19는 본 발명의 실시의 형태 6과 관련되는 반도체 장치를 나타내는 단면도이다.
도 20은 본 발명의 실시의 형태 7과 관련되는 반도체 장치를 나타내는 단면도이다.
도 21은 본 발명의 실시의 형태 8과 관련되는 반도체 장치를 나타내는 단면도이다.
도 22는 본 발명의 실시의 형태 9와 관련되는 반도체 장치를 나타내는 단면도이다.
도 23은 본 발명의 실시의 형태 10과 관련되는 반도체 장치를 나타내는 단면도이다.
도 24는 본 발명의 실시의 형태 11과 관련되는 반도체 장치를 나타내는 단면도이다.
도 25는 본 발명의 실시의 형태 12와 관련되는 반도체 장치를 나타내는 단면도이다.
도 26은 본 발명의 실시의 형태 13과 관련되는 반도체 장치를 나타내는 단면도이다.
본 발명의 실시의 형태와 관련되는 반도체 장치에 대하여 도면을 참조하여 설명한다. 동일한 또는 대응하는 구성 요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시의 형태 1.
도 1 및 도 2는 각각 본 발명의 실시의 형태 1과 관련되는 반도체 장치를 나타내는 상면도 및 하면도이다. 도 3은 도 1 및 도 2의 Ⅰ-Ⅱ를 따른 단면도이다. n-형 드리프트층(1)의 상면에 p형 애노드층(2)이 마련되어 있다. n-형 드리프트층(1)의 하면에 n형 캐소드층(3)이 마련되어 있다.
n-형 드리프트층(1)과 n형 캐소드층(3)의 사이에 n형 버퍼층(4)이 마련되어 있다. n형 버퍼층(4)의 불순물의 피크 농도는, n-형 드리프트층(1)보다 높고, n형 캐소드층(3)보다 낮다. p형 애노드층(2)에 애노드 전극(5)이 옴 접촉(ohmic contact)하고, n형 캐소드층(3)에 캐소드 전극(6)이 옴 접촉하고 있다.
도 4는 깊이에 대한 캐리어 농도를 나타내는 도면이다. n형 버퍼층(4)의 깊이를 Dbuffer, n형 드리프트층과 n형 버퍼층의 접속 부분에 있어서의 캐리어 농도의 경사를 농도 구배 ∇nbuffer[㎝-4], n형 버퍼층(4) 중의 실효 도즈량을 φeff[㎝-2], n-형 드리프트층(1)의 캐리어 농도를 n0[㎝-3]으로 한다. 이들의 관계는 이하의 수식으로 표현된다.
Figure 112015111741252-pct00001
도 5는 캐리어 농도의 경사 ∇nbuffer에 대한 VF, EREC, Vsnap -off, JA (break)를 나타내는 도면이다. VF는 온 상태에서의 전압 강하, EREC는 리커버리 손실, Vsnap -off는 리커버리시의 오버슈트 전압, JA (break)는 최대 제어 가능 전류 밀도이다. 이 데이터에 근거하여, VF, EREC, Vsnap -off를 낮게 하고, JA (break)를 높게 하기 위해, 농도 구배 ∇nbuffer를 20~2000㎝-4로 한다. 또, 종래 기술에서는 농도 구배가 105㎝-4 정도이고, 본 실시의 형태에 비하여 급격했다.
본 실시의 형태와 같이 n-형 드리프트층(1)과 n형 버퍼층(4)의 접속 부분의 캐리어 농도가 완만하고 넓게 분포한 깊은 버퍼 구조를 CPL(Controlling Plasma Layer) 버퍼 구조라고 부른다. 이 CPL 버퍼 구조에 의해 리커버리시에 있어서의 이 경계 부분에서의 전계 강도의 증가를 억제할 수 있다. 이 결과, 캐소드측의 전계 강도의 증가에 의해 생기는 스냅 오프와, 그것을 트리거로 하여 발생하는 고주파 발진을 막을 수 있기 때문에, 높은 발진 내량을 실현할 수 있다.
또한, n형 버퍼층(4)의 실효 도즈량 φeff를, n-형 드리프트층(1)의 실효 도즈량보다 높은 1×1012~5×1012㎝-2로 설정한다. 이것에 의해, n형 버퍼층(4)의 총 도즈량이 n-형 드리프트층(1)의 총 도즈량과 동일한 정도가 되기 때문에, n-형 드리프트층(1)과 n형 버퍼층(4)의 쌍방에서 내압을 유지할 수 있다. 따라서, n형 버퍼층(4)이 없는 경우에 비하여 동등 내압을 유지하는데 필요한 n-형 드리프트층(1)의 두께를 얇게 할 수 있어, 토탈 로스를 저감할 수 있다.
또, n-형 드리프트층(1)의 캐리어 농도 n0은, 내압 클래스에 의존하여 결정된다. 일례로서, 600~6500V 클래스의 경우, 캐리어 농도 n0은 1×1012~1×1015㎝-3이다. n형 캐소드층(3)의 표면 농도는 1×1019~5×1020㎤, 확산 깊이는 0.5~2㎛이다. n형 버퍼층(4)의 두께 Dbuffer는 상기의 수식과 같이 n0, ∇nbuffer, φeff의 함수이다.
또한, n형 버퍼층(4)의 피크 농도와 n-형 드리프트층(1)의 피크 농도의 비는 1×10-4~1×10-1이다. n형 버퍼층(4)과 n-형 드리프트층(1)의 깊이의 비는 0.1~10이다.
실시의 형태 2.
도 6은 본 발명의 실시의 형태 2와 관련되는 반도체 장치를 나타내는 단면도이다. 실시의 형태 1은 다이오드였지만, 본 실시의 형태는 IGBT(Insulated Gate Bipolar Transistor)이다.
p형 애노드층(2)은 p형 베이스층이고, 그 피크 농도는 1.0×1016~1.0×1018㎝-3이다. p형 애노드층(2)상의 웨이퍼 표면부에 부분적으로 p+형 확산층(7)과 n+형 에미터층(8)이 형성되어 있다. n+형 에미터층(8)의 피크 농도는 1.0×1018~1.0×1021㎝-3, 깊이는 0.2~1.0㎛이다.
p형 애노드층(2)과 n-형 드리프트층(1)의 사이에 n+형 층(9)이 형성되어 있다. n+형 층(9)은, 피크 농도가 1.0×1015~1.0×1017㎝-3이고, 깊이가 p형 애노드층(2)보다 0.5~1.0㎛ 깊다.
n+형 에미터층(8), p형 애노드층(2) 및 n+형 층(9)을 관통하도록 트렌치 게이트(10)가 마련되어 있다. 트렌치 게이트(10)상에는 층간 절연막(11)이 마련되어 있다. 애노드 전극(5)은 에미터 전극이고, p+형 확산층(7)에 접속되어 있다. n형 캐소드층(3) 대신에 p형 콜렉터층(12)이 마련되어 있다. 캐소드 전극(6)은 콜렉터 전극이고, p형 콜렉터층(12)에 옴 접촉한다.
n형 버퍼층(4)의 피크 농도는, n-형 드리프트층(1)보다 높고, p형 콜렉터층(12)보다 낮다. 그리고, 실시의 형태 1과 동일하게, n-형 드리프트층(1)과 n형 버퍼층(4)의 접속 부분에 있어서의 캐리어 농도의 경사를 20~2000㎝-4로 한다. 그리고, n형 버퍼층(4)의 실효 도즈량 φeff를, n-형 드리프트층(1)의 실효 도즈량보다 높은 1×1012~5×1012㎝-2로 설정한다. 이것에 의해, IGBT의 경우에도 실시의 형태 1과 동일한 효과를 얻을 수 있다.
실시의 형태 3.
도 7은 본 발명의 실시의 형태 3과 관련되는 반도체 장치를 나타내는 단면도이다. 실시의 형태 1의 단층의 n형 캐소드층(3) 대신에, n형 캐소드층(3)과 p형 캐소드층(13)이 횡으로 나열되어 교대로 배치되어 있다. 캐소드 전극(6)은 n형 캐소드층(3)과 p형 캐소드층(13)에 옴 접촉한다. 따라서, p형 캐소드층(13)은 캐소드 전극(6)을 통해서 n형 캐소드층(3)과 단락하고 있다. n형 캐소드층(3)의 피크 농도는 p형 캐소드층(13)보다 높다.
n-형 드리프트층(1)의 깊이 tn-, n형 캐소드층(3)의 폭 Wn, p형 캐소드층(13)의 폭 Wp의 사이에 이하의 관계가 성립한다.
2tn-≥(Wn+Wp)≥tn-/10
본 실시의 형태의 효과를 비교예와 비교하여 설명한다. 구체적으로는, 내압 1700V로 설계한 본 실시의 형태와 비교예의 다이오드에 있어서의 Vrrm, 스냅 오프 내량과 리커버리 내량에 대한 n형 버퍼층(4)의 피크 농도와 확산 깊이의 의존성에 대하여 설명한다. 도 8은 비교예와 관련되는 반도체 장치를 나타내는 단면도이다. 비교예에는 n형 버퍼층(4)이 없고, n형 캐소드층(3)이 단층이다.
여기서, 비 특허 문헌 14의 도 4의 피크 전압 Vsnap -off에 대한 리커버리 조건의 허용 정도를 스냅 오프 내량이라고 부른다. 스냅 오프 내량이 높을수록, 높은 인가 전압, 낮은 전류, 저온, 고속 전류 차단 등, 이른바 하드 리커버리 조건하에서의 동작을 허용할 수 있다. 또한, 비 특허 문헌 14의 도 7에 나타내어지는 인가 전압 Vcc와 최대 차단 전류 밀도 JA (break)로 이루어지는 안전 동작 영역을 리커버리 내량이라고 부른다. 리커버리 내량이 높을수록, 높은 인가 전압, 큰 전류 밀도 조건에서의 리커버리 동작을 허용할 수 있다.
도 9는 시뮬레이션에 이용한 n형 버퍼층의 피크 농도와 확산 깊이를 나타내는 도면이다. 이 도면과 같이 도즈량을 3.75×1012㎝-2로 고정하고, 삼각형 근사(triangular simulation)로 설정한 피크 농도와 확산 깊이를 설정하여 가우스 분포에 가까운 n형 버퍼층(4)을 모의했다. 또한, n형 버퍼층(4)의 두께에 관계없이, n-형 드리프트층(1)의 두께는 일정하게 했다.
도 10은 비교예와 실시의 형태 3에 있어서의 내압 파형의 버퍼층의 두께 의존성의 시뮬레이션 결과를 나타내는 도면이다. 어느 쪽의 다이오드도 내압 1700V로 설계하고 있다. 도 11, 12는 비교예와 실시의 형태 3에 있어서의 snappy recovery 파형의 Vcc 의존성의 시뮬레이션 결과를 나타내는 도면이다. n형 버퍼층(4)의 피크 농도는 5×1016㎝-3, n형 버퍼층(4)의 두께는 도 11에서는 1.5㎛, 도 12에서는 50㎛이다.
비교예에서는, 주 접합부에서의 전계 강도의 상승에 의한 임팩트 이온화로 발생한 전자가 n-형 드리프트층(1) 중의 높은 전계에 의해 캐소드측으로 주행한다. 이것에 의해, 전자의 농도가 버퍼층 중의 캐리어 농도를 상회하는 것에 의해, 푸아송 방정식의 관계로부터 n형 버퍼층(4) 중의 전계의 기울기가 반대가 되고, 주 접합에 더하여 캐소드측에서도 전계 강도가 높아진다. 따라서, 비교예에서는, n형 버퍼층(4)이 두꺼울수록, JR=10A/㎠ 정도로부터 부성 미분 저항(negative differential resistance) NDR의 특성이 보다 현저하게 나타난다. JR=100~1000A/㎠ 부근에서는, 주 접합과 캐소드측의 양쪽에서 임팩트 이온화가 발생하고, 주 접합측과 캐소드측의 양쪽으로부터 n-형 드리프트층(1) 중에 전자와 정공이 공급되어, 2차 항복에 이른다.
한편, 본 실시의 형태에서는, 내압 파형에 NDR 특성이 나타나지 않고, n형 버퍼층(4)이 얇은 경우에는 내압 파형의 JR=1A/㎠ 부근에서 2차 항복이 나타난다. 이 낮은 전류 영역에서의 2차 항복은, 다이오드의 리커버리 SOA에 있어서의 최대 차단 전류 밀도의 저하나 애벌란치 내량의 저하를 초래하기 때문에, 2차 항복의 발생 포인트에서 전류를 증가시키는 것이 요구된다. 한편, NDR 특성을 나타내는 다이오드 구조는, 리커버리시에 캐소드측의 전계가 상승하는 것에 의해 전압 서지와 스냅 오프가 발생하고, 그것을 트리거로 하여 고주파 발진이 발생하기 쉽다(도 11, 12를 참조). 이 때문에, 다이오드의 내압 파형은, NDR 특성이나 2차 항복에 의한 S자 커브를 나타내지 않고, 직선적인 라인에 가까울 필요가 있다. 도 10으로부터 읽어내면 n형 버퍼층(4)은 두꺼운 편이 좋게 된다.
그러나, n-형 드리프트층(1)의 두께를 일정하게 하고 단지 n형 버퍼층(4)을 두껍게 하면, 온 상태에 있어서의 저항 성분이 커져, VF의 증가(악화)를 초래한다. 그래서, 본 실시의 형태에서는 n-형 드리프트층(1)과 n형 버퍼층(4)의 접속 부분에 있어서의 캐리어 농도의 경사를 20~2000㎝-4로 한다. 이와 같이 접속 부분에 있어서의 농도 변화를 완만하게 하는 것에 의해, 내압 파형의 2차 항복 및 NDR을 막아, VF의 증가를 억제하면서, 리커버리시에 있어서의 접속 부분에서의 전계 강도의 상승을 억제할 수 있다. 이 결과, 캐소드측의 전계 강도의 상승에 따라 생기는 스냅 오프와, 그것을 트리거로 하여 발생하는 고주파 발진을 막을 수 있기 때문에, 높은 발진 내량을 실현할 수 있다.
또한, (Wn+Wp)로 표현되는 폭을 RFC 셀 피치라고 부른다. RFC 셀 피치를 작게 하면, VF는 증가하고, EREC는 감소한다. 즉, VF-EREC 트레이드오프 커브가 고속측으로 시프트한다. 따라서, 인버터에 포함되는 프리휠 다이오드에 본 실시의 형태를 적용하는 경우에, 용도에 맞추어 RFC 셀 피치를 조정하는 것에 의해 VF-EREC 트레이드오프 특성을 조정할 수 있다. 단, RFC 셀 피치를 너무 작게 설정하면, 스냅 오프 내량이 저하하고, 반대로 너무 크게 설정하면 리커버리 내량이 저하한다.
또한, (Wp/(Wn+Wp))로 표현되는 비율을 RFC 셀 쇼트율(cell short rate)이라고 부른다. RFC 셀 쇼트율을 작게 하면, VF는 증가하고, EREC는 감소한다. 즉, VF-EREC 트레이드오프 커브가 고속측으로 시프트한다. 따라서, 인버터에 포함되는 프리휠 다이오드에 본 실시의 형태를 적용하는 경우에, 용도에 맞추어 RFC 셀 쇼트율을 조정하는 것에 의해 VF-EREC 트레이드오프 특성을 조정할 수 있다. 단, RFC 셀 쇼트율을 너무 작게 설정하면 , 스냅 오프 내량이 저하하고, 크로스 포인트가 증가하고, 반대로 너무 크게 설정하면 리커버리 내량이 저하한다.
이와 같이, 본 실시의 형태에서는, RFC 셀 피치 또는 RFC 셀 쇼트율을 조정하는 것에 의해, 라이프 타임 제어 수법에 의존하지 않고 VF-EREC 트레이드오프 특성을 제어할 수 있다.
또한, p형 캐소드층(13)의 도즈량을 적게 하면, 스냅 오프 내량은 저하하지만, EREC와 리크 전류를 억제할 수 있다. p형 캐소드층(13)의 도즈량을 늘리면 그 반대의 결과가 얻어진다. 이것에 비하여 본 실시의 형태에서는 스냅 오프 내량과 리커버리 내량을 확보할 수 있고, p형 캐소드층(13)의 도즈량의 설정 허용 범위를 확대할 수 있다.
단순한 p-n 접합에서는 VF의 온도 의존성은 기본적으로 정(positive)이고, 온도가 올라가면 전류가 흐르기 쉬워진다. 파워 칩을 병렬로 접속한 대용량의 파워 모듈에 있어서 칩의 온도 분포에 불균일이 생기면, 발열량이 큰 칩에 더 전류가 흘러 발열한다고 하는 정의 귀환(positive feedback)이 발생하고, 모듈의 파괴를 일으킬 가능성이 있다. 그래서, 실온의 VF 커브와 고온의 VF 커브가 교차하는 전류치(크로스 포인트)는 낮은 편이 바람직하다. 본 실시의 형태에서는, 애노드와 캐소드의 실효적인 도즈량을 낮추어, 양쪽으로부터의 캐리어 주입 효율을 낮출 수 있기 때문에, 낮은 전류치에서 크로스 포인트를 실현할 수 있다.
또한, 캐소드 전극(6)이 n형 캐소드층(3)에 옴 접촉하고, p형 캐소드층(13)에 쇼트키(Schottky) 접촉하도록 하더라도 좋다. 캐소드 전극(6)과 p형 캐소드층(13)의 사이의 쇼트키 장벽차(barrier difference)가 큰 것에 의해, 기생 pnp 트랜지스터에 대하여 저항 성분이 부가된 것과 동일한 상태가 되어, 기생 pnp 트랜지스터 동작에 의한 디바이스 세로 방향의 전류를 억제할 수 있다. 이 결과, 높은 리커버리 SOA와 높은 애벌란치 내량을 실현할 수 있다.
실시의 형태 4.
도 13은 본 발명의 실시의 형태 4와 관련되는 반도체 장치를 나타내는 이면도이다. 도 14는 도 13의 Ⅰ-Ⅱ를 따른 단면도이다. 실시의 형태 3의 단층의 n형 버퍼층(4) 대신에, n형 버퍼층(4)과 n형 버퍼층(14)이 횡으로 나열되어 교대로 배치되어 있다. n형 버퍼층(4)은 n-형 드리프트층(1)과 n형 캐소드층(3)의 사이에 마련되고, n형 버퍼층(14)은 n-형 드리프트층(1)과 p형 캐소드층(13)의 사이에 마련되어 있다. n형 버퍼층(4, 14)의 피크 농도는, n-형 드리프트층(1)보다 높고, n형 캐소드층(3)보다 낮다. n형 버퍼층(4)의 피크 농도는 n형 버퍼층(14)보다 높다. 그 외의 구성은 실시의 형태 3과 동일하다.
도 15는 도 13의 Ⅲ-Ⅳ를 따른 단면도이다. p형 애노드층(2)이 마련된 영역이 활성 영역이고, 그것보다 바깥쪽의 영역이 종단 영역이다. 종단 영역의 애노드측에는 일반적인 p형 가드링층(guard ring layer)(15)이 마련되고, 종단 영역의 최외주부(outermost peripheral portion)에 n형 채널 스토퍼층(16)이 마련되어 있다. p형 가드링층(15)의 피크 농도는 p형 애노드층(2)보다 높고, n형 채널 스토퍼층(16)의 피크 농도는 n-형 드리프트층(1)보다 높다.
종단 영역의 캐소드 구조는, p형 애노드층(2)의 최외주부로부터 활성 영역측으로 거리 WGR : 10~500㎛ 떨어진 위치로부터 시작된다. 종단 영역의 캐소드 구조는 n형 층(17)과 p형 층(18)의 2층 구조이다.
본 실시의 형태에서는, n형 캐소드층(3)상의 n형 버퍼층(4)의 도즈량을 높게 하는 것에 의해, 온 상태에서의 캐소드측으로부터의 전자의 주입 효율이 높아진다. 또한, L 부하 회로에서의 유도 기전력을 인가하여 장치를 애벌란치 상태에 이르게 했을 때에 공핍층이 p형 캐소드층(13)까지 도달하기 어려워져, 내압 파형의 NDR(2차 항복)이 억제된다. 이 결과, 낮은 VF와 높은 애벌란치 내량을 실현할 수 있다. 애벌란치 상태의 허용 정도를 애벌란치 내량이라고 부른다.
또한, n형 캐소드층(3)과 p형 캐소드층(13)은 스트라이프 패턴이다. 이것에 의해, 상정하는 n형 캐소드층(3)과 p형 캐소드층(13)의 비를 반영시킨 패턴을 간단하게 설계할 수 있다.
도 16은 본 발명의 실시의 형태 4와 관련되는 반도체 장치의 변형예 1을 나타내는 하면도이다. 이와 같이 종단 영역의 캐소드가 n형이더라도 상기와 동일한 효과를 얻을 수 있다.
도 17은 본 발명의 실시의 형태 4와 관련되는 반도체 장치의 변형예 2를 나타내는 하면도이다. n형 캐소드층(3)이 도트 패턴이다. 이것에 의해, 코너부도 배려한 패턴 설계가 가능하게 되어, 균일한 디바이스 동작을 실현할 수 있다. 이 결과, 높은 리커버리 SOA를 실현할 수 있다. 또, p형 캐소드층(13)이 도트 패턴이더라도 동일한 효과를 얻을 수 있다.
실시의 형태 5.
도 18은 본 발명의 실시의 형태 5와 관련되는 반도체 장치를 나타내는 단면도이다. n형 버퍼층(4)의 깊이가 n형 버퍼층(14)보다 깊다. 그 외의 구성은 실시의 형태 4와 동일하다. 이 경우에도 실시의 형태 4와 동일한 효과를 얻을 수 있다.
실시의 형태 6.
도 19는 본 발명의 실시의 형태 6과 관련되는 반도체 장치를 나타내는 단면도이다. 실시의 형태 4의 단층의 p형 애노드층(2) 대신에, p형 애노드층(2)과 p형 애노드층(19)이 횡으로 나열되어 교대로 배치되어 있다. 애노드 전극(5)은 p형 애노드층(2, 19)에 옴 접촉한다. 따라서, p형 애노드층(19)은 애노드 전극(5)을 통해서 p형 애노드층(2)과 단락하고 있다. p형 애노드층(19)의 피크 농도는 p형 애노드층(2)보다 낮다. p형 애노드층(2)과 p형 애노드층(19)의 피크 농도비가 0.5~500이다.
낮은 농도의 p형 애노드층(19)을 마련한 것에 의해 온 상태에 있어서의 애노드측의 주입 효율이 억제되기 때문에, 온 상태의 애노드측의 캐리어 농도가 저하하여, 발진의 트리거인 캐소드측의 전계 강도의 상승을 억제할 수 있다. 또한, 온 상태에 n-형 드리프트층(1) 내의 캐리어가 적기 때문에, 리커버리시에 종단 영역과 활성 영역의 경계부에 캐리어가 집중되어 파괴에 이르는 현상을 억제할 수 있다. 이 결과, 높은 리커버리 SOA, 높은 발진 내량, 낮은 VF, 낮은 크로스 포인트, 높은 서지 전류 내량을 실현할 수 있다.
실시의 형태 7.
도 20은 본 발명의 실시의 형태 7과 관련되는 반도체 장치를 나타내는 단면도이다. p형 애노드층(19)이 p형 애노드층(2)의 상면의 일부에만 마련되어 있다. p형 애노드층(2)의 깊이에 대한 p형 애노드층(19)의 깊이의 비가 0.1~0.9이다. 이 경우에도 실시의 형태 6과 동일한 효과를 얻을 수 있다.
실시의 형태 8.
도 21은 본 발명의 실시의 형태 8과 관련되는 반도체 장치를 나타내는 단면도이다. 종단 영역의 n-형 드리프트층(1)의 하면에 단층의 n형 층(17)만이 마련되어 있다. 캐소드 전극(6)이 n형 층(17)에 접촉하여 전기적으로 접속되어 있다. n형 층(17)은 1×1015~1×1016㎝-3의 피크 농도를 갖는다. 이것에 의해, n형 버퍼층(14)은 캐소드 전극(6)에 대하여 접촉 저항이 커진다. 따라서, 온 상태에 있어서 종단 영역의 캐소드측으로부터의 전자의 주입을 억제하여, 리커버리 SOA를 높일 수 있다.
실시의 형태 9.
도 22는 본 발명의 실시의 형태 9와 관련되는 반도체 장치를 나타내는 단면도이다. n형 버퍼층(4)이 단층이고, 또한 종단 영역의 캐소드 구조도 n형 층(17)의 단층이다. 이것에 의해 실시의 형태 8보다 구성을 더 간략화할 수 있다.
실시의 형태 10.
도 23은 본 발명의 실시의 형태 10과 관련되는 반도체 장치를 나타내는 단면도이다. 종단 영역의 최외주부에 n형 채널 스토퍼 버퍼층(20)이 마련되어 있다. n형 채널 스토퍼 버퍼층(20) 중에 n형 채널 스토퍼층(21) 및 p형 채널 스토퍼층(22)이 마련되어 있다. n형 채널 스토퍼 버퍼층(20)의 피크 농도는 n-형 드리프트층(1)보다 높다. n형 채널 스토퍼층(21)의 피크 농도는 n형 채널 스토퍼 버퍼층(20) 및 p형 채널 스토퍼층(22)보다 높다. 이것에 의해, 높은 리커버리 SOA를 실현할 수 있다.
실시의 형태 11.
도 24는 본 발명의 실시의 형태 11과 관련되는 반도체 장치를 나타내는 단면도이다. 일반적인 p형 가드링층(15) 대신에 LNFLR(Linearly-Narrowed Field Limiting Ring) 구조(23)가 마련되어 있다. LNFLR 구조(23)는, 활성 영역으로부터 종단 영역을 향해 주기적으로 병렬하는 복수의 p형 층이다. 이 복수의 p형 층은 종단 영역을 향해 선형의 농도 구배를 갖는다.
활성 영역의 p형 애노드층(2)과 LNFLR 구조(23)의 사이에 RESURF(Reduced Surface Field) 구조(24)가 마련되어 있다. RESURF 구조(24)는, 활성 영역단에 형성한 깊은 p층과, LNFLR 구조(23)의 확산층과 동일한 확산 깊이의 p층을 갖는다. RESURF 구조(24)의 도즈량은 2×1012/㎡, 폭은 5~100㎛이다. RESURF 구조(24)를 마련하는 것에 의해 리커버리시의 전계 피크를 완화할 수 있다.
실시의 형태 12.
도 25는 본 발명의 실시의 형태 12와 관련되는 반도체 장치를 나타내는 단면도이다. 실시의 형태 11의 RESURF 구조(24) 대신에, 본 실시의 형태에서는 VLD(Variation of Lateral Doping) 구조(25)가 마련되어 있다. VLD 구조(25)는 활성 영역단에 형성한 깊은 p층과, 이 깊은 p층과 LNFLR 확산층의 깊이를 접속하도록 구배를 갖게 한 p층을 갖는다.
실시의 형태 13.
도 26은 본 발명의 실시의 형태 13과 관련되는 반도체 장치를 나타내는 단면도이다. 활성 영역에 IGBT가 마련되고, 종단 영역에 LNFLR 구조(23)가 마련되어 있다. 이 경우에도 실시의 형태 11과 동일한 효과를 얻을 수 있다.
또, 본원의 반도체 장치는, 규소에 의해 형성된 것에 한하지 않고, 규소에 비하여 밴드 갭이 큰 와이드 밴드 갭 반도체에 의해 형성된 것이더라도 좋다. 와이드 밴드 갭 반도체는, 예컨대, 탄화규소, 질화갈륨계 재료, 또는 다이아몬드이다. 이와 같은 와이드 밴드 갭 반도체에 의해 형성된 반도체 장치는, 내전압성이나 허용 전류 밀도가 높기 때문에, 소형화할 수 있다. 이 소형화된 장치를 이용하는 것에 의해, 이 장치를 포함한 반도체 모듈도 소형화할 수 있다. 또한, 소자의 내열성이 높기 때문에, 히트 싱크의 방열 핀을 소형화할 수 있어, 수랭부를 공랭화할 수 있으므로, 반도체 모듈을 더 소형화할 수 있다. 또한, 소자의 전력 손실이 낮고 고효율이기 때문에, 반도체 모듈을 고효율화할 수 있다.
또한, 상기의 실시의 형태에서는 1200V 또는 1700V 클래스의 낮은ㆍ중간 내압 클래스를 예로 들어 설명했다. 그러나, 내압 클래스에 관계없이 상기의 효과를 얻을 수 있다.
1 : n-형 드리프트층
2, 19 : p형 애노드층
3 : n형 캐소드층
4, 14 : n형 버퍼층
6 : 캐소드 전극
12 : p형 콜렉터층
13 : p형 캐소드층
17 : n형 층
20 : n형 채널 스토퍼 버퍼층
21 : n형 채널 스토퍼층
22 : p형 채널 스토퍼층
23 : LNFLR 구조
24 : RESURF 구조
25 : VLD 구조

Claims (15)

  1. n형 드리프트층과,
    상기 n형 드리프트층의 상면에 마련된 p형 애노드층과,
    상기 n형 드리프트층의 하면에 마련된 캐소드층과,
    상기 n형 드리프트층과 상기 캐소드층의 사이에 마련된 n형 버퍼층
    을 구비하고,
    상기 n형 버퍼층의 피크 농도는, 상기 n형 드리프트층보다 높고, 상기 캐소드층보다 낮고,
    상기 n형 버퍼층의 캐리어 농도는 상기 n형 드리프트층 쪽으로부터 상기 캐소드층 쪽으로 향해 깊이의 지수함수로 증가하고,
    상기 n형 드리프트층과 상기 n형 버퍼층의 접속 부분에 있어서의 상기 n형 버퍼층의 상기 캐리어 농도의 경사(gradient)가 20~2000㎝-4인
    것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 n형 버퍼층의 실효 도즈량은 1×1012~5×1012㎝-2이고, 상기 n형 드리프트층보다 높은 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 캐소드층은 n형인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 캐소드층은 p형인 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 캐소드층은, 횡으로 나열되어 배치된 n형 캐소드층과 p형 캐소드층을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 n형 버퍼층은, 상기 n형 드리프트층과 상기 n형 캐소드층의 사이에 마련된 제 1 n형 버퍼층과, 상기 n형 드리프트층과 상기 p형 캐소드층의 사이에 마련된 제 2 n형 버퍼층을 갖고,
    상기 제 1 n형 버퍼층의 피크 농도는, 상기 제 2 n형 버퍼층보다 높은
    것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 n형 캐소드층에 옴 접촉(ohmic contact)하고, 상기 p형 캐소드층에 쇼트키(Schottky) 접촉하는 캐소드 전극을 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 5 항에 있어서,
    상기 n형 캐소드층과 상기 p형 캐소드층이 스트라이프 패턴인 것을 특징으로 하는 반도체 장치.
  9. 제 5 항에 있어서,
    상기 n형 캐소드층 또는 상기 p형 캐소드층이 도트 패턴인 것을 특징으로 하는 반도체 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 p형 애노드층은, 제 1 p형 애노드층과, 상기 제 1 p형 애노드층보다 피크 농도가 낮은 제 2 p형 애노드층을 갖고,
    상기 제 1 p형 애노드층과 상기 제 2 p형 애노드층의 피크 농도비가 0.5~500인
    것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 p형 애노드층의 깊이에 대한 상기 제 2 p형 애노드층의 깊이의 비가 0.1~0.9인 것을 특징으로 하는 반도체 장치.
  12. 제 1 항 또는 제 2 항에 있어서,
    종단 영역에 있어서 상기 n형 드리프트층의 하면에 마련되고, 1×1015~1×1016㎝-3의 피크 농도를 갖는 n형 층과,
    상기 캐소드층과 상기 n형 층에 접촉하여 전기적으로 접속된 캐소드 전극
    을 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제 1 항 또는 제 2 항에 있어서,
    종단 영역의 최외주부에 마련된 n형 채널 스토퍼 버퍼층과,
    상기 n형 채널 스토퍼 버퍼층 중에 마련된 n형 채널 스토퍼층 및 p형 채널 스토퍼층을 갖고,
    상기 n형 채널 스토퍼 버퍼층의 피크 농도는 상기 n형 드리프트층보다 높고,
    상기 n형 채널 스토퍼층의 피크 농도는 상기 n형 채널 스토퍼 버퍼층 및 상기 p형 채널 스토퍼층보다 높은
    것을 특징으로 하는 반도체 장치.
  14. 제 1 항 또는 제 2 항에 있어서,
    종단 영역에 마련된 LNFLR(Linearly-Narrowed Field Limiting Ring) 구조와,
    상기 p형 애노드층의 외단부에 마련된 RESURF(Reduced Surface Field) 구조
    를 더 구비하는 것을 특징으로 하는 기재의 반도체 장치.
  15. 제 1 항 또는 제 2 항에 있어서,
    종단 영역에 마련된 LNFLR 구조와,
    상기 p형 애노드층의 외단부에 마련된 VLD(Variation of Lateral Doping) 구조
    를 더 구비하는 것을 특징으로 하는 반도체 장치.
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