CN113451387B - 用于过压击穿功能的缓冲区变掺杂结构及半导体器件 - Google Patents

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Abstract

本发明属于电力半导体器件领域，公开了一种用于过压击穿功能的缓冲区变掺杂结构及半导体器件，缓冲区变掺杂结构设置于半导体器件内，当半导体器件承受击穿电压时，通过缓冲区变掺杂结构承受半导体器件产生的电场，使得电场击穿所述缓冲区变掺杂结构。本发明采用局部穿通原理实现过压可控击穿，具有温度稳定性好、工艺易实现、击穿电压一致性好、穿通点位置可控的优势。

Description

用于过压击穿功能的缓冲区变掺杂结构及半导体器件
技术领域
本发明属于电力半导体器件领域，具体地说，尤其涉及一种用于过压击穿功能的缓冲区变掺杂结构及半导体器件。
背景技术
IGCT器件是在GTO的基础上发展出的新一代流控型器件，从芯片层面来看，GCT芯片采用了透明阳极技术与缓冲层设计，降低了器件的触发电流水平及导通压降。从门极驱动电路及开通关断机理来看，IGCT采用集成式驱动电路的方式，通过优化线路布局及管壳封装结构等方式，降低换流回路杂散参数到纳亨量级，使得器件关断过程中电流能在很短时间内由阴极全部转换至门极，而后使PNP三极管自然关断。
参照图1，图1为现有GCT芯片结构的示意图。如图1所示，现有的GCT芯片在静态阻断与动态关断过程中，图1中所示的J2结承担阴阳极间kV级以上电压，特别需要说明的是，为保证高压耐受能力，n型漂移区通常利用原始硅单晶制作成低掺杂浓度区域，此时电压主要降落在图中的n型漂移区内。且根据泊松方程，电场的变化率与掺杂浓度成正比，即越低的掺杂浓度意味着合理设计的结构能承受更高的阻断电压。
半导体器件以其高阻断电压能力、高可控电流水平、低导通损耗、高可靠性、低成本的特点在大容量柔性输电等领域展现出特有的优势。现有的半导体器件包括IGBT、IEGT、IGCT、ETO以及MCT等。
近年来，在模块化多电平等应用中，希望半导体器件在达到特定电压值后稳定击穿或保护，进而保护模块中电容、二极管等其余器件不会因过电压被击穿，或将模块可靠旁路保证系统仍能正常运行，提升系统运行的可靠性。由于利用外部电路进行击穿或保护时，可能存在电磁干扰、保护系统失电等因素。故通过芯片结构级的优化实现过压击穿或保护具有更好的应用意义。
以GCT举例来说，请参照图1，图1为传统硅基GCT单元截面示意图。如图1所示，在传统的GCT或晶闸管类器件中，其正向耐压主要以图中标识的J2结承担。为了保证器件在高压下具有稳定的击穿电压性能，通常需要在边缘进行磨角和钝化处理，请参照图2，图2为传统GCT边缘磨角示意图。在实际应用中直接运用传统结构进行过压击穿主要面临两个问题：受到工艺稳定性与沾污等因素的限制，磨角钝化处理后的器件的击穿电压与漏电流水平通常具有一定的分散性，且难以进行测试筛选；结构耐压薄弱点在边缘处时，若出现过压击穿，在系统能量较大时，冲击电流的涌入容易导致器件管壳结构的破裂，威胁到整个阀组的安全运行。因此不只是IGCT还是IGBT，或者SGTO等，其击穿电压的薄弱点均在边缘，只不过IGCT通过磨角来处理边缘，IGBT等器件通过结终端拓展等技术处理边缘，但都存在不稳定且难以控制的问题。
另外，请参照图3，图3为晶闸管BOD结构示意图。如图3所示，在传统的晶闸管结构中，为解决这一问题，通常使用图3所示的BOD(Break Over Diode)结构实现过压保护。在出现过电压工况时，BOD结构首先产生较强烈的漏电流，漏电流流至门极产生的横向电压降触发放大门极处的电子发射，进而使晶闸管器件导通，避免失效。
BOD结构的本质是在器件体内(通常是中心处)制造一个雪崩击穿的薄弱点，保证器件在特定电压下首先稳定击穿在BOD结构处。然而由于雪崩系数受温度影响较大，同样的掺杂结构在不同的温度下可能存在约10％或更高的保护阈值变化。但这一技术在半导体器件上应用时，由于受到器件结构与工艺实现的限制，难以使用BOD结构实现器件可靠的过压保护。
因此亟需开发一种克服上述缺陷的一种缓冲区变掺杂结构及具有其的半导体器件。
发明内容
针对上述问题，本发明为解决上述技术问题提供一种用于过压击穿功能的缓冲区变掺杂结构，其中，设置于半导体器件内，当所述半导体器件承受击穿电压时，通过所述缓冲区变掺杂结构承受所述半导体器件产生的电场，使得所述电场击穿所述缓冲区变掺杂结构。
上述的缓冲区变掺杂结构，其中，包括第一掺杂剂区域A及第二掺杂剂区域B，所述第一掺杂剂区域A与所述第二掺杂剂区域B上下贴合，当所述半导体器件承受击穿电压时，所述第一掺杂剂区域A与所述第二掺杂剂区域B产生所述电场。
上述的缓冲区变掺杂结构，其中，还包括第二掺杂剂区域C及第二掺杂剂区域D，所述第二掺杂剂区域C连接于所述第二掺杂剂区域D，所述第二掺杂剂区域C及所述第二掺杂剂区域D位于同一层且同时与所述第二掺杂剂区域B上下贴合，第二掺杂剂区域D的总掺杂剂量小于第二掺杂剂区域C的总掺杂剂量，当所述第二掺杂剂区域C及所述第二掺杂剂区域D承受所述电场时，使得所述第二掺杂剂区域D被所述电场穿通。
上述的缓冲区变掺杂结构，其中，还包括第二掺杂剂区域C、第二掺杂剂区域D及第一掺杂剂区域E，所述第二掺杂剂区域C及所述第一掺杂剂区域E连接于所述第二掺杂剂区域D，所述第二掺杂剂区域C及所述第二掺杂剂区域D与所述第二掺杂剂区域B上下贴合，所述第一掺杂剂区域E与所述第二掺杂剂区域C上下贴合，第二掺杂剂区域D的总掺杂剂量小于第二掺杂剂区域C的总掺杂剂量，当所述第二掺杂剂区域C及所述第二掺杂剂区域D承受所述电场时，使得所述第二掺杂剂区域D被所述电场穿通。
上述的缓冲区变掺杂结构，其中，还包括第二掺杂剂区域C、第二掺杂剂区域D、第一掺杂剂区域E及第一掺杂剂区域F，所述第二掺杂剂区域C连接于所述第二掺杂剂区域D，所述第一掺杂剂区域E连接于所述第一掺杂剂区域F，所述第二掺杂剂区域C及所述第二掺杂剂区域D与所述第二掺杂剂区域B上下贴合，所述第一掺杂剂区域E与所述第二掺杂剂区域C上下贴合，所述第一掺杂剂区域F与所述第二掺杂剂区域D上下贴合，第二掺杂剂区域D的总掺杂剂量小于第二掺杂剂区域C的总掺杂剂量，当所述第二掺杂剂区域C及所述第二掺杂剂区域D承受所述电场时，使得所述第二掺杂剂区域D被所述电场穿通。
上述的缓冲区变掺杂结构，其中，根据以下公式获得所述第二掺杂剂区域D的总掺杂剂量：
Figure BDA0002422918900000041
其中，式中Q1为第二掺杂剂区域D单位面积的掺杂剂净掺杂总量，εSi为基底材料的介电常数，E1为设计击穿电压情况下所述第二掺杂剂区域D与所述第二掺杂剂区域B交界处电场强度，q为单位电荷量。
上述的缓冲区变掺杂结构，其中，所述第一掺杂剂区域F单位面积的掺杂剂净掺杂总量分别小于其他掺杂剂区域单位面积的掺杂剂净掺杂总量。
上述的缓冲区变掺杂结构，其中，所述第一掺杂剂区域F单位面积的掺杂剂净掺杂总量使得所述缓冲区变掺杂结构在静态阻断情况下具有相比其他掺杂剂区域相同或更低的空穴发射效率。
本发明提供一种半导体器件，其中，包括上述中任一项所述的缓冲区变掺杂结构，当所述半导体器件承受击穿电压时，通过所述缓冲区变掺杂结构承受所述半导体器件产生的电场，使得所述电场击穿所述缓冲区变掺杂结构。
上述的半导体器件，其中，所述半导体器件为IGCT、GTO、SGTO、IGBT、IEGT、MCT及ETO中的一者。
本发明针对于现有技术其功效在于：本发明的缓冲区变掺杂结构及具有其的半导体器件，采用局部穿通原理实现过压自毁，具有温度稳定性好、工艺易实现、电压一致性好的优势，且由于穿通点位于体内，在自毁后，器件通常可以维持长时可靠短路状态。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所指出的结构来实现和获得。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为传统硅基GCT单元截面示意图；
图2为传统GCT边缘磨角示意图；
图3为晶闸管BOD结构示意图；
图4为本发明缓冲区变掺杂结构第一实施例的示意图；
图5为图4的缓冲区变掺杂结构在承受设计击穿电压状态下各处电场分布示意图；
图6为本发明缓冲区变掺杂结构第二实施例的示意图；
图7为本发明缓冲区变掺杂结构第三实施例的示意图；
图8为本发明IGCT的结构示意图；
图9为图8的IGCT在承受设计击穿电压状态下各处电场分布示意图；
图10为缓冲区变掺杂结构布置在GCT芯片的正中心；
图11为缓冲区变掺杂结构布置在GCT部分与二极管部分交界处；
图12为本发明n型平面型IGBT的结构示意图；
图13为图12的IGBT在承受设计击穿电压状态下各处电场分布示意图；
图14为本发明n型MCT的结构示意图；
图15为图14的MCT在承受设计击穿电压状态下各处电场分布示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
关于本文中所使用的方向用语，例如：上、下、左、右、前或后等，仅是参考附图的方向。因此，使用的方向用语是用来说明并非用来限制本创作。
关于本文中所使用的“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指包含但不限于。
本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。另外，在附图及实施方式中所使用相同或类似标号的元件/构件是用来代表相同或类似部分。
本发明的缓冲区变掺杂结构，用以设置于半导体器件内，当所述半导体器件承受击穿电压时，通过所述缓冲区变掺杂结构承受所述半导体器件产生的电场，使得所述电场击穿所述缓冲区变掺杂结构。
请参照图4，图4为本发明缓冲区变掺杂结构第一实施例的示意图。如图4所示，本发明的用于过压击穿功能的缓冲区变掺杂结构包括第一掺杂剂区域A及第二掺杂剂区域B，所述第一掺杂剂区域A与所述第二掺杂剂区域B上下贴合，当所述半导体器件承受击穿电压时，所述第一掺杂剂区域A与所述第二掺杂剂区域B产生所述电场。
其中，在本实施例中，所述第一掺杂剂区域A与所述第二掺杂剂区域B各是p型掺杂剂或n型掺杂剂中的一种，具体地说，当第一掺杂剂区域A为p型掺杂剂，那么第二掺杂剂区域B则为n型掺杂剂；反之当第一掺杂剂区域A为n型掺杂剂，那么第二掺杂剂区域B则为P型掺杂剂。
进一步地，缓冲区变掺杂结构还包括第二掺杂剂区域C及第二掺杂剂区域D，所述第二掺杂剂区域C连接于所述第二掺杂剂区域D，所述第二掺杂剂区域C及所述第二掺杂剂区域D位于同一层且同时与所述第二掺杂剂区域B上下贴合，第二掺杂剂区域D的总掺杂剂量小于第二掺杂剂区域C的总掺杂剂量，当所述第二掺杂剂区域C及所述第二掺杂剂区域D承受所述电场时，使得所述第二掺杂剂区域D被所述电场穿通。
具体地说，为了改善器件整体性能，本发明的缓冲区变掺杂结构包括第二掺杂剂区域C及第二掺杂剂区域D，根据半导体物理原理，当所述半导体器件承受击穿电压时，通过第二掺杂剂区域C及第二掺杂剂区域D均承受所述半导体器件产生的电场，而第二掺杂剂区域D的总掺杂剂量小于第二掺杂剂区域C的总掺杂剂量，因此使得所述第二掺杂剂区域D被所述电场穿通而第二掺杂剂区域C未被穿通。
更进一步地，根据以下公式获得所述第二掺杂剂区域D的总掺杂剂量：
Figure BDA0002422918900000071
其中，式中Q1为第二掺杂剂区域D单位面积的掺杂剂净掺杂总量，εSi为基底材料的介电常数，E1为设计击穿电压情况下所述第二掺杂剂区域D与所述第二掺杂剂区域B交界处电场强度，q为单位电荷量。
具体地说，请参照图5，图5为图4的缓冲区变掺杂结构在承受设计击穿电压状态下各处电场分布示意图。如图5所示，第二掺杂剂区域D的掺杂需保证，在半导体器件静态承受设计击穿电压值时，施加在所述第一掺杂剂区域A与所述第二掺杂剂区域B间的电场恰好穿通第二掺杂剂区域D，该临界状态下的电场分布如图5所示。可参考上述公式进行第二掺杂剂区域D总掺杂剂量的设计。由此，第二掺杂剂区域D的设计既可在保证结深的情况下将掺杂浓度降低，也可以同时将结深与掺杂浓度变低。
请参照图6，图6为本发明缓冲区变掺杂结构第二实施例的示意图。图6所示出的缓冲区变掺杂结构与图4所示出的缓冲区变掺杂结构大致相同，因此相同部分在此就不再赘述了，现将不同部分说明如下。在本实施例中，缓冲区变掺杂结构还包括第二掺杂剂区域C、第二掺杂剂区域D、第一掺杂剂区域E及第一掺杂剂区域F，所述第二掺杂剂区域C连接于所述第二掺杂剂区域D，所述第一掺杂剂区域E连接于所述第一掺杂剂区域F，所述第二掺杂剂区域C及所述第二掺杂剂区域D与所述第二掺杂剂区域B上下贴合，所述第一掺杂剂区域E与所述第二掺杂剂区域C上下贴合，所述第一掺杂剂区域F与所述第二掺杂剂区域D上下贴合，第二掺杂剂区域D的总掺杂剂量小于第二掺杂剂区域C的总掺杂剂量，当所述第二掺杂剂区域C及所述第二掺杂剂区域D承受所述电场时，使得所述第二掺杂剂区域D被所述电场穿通。
其中，在本实施例中，所述第一掺杂剂区域F单位面积的掺杂剂净掺杂总量使得所述缓冲区变掺杂结构在静态阻断情况下具有相比其他掺杂剂区域相同或更低的空穴发射效率。
具体地说，一般的，在大部分半导体器件中，通常会在C区域下侧还存在具有较高浓度的第一掺杂剂，用于载流子发射的第一掺杂剂区域E。在这样的结构中施加本发明所述的缓冲区变掺杂结构时，通常也会在与第二掺杂剂区域D的正下侧配合低剂量掺杂的第一掺杂剂区域F，为降低漏电流水平，第一掺杂剂区域F可以较其余区域较低。更特别的，第一掺杂剂区域F可以不利用第一掺杂剂进行掺杂，
其中，在本发明的一实施例中，所述第一掺杂剂区域F单位面积的掺杂剂净掺杂总量分别小于其他掺杂剂区域单位面积的掺杂剂净掺杂总量。
请参照图7，图7为本发明缓冲区变掺杂结构第三实施例的示意图。图7所示出的缓冲区变掺杂结构与图6所示出的缓冲区变掺杂结构大致相同，因此相同部分在此就不再赘述了，现将不同部分说明如下。在本实施例中，缓冲区变掺杂结构还包括第二掺杂剂区域C、第二掺杂剂区域D及第一掺杂剂区域E，所述第二掺杂剂区域C及所述第一掺杂剂区域E连接于所述第二掺杂剂区域D，所述第二掺杂剂区域C及所述第二掺杂剂区域D与所述第二掺杂剂区域B上下贴合，所述第一掺杂剂区域E与所述第二掺杂剂区域C上下贴合，第二掺杂剂区域D的总掺杂剂量小于第二掺杂剂区域C的总掺杂剂量，当所述第二掺杂剂区域C及所述第二掺杂剂区域D承受所述电场时，使得所述第二掺杂剂区域D被所述电场穿通。
本发明还提供一种半导体器件，包括上述中所述的缓冲区变掺杂结构HSQ，当所述半导体器件承受击穿电压时，通过所述缓冲区变掺杂结构HSQ承受所述半导体器件产生的电场，使得所述电场击穿所述缓冲区变掺杂结构HSQ。
其中，所述半导体器件为IGCT、GTO、SGTO、IGBT、IEGT、MCT及ETO中的一者。
实施例1：IGCT(GTO、SGTO、ETO)类
对IGCT类器件而言，通常在一个芯片上进行数千个小元胞的并联，请参照图8，图8为本发明IGCT的结构示意图；图9为图8的IGCT在承受设计击穿电压状态下各处电场分布示意图。如图8及图9所示集成具有过电压击穿功能的缓冲区变掺杂结构的硅基GCT类芯片来说，具有如下典型特征：
a、第二掺杂剂区域D掺杂需保证，在芯片静态承受设计击穿电压值时，J2结电场恰好穿通至第二掺杂剂区域D内，该临界状态下的电场分布如图9所示。可根据前述公式进行第二掺杂剂区域D的总掺杂剂量的设计。具体地说，第二掺杂剂区域D设计既可在保证结深的情况下将掺杂浓度降低，也可以同时将结深与掺杂浓度变低。
b、为降低漏电流水平，第一掺杂剂区域F的浓度可以较其余区域较低。优选的，第一掺杂剂区域F的浓度选取应使得该区域在静态阻断情况下具有相比其他区域相同或更低的空穴发射效率。
c、第二掺杂剂区域D原则上可以布置在非边界的任意位置。但为使器件面积得到合理利用，对非对称型IGCT，通常将该结构布置在GCT芯片的正中心，如图10所示，图10为缓冲区变掺杂结构布置在GCT芯片的正中心。对二极管与GCT部分分离的逆导型GCT芯片，通常将该结构布置在GCT部分与二极管部分交界处，如图11所示，图11为缓冲区变掺杂结构布置在GCT部分与二极管部分交界处。
d、第二掺杂剂区域D中应至少有一点在横向上距离该区域边界的距离大于C区域与D区域厚度。以布置在中心的圆形为例，低剂量缓冲圆形区域的半径应大于C区域与D区域厚度。
e、需要特殊说明的是，第二掺杂剂区域D对应阴极侧的门极金属接触不是必须的。但为保证击穿点的一致性，建议配置对应的门极金属接触且与其余部分的门极接触相连。
本发明的缓冲区变掺杂结构既适用于同样材料不同结构的ETO、GTO和SGTO器件，也适用于不同材料的ETO、GCT、GTO、SGTO器件，对于不同材料的器件，掺杂剂的种类可能存在差别
实施例2：IGBT(IEGT)类
由于IEGT与IGBT的基本结构相同，只是在IGBT中通过特殊的结构或设计方式实现了等离子体增强的性能，故在该部分统称为IGBT。对IGBT类器件而言，通常在一个芯片上进行数千个小元胞的并联，IGBT类结构根据沟道类型可以分为：平面型与沟槽型等；从漂移区掺杂剂种类可以分为n型IGBT和p型IGBT，以下以n型平面型IGBT举例说明。
请参照图12，图12为本发明n型平面型IGBT的结构示意图；图13为图12的IGBT在承受设计击穿电压状态下各处电场分布示意图。如图12及图13所示集成具有过电压击穿功能的缓冲区变掺杂结构的n型平面型IGBT类芯片来说，具有如下典型特征：
a、第二掺杂剂区域D掺杂需保证，在芯片静态承受设计击穿电压值时，J2结电场恰好穿通第二掺杂剂区域D，该临界状态下的电场分布如图13所示。可根据前述公式进行第二掺杂剂区域D总掺杂剂量的设计。具体地说，第二掺杂剂区域D的设计既可在保证结深的情况下将掺杂浓度降低，也可以同时将结深与掺杂浓度变低。
b、为降低漏电流水平，第二掺杂剂区域D对应的第一掺杂剂区域F的浓度可以较其余区域较低。优选的，该第一掺杂剂区域F的浓度选取应使得该区域在静态阻断情况下具有相比其他区域相同或更低的空穴发射效率。
对p型IGBT类器件由于其设计原理与n型完全相同，只在掺杂剂的种类选择上有所差别，在此不做更多赘述。
对集成具有过电压击穿功能的缓冲区变掺杂结构的IEGT类芯片而言，由于其设计原理与IGBT相同，在此不做更多赘述。
实施例3：MCT类
对MCT类器件而言，通常在一个芯片上进行数千个小元胞的并联，请参照图14，图14为本发明n型MCT的结构示意图；图15为图14的MCT在承受设计击穿电压状态下各处电场分布示意图。如图14及图15所示集成具有过电压击穿功能的缓冲区变掺杂结构的MCT类芯片来说，具有如下典型特征：
a、第二掺杂剂区域D掺杂需保证，在芯片静态承受设计击穿电压值时，J2结电场恰好穿通第二掺杂剂区域D，该临界状态下的电场分布如图13所示。可根据前述公式进行第二掺杂剂区域D总掺杂剂量的设计。具体地说，第二掺杂剂区域D的设计既可在保证结深的情况下将掺杂浓度降低，也可以同时将结深与掺杂浓度变低。
b、为降低漏电流水平，第二掺杂剂区域D对应的第一掺杂剂区域F的浓度可以较其余区域较低。优选的，该第一掺杂剂区域F的浓度选取应使得该区域在静态阻断情况下具有相比其他区域相同或更低的空穴发射效率。
对p型MCT类器件由于其设计原理与n型完全相同，只在掺杂剂的种类选择上有所差别，在此不做更多赘述。
综上所述，本发明采用局部穿通原理实现过压击穿，具有温度稳定性好、工艺易实现、击穿电压一致性好、穿通点位置可控的优势。
尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (7)

1.一种用于过压击穿功能的缓冲区变掺杂结构，其特征在于，设置于半导体器件内，当所述半导体器件承受击穿电压时，通过所述缓冲区变掺杂结构承受所述半导体器件产生的电场，使得所述电场击穿所述缓冲区变掺杂结构；
所述缓冲区变掺杂结构，包括第一掺杂剂区域A及第二掺杂剂区域B，所述第一掺杂剂区域A与所述第二掺杂剂区域B上下贴合，当所述半导体器件承受击穿电压时，所述第一掺杂剂区域A与所述第二掺杂剂区域B产生所述电场；
所述缓冲区变掺杂结构，还包括第二掺杂剂区域C及第二掺杂剂区域D，所述第二掺杂剂区域C连接于所述第二掺杂剂区域D，所述第二掺杂剂区域C及所述第二掺杂剂区域D位于同一层且同时与所述第二掺杂剂区域B上下贴合，第二掺杂剂区域D的总掺杂剂量小于第二掺杂剂区域C的总掺杂剂量，当所述第二掺杂剂区域C及所述第二掺杂剂区域D承受所述电场时，使得所述第二掺杂剂区域D被所述电场穿通；
根据以下公式获得所述第二掺杂剂区域D的总掺杂剂量：
Figure FDA0003862031390000011
其中，式中Q1为第二掺杂剂区域D单位面积的掺杂剂净掺杂总量，εSi为基底材料的介电常数，E1为设计击穿电压情况下所述第二掺杂剂区域D与所述第二掺杂剂区域B交界处电场强度，q为单位电荷量。
2.如权利要求1所述的缓冲区变掺杂结构，其特征在于，还包括第二掺杂剂区域C、第二掺杂剂区域D及第一掺杂剂区域E，所述第二掺杂剂区域C及所述第一掺杂剂区域E连接于所述第二掺杂剂区域D，所述第二掺杂剂区域C及所述第二掺杂剂区域D与所述第二掺杂剂区域B上下贴合，所述第一掺杂剂区域E与所述第二掺杂剂区域C上下贴合，第二掺杂剂区域D的总掺杂剂量小于第二掺杂剂区域C的总掺杂剂量，当所述第二掺杂剂区域C及所述第二掺杂剂区域D承受所述电场时，使得所述第二掺杂剂区域D被所述电场穿通。
3.如权利要求1所述的缓冲区变掺杂结构，其特征在于，还包括第二掺杂剂区域C、第二掺杂剂区域D、第一掺杂剂区域E及第一掺杂剂区域F，所述第二掺杂剂区域C连接于所述第二掺杂剂区域D，所述第一掺杂剂区域E连接于所述第一掺杂剂区域F，所述第二掺杂剂区域C及所述第二掺杂剂区域D与所述第二掺杂剂区域B上下贴合，所述第一掺杂剂区域E与所述第二掺杂剂区域C上下贴合，所述第一掺杂剂区域F与所述第二掺杂剂区域D上下贴合，第二掺杂剂区域D的总掺杂剂量小于第二掺杂剂区域C的总掺杂剂量，当所述第二掺杂剂区域C及所述第二掺杂剂区域D承受所述电场时，使得所述第二掺杂剂区域D被所述电场穿通。
4.如权利要求3所述的缓冲区变掺杂结构，其特征在于，所述第一掺杂剂区域F单位面积的掺杂剂净掺杂总量分别小于其他掺杂剂区域单位面积的掺杂剂净掺杂总量。
5.如权利要求3所述的缓冲区变掺杂结构，其特征在于，所述第一掺杂剂区域F单位面积的掺杂剂净掺杂总量使得所述缓冲区变掺杂结构在静态阻断情况下具有相比其他掺杂剂区域相同或更低的空穴发射效率。
6.一种半导体器件，其特征在于，包括上述权利要求1-5中任一项所述的缓冲区变掺杂结构，当所述半导体器件承受击穿电压时，通过所述缓冲区变掺杂结构承受所述半导体器件产生的电场，使得所述电场击穿所述缓冲区变掺杂结构。
7.如权利要求6所述的半导体器件，其特征在于，所述半导体器件为IGCT、GTO、SGTO、IGBT、IEGT、MCT及ETO中的一者。
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Assignee: Beijing Qingneng Xinyan Technology Co.,Ltd.

Assignor: TSINGHUA University

Contract record no.: X2023980032243

Denomination of invention: Buffer variable doping structure and semiconductor device for overvoltage breakdown function

Granted publication date: 20221223

License type: Common License

Record date: 20230216