KR102170068B1 - 바이폴라 논-펀치-스루 전력 반도체 디바이스 - Google Patents

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Abstract

본 발명은 바이폴라 논-펀치-스루 전력 반도체 디바이스 (1) 및 대응하는 제조 방법에 관한 것이다. 이 디바이스는 반도체 웨이퍼 (2), 웨이퍼의 제 1 메인 측 (3) 에 형성된 제 1 전극 (35), 및 웨이퍼의 제 1 메인 측 반대 편의 제 2 메인 측 (4) 에 형성된 제 2 전극 (45) 을 포함한다. 웨이퍼는 제 1 도전형의 드리프트 레이어 (5), 및 드리프트 레이어 상에서 제 1 메인 측을 향해 배열되고 제 1 전극에 접촉하는 제 2 도전형의 제 1 레이어 (6) 와 같은, 상이한 도전형들의 레이어들의 쌍을 포함한다. 웨이퍼는 내측 영역 (7) 및 그 내측 영역을 둘러싸는 외측 영역 (8) 을 포함한다. 드리프트 레이어는 외측 영역에서의 두께 (562) 이상인 내측 영역에서의 두께 (561) 를 갖는다. 제 1 레이어의 두께는, 내측 영역과 외측 영역 사이의 천이 영역 (11) 에 걸쳐, 내측 영역에서의 제 1 레이어의 제 1 섹션 (61) 의 두께 (615) 로부터 제 1 레이어의 제 1 섹션의 상기 두께의 5 배 더 큰 천이 영역의 폭을 가지면서 외측 영역에서의 최대 두께 (625) 까지 선형적으로 증가한다.

Description

바이폴라 논-펀치-스루 전력 반도체 디바이스{BIPOLAR NON-PUNCH-THROUGH POWER SEMICONDUCTOR DEVICE}
본 발명은 파워 일렉트로닉스 (power electronics) 에 관한 것이고, 보다 구체적으로는, 적어도 2500V 의 블록킹 전압을 갖는 바이폴라 논-펀치-스루 전력 반도체 디바이스 (bipolar non-punch-through power semiconductor device) 및 그러한 반도체 디바이스를 제조하는 방법에 관한 것이다.
에너지 효율에 대한 증가하는 요구로 인해, 페이즈 제어 사이리스터들 (phase control thyristors) 과 같은 반도체 디바이스들이 에너지 전송 및 분배를 위해 필요한 장비의 대부분의 핵심부에 있다. 이들 디바이스들은 비용, 신뢰성, 및 효율성의 면에서 양호한 성능을 허용한다. 특히, 바이폴라 반도체 전력 디바이스들은 매우 낮은 전도 손실들과 결합된 그들의 매우 높은 전력 성능들을 위한 애플리케이션들에서 사용된다. 예를 들어, 논-펀치 스루 디바이스 타입에 있어서, 디바이스의 가장 두꺼운 레이어인 저-(n-)도핑된 드리프트 레이어, 즉, (n-)-베이스 영역은 일정 한계 미만으로 감소될 수 없다. 하지만, p 도핑된 제 1 레이어, 즉, p-애노드 또는 p-베이스 영역의 두께는 감소될 수 있다. 이것은, 몇가지 이유들로 인해 횡단 방향으로 큰 체적을 소비하고 제 1 레이어는 따라서 포지티브 베벨 개념보다 더 두꺼워야 하는 네거티브 베벨 접합부 종단의 경우에 특히 유익할 수 있다.
네거티브 베벨의 접합부 종단은, 포지티브 베벨에 반해, 그것이 디바이스 내부의 블록킹 조건들에서 피크 전계들을 유지하기 때문에, 실제로 매우 중요한 것이다. 그 결과, 표면 패시베이션은 매우 높은 전계들에 노출되지 않고, 표면 누설 전류가 더 작고 높은 신뢰성이 달성된다. 이것은, 예를 들어 애벌란시 역 브레이크다운 시에 매우 큰 역 전류가 생성되는 고전압 직류 (High Voltage Direct Current; HVDC) 애플리케이션에서 애벌란시 라이트닝의 조건들에서 매우 중요한 것이다. 다시 말해, 네거티브 베벨을 유지하는 것은, 상당한 전류가 주변부에서 접합부 종단을 통해 흐를 수도 있고 하지만 여전히 디바이스의 표면에는 접근하지 않을 때, 브레이크다운 전압까지의 강건한 역 블록킹의 이점을 갖는다. 따라서, 네거티브 베벨의 이용은 이러한 애플리케이션들에 대해 필요하다. 하지만, 사이리스터들은 디바이스의 전력 레이팅 (power rating) 을 최대화하고 전체 손실들을 최소화하는데 초점을 맞추면서 개발될 필요가 있다.
두꺼운 애노드 및 베이스 레이어를 갖는 종래 기술의 디바이스의 레벨에서, 순방향 및 역방향 블록킹 양자를 유지하기 위해, 국지적인 깊은 p 도핑된 종단 레이어들이 종단 영역에서 사용될 수 있다. 깊은 종단 레이어들은 단일의 또는 이중의 네거티브 베벨을 갖는 접합부 종단을 갖도록 허용하고, 이는 주로 HVDC 애플리케이션들에서 필요한 높은 애벌란시 라이트닝 성능을 제공한다.
예를 들어 WO 2012/041836 A1 에 따른 이전의 사이리스터 설계들 (10) 은 내측 영역 (7) 및 외측 영역 (8) 을 포함하는 웨이퍼 (2) 를 제안하였다. 제 1 메인 측 (3) 에, 내측 영역 (7) 에서의 제 1 섹션 및 외측 영역 (8) 에서의 제 2 섹션 (62) 을 갖는 p 도핑된 제 1 레이어 (6) 가 (n-) 드리프트 레이어 (5) 상에 배열된다. 제 1 레이어 (6) 의 제 2 섹션 (62) 은 종래 기술에 따라 제 1 레이어 (6) 의 제 1 섹션 (61) 보다 훨씬 더 큰 깊이를 갖는다. 제 1 메인 측 (3) 에서 동일한 평평한 평면까지 연장된 양 섹션들 (61, 62) 은 오직 외측 영역 (8) 에서 네거티브 베벨 각도로 경사진다. 제 1 메인 측 (3) 에 대해 반대 편의 제 2 메인 측 (4) 에서, 제 2 레이어 (16) 는 제 1 섹션 (161) 및 제 2 섹션 (162) 으로 제 1 레이어 (6) 와 동일한 방식으로 구성된다. 메인 측들 (3, 4) 의 일방에 p+ 도핑된 쇼트들 (18) 및 n+ 도핑된 캐소드 레이어들 (23) 이 p 도핑된 제 1 섹션 (61 또는 161) 에서 배열되고, 이들 레이어들 (18, 23) 은 전극 (35 또는 45) 에 접촉한다. 외측 영역 (8) 에서, 네거티브 베벨은 웨이퍼 (2) 의 에지를 향해 디바이스를 종단시킨다.
제 1 및 제 2 레이어들 (6, 16) 의 이러한 설계는, 누설 전류의 증가 또는 브레이크다운 전압의 감소 없이 다른 종래의 디바이스들에 비해 내측 영역에서 제 1 섹션들 (61, 161) 의 감소된 두께로 이끌고, 보다 낮은 온-스테이트 전압 강하 VT 를 가져온다. 또한 역방향 회복 전하 Qrr, 턴-오프 시간 tq 및 최대 서지 전류와 같은 다른 파라미터들이 향상된다. 총 디바이스 두께는 제 1 및 제 2 레이어들 (6, 16) 의 더 얇은 제 1 섹션으로 인해 감소될 수 있는 한편, 역방향 및 순방향 블록킹 성능은 가볍게 도핑된 P-형 종단 레이어들 및 네거티브 베벨을 갖는 변형된 접합부 종단 수단에 의해 유지된다.
하지만, 종전의 설계는, 제 1 레이어 (6) 의 두께가 내측 영역 (7) 에서의 제 1 두께로부터, 제 1 두께의 7 배 두꺼울 수도 있는 외측 영역 (8) 에서의 제 2 두께로 변화하므로, 디바이스 내의 국지적으로 높은 전계들을 초래한다. 제조 공정 동안, 내측 영역 (7) 으로부터 외측 영역 (8) 으로 제 1 레이어 (6) 의 단계 변화는 드리프트 레이어 (5) 에 대한 접합부에서 형성된다. (n-) 도핑된 드리프트 레이어 (5) 와 p 도핑된 제 1 레이어 (6) 사이의 경계에서의 이러한 변화는 디바이스의 국지적으로 더 큰 전계들 및 더 높은 누설 전류들을 야기한다.
EP 0 30 046 A1 은 GTO 사이리스터를 기술하고, 이것은, 얇지만 높게 도핑된 중앙 p-레이어 및 두껍지만 낮게 도핑된 외측 p 레이어를 포함하고, 중앙 p 레이어를 돌출시킨다. 외측 영역에서, 사이리스터는 네거티브 베벨을 갖는다.
따라서, 본 발명의 목적은 디바이스 내의 높은 전계들을 회피하고, 추가적인 누설 전류를 감소시키고 브레이크다운 전압은 증가시키며, 손실들을 감소시키는 것이다. 이 목적은 청구항 제 1 항에 따른 바이폴라 논-펀치-스루 전력 반도체 디바이스 및 청구항 제 7 항에 따른 그러한 디바이스를 제조하는 방법에 의해 달성된다. 예시적인 실시형태들은 종속적 특허 청구항들로부터 분명하고, 청구항 종속관계는 추가적인 의미있는 청구항 조합들을 배제하는 것으로서 해석되어서는 아니된다.
본 발명에 따르면, 예를 들어 적어도 2500V 의 블록킹 전압 (blocking voltage) 을 갖는 바이폴라 논-펀치-스루 전력 반도체 디바이스는 반도체 웨이퍼, 및 웨이퍼의 제 1 메인 측 (main side) 에 형성된 제 1 전극 및 웨이퍼의 제 1 메인 측 반대 편의 제 2 메인 측에 형성된 제 2 전극을 포함한다. 또한, 반도체 웨이퍼는 상이한 도전형들 (conductivity types) 의 레이어들을 갖는 적어도 2-레이어 구조를 포함하고, 이 적어도 2-레이어 구조는 제 1 도전형의 드리프트 레이어, 및 제 1 도전형과는 상이한 제 2 도전형의 제 1 레이어를 포함하며, 제 1 메인 측으로부터, 제 1 레이어와 드리프트 레이어 사이의 접합부까지 측정된 깊이를 가지고, 제 1 레이어는 드리프트 레이어 상에서 제 1 메인 측에 대해 수직으로 돌출하여 제 1 메인 측을 향해 배열되고 제 1 전극에 접촉한다.
전문가들에게 잘 알려진 바와 같이, 논-펀치-스루 전력 반도체 디바이스는 제 1 레이어에 바로 인접하여 배열된 드리프트 레이어를 갖는 디바이스이다. 따라서, 낮게 도핑된 (lowly doped) 드리프트 레이어는 그 사이의, 버퍼 레이어로서도 알려진, 제 1 도전형의 높게 도핑된 (highly doped) 레이어를 갖지 않고 제 1 레이어에 접촉한다. 논-펀치-스루 디바이스에 대한 블록킹 조건에서의 전계는 삼각형이고, 드리프트 레이어 내에서 중단된다. 공간 전하 영역은 제 1 레이어에 도달하지 않는다.
예시적으로, 드리프트 레이어는 일정하게 낮은 도핑 농도를 가질 수도 있다. 여기서, 드리프트 레이어의 실질적으로 일정한 도핑 농도란, 도핑 농도가 드리프트 레이어 전체에 걸쳐 실질적으로 균일함을 의미하고, 하지만, 드리프트 레이어 내의 도핑 농도에서의 1 내지 5 의 인자의 정도의 변동들이 예를 들어 원래의 실리콘 결정을 잡아당기는 프로세서에서의 변동들로 인해 아마도 존재할 수도 있다는 것을 배제하지는 않는다. 최종 드리프트 레이어 두께 및 도핑 농도는 애플리케이션 필요성으로 인해 선택된다. 드리프트 레이어의 예시적인 도핑 농도는 5 * 1012 cm- 3 과 5 * 1014 cm-3 사이이다.
드리프트 레이어는 외측 영역에서의 두께 이상인 제 1 및 제 2 메인 측 사이에서 측정된 내측 영역에서의 두께를 갖는다. 예시적으로, 드리프트 레이어의 두께는 내측 영역에서 일정하고, 예시적으로 외측 영역에서도 마찬가지다.
반도체 웨이퍼는, 제 1 및 제 2 메인 측 사이에서 측정된 두깨, 즉, 평균 두께를 갖는 내측 영역, 및 그 내측 영역을 둘러싸는 외측 영역을 더 포함하고, 제 1 및 제 2 메인 측 사이에서 측정된 외측 영역에서 웨이퍼의 최대 두께를 갖는다. 예시적으로, 내측 영역에서의 두께는 일정하다. 외측 영역에서의 두께는 제 1 메인 측 또는 제 2 메인 측 또는 제 1 및 제 2 메인 측에서 네거티브 베벨 (negative bevel) 로, 즉, 웨이퍼의 에지를 향해 기울어진 에지를 가지면서 감소될 수도 있다. 베벨은 외측 영역에서의 영역 너머로 시작되고, 외측 영역에서, 웨이퍼는 그것의 최대 두께를 가지고 웨이퍼의 에지까지 연장되며, 예시적으로, 비스듬하게 된 영역에서, 웨이퍼 두께는 웨이퍼의 에지까지 선형적으로 감소한다. 제 1 메인 측은 측면에서 웨이퍼의 표면 상에 있을 것이고, 거기에 제 1 전극이 배열되고, 표면 상의 그것의 둘러싸는 영역은 웨이퍼의 에지까지이고, 즉, 본 발명의 디바이스에 있어서 제 1 메인 측은 평면형 영역이 아니고 그것은 곡선진 표면을 가지며, 예시적으로, 내측 영역에서 평면형 영역을 가지고, 최대 두께까지 천이 영역에서 선형적으로 상승하는 프로파일 (profile) 이고, 그 다음에 외측 영역에서 기울어진 영역이다.
제 1 레이어는 내측 영역에서의 제 1 섹션 및 외측 영역에서의 제 2 섹션을 갖는다. 제 1 레이어의 두께는 내측 영역과 외측 영역 사이 (즉, 제 1 레이어의 제 1 섹션과 제 2 섹션 사이) 에서의 천이 영역에서, 내측 영역에서의 두께로부터 외측 영역에서의 최대 두께로 증가한다. 제 1 레이어의 두께는, 천이 영역의 폭이, 제 1 레이어의 제 1 섹션의 두께 (이 두께는 제 1 레이어의 제 1 섹션이 제 1 메인 측으로부터 연장되는 깊이로서 측정됨) 의 5 배, 예시적으로 제 1 레이어의 제 1 섹션의 두께의 10 내지 20 배 더 커지면서, 천이 영역에 걸쳐 선형적으로 증가한다. 다시 말해, 프로파일의 내측 영역으로부터 외측 영역으로의 천이는 느리거나 부드럽지만, 디바이스의 기능에서의 어떤 장애를 야기할만큼 디바이스에 걸쳐 그렇게까지 신장되는 것은 아니다. 이러한 방식으로, 본 발명에 따른 디바이스는 천이 영역에서 피크 전계들을 감소시킴으로써 디바이스의 누설 전류를 감소시키고 이에 의해 브레이크다운 전압을 증가시킨다. 이러한 이점은 원래의 브레이크다운 전압을 획득하면서 디바이스 두께를 감소시키는데 또한 이용될 수 있다. 디바이스는 그러면 보다 낮은 온-스테이트 및 스위칭 손실들을 가지고, 따라서, 디바이스는 종래 기술의 디바이스들보다 더 효율적이다.
예시적인 실시형태에서, 외측 영역 및 천이 영역의 두께, 즉 웨이퍼 두께의 적어도 최대치는 제 1 메인 측에서 내측 영역의 두께, 즉 웨이퍼 두께보다 더 크고, 바람직하게는 100㎛ 까지 더 크다. 다시 말해, 내측 영역으로부터 외측 영역으로 진행하면서 100㎛ 까지의 상승이 제 1 메인 측에서 발생한다. 이 확대된 두께, 즉, 더 큰 깊이는 외측 영역 또는 천이 영역에서의 제 1 레이어의 일부이다. 이러한 방식으로, 종래 기술에 따라 내측 영역에서 제 1 레이어보다 깊이가 더 큰 외측 영역에서의 제 1 레이어의 적어도 부분들은 내측 영역에서의 활성 셀의 두께에 기여하지 않는다. 이러한 방식으로 내측 영역에서의 드리프트 레이어 및 외측 영역에서의 드리프트 레이어는 심지어 유사한 두께의 것일 수도 있고, 또는, 심지어 내측 영역에서의 약간 더 큰 두께의 것일 수도 있으므로, 횡단면 프로파일은 종래 기술의 디바이스보다 제 1 메인 측에 대해 수직 방향으로 더 작은 변화를 가지거나, 심지어 횡단면 프로파일, 즉, 드리프트 레이어에 대한 제 1 레이어의 접합부의 변화 없음은 전체 영역의 평평한 평면일 수도 있으며, 하지만, 여전히 제 1 섹션보다 더 깊은 제 2 섹션이 본 발명의 디바이스에서 달성가능하다. 이러한 방식으로, 디바이스에서의 피크 전계들은 상당히 감소될 수 있다.
또한, 제 1 레이어의 제 1 섹션, 즉 내측 영역에서의 제 1 레이어는 종래 기술에 비해 깊이에서 더 감소될 수도 있다. 종래 기술의 디바이스들에 비해 본 발명의 디바이스 (1) 의 제 1 레이어의 감소된 두께는 도 9 에서 도시된 바와 같이 감소된 온스테이트 (on-state) 전압 강하 (voltage drop) VT 를 가져온다. 또한, 역방향 회복 전하 Qrr, 턴-오프 시간 tq 및 최대 서지 전류와 같은 다른 파라미터들도 향상된다. 종래 기술에 비해, 이러한 향상은 제 1 레이어의 제 1 섹션의 추가적인 박형화에 의해 달성된다. 총 디바이스 두께는 더 얇은 제 1 레이어의 제 1 섹션으로 인해 감소될 수 있는 한편, 역방향 및 순방향 블록킹 성능은 네거티브 베벨 및 가볍게 도핑된 P-형 종단 레이어들을 갖는 변형된 접합부 종단 (junction termination) 에 의해 향상된다 (도 10 은 도면의 좌측에 역 바이어스를 그리고 도면의 우측에 순방향 바이어스를 나타낸다). 네거티브 베벨을 유지하는 것은 상당한 전류가 주변부에서 접합부 종단을 통해 흐를 수도 있지만 여전히 디바이스의 표면에는 접근하지 않을 때, 브레이크다운 전압까지의 강건한 (robust) 역 블록킹의 이점을 갖는다. 이것은 예를 들어 역 I-V 곡선의 무릎부분 뒤에서 높은 전류들을 동작시킬 수 있는, HVDC 에 대한 사이리스터들에서의 높은 애벌란시 라이트닝 (avalanche lightning) 성능을 위해 요구된다.
예를 들어, 제 1 도전형의 공통 깊이의 레이어들, 즉, 제 2 에지 레이어 및 애노드 레이어, 또는 제 1 에지 레이어 및 베이스 레이어, 또는 심지어 에지 레이어들에 대해 더 낮은 깊이들을 갖는 종래 기술의 사이리스터들에 비해, 페이즈 제어 사이리스터 (Phase Control Thyristor; PCT) 는 동시에 매우 높은 순방향 및 역방향 블록킹 성능들을 가지면서 매우 높은 전류까지 더 낮은 온-스테이트 전압 강하 VT 를 갖는다. 더 낮은 VT 는 예를 들어 HVDC 시스템의 더 높은 에너지 절약 및 판매 가격을 의미하고, 하지만, 다른 애플리케이션들에서의 다른 파라미터들에 대해 또한 유익할 수 있다.
본 발명으로, PCT 는 주어진 전압 클래스에 대해 훨씬 더 얇은 시작 실리콘 웨이퍼로 프로세싱될 수 있고, 따라서 더 낮은 VT 및 Qrr 을 초래한다. PCT 는 대칭적 블록킹, 즉, 순방향 및 역방향 블록킹을 갖는 논-펀치-스루 디바이스이기 때문에, 필드-스톱 또는 버퍼 레이어를 갖는 보다 얇은 드리프트 레이어의 애플리케이션은 적용가능하지 않다. 결과적으로, 드리프트 레이어의 두께는 주어진 전압 클래스에 대해 보존되어야만 한다. 본 발명으로, 디바이스는 또한, 웨이퍼의 양 메인 측들, 즉, 애노드 및 베이스 레이어들 상의 내측 영역에서 제 2 도전형의 공격적으로 박형화된 레이어들을 포함할 수도 있다. 예를 들어, VRRM = 8.5 kV 를 갖는 PCT 의 웨이퍼 두께는, 애노드 및 P-베이스 레이어들의 두께가 종래 기술의 디바이스들의 두께들의 약 25% 로 감소되는 경우에, 약 15% 만큼 감소될 수 있다.
예시적으로, 제 1 메인 측의 외측 영역에서의 웨이퍼의 최대 두께는, 제 1 메인 측에서 내측 영역 위로 100㎛ 만큼 위로 돌출한 외측 영역에 의해 내측 영역에서의 그것의 두께보다 100㎛ 까지 더 높다. 그것은 내측 영역에서의 두께보다 적어도 12㎛, 예시적으로 적어도 24㎛ 더 높을 수도 있다. 예시적으로, 내측 영역에서의 두께는 일정하다. 천이 영역에서, 웨이퍼 두께는 두께의 최대치까지 선형적으로 증가한다. 외측 영역에서의 디바이스의 에지에 대해, 두께는 그러면 웨이퍼의 에지까지 네거티브 베벨에 의해 최대 두께 너머로 감소될 수도 있다.
또 추가적인 예시적 실시형태에서, 내측 영역에서의 제 1 레이어는 35㎛ 내지 55㎛ 의 두께를 가지고, 여기서, 예를 들어 내측 영역에서의 드리프트 레이어는 내측 영역에서의 제 1 레이어의 제 1 섹션의 두께의 9 내지 24 배의 두께를 갖는다.
일 예시적인 실시형태에서, 내측 영역에서의 제 1 레이어의 제 1 섹션의 최대 도핑 농도는 외측 영역에서의 제 1 레이어의 제 2 섹션의 최대 도핑 농도보다 더 높다.
본 발명의 일 예시적인 실시형태에서, 반도체 디바이스는 제 2 도전형의 제 2 레이어가 제 2 메인 측을 향해 드리프트 레이어 아래에서 배열되고 제 1 및 제 2 메인 측 사이에서 측정된 두께를 갖는 제 2 전극에 접촉하면서 대칭적으로 제조된다. 제 2 레이어는 제 1 레이어와 동일한 방식으로 구성될 수도 있고, 웨이퍼 두께는 또한 제 1 메인 측에서와 같이 제 2 메인 측에서 증가될 수도 있다.
제 2 메인 측은 (예를 들어 p 도핑된) 제 2 레이어에 따라서 형성될 수도 있고, 이는 내측 영역에서 배열된 제 2 레이어의 제 1 섹션 및 외측 영역에서 배열된 제 2 레이어의 제 2 섹션을 갖는다.
제 2 레이어의 두께는, 내측 영역과 외측 영역 사이에서, 내측 영역에서의 제 1 레이어의 제 1 섹션의 두께로부터 외측 영역에서의 제 2 레이어의 제 2 섹션의 최대 두께로 증가한다. 제 2 레이어의 두께는, 천이 영역의 폭이, 내측 영역에서 제 2 메인 측으로부터 제 2 레이어의 깊이의 5 배, 예시적으로 내측 영역에서의 제 2 레이어의 깊이의 10 내지 20 배 더 커지면서, 천이 영역에 걸쳐 선형적으로 증가한다.
예시적으로, 내측 영역에서의 제 2 레이어의 제 1 섹션의 최대 도핑 농도는 외측 영역에서의 제 2 레이어의 제 2 섹션의 최대 도핑 농도보다 더 높다.
추가적인 실시형태에서, 웨이퍼 두께는 외측 영역에서 최대 두께에 대해 네거티브 베벨로 감소되고, 단일 각도를 가지며, 이는 특히 최고 5°, 또는 내측 영역에 더 가까운 제 1 각도를 가지고, 이는 특히 최고 5°, 그리고 웨이퍼의 에지에 더 가까운 제 2 각도를 가지고, 이는 특히 최고 15° 이다.
관련 디바이스 파라미터들, 예컨대, VT, Qrr, tq, 및 서지 전류 성능을 향상시키면서, 이 발명은 애벌란시 라이트닝 성능과 같은, HVDC 와 관련된 다른 파라미터들을 종래 기술의 디바이스들에 대한 것과 같은 레벨로 유지한다. 또한, 이 발명은 다른 디바이스들, 예컨대, 보다 낮은 브레이크다운 전압들을 갖는 산업용 PCT 들, 및 정류기 다이오드들에 대해서도 적용가능하다.
본 발명의 추가적인 이점은, 보다 얇은 레이어들의 생성은 보다 낮은 확산 시간을 필요로하기 때문에, 열적 예산, 즉 생산 비용의 감소이다. 도펀트 디포지션 (dopant deposition) 은 이온-빔 주입에 의해 대체될 수 있으므로, 적은 고온 게터링, 즉 시간이 요구되고 이에 의해 열적 예산을 또한 절약하게 된다.
본 발명의 또 다른 이점은 외측 영역에서의 제 1 레이어의 제 1 섹션이 종래 기술의 디바이스들에 비해 공핍 영역 또는 공핍 구역으로서도 알려진 연장된 공간 전하 영역을 갖는다는 것이다. 이러한 방식으로, 디바이스에서 인가된 전계의 포지션은 웨이퍼에 대해 측방으로 안쪽으로 이동되고, 여기서, 냉각이 더 양호해져 네거티브 베벨의 향상된 블록킹 성능을 초래한다. 측방이란 내측 영역에서 드리프트 레이어와 제 1 레이어 사이의 접합부의 평면에 수직인 방향이다.
본 발명은 또한, 반도체 웨이퍼, 웨이퍼의 제 1 메인 측의 제 1 전극, 및 웨이퍼의 제 1 메인 측 반대 편의 제 2 메인 측의 제 2 전극, 및 적어도 제 1 도전형의 드리프트 레이어 및 제 1 도전형과는 상이한 제 2 도전형의 제 1 레이어를 포함하는, 상이한 도전형들의 레이어들을 갖는 적어도 2-레이어 구조를 포함하는 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법에 관한 것이다. 제 1 레이어는 드리프트 레이어상에서 제 1 메인 측을 향해 배열되고 제 1 전극에 접촉한다. 이 방법은 적어도 다음과 같은 제조 단계들을 포함한다:
- 제 1 및 제 2 메인 측 사이에서 측정된 두께를 최종 디바이스에서 갖는 내측 영역 및 제 1 및 제 2 메인 측 사이에서 측정된 최대 두께를 가지고 내측 영역을 둘러싸는 외측 영역을 포함하는, 제 1 도전형의 웨이퍼를 제공하는 단계;
- 내측 영역에서보다는 그 내측 영역을 둘러싸는 외측 영역에서 더 높은 농도의 제 1 이온들이 배열되도록 또는 제 1 이온들이 외측 영역에서 제한적으로 배열되도록, 제 1 레이어를 형성하기 위해 제 1 메인 측에 제 2 도전형의 제 1 이온들을 적용 (apply) 하는 단계;
- 그 다음, 제 1 레이어의 제 2 섹션이 외측 영역에서 최대 두께를 가지도록, 외측 영역에서의 제 1 이온들을 웨이퍼 내로, 외측 영역에서의 제 1 메인 측으로부터 제 1 레이어의 제 2 섹션의 원하는 깊이까지 확산시킴으로써, 외측 영역에 제 1 레이어의 제 2 섹션을 형성하는 단계;
- 그 다음, 외측 영역에서보다는 내측 영역에서 더 높은 농도의 제 2 이온들이 배열되도록 또는 제 2 이온들이 내측 영역에서 제한적으로 배열되도록, 제 1 메인 측에 제 2 도전형의 제 2 이온들을 적용하는 단계;
- 그 다음, 제 1 레이어의 제 1 섹션이 내측 영역에서 일정 두께를 가지도록, 내측 영역에서의 제 2 이온들을 웨이퍼 내로 제 2 섹션의 원하는 깊이까지 확산시킴으로써, 내측 영역에 제 1 레이어의 제 1 섹션을 형성하는 단계;
- 그 다음, 제 1 및 제 2 메인 측에서 웨이퍼 상에 제 1 및 제 2 전극들을 적용하는 단계.
제 1 및 제 2 이온들을 적용하는 것 및 제 1 레이어의 제 1 및 제 2 섹션을 형성하는 것은, 제 1 레이어의 두께가, 제 1 메인 측에서, 내측 영역과 외측 영역 사이의 천이 영역에서, 제 1 섹션의 더 낮은 두께로부터 제 2 섹션의 더 높은 두께로 증가하도록 수행된다. 제 1 레이어의 두께는, 천이 영역의 폭이, 제 1 레이어의 제 1 섹션의 두께의 5 배, 바람직하게는, 제 1 레이어의 제 1 섹션의 두께의 10 내지 20 배 더 커지면서, 천이 영역에 걸쳐 선형적으로 증가한다. 본 발명의 방법에 의해, 내측 영역에서의 드리프트 레이어는 외측 영역에서의 드리프트 레이어의 두께 이상의 두께를 갖는다.
추가적인 예시적인 실시형태에서, 제조 방법은 웨이퍼로 시작하고, 이 웨이퍼는 초기에는 제 1 메인 측에서 내측 영역에서의 두께보다 외측 영역에서 더 큰 두께를 갖는다. 제 1 메인 측에서 외측 영역에서의 더 큰 두께는, 두께 차이가 외측 영역이 내측 영역 위로 돌출함으로써 달성됨을 의미한다. 두께는 예시적으로 제 1 메인 측에서 최고 100㎛ 만큼, 특히 적어도 12㎛ 또는 적어도 24㎛ 만큼 더 크다. 웨이퍼는 내측 영역에서 일정한 두께를 가질 수도 있고, 천이 영역에서, 천이 영역에서의 오직 어느 한 쪽의 메인 측에서만, 또는 양 메인 측들에서 외측 영역을 향해 증가하고, 외측 영역에서 웨이퍼는 그것의 최대 두께를 갖는다. 따라서, 외측 영역은 제 1 메인 측에서 또는 양 메인 측에서 내측 영역 위로 돌출된다. 따라서, 총계로, 외측 영역에서의 웨이퍼 두께는 최종 디바이스에서, 내측 영역에서보다 전술한 값들의 2 배까지, 즉, 200㎛ 까지 더 두꺼워질 수도 있고, 각 외측 영역은 내측 영역 위로 대응하는 측으로부터 최고 100㎛ 돌출한다.
제 1 메인 측에서 더 높은 두께를 갖는 외측 영역 및 더 낮은 두께를 갖는 내측 영역 사이의 두께 차이를 달성하는 다른 방법은, 제 1 이온들을 적용한 후에 제 1 메인 측에 외측 영역을 덮는 마스크를 적용하는 것이다. 그 다음, 제 1 메인 측에서 내측 영역의 표면으로부터 예컨대 에칭, 그라인딩, 또는 래핑 (lapping) 에 의해 재료가 제거되어, 웨이퍼의 두께가 제 1 메인 측에서 내측 영역에서 감소되도록 하여, 웨이퍼에서 외측 영역의 최대 두께를 갖는 것은 천이 영역에 면하는 측 상이 된다. 예시적으로, 이 단계에서의 웨이퍼 두께는 내측 영역에서 일정하고, 천이 영역에서 증가하고 외측 영역에서 다시 일정해지며 하지만 더 크다. 내측 영역의 두께보다 더 큰 두께를 갖는 외측 영역을 형성하기 위한 이 에칭 단계는 이온들을 적용한 후에 원하지 않는 이온들을 제거하기 위한 에칭 단계와 결합될 수도 있다. 그 후에, 마스크는 제거된다.
추가적인 실시형태에서, 제 1 이온들의 적용은 전체 제 1 메인 측에 대해 이루어진다. 그 후에, 제 1 이온들은 내측 영역에서 완전히 제거되거나, 그들은 부분적으로 감소되어, 제 1 메인 측에서 내측 영역에서 이온들의 깊이는 감소된다. 이것은 외측 영역들에서 더 높은 양의 제 1 이온들을 남긴다. 본 방법의 예시적인 실시형태에서, 내측 영역을 둘러싸는 외측 영역에서 제 1 메인 측에 제 1 이온들을 적용하는 것은 0.1㎛ 내지 10㎛, 바람직하게는, 2㎛ 내지 4㎛ 의 이온들의 디포지션 깊이까지 이루어진다.
또 다른 실시형태에서, 제 2 이온들을 적용하는 것은 전체 제 1 메인 측에 대해 이루어진다. 그 후에, 제 2 이온들은 외측 영역에서 완전히 제거되거나, 그들은 부분적으로 감소되어, 제 1 메인 측에서 외측 영역에서 이온들의 깊이는 감소된다. 이것은 내측 영역들에서 더 높은 양의 제 2 이온들을 남긴다. 본 방법의 예시적인 실시형태에서, 내측 영역을 둘러싸는 외측 영역에서 제 1 메인 측에 제 2 이온들을 적용하는 것은 0.1㎛ 내지 10㎛, 바람직하게는, 2㎛ 내지 4㎛ 의 이온들의 디포지션 깊이까지 이루어진다.
제 2 메인 측에서, 제 2 레이어를 위한 구조는, 제 2 메인 측에 제 1 및 제 2 이온들 대신에 제 3 및 제 4 이온들을 적용하고 제 2 레이어의 제 1 및 제 2 섹션을 형성하는 것을 제 1 메인 측의 제 1 레이어에 대한 구조에 따라서 이루어질 수 있다.
이 방법은 추가적으로 단계들을 포함할 수도 있고, 여기서, 웨이퍼 두께가 웨이퍼의 에지를 향해 점차 감소하도록, 외측 영역에서 제 1 메인 측으로부터 웨이퍼 재료를 부분적으로 제거함으로써, 제 1 메인 측의 외측 영역에서 웨이퍼의 네거티브 베벨이 형성된다.
바이폴라 논-펀치-스루 전력 반도체 디바이스 및 그 디바이스를 제조하는 방법은 내측 영역에서보다 외측 영역에서 더 깊은 프로파일을 갖는 제 1 레이어로, 또는, 제 1 또는 제 2 레이어와 드리프트 레이어 사이의 경계의 평평하고 평면형의 프로파일로 구현될 수도 있다. 이 경우에, p-n 접합은 또한 평면형이다. 일부 애플리케이션들에 대해, 이것은 디바이스의 전력 레이팅을 증가시키고 손실들을 감소시키기 위해 충분할 수도 있다.
또 추가적인 실시형태는 제1/제3 이온들을 외측 영역에서 웨이퍼 내로 제 1 메인 측으로부터 제 1 레이어의 제 2 섹션 및/또는 제 2 메인 측의 제 2 레이어의 제 2 섹션의 원하는 깊이 내로 150㎛ 까지 확산시키는 것을 포함한다.
또 다른 추가적인 실시형태는 제2/제4 이온들을 내측 영역에서 웨이퍼 내로 제 1 메인 측으로부터 제 1 레이어의 제 1 섹션 및/또는 제 2 메인 측의 제 2 레이어의 제 1 섹션의 원하는 깊이 내로 35 내지 55 ㎛ 까지 확산시키는 것을 포함한다.
제 1 메인 측 및 제 2 메인 측의 레이어들의 형성을 위한 모든 프로세스는 차례대로 이루어질 수 있고, 또는 모든 단계들이 동시에 이루어질 수 있다.
본 발명의 주제는 첨부 도면들에서 예시된 바람직한 예시적인 실시형태들을 참조하여 이하의 문장에서 보다 상세하게 설명될 것이다.
도 1 내지 도 7 은 본 발명의 반도체 디바이스의 제조 또는 제조 단계들을 도식적으로 나타낸다.
도 8 은 본 발명에 따른 반도체 디바이스를 도식적으로 나타낸다.
도 9 는 종래 기술의 반도체 디바이스에 비교되는 본 발명의 반도체 디바이스의 역방향 회복 전하 및 온-스테이트 전압 강하 VT 를 나타낸다.
도 10 은 종래 기술의 반도체 디바이스에 비교되는 본 발명의 반도체 디바이스의 순방향 및 역방향 블록킹 특성들을 나타낸다.
도 11 은 종래 기술의 반도체 디바이스를 나타낸다.
도면들에서 사용된 참조 부호들, 및 그들의 의미들은 부호의 리스트에서 요약 형태로 리스트된다. 원칙적으로, 도면들에서 동일한 부분들은 동일한 참조 부호들이 제공된다.
도 8 은, 예시적으로 적어도 2500V 의 블록킹 전압을 갖는, 바이폴라 논-펀치-스루 전력 반도체 디바이스 (1) 를 나타내고, 여기서, 디바이스 (1) 는 반도체 웨이퍼 (2), 그 웨이퍼 (2) 의 제 1 메인 측 (3) 에 형성된 제 1 전극 (35), 및 제 1 메인 측 (3) 반대 편의 웨이퍼 (2) 의 제 2 메인 측 (4) 에 형성된 제 2 전극 (45) 을 포함한다. 웨이퍼 (2) 는 (n-) 베이스 레이어로도 불리는 (n-) 도핑된 드리프트 레이어 (5), 및 드리프트 레이어 (5) 에 대해 제 1 메인 측 (3) 사이에서 측정된 두께로, 예컨대 p 도핑된 베이스 레이어의 형태의 p 도핑된 제 1 레이어 (6) 를 포함하고, 여기서, 제 1 레이어 (6) 는 제 1 메인 측 (3) 을 향해 드리프트 레이어 (5) 상에 형성된다. 두께는 제 1 메인 측으로부터 제 1 레이어 (6) 와 드리프트 레이어 (5) 사이의 접합부의 깊이까지 측정된다. 제 1 레이어 (6) 는, 예컨대 p 도핑된 베이스 레이어의 형태로, 두께 (615) 를 갖는 내측 영역 (7) 에서의 제 1 섹션 (61), 및 예컨대 접합부 종단까지, 두께 (625) 를 갖는 외측 영역에서의 제 2 섹션 (62) 을 갖는다.
도 1 에서 도시된 바와 같이 디바이스 (1) 의 초기 제조 단계는 반도체 웨이퍼 (2), 예컨대, 실리콘과 같은 n-형 반도체로 시작한다. 웨이퍼 (2) 는 방석 (ashlar) 일 수도 있고, 여기서, 제 1 메인 측 (3) 및 제 2 메인 측 (4) 은 평면 영역들이다. 대안적으로, 웨이퍼 (2) 는, 예를 들어 평면 영역인, 내측 영역 (7) 에서 두께 (75) 가 제공될 수도 있다. 웨이퍼 (2) 의 측방 에지를 향하여, 웨이퍼의 두께는 천이 영역 (11) 에서 제 1 메인 측 (3) 에서 증가하고, 내측 영역 (7) 및 천이 영역 (11) 을 둘러싸는 외측 영역 (8) 에서 최대 두께 (85) 에 도달한다. 이 초기 단계에서, 최대 두께 (85) 는 예를 들어 외측 영역 (8) 에서 일정하다. 제 1 메인 측 (3) 의 웨이퍼 두께의 증가는, 웨이퍼 (2) 가 제 1 메인 측 (3) 에서 내측 영역 (7) 에서 오목부 (recess) 를 가져, 외측 영역 (8) 은 내측 영역 (7) 위로 예를 들어 최고 100㎛ 만큼 돌출하는 것으로 이해될 것이다. 예를 들어, 외측 영역 (8) 은 제 1 메인 측 (4) 에서 내측 영역 (7) 위로 적어도 12㎛ 만큼, 예를 들어 적어도 24㎛ 만큼 돌출한다.
p 형 제 1 이온들 (64) 은 웨이퍼 (2) 의 제 1 메인 측 (3) 에 0.1㎛ 내지 5㎛, 예컨대 2㎛ 내지 4㎛ 의 이온들의 깊이까지 적용된다. 제 1 이온들 (64) 은 제 1 메인 측 (3) 에서 웨이퍼의 전체 면에 걸쳐 주입 또는 디포지션에 의해 적용될 수도 있다 (도 2). 내측 영역 (7) 및 외측 영역 (8) 을 형성하기 위해, 마스크, 예컨대 에칭 마스크가 웨이퍼 (2) 의 제 1 메인 측 (3) 에 적용되어 외측 영역 (8) 을 덮는다. 예컨대 에칭, 그라인딩 또는 래핑에 의해, 내측 영역 (7) 에서 재료를 제거하는 동안, 내측 영역 (7) 이 형성되고, 이는 이온들 (64) 이 예컨대 최대치 5㎛ 까지 적용된 깊이까지 에칭 단계에 의해 낮춰진 두께를 갖는다 (도 3). 제 1 이온들 (64) 은 내측 영역 (7) 에서 이 에치 단계에 의해 부분적으로 또는 완전히 중 어느 일방으로 제거된다.
대안적으로, 제 1 이온들 (64) 은 웨이퍼의 내측 영역 (7) 을 덮는 마스크를 통해 예컨대 주입 또는 디포지션에 의해 적용될 수도 있어, 제 1 이온들 (64) 은 외측 영역 (8) 에 제한적으로 (restrictively) 적용된다 (도 3).
이온 적용 단계의 결과로서, 보다 높은 농도의 제 1 이온들 (64) 이 내측 영역 (7) 에서보다 외측 영역 (8) 에서 배열되거나, 제 1 이온들 (64) 은 외측 영역 (8) 에서 제한적으로 배열된다. 내측 영역 (7) 에서보다 웨이퍼의 외측 영역 (8) 에서 적어도 더 높은 농도의 이온들이 배열되도록 제 1 메인 측 (3) 에 제 2 도전형의 제 1 이온들을 적용한다는 말은, 제 1 이온들이 제 1 메인 측 (3) 에서 웨이퍼의 전체 면에 걸쳐 적용되고 그 후에 내측 영역 (7) 에서 부분적으로 또는 완전히 제거되는 방법을 또한 커버할 것이다.
디바이스 (1) 를 제조하는 다음 단계에서, 마스크는 제거되고, 제 1 레이어 (6) 의 제 2 섹션 (62) 을 형성하기 위해 초기에 적용된 제 1 이온들 (64) 은 그 다음 외측 영역 (8) 에서 제 1 레이어 (6) 의 제 2 섹션 (62) 의 소망되는 깊이 (625) 까지 웨이퍼 (2) 내로 확산된다. 예를 들어, 제 1 레이어 (6) 의 제 2 섹션 (62) 의 소망되는 깊이 (625) 는 제 1 메인 측 (3) 으로부터 150㎛ 까지이다.
p 형 제 2 이온들 (66) 은 웨이퍼 (2) 의 제 1 메인 측 (3) 에, 예컨대 0.1㎛ 내지 10㎛, 예를 들어 2㎛ 내지 4㎛ 의 제 2 이온들 (66) 의 깊이까지 적용된다. 제 2 이온들 (66) 은 제 1 메인 측 (3) 에서 웨이퍼의 전체 면에 걸쳐 주입 또는 디포지션에 의해 적용될 수도 있다 (도 5). 마스크, 예컨대 에칭 마스크는 웨이퍼 (2) 의 제 1 메인 측 (3) 에 적용되어 내측 영역 (7) 을 덮을 수도 있다. 재료는 예컨대 에칭에 의해, 예를 들어 제 2 이온들 (66) 이 예컨대 최대 5㎛ 까지 적용된 깊이까지 외측 영역 (8) 에서 제거될 수도 있다 (도 6). 제 2 이온들 (66) 은 이 에치 단계에 의해 외측 영역 (8) 에서 부분적으로 또는 완전히 중 어느 일방으로 제거될 수도 있다. 제 2 이온들 (66) 은 또한, 웨이퍼의 외측 영역 (8) 을 덮는 마스크를 통해 예컨대 주입 또는 디포지션에 의해 적용될 수도 있어, 제 2 이온들 (66) 은 내측 영역 (7) 에 제한적으로 적용된다 (도 6). 결과로서, 적어도 더 높은 농도의 제 2 이온들 (66) 이 외측 영역 (8) 에서보다 내측 영역 (7) 에서 배열되거나, 제 2 이온들 (66) 은 내측 영역 (7) 에서 제한적으로 배열된다. 외측 영역 (8) 에서보다 내측 영역 (7) 에서 적어도 더 높은 농도의 이온들이 배열되도록 제 1 메인 측 (3) 에 제 2 도전형의 제 2 이온들을 적용한다는 말은, 제 2 이온들이 제 1 메인 측 (3) 에서 웨이퍼의 전체 면에 걸쳐 적용되고 그 후에 외측 영역 (8) 에서 부분적으로 또는 완전히 제거되는 방법을 또한 커버할 것이다.
이제, 제 1 레이어 (6) 의 제 1 섹션 (6) 은 제 2 이온들 (66) 을 내측 영역 (7) 에서 웨이퍼 (2) 내로 제 1 섹션 (61) 의 소망되는 깊이 (615) 까지 확산시킴으로써 내측 영역 (7) 에서 형성된다.
제 1 또는 제 2 이온들 (64, 66) 에 대한 주입 (또는 디포지션) 도즈 (dose) 는 제 2 또는 제 1 섹션 (625, 615) 의 최대 도핑 농도 및 최종 두께에 따라 선택된다.
제 1 레이어 (6) 의 두께는 제 1 메인 측 (3) 에서 웨이퍼의 내측 영역 (7) 과 외측 영역 (8) 사이의 천이 영역 (11) 에서 제 1 레이어의 제 1 섹션 (61) 의 보다 낮은 두께로부터 제 1 레이어의 제 2 섹션 (62) 의 보다 높은 두께로 증가하도록, 제 1 레이어의 제 1 및 제 2 섹션들 (61, 62) 이 따라서 형성되고 웨이퍼가 제공되며, 여기서, 내측 영역 (7) 에서의 드리프트 레이어 (5) 는 외측 영역 (8) 에서의 드리프트 레이어 (5) 의 두께 (562) 이상인 두께 (561) 를 가지고, 제 1 레이어 (6) 의 두께는, 제 1 레이어 (6) 의 제 1 섹션 (61) 의 두께의 5 배, 바람직하게는 제 1 레이어 (6) 의 제 1 섹션 (61) 의 두께의 10 내지 20 배 더 큰 천이 영역 (11) 의 폭을 가지면서 천이 영역 (11) 에 걸쳐 선형적으로 증가한다. 제 1 레이어의 제 1 섹션은 내측 영역에 배열된 제 1 레이어의 영역일 것이고, 제 2 섹션은 웨이퍼의 외측 영역에 배열된 제 1 레이어의 영역일 것이다.
또한, 내측 영역 (7) 에서 제 1 메인 측 (3) 에 제 1 전극 (35) 이 웨이퍼 (2) 상에 적용되고, 제 2 메인 측 (4) 에 제 2 전극 (45) 이 적용된다.
예를 들어, 제 1 레이어의 제 1 섹션 (61) 의 최대 도핑 농도는 제 1 레이어의 제 2 섹션 (62) 보다 더 높다. 제 1 섹션 (61) 의 최대 도핑 농도는 8*1015 cm- 3 과 5*1017 cm-3 사이의 범위에 있을 수도 있고, 제 2 섹션 (62) 에 대해 5*1014 cm- 3 과 5*1015 cm-3 사이의 범위에 있을 수도 있다.
제 2 메인 측 (4) 에서, 제 2 레이어 (16) 는 제 1 레이어 (6) 와 동일한 방식으로 형성될 수도 있다. 제 2 레이어 (16) 는 동시에 형성될 수도 있지만, 그것은 또한 서로 독립적으로, 예컨대 차례대로 레이어들을 생성하는 것도 가능하다. 원론적인 제조 단계들은 동일하므로, 이하에서는 오직 구별되는 단계들만이 설명된다.
제 2 레이어 (16) 의 제 2 섹션 (162) 을 형성하기 위해, p 형의 제 3 이온들 (164) 이 웨이퍼 (2) 의 제 2 메인 측 (4) 에 적용된다. (예컨대 접합부 종단의 형태의) 제 2 레이어 (16) 의 제 2 섹션 (62) 을 형성하기 위해, 초기에 적용된 제 3 이온들 (164) 은 그 다음에, 제 2 레이어 (16) 의 제 2 섹션 (162) 이 외측 영역 (8) 에서 최대 두께 (1625) 를 가지도록, 웨이퍼 (2) 내로 확산된다.
그 다음, p 형의 제 4 이온들 (166) 은 웨이퍼 (2) 의 제 2 메인 측 (4) 에 적용된다. 그 다음에, 제 2 레이어의 제 1 섹션 (161) 이 내측 영역에서 두께 (1615) 를 가지도록, 내측 영역 (7) 에서 제 4 이온들 (166) 을 웨이퍼 (2) 내로 확산시킴으로써, 내측 영역 (7) 에 (예컨대, 애노드 레이어의 형태의) 제 2 레이어 (16) 의 제 1 섹션 (161) 이 형성된다.
예를 들어, 제 1 메인 측 (3) 의 웨이퍼의 네거티브 베벨 (9) 은 전극(들) (35, 45) 의 형성 전에 또는 후에 중 어느 일방에서 외측 영역 (8) 에서 제 1 메인 측 (3) 으로부터 웨이퍼 재료를 부분적으로 제거함으로써 외측 영역 (8) 에서 형성될 수도 있다. 베벨 (9) 에 대해, 제 1 메인 측 (3) 으로부터 경사지는 적어도 하나의 각도로 네거티브 베벨 (9) 이 형성되도록, 예를 들어 에칭, 그라인딩 래핑 또는 레이저 컷팅에 의해, 제 1 메인 측 (3) 에 외측 영역 (8) 에서 웨이퍼 (2) 의 일부가 제거된다. 두께는 천이 영역 (11) 에 가까운 외측 영역에서 최대 두께 (85) 로부터 디바이스의 에지를 향해 경사진다. 웨이퍼 재료는 또 다른 예시적인 실시형태에서, 최고 5°의 단일의 일정한 각도로 웨이퍼가 그것의 최대 두께를 갖는 영역으로부터 웨이퍼 표면이 경사져서 웨이퍼 (2) 의 에지까지 균일한 두께 감소를 초래하도록 하는 외측 영역 (8) 에서의 웨이퍼 두께의 감소를 형성하도록 점진적으로 제거된다. 또 다른 실시형태에서, 웨이퍼 재료는, 최고 5° 및 15°의 2 개의 일정한 각도들로 제 1 메인 측 (3) (또는 제 2 메인 측 (4) 각각) 으로부터 웨이퍼가 경사지도록, 외측 (종단) 영역 (8) 에서 웨이퍼 두께의 감소를 형성하도록 점진적으로 제거된다. 이러한 2 개의 경사진 각도들에 의해, 이중 네거티브 베벨이 형성된다.
본 발명의 일 예시적인 실시형태에서, 디바이스 (1) 내의 손실들은, 내측 영역 (7) 과 외측 영역 (8) 사이의 제 1 레이어 (6) 의 두께의 증가를 형성함으로써 감소되고, 이에 의해, 내측 및 외측 영역 (7, 8) 사이의 부드러운 천이를 갖는 p-n 접합이 달성된다. 내측 영역 (7) 과 외측 영역 (8) 사이의 천이 영역 (11) 내에서의 두께는, 외측 영역 (8) 에서의 드리프트 레이어 (5) 의 두께 (562) 로부터 내측 영역 (7) 에서의 드리프트 레이어 (5) 의 더 높은 두께 (561) 로의 부드러운 천이가 형성되도록 변화한다. 예를 들어, 외측 영역 (8) 에서의 드리프트 레이어 (5) 의 두께 (562) 는 일정하고 내측 영역 (7) 에서의 드리프트 레이어 (5) 의 두께는 일정하지만, 사이에 놓인 천이 영역 (11) 에서는 변화한다. 또한, 내측 영역 (7) 에서의 드리프트 레이어 (5) 의 두께는 외측 영역 (8) 에서의 드리프트 레이어 (5) 의 두께보다 더 클 수도 있다.
또한, 제 1 레이어 (6) 의 두께는, 천이 영역 (11) 의 폭이 제 1 레이어 (6) 의 제 1 섹션 (61) 의 두께의 5 배, 바람직하게는 제 1 레이어 (6) 의 제 1 섹션 (61) 의 두께 (615) 의 10 내지 20 배보다 더 커지면서 천이 영역 (11) 에 걸쳐 선형적으로 변화한다. 이 폭은 내측 및 외측 영역 (7, 8) 사이의 제 1 전극에 평행한 평면에서 천이 영역 (11) 의 확장일 것이고, 따라서, 천이 영역 (11) 의 폭은 내측 및 외측 영역 (7, 8) 사이의 거리에 대응한다. 두께는 제 1 및 제 2 메인 측 (3, 4) 사이의 레이어의 최대 확장일 것이다.
이러한 식으로, 프로파일의 천이는 디바이스 (1) 에서의 임의의 피크 전계를 감소시키기 위해 충분히 부드럽고, 하지만, 적절한 기능을 손상시킬 만큼까지는 디바이스 위로 뻗어나가지 않는다.
또한, 디바이스 타입 및 요구되는 블록킹 전압, 예컨대, 2500V 내지 9000V 에 의존하여, 내측 영역 (7) 에서의 제 1 레이어 (6) 의 제 1 섹션 (61) 은 35㎛ 내지 55㎛ 의 두께 (615) 를 갖는다. 두께 (615) 는 더 높은 요구되는 블록킹 전압에 대해 약간 더 높다. 제 1 섹션 (61) 의 두께 (615) 는 제 1 메인 측 (3), 즉 웨이퍼 (2) 의 표면으로부터 제 1 섹션 (61) 의 최대 깊이 확장까지, 즉, 제 1 섹션 (61) 과 드리프트 레이어 (5) 사이의 접합부까지로 측정된다. 하지만, 내측 영역 (7) 에서의 드리프트 레이어 (5) 의 두께 (561) 는 더 높은 요구되는 블록킹 전압으로 더 강하게 증가하고, 예를 들어, 내측 영역 (7) 에서의 드리프트 레이어 (5) 는 요구되는 블록킹 전압에 의존하여 제 1 레이어 (6) 의 제 1 섹션 (61) 의 두께 (615) 의 9 내지 24 배의 두께 (561) 를 갖는다.
또한, 도 8 에서, 본 발명의 디바이스 (1) 는 제 1 메인 측 (3) 에 교호로 배열된 p++ 쇼트들 (18) 및 캐소드 레이어들 (23) 을 가지고, 이 양자는 제 1 전극 (35) 에 접촉한다. 쇼트들 (18) 및 캐소드 레이어들 (23) 은 제 1 전극 (35) 과 제 1 레이어 (6) 사이에 배열된다. p++ 채널 스톱 (24) 은 이들 레이어들 및 천이 영역 (11) 사이에 p++ 쇼트들 (18) 및 n 캐소드 레이어들 (23) 과 동일한 평면에 배열될 수도 있다.
제 2 메인 측 (4) 에, 애노드 레이어로서 작용하는, 제 2 레이어 (16) 및 제 2 전극 (45) 사이에 배열된 p++ 애노드 접촉 레이어 (14) 가 또한 존재할 수도 있다. 제 2 레이어 (16) 는 제 1 레이어 (6) 와 같이 제 1 섹션 (161) 및 제 2 섹션 (162) 을 포함할 수도 있다. 제 2 레이어 (16) 의 제 1 섹션 (161) 은 요구되는 역 블록킹을 보장한다. p++ 접촉 레이어 (14) 는 정공들을 드리프트 레이어 (5) 내로 주입하고, 그것은 높게 도핑되므로, 높은 주입 레벨은 낮은 순방향 전압 강하, 즉, 낮은 온-스테이트 손실들을 보장한다. 또한, p 베이스 레이어의 형태의 제 1 레이어 (6) 의 제 1 섹션 (61) 은 요구되는 순방향 블록킹 및 트리거링 (triggering), 즉, 디바이스의 래치-업 (latch-up) 의 달성을 보장한다. p++ 쇼트들 (18) 은 제 1 메인 측 (3) 의 표면에 걸쳐 분포되고, 스위칭 동안 전자-정공 플라즈마의 균일한 확산을 보장한다. p++ 쇼트들 (18) 은 또한 애노드 전압의 빠른 변화들, 즉, dV/dT, 및 애노드 전류의 변화들, 즉, dI/dt 성능, 즉, 디바이스가 애플리케이션 회로로부터 들어오는 애노드 전압 또는 전류의 빠른 변화들의 존재 시에도 제로 게이트 전류로 스위칭하지 않는 것을 보장한다. n+ 캐소드 레이어 (23) 는 전자들을 드리프트 레이어 (5) 내로 주입하고, 높게 도핑되므로, 높은 주입 레벨은 낮은 순방향 전압 강하, 즉, 낮은 온-스테이트 손실들을 보장한다. p++ 채널 스톱 (24) 은 MOS 효과가 발생하지 않는 것을 보장하기 위해 표면에서 자유 캐리어들에 대한 채널을 파괴하기 위한 것이고, 이는 높은 누설 전류 및 감소된 브레이크 전압을 야기할 것이다. p++ 도핑된 레이어들, 즉, 접촉 레이어 (14), 쇼트들 (18) 또는 채널 스톱 (24) 중 임의의 것의 최대 도핑 농도는 예를 들어 1*1019 cm-3 와 1*1021 cm-3 사이의 범위에 있다.
대안적으로, p++ 접촉 레이어 (14) 는 제 1 메인 측 (3) 및 p++ 쇼트들 (18) 상에 배열될 수도 있고, 캐소드 레이어들 (23) 및 p++ 채널 스톱 (24) 은 제 2 메인 측 (4) 에 배열될 수도 있다.
추가적인 예시적인 실시형태에서, 외측 영역 (8) 에서의 제 1 레이어 (6) 의 제 2 섹션 (62) 은 외측 영역 (8) 의 전체 면을 따라 신장된 공간 전하 영역을 갖는다. 다시 말해, 외측 영역 (8) 에서의 면을 따른 공간 전하 영역은 종래 기술의 디바이스들에 비해 길게 연장된다. 더욱이, 전계의 포지션은 웨이퍼 (2) 에 대해 측방 안쪽으로 이동되고, 여기서 냉각은 더 양호하다. 이는 이온들, 즉, P-형 도펀트의 확산을 위해 동일한 열적 예산을 이용하여 네거티브 베벨의 블록킹 성능을 향상시킨다.
나타낸 예시적인 실시형태에서, 디바이스는 제 1 메인 측 (3) 에 제 1 레이어 (6) 및 제 2 메인 측 (4) 에 제 2 레이어 (16) 를 갖는 대칭적인 설계의 것이다. 제 2 레이어 (16) 는 그 다음 전술한 바와 같이 제 1 레이어 (6) 와 동일한 방식으로 또는 심지어 제 1 레이어와 동시에 제조될 수도 있지만, 본 발명의 구조는 또한 다른 메인 측에 당해 기술분야에 있어서 통상의 지식을 가진 자에게 잘 알려진 종래의 구조를 갖는 디바이스의 하나의 메인 측에만 배열될 수도 있다.
물론, 모든 레이어들의 도전형들은 역일 수도 있다, 즉, 드리프트 레이어 (5) 와 같은 제 1 도전형의 레이어들은 이 경우에 p 형이고, 제 1 레이어 (6) 와 같은 제 2 도전형의 레이어들은 n 형이다.
1 디바이스
2 웨이퍼
3 제 1 메인 측
4 제 2 메인 측
5 드리프트 레이어
6 제 1 레이어
61 제 1 레이어의 제 1 섹션
615 제 1 레이어의 제 1 섹션의 깊이
62 제 1 레이어의 제 2 섹션
625 제 1 레이어의 제 2 섹션의 깊이
64 제 1 이온들
66 제 2 이온들
7 내측 영역
75 내측 영역의 두께
8 외측 영역
85 외측 영역의 최대 두께
9 네거티브 베벨
11 천이 영역
14 P++ 애노드 접촉 레이어
16 제 2 레이어
161 제 2 레이어의 제 1 섹션
1615 제 2 레이어의 제 1 섹션의 깊이
162 제 2 레이어의 제 2 섹션
1625 제 2 레이어의 제 2 섹션의 깊이
164 제 3 이온들
166 제 4 이온들
18 P++ 쇼트들
19 네거티브 베벨
23 캐소드 레이어
24 P++ 채널 스톱

Claims (24)

  1. 반도체 웨이퍼 (2), 상기 웨이퍼 (2) 의 제 1 메인 측 (3) 에 형성된 제 1 전극 (35), 및 상기 웨이퍼 (2) 의 상기 제 1 메인 측 (3) 반대 편의 제 2 메인 측 (4) 에 형성된 제 2 전극 (45) 을 포함하는 바이폴라 논-펀치-스루 전력 반도체 디바이스 (1) 로서,
    상기 반도체 웨이퍼 (2) 는 상이한 도전형들의 레이어들을 갖는 적어도 2-레이어 구조를 포함하고,
    상기 적어도 2-레이어 구조는,
    - 제 1 도전형의 드리프트 레이어 (5),
    - 상기 제 1 도전형과는 상이한 제 2 도전형의 제 1 레이어 (6)
    를 포함하고, 상기 제 1 레이어 (6) 는 상기 드리프트 레이어 (5) 상에서 상기 제 1 메인 측 (3) 을 향해 배열되고 상기 제 1 전극 (35) 에 접촉하며, 그리고,
    상기 반도체 웨이퍼 (2) 는,
    - 두께 (75) 를 갖는 내측 영역 (7), 및 최대 웨이퍼 두께인 최대 두께 (85) 를 가지고 상기 내측 영역 (7) 을 둘러싸는 외측 영역 (8) 으로서, 상기 최대 두께 (85) 는 상기 내측 영역 (7) 에서의 상기 두께 (75) 보다 상기 제 1 메인 측 (3) 에서 더 큰, 상기 외측 영역 (8) 을 더 포함하고,
    - 상기 드리프트 레이어 (5) 는 상기 외측 영역 (8) 에서의 상기 드리프트 레이어 (5) 의 두께 (562) 이상인 상기 내측 영역 (7) 에서의 두께 (561) 를 가지고,
    - 상기 제 1 레이어 (6) 는 상기 내측 영역 (7) 에서의 제 1 섹션 (61) 및 상기 외측 영역 (8) 에서의 제 2 섹션 (62) 을 가지며, 그리고
    - 상기 제 1 레이어 (6) 의 두께는, 상기 내측 영역 (7) 과 상기 외측 영역 (8) 사이의 천이 영역 (11) 에서, 상기 제 1 레이어 (6) 의 상기 제 1 섹션 (61) 의 두께 (615) 로부터 상기 제 1 레이어 (6) 의 상기 제 2 섹션 (62) 의 최대 두께 (625) 까지 증가하고,
    - 상기 제 1 레이어 (6) 의 두께는, 상기 천이 영역 (11) 의 폭이, 상기 제 1 레이어 (6) 의 상기 제 1 섹션 (61) 의 두께 (615) 의 5 배, 또는 상기 제 1 레이어 (6) 의 상기 제 1 섹션 (61) 의 상기 두께 (615) 의 10 내지 20 배 더 커지면서, 상기 천이 영역 (11) 에 걸쳐 선형적으로 증가하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 메인 측 (3) 에서, 상기 외측 영역 (8) 은 상기 내측 영역 (7) 위로 100㎛ 까지, 또는 상기 내측 영역 (7) 위로 적어도 12㎛ 또는 적어도 24㎛ 돌출되는, 반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 웨이퍼의 두께는, 네거티브 베벨 (9, 19) 을 가지면서 상기 최대 두께 (85) 에 대해 상기 외측 영역 (8) 에서 감소되는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항 또는 제 2 항에 있어서,
    - 상기 제 1 레이어 (6) 의 상기 제 1 섹션 (61) 은 35㎛ 내지 55㎛ 의 두께 (615) 를 갖는 것, 또는
    - 상기 드리프트 레이어 (5) 는 상기 제 1 레이어 (6) 의 상기 제 1 섹션 (61) 의 상기 두께 (615) 의 9 내지 24 배의 상기 내측 영역 (7) 에서의 두께 (561) 를 갖는 것
    중 적어도 일방이 성립하는, 반도체 디바이스.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 레이어 (6) 의 상기 제 1 섹션 (61) 의 최대 도핑 농도는 상기 제 1 레이어 (6) 의 상기 제 2 섹션 (62) 의 최대 도핑 농도보다 더 높은, 반도체 디바이스.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 도전형의 제 2 레이어 (16) 는 상기 드리프트 레이어 (5) 하방에 상기 제 2 메인 측 (4) 을 향해 배열되고 상기 제 2 전극 (45) 에 접촉하며, 상기 제 2 레이어 (16) 는 상기 내측 영역 (7) 에서의 제 1 섹션 (161) 및 상기 외측 영역 (8) 에서의 제 2 섹션 (162) 을 가지며,
    - 상기 제 2 레이어 (16) 의 두께는, 상기 천이 영역 (11) 에서, 상기 제 2 레이어 (16) 의 상기 제 1 섹션 (161) 의 두께 (1615) 로부터 상기 제 2 레이어 (16) 의 상기 제 2 섹션 (162) 의 최대 두께 (1625) 까지 증가하고, 그리고
    - 상기 제 2 레이어 (16) 의 상기 두께는, 상기 천이 영역 (11) 의 폭이, 상기 제 2 레이어 (16) 의 상기 제 1 섹션 (161) 의 두께 (1615) 의 5 배, 또는 상기 제 2 레이어 (16) 의 상기 제 1 섹션 (161) 의 두께 (1615) 의 10 내지 20 배 더 커지면서, 상기 천이 영역 (11) 에 걸쳐 선형적으로 증가하는, 반도체 디바이스.
  7. 반도체 웨이퍼 (2), 상기 웨이퍼 (2) 의 제 1 메인 측 (3) 의 제 1 전극 (35), 및 상기 웨이퍼 (2) 의 상기 제 1 메인 측 (3) 반대 편의 제 2 메인 측 (4) 의 제 2 전극 (45) 을 포함하는 바이폴라 논-펀치-스루 전력 반도체 디바이스 (1) 를 제조하는 방법으로서,
    상기 반도체 웨이퍼 (2) 는 제 1 도전형의 드리프트 레이어 (5) 및 상기 제 1 도전형과는 상이한 제 2 도전형의 제 1 레이어 (6) 를 포함하는, 상이한 도전형들의 레이어들을 갖는 적어도 2-레이어 구조를 포함하고, 상기 제 1 레이어 (6) 는 상기 드리프트 레이어 (5) 상에서 상기 제 1 메인 측 (3) 을 향해 배열되고 상기 제 1 전극 (35) 에 접촉하며,
    상기 방법은 적어도 다음의 제조 단계들:
    - 두께 (75) 를 갖는 내측 영역 (7), 및 최대 웨이퍼 두께인 최대 두께 (85) 를 가지고 상기 내측 영역 (7) 을 둘러싸는 외측 영역 (8) 으로서, 상기 최대 두께 (85) 는 상기 내측 영역 (7) 에서의 상기 두께 (75) 보다 상기 제 1 메인 측 (3) 에서 더 큰, 상기 외측 영역 (8) 을 포함하는, 상기 제 1 도전형의 웨이퍼 (2) 를 제공하는 단계;
    - 상기 내측 영역 (7) 에서보다는 상기 외측 영역 (8) 에서 적어도 더 높은 농도의 제 1 이온들이 배열되도록 또는 상기 제 1 이온들 (64) 이 상기 외측 영역 (8) 에서 제한적으로 배열되도록, 상기 제 1 레이어 (6) 를 형성하기 위해 상기 제 1 메인 측 (3) 에 상기 제 2 도전형의 상기 제 1 이온들 (64) 을 적용하는 단계;
    - 그 다음, 상기 제 1 레이어 (6) 의 제 2 섹션 (62) 이 상기 외측 영역 (8) 에서 최대 두께 (625) 를 가지도록, 상기 외측 영역 (8) 에서의 상기 제 1 이온들 (64) 을 상기 웨이퍼 (2) 내로 확산시킴으로써, 상기 외측 영역 (8) 에 상기 제 1 레이어 (6) 의 제 2 섹션 (62) 을 형성하는 단계;
    - 그 다음, 상기 외측 영역 (8) 에서보다는 상기 내측 영역 (7) 에서 적어도 더 높은 농도의 제 2 이온들이 배열되도록 또는 상기 제 2 이온들이 상기 내측 영역 (7) 에서 제한적으로 배열되도록, 상기 제 1 메인 측 (3) 에 상기 제 2 도전형의 상기 제 2 이온들 (66) 을 적용하는 단계;
    - 그 다음, 상기 제 1 레이어 (6) 의 제 1 섹션 (61) 이 상기 내측 영역 (7) 에서 두께 (615) 를 가지도록, 상기 내측 영역 (7) 에서의 상기 제 2 이온들 (66) 을 상기 웨이퍼 (2) 내로 확산시킴으로써, 상기 내측 영역 (7) 에 상기 제 1 레이어 (6) 의 상기 제 1 섹션 (61) 을 형성하는 단계;
    - 그 다음, 상기 제 1 및 제 2 메인 측 (3, 4) 에서 상기 웨이퍼 (2) 상에 상기 제 1 및 제 2 전극들 (35, 45) 을 적용하는 단계
    를 포함하고,
    상기 제 1 레이어 (6) 의 두께가 상기 제 1 메인 측 (3) 에서, 상기 내측 영역 (7) 과 상기 외측 영역 (8) 사이의 천이 영역 (11) 에서, 상기 제 1 레이어 (6) 의 상기 제 1 섹션 (61) 의 두께 (615) 로부터 상기 제 1 레이어 (6) 의 상기 제 2 섹션 (62) 의 최대 두께 (625) 까지 증가하도록, 상기 제 1 레이어의 상기 제 1 및 제 2 섹션들 (61, 62) 이 형성되고,
    상기 제 1 레이어 (6) 의 두께는, 상기 천이 영역 (11) 의 폭이, 상기 제 1 레이어 (6) 의 상기 제 1 섹션 (61) 의 두께 (615) 의 5 배, 또는 상기 제 1 레이어 (6) 의 상기 제 1 섹션 (61) 의 두께 (615) 의 10 내지 20 배 더 커지면서, 상기 천이 영역 (11) 에 걸쳐 선형적으로 증가하며,
    상기 내측 영역 (7) 에서의 상기 드리프트 레이어 (5) 는 상기 외측 영역 (8) 에서의 상기 드리프트 레이어 (5) 의 두께 (562) 이상인 두께 (561) 를 갖는 것을 특징으로 하는 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  8. 제 7 항에 있어서,
    상기 제 1 메인 측 (3) 에서, 상기 외측 영역 (8) 은 상기 내측 영역 (7) 위로 돌출되거나, 상기 외측 영역 (8) 은 상기 내측 영역 (7) 위로 최고 100㎛ 만큼, 또는 적어도 12㎛ 또는 적어도 24㎛ 만큼 돌출되도록, 상기 웨이퍼 (2) 를 제공하는 단계를 더 포함하는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    - 상기 제 1 메인 측 (3) 에 상기 외측 영역 (8) 을 덮는 마스크를 적용하는 단계;
    - 상기 제 1 메인 측 (3) 의 상기 내측 영역 (7) 의 표면으로부터 재료를 제거하여, 상기 제 1 메인 측 (3) 의 상기 내측 영역 (7) 에서 상기 웨이퍼의 두께가 감소되도록 하는 단계; 및
    - 상기 마스크를 제거하는 단계
    에 의해, 상기 제 1 메인 측 (3) 에 상기 제 1 레이어 (6) 의 상기 제 2 섹션 (62) 을 형성하기 전에 그리고 상기 제 1 이온들 (64) 을 적용한 후에, 상기 외측 영역 (8) 을 상기 제 1 메인 측 (3) 에서 상기 내측 영역 (7) 위로 돌출하게 또는 차이가 증가하도록 형성함으로써, 상기 외측 영역 (8) 이 상기 제 1 메인 측 (3) 에서 상기 내측 영역 (7) 위로 돌출하도록 하는 단계를 더 포함하는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  10. 제 7 항에 있어서,
    다음의 제조 단계들:
    - 상기 내측 영역 (7) 보다는 상기 외측 영역 (8) 에 적어도 더 높은 농도의 제 3 이온들 (164) 이 배열되도록 또는 상기 제 3 이온들 (164) 이 상기 외측 영역 (8) 에서 제한적으로 배열되도록, 제 2 레이어 (16) 를 형성하기 위해 상기 제 2 메인 측 (4) 에 상기 제 2 도전형의 상기 제 3 이온들 (164) 을 적용하는 단계;
    - 그 다음, 상기 제 2 레이어 (16) 의 제 2 섹션 (162) 이 상기 외측 영역 (8) 에서 최대 두께 (1625) 를 가지도록, 상기 외측 영역 (8) 에서의 상기 제 3 이온들 (164) 을 상기 웨이퍼 (2) 내로 확산시킴으로써, 상기 외측 영역 (8) 에 상기 제 2 레이어 (16) 의 상기 제 2 섹션 (162) 을 형성하는 단계;
    - 그 다음, 상기 외측 영역 (8) 보다는 상기 내측 영역 (7) 에 적어도 더 높은 농도의 제 4 이온들이 배열되도록 또는 상기 제 4 이온들이 상기 내측 영역 (7) 에서 제한적으로 배열되도록, 상기 제 2 메인 측 (4) 에 상기 제 2 도전형의 상기 제 4 이온들 (166) 을 적용하는 단계;
    - 그 다음, 상기 제 2 레이어 (16) 의 제 1 섹션 (161) 이 상기 내측 영역 (7) 에서 두께 (1615) 를 가지도록, 상기 내측 영역 (7) 에서의 상기 제 4 이온들 (166) 을 상기 웨이퍼 (2) 내로 확산시킴으로써, 상기 내측 영역 (7) 에 상기 제 2 레이어 (16) 의 상기 제 1 섹션 (161) 을 형성하는 단계
    를 더 포함하고,
    상기 제 2 레이어 (16) 의 두께가, 상기 제 2 메인 측 (4) 에서 상기 천이 영역 (11) 에서, 상기 제 2 레이어 (16) 의 상기 제 1 섹션 (161) 의 상기 두께 (1615) 로부터 상기 제 2 레이어 (16) 의 상기 제 2 섹션 (162) 의 상기 최대 두께 (1625) 로 증가하도록, 상기 제 2 레이어 (16) 의 상기 제 1 및 제 2 섹션들 (161, 162) 이 형성되며,
    상기 제 2 레이어 (16) 의 두께는 상기 천이 영역에 걸쳐 선형적으로 증가하는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  11. 제 8 항에 있어서,
    다음의 제조 단계들:
    - 상기 내측 영역 (7) 보다는 상기 외측 영역 (8) 에 적어도 더 높은 농도의 제 3 이온들 (164) 이 배열되도록 또는 상기 제 3 이온들 (164) 이 상기 외측 영역 (8) 에서 제한적으로 배열되도록, 제 2 레이어 (16) 를 형성하기 위해 상기 제 2 메인 측 (4) 에 상기 제 2 도전형의 상기 제 3 이온들 (164) 을 적용하는 단계;
    - 그 다음, 상기 제 2 레이어 (16) 의 제 2 섹션 (162) 이 상기 외측 영역 (8) 에서 최대 두께 (1625) 를 가지도록, 상기 외측 영역 (8) 에서의 상기 제 3 이온들 (164) 을 상기 웨이퍼 (2) 내로 확산시킴으로써, 상기 외측 영역 (8) 에 상기 제 2 레이어 (16) 의 상기 제 2 섹션 (162) 을 형성하는 단계;
    - 그 다음, 상기 외측 영역 (8) 보다는 상기 내측 영역 (7) 에 적어도 더 높은 농도의 제 4 이온들이 배열되도록 또는 상기 제 4 이온들이 상기 내측 영역 (7) 에서 제한적으로 배열되도록, 상기 제 2 메인 측 (4) 에 상기 제 2 도전형의 상기 제 4 이온들 (166) 을 적용하는 단계;
    - 그 다음, 상기 제 2 레이어 (16) 의 제 1 섹션 (161) 이 상기 내측 영역 (7) 에서 두께 (1615) 를 가지도록, 상기 내측 영역 (7) 에서의 상기 제 4 이온들 (166) 을 상기 웨이퍼 (2) 내로 확산시킴으로써, 상기 내측 영역 (7) 에 상기 제 2 레이어 (16) 의 상기 제 1 섹션 (161) 을 형성하는 단계
    를 더 포함하고,
    상기 제 2 레이어 (16) 의 두께가, 상기 제 2 메인 측 (4) 에서 상기 천이 영역 (11) 에서, 상기 제 2 레이어 (16) 의 상기 제 1 섹션 (161) 의 상기 두께 (1615) 로부터 상기 제 2 레이어 (16) 의 상기 제 2 섹션 (162) 의 상기 최대 두께 (1625) 로 증가하도록, 상기 제 2 레이어 (16) 의 상기 제 1 및 제 2 섹션들 (161, 162) 이 형성되며,
    상기 제 2 레이어 (16) 의 두께는 상기 천이 영역에 걸쳐 선형적으로 증가하는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  12. 제 7 항 또는 제 8 항에 있어서,
    상기 외측 영역 (8) 에서 상기 제 1 메인 측 (3) 또는 상기 제 2 메인 측 (4) 으로부터 웨이퍼 재료를 부분적으로 제거함으로써, 적어도 상기 제 1 메인 측 (3) 또는 상기 제 2 메인 측 (4) 에 상기 외측 영역 (8) 에서 상기 웨이퍼의 네거티브 베벨 (9, 19) 을 형성하는 단계를 더 포함하는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  13. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 또는 제 2 이온들 (64, 66) 중 적어도 일방의 이온들을 상기 제 1 메인 측 (3) 에서 0.1㎛ 내지 10㎛, 또는 2㎛ 내지 4㎛ 의 이온들의 깊이까지 적용하는 단계를 더 포함하는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  14. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 메인 측 (3) 전체에 걸쳐 상기 제 1 이온들 (64) 을 적용하는 단계, 및, 그 후에, 상기 내측 영역 (7) 에서 상기 제 1 이온들 (64) 을 완전히 제거하거나, 상기 내측 영역 (7) 에서 상기 제 1 이온들 (64) 의 깊이가 상기 제 1 메인 측 (3) 에서 감소되도록 상기 내측 영역 (7) 에서 상기 제 1 이온들 (64) 을 제거하는 단계를 더 포함하는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  15. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 메인 측 (3) 전체에 걸쳐 상기 제 2 이온들 (66) 을 적용하는 단계, 및, 그 후에, 상기 외측 영역 (8) 에서 상기 제 2 이온들 (66) 을 완전히 제거하거나, 상기 제 2 이온들 (66) 의 깊이가 상기 제 1 메인 측 (3) 의 상기 외측 영역 (8) 에서 감소되도록 상기 외측 영역 (8) 에서 상기 제 2 이온들 (66) 을 제거하는 단계를 더 포함하는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  16. 제 7 항 또는 제 8 항에 있어서,
    상기 외측 영역 (8) 에서 상기 제 1 이온들 (64) 을 웨이퍼 (2) 내로 확산시키는 것은 상기 제 1 메인 측 (3) 으로부터 150㎛ 까지 이루어지는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  17. 제 10 항 또는 제 11 항에 있어서,
    상기 제 3 또는 제 4 이온들 (164, 166) 을 상기 제 2 메인 측 (4) 에서 0.1㎛ 내지 10㎛, 또는 2㎛ 내지 4㎛ 의 이온들의 깊이까지 적용하는 단계를 더 포함하는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  18. 제 10 항 또는 제 11 항에 있어서,
    상기 제 2 메인 측 (4) 전체에 걸쳐 상기 제 3 이온들 (164) 을 적용하는 단계, 및, 그 후에, 상기 내측 영역 (7) 에서 상기 제 3 이온들 (164) 을 완전히 제거하거나, 상기 내측 영역 (7) 에서 상기 제 3 이온들 (164) 의 깊이가 상기 제 2 메인 측 (4) 에서 감소되도록 상기 내측 영역 (7) 에서 상기 제 3 이온들 (164) 을 제거하는 단계를 더 포함하는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  19. 제 10 항 또는 제 11 항에 있어서,
    상기 제 2 메인 측 (4) 전체에 걸쳐 상기 제 4 이온들 (166) 을 적용하는 단계, 및, 그 후에, 상기 외측 영역 (8) 에서 상기 제 4 이온들 (166) 을 완전히 제거하거나, 상기 제 4 이온들 (166) 의 깊이가 상기 제 2 메인 측 (4) 의 상기 외측 영역 (8) 에서 감소되도록 상기 외측 영역 (8) 에서 상기 제 4 이온들 (166) 을 제거하는 단계를 더 포함하는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  20. 제 10 항 또는 제 11 항에 있어서,
    상기 외측 영역 (8) 에서 상기 제 3 이온들 (164) 을 상기 웨이퍼 (2) 내로 확산시키는 것은 상기 제 2 메인 측 (4) 으로부터 150㎛ 까지 이루어지는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  21. 제 10 항 또는 제 11 항에 있어서,
    - 상기 제 2 메인 측 (4) 에 상기 외측 영역 (8) 을 덮는 마스크를 적용하는 단계;
    - 상기 제 2 메인 측 (4) 의 상기 내측 영역 (7) 의 표면으로부터 재료를 제거하여, 상기 제 2 메인 측 (4) 의 상기 내측 영역 (7) 에서 상기 웨이퍼의 두께가 감소되도록 하는 단계; 및
    - 상기 마스크를 제거하는 단계
    에 의해, 상기 제 2 메인 측 (4) 에 상기 제 2 레이어 (16) 의 상기 제 2 섹션 (162) 을 형성하기 전에 그리고 상기 제 3 이온들 (164) 을 적용한 후에, 상기 외측 영역 (8) 을 상기 제 2 메인 측 (4) 에서 상기 내측 영역 (7) 위로 돌출하게 또는 차이가 증가하도록 형성함으로써, 상기 외측 영역 (8) 이 상기 제 2 메인 측 (4) 에서 상기 내측 영역 (7) 위로 돌출하도록 하는 단계를 더 포함하는, 바이폴라 논-펀치-스루 전력 반도체 디바이스를 제조하는 방법.
  22. 제 1 항 또는 제 2 항에 있어서,
    상기 웨이퍼의 두께는 상기 외측 영역 (8) 에서 단일 각도를 갖는 네거티브 베벨 (9, 19) 로 상기 최대 두께 (85) 에 대해 감소되는 것을 특징으로 하는 반도체 디바이스.
  23. 제 1 항 또는 제 2 항에 있어서,
    상기 웨이퍼의 두께는 상기 외측 영역 (8) 에서 최고 5°인 단일 각도를 갖는 네거티브 베벨 (9, 19) 로 상기 최대 두께 (85) 에 대해 감소되는 것을 특징으로 하는 반도체 디바이스.
  24. 제 1 항 또는 제 2 항에 있어서,
    상기 웨이퍼의 두께는 상기 외측 영역 (8) 에서 최고 5°인 상기 내측 영역에 더 가까운 제 1 각도 및 최고 15°인 상기 웨이퍼 (2) 의 에지에 더 가까운 제 2 각도를 갖는 네거티브 베벨 (9, 19) 로 상기 최대 두께 (85) 에 대해 감소되는 것을 특징으로 하는 반도체 디바이스.
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