JP2016195271A - 半導体装置 - Google Patents
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Abstract
Description
図1及び図2は、それぞれ本発明の実施の形態1に係る半導体装置を示す上面図及び下面図である。図3は、図1及び図2のI−IIに沿った断面図である。n−型ドリフト層1の上面にp型アノード層2が設けられている。n−型ドリフト層1の下面にn型カソード層3が設けられている。
図6は、本発明の実施の形態2に係る半導体装置を示す断面図である。実施の形態1はダイオードであったが、本実施の形態はIGBT(Insulated Gate Bipolar Transistor)である。
図7は、本発明の実施の形態3に係る半導体装置を示す断面図である。実施の形態1の単層のn型カソード層3の代わりに、n型カソード層3とp型カソード層13が横に並んで交互に配置されている。カソード電極6はn型カソード層3とp型カソード層13にオーミック接触する。従って、p型カソード層13はカソード電極6を通じてn型カソード層3と短絡している。n型カソード層3のピーク濃度はp型カソード層13よりも高い。
2・tn−≧(Wn+Wp)≧tn−/10
図13は、本発明の実施の形態4に係る半導体装置を示す裏面図である。図14は図13のI−IIに沿った断面図である。実施の形態3の単層のn型バッファ層4の代わりに、n型バッファ層4とn型バッファ層14が横に並んで交互に配置されている。n型バッファ層4はn−型ドリフト層1とn型カソード層3の間に設けられ、n型バッファ層14はn−型ドリフト層1とp型カソード層13の間に設けられている。n型バッファ層4,14のピーク濃度は、n−型ドリフト層1より高く、n型カソード層3より低い。n型バッファ層4のピーク濃度はn型バッファ層14よりも高い。その他の構成は実施の形態3と同様である。
図18は、本発明の実施の形態5に係る半導体装置を示す断面図である。n型バッファ層4の深さがn型バッファ層14よりも深い。その他の構成は実施の形態4と同じである。この場合でも実施の形態4と同様の効果を得ることができる。
図19は、本発明の実施の形態6に係る半導体装置を示す断面図である。実施の形態4の単層のp型アノード層2の代わりに、p型アノード層2とp型アノード層19が横に並んで交互に配置されている。アノード電極5はp型アノード層2,19にオーミック接触する。従って、p型アノード層19はアノード電極5を通じてp型アノード層2と短絡している。p型アノード層19のピーク濃度はp型アノード層2よりも低い。p型アノード層2とp型アノード層19のピーク濃度比が0.5〜500である。
図20は、本発明の実施の形態7に係る半導体装置を示す断面図である。p型アノード層19がp型アノード層2の上面の一部のみに設けられている。p型アノード層2の深さに対するp型アノード層19の深さの比が0.1〜0.9である。この場合でも実施の形態6と同様の効果を得ることができる。
図21は、本発明の実施の形態8に係る半導体装置を示す断面図である。終端領域のn−型ドリフト層1の下面に単層のn型層17のみが設けられている。カソード電極6がn型層17に接触して電気的に接続されている。n型層17は1×1015〜1×1016cm−3のピーク濃度を持つ。これにより、n型バッファ層14はカソード電極6に対して接触抵抗が大きくなる。従って、オン状態において終端領域のカソード側からの電子の注入を抑え、リカバリーSOAを高めることができる。
図22は、本発明の実施の形態9に係る半導体装置を示す断面図である。n型バッファ層4が単層であり、かつ終端領域のカソード構造もn型層17の単層である。これにより実施の形態8よりも更に構成を簡略化できる。
図23は、本発明の実施の形態10に係る半導体装置を示す断面図である。終端領域の最外周部にn型チャネルストッパバッファ層20が設けられている。n型チャネルストッパバッファ層20中にn型チャネルストッパ層21及びp型チャネルストッパ層22が設けられている。n型チャネルストッパバッファ層20のピーク濃度はn−型ドリフト層1より高い。n型チャネルストッパ層21のピーク濃度はn型チャネルストッパバッファ層20及びp型チャネルストッパ層22より高い。これにより、高リカバリーSOAを実現することができる。
図24は、本発明の実施の形態11に係る半導体装置を示す断面図である。一般的なp型ガードリング層15の代わりにLNFLR(Linearly-Narrowed Field Limiting Ring)構造23が設けられている。LNFLR構造23は、活性領域から終端領域に向かって周期的に並列する複数のp型層である。この複数のp型層は終端領域に向かって線形な濃度勾配を持つ。
図25は、本発明の実施の形態12に係る半導体装置を示す断面図である。実施の形態11のRESURF構造24の代わりに、本実施の形態ではVLD(Variation of Lateral Doping)構造25が設けられている。VLD構造25は活性領域端に形成した深いp層と、この深いp層とLNFLR拡散層の深さを接続するように勾配を持たせたp層とを有する。
図26は、本発明の実施の形態13に係る半導体装置を示す断面図である。活性領域にIGBTが設けられ、終端領域にLNFLR構造23が設けられている。この場合でも実施の形態11と同様の効果を得ることができる。
Claims (3)
- n型ドリフト層と、
前記n型ドリフト層の上面に設けられたp型ベース層と、
前記p型ベース層上に部分的に設けられたn型エミッタ層と、
前記n型エミッタ層及び前記p型ベース層を貫通するように設けられたトレンチゲートと、
前記n型ドリフト層の下面に設けられたp型コレクタ層と、
前記n型ドリフト層と前記p型コレクタ層の間に設けられたn型バッファ層とを備え、
前記n型バッファ層のピーク濃度は、前記n型ドリフト層より高く、前記p型コレクタ層より低く、
前記n型バッファ層のキャリア濃度は、前記n型ドリフト層側から前記p型コレクタ層側に向かって深さの指数関数で増加し、
前記n型ドリフト層と前記n型バッファ層の接続部分における前記n型バッファ層の前記キャリア濃度の傾斜が20〜2000cm−4であることを特徴とする半導体装置。 - 前記n型バッファ層の実効ドーズ量は1×1012〜5×1012cm−2であり、前記n型ドリフト層よりも高いことを特徴とする請求項1に記載の半導体装置。
- 終端領域に設けられたLNFLR(Linearly-Narrowed Field Limiting Ring)構造と、
前記p型ベース層の外端部に設けられたRESURF(Reduced Surface Field)構造とを更に備えることを特徴とする請求項1又は2に記載の半導体装置。
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