JP2001127308A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
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Abstract
(57)【要約】
【課題】 周辺機器の誤動作をもたらすような電圧の振
動がない半導体装置を提供する。 【解決手段】 ｐｉｎ構造を有する半導体装置におい
て、バッファ層であるｎ+層１０３の不純物濃度勾配を
２×１０18ｃｍ-4以下に構成する。これにより逆バイア
ス電圧が印加され、空乏層がｎ+層１０３に到達して
も、空乏層の拡大停止が急激となることが抑制でき、電
圧振動が抑制される。
動がない半導体装置を提供する。 【解決手段】 ｐｉｎ構造を有する半導体装置におい
て、バッファ層であるｎ+層１０３の不純物濃度勾配を
２×１０18ｃｍ-4以下に構成する。これにより逆バイア
ス電圧が印加され、空乏層がｎ+層１０３に到達して
も、空乏層の拡大停止が急激となることが抑制でき、電
圧振動が抑制される。
Description
【０００１】
【発明の属する技術分野】本発明は、ｐｉｎ構造を有す
る半導体装置、例えばダイオード、トランジスタ、サイ
リスタに関する。
る半導体装置、例えばダイオード、トランジスタ、サイ
リスタに関する。
【０００２】
【従来の技術】図１５は従来のｐｉｎダイオードの構造
を示し、同図（ａ）は断面図、同図（ｂ）は不純物濃度
プロファイルである。例えばシリコンを主成分とするｎ
-型半導体基板６０１は、その一主面側（図中左側）に
ｐ層６０２を、他の主面側（図中右側）にｎ+層６０３
を、それぞれ備えている。ｐ層６０２は例えばボロンや
ガリウムを、ｎ+層６０３は例えば燐を、それぞれ不純
物として採用し、熱処理を行って所定の深さまで拡散し
て得ることができる。ｐ層６０２及びｎ+層６０３には
それぞれｎ-型半導体基板６０１と反対側に、電気抵抗
の小さい金属から成るアノード電極６０４、カソード電
極６０５が設けられている。
を示し、同図（ａ）は断面図、同図（ｂ）は不純物濃度
プロファイルである。例えばシリコンを主成分とするｎ
-型半導体基板６０１は、その一主面側（図中左側）に
ｐ層６０２を、他の主面側（図中右側）にｎ+層６０３
を、それぞれ備えている。ｐ層６０２は例えばボロンや
ガリウムを、ｎ+層６０３は例えば燐を、それぞれ不純
物として採用し、熱処理を行って所定の深さまで拡散し
て得ることができる。ｐ層６０２及びｎ+層６０３には
それぞれｎ-型半導体基板６０１と反対側に、電気抵抗
の小さい金属から成るアノード電極６０４、カソード電
極６０５が設けられている。
【０００３】ｎ-型半導体基板６０１の不純物はほぼ均
一に分布しており、不純物濃度勾配は非常に小さい。ま
たｐ層６０２及び及びｎ+層６０３は、その形成がｎ-型
半導体基板６０１の２つの主面に対する不純物拡散で行
われるので、いずれの不純物濃度も、ｎ-型半導体基板
６０１に近づくほど減少する不純物濃度勾配を有してい
る。例えばｎ+層６０３の不純物濃度勾配は、約４×１
０18ｃｍ-4である。ここで不純物濃度勾配は、ｎ+層６
０３における不純物濃度の最大値の９０％である第１の
濃度を有する位置から、最大値の５０％である第２の濃
度を有する位置までの距離で、第１の濃度と第２の濃度
の差を除した値を採用している。
一に分布しており、不純物濃度勾配は非常に小さい。ま
たｐ層６０２及び及びｎ+層６０３は、その形成がｎ-型
半導体基板６０１の２つの主面に対する不純物拡散で行
われるので、いずれの不純物濃度も、ｎ-型半導体基板
６０１に近づくほど減少する不純物濃度勾配を有してい
る。例えばｎ+層６０３の不純物濃度勾配は、約４×１
０18ｃｍ-4である。ここで不純物濃度勾配は、ｎ+層６
０３における不純物濃度の最大値の９０％である第１の
濃度を有する位置から、最大値の５０％である第２の濃
度を有する位置までの距離で、第１の濃度と第２の濃度
の差を除した値を採用している。
【０００４】一般にｐｎ接合を有するダイオードに対し
て、外部回路の瞬間的な切替えによって、順方向に電流
が流れている状態から逆バイアスを加えようとすると、
過渡的にある期間だけ大きな逆電流が流れる。これはダ
イオードには少数キャリア蓄積現象があって、電流が一
旦零になっても、直ちには逆方向に回復しないことによ
る。この逆電流は接合近傍に過剰キャリアとして残って
いた小数キャリアがある濃度以下に減少して、空乏層が
確立されるまで続く。
て、外部回路の瞬間的な切替えによって、順方向に電流
が流れている状態から逆バイアスを加えようとすると、
過渡的にある期間だけ大きな逆電流が流れる。これはダ
イオードには少数キャリア蓄積現象があって、電流が一
旦零になっても、直ちには逆方向に回復しないことによ
る。この逆電流は接合近傍に過剰キャリアとして残って
いた小数キャリアがある濃度以下に減少して、空乏層が
確立されるまで続く。
【０００５】空乏層が確立すると、これが逆電圧を支え
始め、空乏層の広がりに対応して逆電圧が徐々に増加す
ると共に逆電流が徐々に減少する。そして素子電圧が逆
バイアスに印加された電圧に定常的に等しくなって逆回
復動作が完了する。逆回復動作において流れる逆電流
は、逆バイアス値と外部回路のインダクタンスで決まる
電流減少率で減少する。
始め、空乏層の広がりに対応して逆電圧が徐々に増加す
ると共に逆電流が徐々に減少する。そして素子電圧が逆
バイアスに印加された電圧に定常的に等しくなって逆回
復動作が完了する。逆回復動作において流れる逆電流
は、逆バイアス値と外部回路のインダクタンスで決まる
電流減少率で減少する。
【０００６】図１５に示されたダイオードでは、ｐ層６
０２とｎ-型半導体基板６０１とが形成するｐｎ接合近
傍で、プロトン照射等によりキャリア再結合の中心が形
成され、ｐｎ接合近傍のライフタイムを局部的に短く制
御することで順電圧を低く、且つ逆回復電流が小さく、
ｄｉ／ｄｔ耐量の高い特性を図っている。またｎ-型半
導体基板６０１は、全体に重金属の拡散や電子線照射等
が施され、キャリアのライフタイムが短くなるように制
御されている。
０２とｎ-型半導体基板６０１とが形成するｐｎ接合近
傍で、プロトン照射等によりキャリア再結合の中心が形
成され、ｐｎ接合近傍のライフタイムを局部的に短く制
御することで順電圧を低く、且つ逆回復電流が小さく、
ｄｉ／ｄｔ耐量の高い特性を図っている。またｎ-型半
導体基板６０１は、全体に重金属の拡散や電子線照射等
が施され、キャリアのライフタイムが短くなるように制
御されている。
【０００７】
【発明が解決しようとする課題】しかしながら逆バイア
ス電圧が高い場合、逆回復動作の完了時近傍で、ダイオ
ードの印加電圧が急激に振動し、周辺の電気機器の誤動
作をもたらすようなノイズを発生させるという問題があ
る。図１６は図１５に示されたダイオードの逆回復動作
前後の電圧ＶA、電流ＩAの時間変化を示すグラフであ
り、外部回路によって順バイアスから逆バイアスへと切
り替えられた時刻を零としている。切り替え後約８μｓ
において、ダイオードの電流が定常的に零となり始め、
その直後に２０００Ｖを越える振幅ΔＶの電圧振動が生
じていることがわかる。
ス電圧が高い場合、逆回復動作の完了時近傍で、ダイオ
ードの印加電圧が急激に振動し、周辺の電気機器の誤動
作をもたらすようなノイズを発生させるという問題があ
る。図１６は図１５に示されたダイオードの逆回復動作
前後の電圧ＶA、電流ＩAの時間変化を示すグラフであ
り、外部回路によって順バイアスから逆バイアスへと切
り替えられた時刻を零としている。切り替え後約８μｓ
において、ダイオードの電流が定常的に零となり始め、
その直後に２０００Ｖを越える振幅ΔＶの電圧振動が生
じていることがわかる。
【０００８】このような電圧振動はダイオードと外部回
路が形成するＬＣＲ直列回路の共振によって生じると考
えられる。このＬＣＲ直列回路は、ダイオードの空乏層
と過剰キャリアをパラメータにした容量成分Ｃと、ダイ
オードに対する印加電圧と洩れ電流及び過剰キャリアの
再結合電流をパラメータにした抵抗成分Ｒと、外部回路
のインダクタンス成分Ｌとによって形成される。
路が形成するＬＣＲ直列回路の共振によって生じると考
えられる。このＬＣＲ直列回路は、ダイオードの空乏層
と過剰キャリアをパラメータにした容量成分Ｃと、ダイ
オードに対する印加電圧と洩れ電流及び過剰キャリアの
再結合電流をパラメータにした抵抗成分Ｒと、外部回路
のインダクタンス成分Ｌとによって形成される。
【０００９】ダイオードの容量成分Ｃと抵抗成分Ｒは時
間的に変化する。特に抵抗成分Ｒは、空乏層外にある過
剰キャリアが消滅すると急激に変化する。よってＬＣＲ
回路の共振条件に達し、図１６に示されたように電圧が
振動すると考えられる。又、空乏層がｎ+層６０３に到
達すると容量成分Ｃが急激に変化し、これがトリガーと
なって電圧振動を発生させる場合もある。
間的に変化する。特に抵抗成分Ｒは、空乏層外にある過
剰キャリアが消滅すると急激に変化する。よってＬＣＲ
回路の共振条件に達し、図１６に示されたように電圧が
振動すると考えられる。又、空乏層がｎ+層６０３に到
達すると容量成分Ｃが急激に変化し、これがトリガーと
なって電圧振動を発生させる場合もある。
【００１０】このような電圧振動はダイオードに限ら
ず、スイッチング速度の速いＧＣＴ（gate controlled
turn-off）サイリスタなどでも、ターンオフ動作での電
圧上昇時に生じうる。かかる電圧振動は、周辺の電気機
器の誤動作をもたらすようなノイズの原因になるという
問題がある。
ず、スイッチング速度の速いＧＣＴ（gate controlled
turn-off）サイリスタなどでも、ターンオフ動作での電
圧上昇時に生じうる。かかる電圧振動は、周辺の電気機
器の誤動作をもたらすようなノイズの原因になるという
問題がある。
【００１１】本発明は上記のような問題を解決するため
になされたもので、逆回復動作時やターンオフ動作時に
印加電圧に振動の発生が少ない半導体装置を提供するこ
とを目的とする。
になされたもので、逆回復動作時やターンオフ動作時に
印加電圧に振動の発生が少ない半導体装置を提供するこ
とを目的とする。
【００１２】なお、逆回復時の波形を改善する為に半導
体層と濃度とを制御する技術が、例えば特開昭６２−１
１５８８０号公報に開示されている。
体層と濃度とを制御する技術が、例えば特開昭６２−１
１５８８０号公報に開示されている。
【００１３】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、第１導電型の第１半導体層と、第２導
電型の第２半導体層と、前記第１半導体層と前記第２半
導体層の間に介在して前記第２半導体層よりも不純物濃
度の低い前記第２導電型の半導体基板とを備える半導体
装置であって、前記第２半導体層の不純物濃度は前記半
導体基板に近づくにつれて減少し、前記第２半導体層に
おける前記不純物濃度の最大値の９０％から５０％へと
減少する不純物濃度勾配が、２×１０18ｃｍ-4以下であ
ることを特徴とする。
にかかるものは、第１導電型の第１半導体層と、第２導
電型の第２半導体層と、前記第１半導体層と前記第２半
導体層の間に介在して前記第２半導体層よりも不純物濃
度の低い前記第２導電型の半導体基板とを備える半導体
装置であって、前記第２半導体層の不純物濃度は前記半
導体基板に近づくにつれて減少し、前記第２半導体層に
おける前記不純物濃度の最大値の９０％から５０％へと
減少する不純物濃度勾配が、２×１０18ｃｍ-4以下であ
ることを特徴とする。
【００１４】この発明のうち請求項２にかかるものは、
請求項１記載の半導体装置であって、前記第２半導体層
の前記不純物濃度の前記最大値は５×１０15ｃｍ-3以下
であることを特徴とする。
請求項１記載の半導体装置であって、前記第２半導体層
の前記不純物濃度の前記最大値は５×１０15ｃｍ-3以下
であることを特徴とする。
【００１５】この発明のうち請求項３にかかるものは、
請求項２記載の半導体装置であって、前記半導体基板と
共に前記第２半導体層を挟む前記第２導電型の第３の半
導体層と、前記第２半導体層と共に前記第３半導体層を
挟む金属電極とを更に備え、前記第３半導体層の前記金
属電極側の表面不純物濃度が５×１０17ｃｍ-3以上であ
ることを特徴とする。
請求項２記載の半導体装置であって、前記半導体基板と
共に前記第２半導体層を挟む前記第２導電型の第３の半
導体層と、前記第２半導体層と共に前記第３半導体層を
挟む金属電極とを更に備え、前記第３半導体層の前記金
属電極側の表面不純物濃度が５×１０17ｃｍ-3以上であ
ることを特徴とする。
【００１６】この発明のうち請求項４にかかるものは、
第１導電型の第１半導体層と、第２導電型の第２半導体
層と、前記第１半導体層と前記第２半導体層の間に介在
して前記第２半導体層よりも不純物濃度の低い前記第２
導電型の半導体基板とを備える半導体装置であって、前
記第１半導体層と前記半導体基板との間のｐｎ接合に逆
バイアスを印加して生じる空乏層が伸びる範囲での、前
記第１半導体層の不純物量に対する前記半導体基板の不
純物量の比が２／３以下であることを特徴とする。
第１導電型の第１半導体層と、第２導電型の第２半導体
層と、前記第１半導体層と前記第２半導体層の間に介在
して前記第２半導体層よりも不純物濃度の低い前記第２
導電型の半導体基板とを備える半導体装置であって、前
記第１半導体層と前記半導体基板との間のｐｎ接合に逆
バイアスを印加して生じる空乏層が伸びる範囲での、前
記第１半導体層の不純物量に対する前記半導体基板の不
純物量の比が２／３以下であることを特徴とする。
【００１７】この発明のうち請求項５にかかるものは、
請求項４記載の半導体装置であって、前記空乏層が伸び
る範囲での、前記第１半導体層の不純物量に対する前記
第２半導体層の不純物量の比が１以上であることを特徴
とする。
請求項４記載の半導体装置であって、前記空乏層が伸び
る範囲での、前記第１半導体層の不純物量に対する前記
第２半導体層の不純物量の比が１以上であることを特徴
とする。
【００１８】この発明のうち請求項６にかかるものは、
請求項５記載の半導体装置であって、前記空乏層が伸び
る範囲での、前記第１半導体層の不純物量に対する前記
第２半導体層の不純物量の比が３／２以上であることを
特徴とする。
請求項５記載の半導体装置であって、前記空乏層が伸び
る範囲での、前記第１半導体層の不純物量に対する前記
第２半導体層の不純物量の比が３／２以上であることを
特徴とする。
【００１９】
【発明の実施の形態】実施の形態１．図１は本発明の実
施の形態１にかかるｐｉｎダイオードの構造を示し、同
図（ａ）は断面図、同図（ｂ）は不純物濃度プロファイ
ルである。例えばシリコンを主成分とするｎ-型半導体
基板１０１は、その一主面側（図中左側）にｐ層１０２
を、他の主面側（図中右側）にｎ+層１０３を、それぞ
れ備えている。ｐ層１０２は例えばボロンやガリウム
を、ｎ+層１０３は例えば燐を、それぞれ不純物として
採用し、熱処理を行って所定の深さまで拡散して得るこ
とができる。ｐ層１０２及びｎ+層１０３にはそれぞれ
ｎ-型半導体基板１０１と反対側に、電気抵抗の小さい
金属から成るアノード電極１０４、カソード電極１０５
が設けられている。
施の形態１にかかるｐｉｎダイオードの構造を示し、同
図（ａ）は断面図、同図（ｂ）は不純物濃度プロファイ
ルである。例えばシリコンを主成分とするｎ-型半導体
基板１０１は、その一主面側（図中左側）にｐ層１０２
を、他の主面側（図中右側）にｎ+層１０３を、それぞ
れ備えている。ｐ層１０２は例えばボロンやガリウム
を、ｎ+層１０３は例えば燐を、それぞれ不純物として
採用し、熱処理を行って所定の深さまで拡散して得るこ
とができる。ｐ層１０２及びｎ+層１０３にはそれぞれ
ｎ-型半導体基板１０１と反対側に、電気抵抗の小さい
金属から成るアノード電極１０４、カソード電極１０５
が設けられている。
【００２０】ｐ層１０２とｎ-型半導体基板１０１とが
形成するｐｎ接合近傍で、プロトン照射等によりキャリ
ア再結合の中心が形成され、ｐｎ接合近傍のライフタイ
ムを局部的に短く制御することで順電圧を低く、且つ逆
回復電流が小さく、ｄｉ／ｄｔ耐量の高い特性を図って
いる。またｎ-型半導体基板１０１は、全体に重金属の
拡散や電子線照射等が施され、キャリアのライフタイム
が短くなるように制御されている。
形成するｐｎ接合近傍で、プロトン照射等によりキャリ
ア再結合の中心が形成され、ｐｎ接合近傍のライフタイ
ムを局部的に短く制御することで順電圧を低く、且つ逆
回復電流が小さく、ｄｉ／ｄｔ耐量の高い特性を図って
いる。またｎ-型半導体基板１０１は、全体に重金属の
拡散や電子線照射等が施され、キャリアのライフタイム
が短くなるように制御されている。
【００２１】ｎ-型半導体基板１０１の不純物はほぼ均
一に分布しており、不純物濃度勾配は非常に小さい。ま
たｐ層１０２及び及びｎ+層１０３は、その形成がｎ-型
半導体基板１０１の２つの主面に対する不純物拡散で行
われるので、いずれの不純物濃度も、ｎ-型半導体基板
１０１に近づくほど減少する不純物濃度勾配を有してい
る。
一に分布しており、不純物濃度勾配は非常に小さい。ま
たｐ層１０２及び及びｎ+層１０３は、その形成がｎ-型
半導体基板１０１の２つの主面に対する不純物拡散で行
われるので、いずれの不純物濃度も、ｎ-型半導体基板
１０１に近づくほど減少する不純物濃度勾配を有してい
る。
【００２２】しかし、図１５に示されたダイオードとは
異なり、ｎ+層１０３の不純物濃度勾配は、２×１０18
ｃｍ-4以下に設定される。
異なり、ｎ+層１０３の不純物濃度勾配は、２×１０18
ｃｍ-4以下に設定される。
【００２３】図２及び図３は、図１に示されたダイオー
ドの逆回復動作前後の電圧ＶA、電流ＩAの時間変化を示
すグラフであり、外部回路によって順バイアスから逆バ
イアスへと切り替えられた時刻を零としている。図２、
図３はそれぞれｎ+層１０３の不純物濃度勾配が２×１
０18ｃｍ-4、９×１０17ｃｍ-4に設定された場合を示し
ており、アノード電極１０４とカソード電極１０５との
間の距離、ｎ+層１０３への不純物の総導入量並びにｐ
層１０２の厚さ及び不純物プロファイルは図１６に示さ
れた場合と揃えている。
ドの逆回復動作前後の電圧ＶA、電流ＩAの時間変化を示
すグラフであり、外部回路によって順バイアスから逆バ
イアスへと切り替えられた時刻を零としている。図２、
図３はそれぞれｎ+層１０３の不純物濃度勾配が２×１
０18ｃｍ-4、９×１０17ｃｍ-4に設定された場合を示し
ており、アノード電極１０４とカソード電極１０５との
間の距離、ｎ+層１０３への不純物の総導入量並びにｐ
層１０２の厚さ及び不純物プロファイルは図１６に示さ
れた場合と揃えている。
【００２４】図２、図３共に切り替え後約８μｓにおい
て、ダイオードの電流が定常的に零となり始め、その直
後に電圧振動が生じている。しかし図２ではその振幅Δ
Ｖが数百Ｖ程度であって、図１６に示された場合と比較
して約１／５と大幅に抑えられている。また図３に示さ
れた場合では更に振幅ΔＶが抑制されている。振幅ΔＶ
は５００Ｖ以下ならば外部回路がノイズによる影響を受
け難いので、ｎ+層１０３の不純物濃度勾配は、２×１
０18ｃｍ-4以下に設定されることが望ましい。
て、ダイオードの電流が定常的に零となり始め、その直
後に電圧振動が生じている。しかし図２ではその振幅Δ
Ｖが数百Ｖ程度であって、図１６に示された場合と比較
して約１／５と大幅に抑えられている。また図３に示さ
れた場合では更に振幅ΔＶが抑制されている。振幅ΔＶ
は５００Ｖ以下ならば外部回路がノイズによる影響を受
け難いので、ｎ+層１０３の不純物濃度勾配は、２×１
０18ｃｍ-4以下に設定されることが望ましい。
【００２５】図４はｎ+層１０３の不純物濃度勾配と逆
回復動作時の電圧振動の振幅ΔＶとの関係を示したグラ
フであり、×印は実測値を示す。ｎ+層１０３の不純物
濃度勾配を緩やかにすることで、逆回復動作時の電圧振
動が軽減されるのが分る。これは逆回復動作時、ｐｎ接
合から伸びる空乏層がｎ+層１０３に到達した場合、ｎ+
層１０３の不純物濃度勾配が小さいほど、空乏層の拡大
が急激には停止し難いことによると考えられる。
回復動作時の電圧振動の振幅ΔＶとの関係を示したグラ
フであり、×印は実測値を示す。ｎ+層１０３の不純物
濃度勾配を緩やかにすることで、逆回復動作時の電圧振
動が軽減されるのが分る。これは逆回復動作時、ｐｎ接
合から伸びる空乏層がｎ+層１０３に到達した場合、ｎ+
層１０３の不純物濃度勾配が小さいほど、空乏層の拡大
が急激には停止し難いことによると考えられる。
【００２６】また、ｎ+層１０３の形成においては、通
常、燐や砒素などをｎ-型半導体基板１０１に対してイ
オン注入もしくは１０００℃程度の熱処理により付着さ
せた後に、１１００℃以上の高温での熱処理により所定
の深さまで拡散していく。よって緩やかな不純物濃度勾
配を得るためには不純物を導入した後の熱処理時間を長
く採る必要がある。この故に、ｎ+層１０３への不純物
の総導入量が変わらず、ｐ層１０２及びｎ+層１０３を
形成する前のｎ-型半導体基板１０１の厚さ及びｐ層１
０２の厚さも固定されれば、ｎ+層１０３の厚さは不純
物濃度勾配が小さいほど厚くなる。従ってｐ層１０２及
びｎ+層１０３を形成した後のｎ-型半導体基板１０１の
厚さは、不純物濃度勾配が緩やかな程、薄くなる。よっ
てｐ層１０２及びｎ+層１０３を形成する前のｎ-型半導
体基板１０１の厚さにほぼ等しいアノード電極１０４と
カソード電極１０５との間の距離と、ｎ+層１０３への
不純物の総導入量並びにｐ層１０２の厚さ及び不純物プ
ロファイルとを揃えれば、不純物濃度勾配が小さいほど
ｎ-型半導体基板１０１が薄くなり、空乏層がｎ+層１０
３へ到達する時間が早くなる。このこともｎ+層１０３
の不純物濃度勾配を緩やかにすることで逆回復動作時の
電圧振動が軽減される間接的な原因であると考えられ
る。
常、燐や砒素などをｎ-型半導体基板１０１に対してイ
オン注入もしくは１０００℃程度の熱処理により付着さ
せた後に、１１００℃以上の高温での熱処理により所定
の深さまで拡散していく。よって緩やかな不純物濃度勾
配を得るためには不純物を導入した後の熱処理時間を長
く採る必要がある。この故に、ｎ+層１０３への不純物
の総導入量が変わらず、ｐ層１０２及びｎ+層１０３を
形成する前のｎ-型半導体基板１０１の厚さ及びｐ層１
０２の厚さも固定されれば、ｎ+層１０３の厚さは不純
物濃度勾配が小さいほど厚くなる。従ってｐ層１０２及
びｎ+層１０３を形成した後のｎ-型半導体基板１０１の
厚さは、不純物濃度勾配が緩やかな程、薄くなる。よっ
てｐ層１０２及びｎ+層１０３を形成する前のｎ-型半導
体基板１０１の厚さにほぼ等しいアノード電極１０４と
カソード電極１０５との間の距離と、ｎ+層１０３への
不純物の総導入量並びにｐ層１０２の厚さ及び不純物プ
ロファイルとを揃えれば、不純物濃度勾配が小さいほど
ｎ-型半導体基板１０１が薄くなり、空乏層がｎ+層１０
３へ到達する時間が早くなる。このこともｎ+層１０３
の不純物濃度勾配を緩やかにすることで逆回復動作時の
電圧振動が軽減される間接的な原因であると考えられ
る。
【００２７】実施の形態２．図５は図１５（ｂ）、図１
（ｂ）に対応したｐｉｎダイオードの不純物濃度プロフ
ァイルである。図中のグラフ１０１ａ，１０１ｂはｎ-
型半導体基板１０１の、グラフ１０２ａ，１０２ｂはｐ
層１０２の、１０３ａ，１０３ｂはｎ+層１０３の、そ
れぞれの不純物濃度プロファイルを示している。
（ｂ）に対応したｐｉｎダイオードの不純物濃度プロフ
ァイルである。図中のグラフ１０１ａ，１０１ｂはｎ-
型半導体基板１０１の、グラフ１０２ａ，１０２ｂはｐ
層１０２の、１０３ａ，１０３ｂはｎ+層１０３の、そ
れぞれの不純物濃度プロファイルを示している。
【００２８】グラフ１０１ａ，１０２ａ，１０３ａと、
グラフ１０１ｂ，１０２ｂ，１０３ｂとはそれぞれ別個
に構成されたｐｉｎダイオードの不純物濃度プロファイ
ルを示している。そしてｎ+層１０３の内でｎ-型半導体
基板１０１から最も遠い位置での表面不純物濃度は、前
者及び後者のダイオードのそれぞれにおいてＮ２，Ｎ１
（＜Ｎ２）に設定されている。
グラフ１０１ｂ，１０２ｂ，１０３ｂとはそれぞれ別個
に構成されたｐｉｎダイオードの不純物濃度プロファイ
ルを示している。そしてｎ+層１０３の内でｎ-型半導体
基板１０１から最も遠い位置での表面不純物濃度は、前
者及び後者のダイオードのそれぞれにおいてＮ２，Ｎ１
（＜Ｎ２）に設定されている。
【００２９】上述のようにｎ+層１０３の形成において
は、通常、燐や砒素などをｎ-型半導体基板１０１に対
してイオン注入もしくは１０００℃程度の熱処理により
付着させた後に、１１００℃以上の高温での熱処理によ
り所定の深さまで拡散していく。従って、あるｎ+層１
０３の不純物濃度勾配を得る場合、高い表面不純物濃度
Ｎ２を有するｎ+層１０３を備えたダイオードよりも、
低い表面不純物濃度Ｎ２を有するｎ+層１０３を備えた
ダイオードの方が、ｎ+層１０３の厚さは大きくなる。
従って、ｎ+層１０３を短時間で形成するためには、そ
の表面不純物濃度を小さくする事が望ましい。
は、通常、燐や砒素などをｎ-型半導体基板１０１に対
してイオン注入もしくは１０００℃程度の熱処理により
付着させた後に、１１００℃以上の高温での熱処理によ
り所定の深さまで拡散していく。従って、あるｎ+層１
０３の不純物濃度勾配を得る場合、高い表面不純物濃度
Ｎ２を有するｎ+層１０３を備えたダイオードよりも、
低い表面不純物濃度Ｎ２を有するｎ+層１０３を備えた
ダイオードの方が、ｎ+層１０３の厚さは大きくなる。
従って、ｎ+層１０３を短時間で形成するためには、そ
の表面不純物濃度を小さくする事が望ましい。
【００３０】勿論、上述の傾向は、実施の形態１にかか
るｐｉｎダイオードについても当てはまる。図６はｎ+
層１０３の表面不純物濃度とｎ+層１０３の厚さ、即ち
拡散深さとの関係を示すグラフであり、ｎ+層１０３の
不純物濃度勾配が２×１０18ｃｍ-4に設定された場合を
示している。図中○印は実測値を示す。表面不純物濃度
が５×１０15ｃｍ-3の場合の拡散深さは約４０μｍであ
るのに対し、表面不純物濃度１×16ｃｍ-3の場合では、
拡散深さが約７５μｍ必要である。拡散に必要な熱処理
の時間は、拡散温度を１２５０℃とした場合、深さ４０
μｍの拡散においては約２５時間であるのに対し、深さ
７５μｍの拡散においては約８５時間である。作業者の
生活リズムが１日、即ち２４時間であることに鑑みれ
ば、拡散時間はほぼ２４時間程度にする事が望ましい。
従って実施の形態１にかかるダイオードのようにｎ+層
１０３の不純物濃度勾配が２×１０18ｃｍ-4以下に設定
された場合には、ｎ+層１０３の表面不純物濃度は５×
１０15ｃｍ-3以下とし、拡散深さを４０μｍ以下にする
ことが望ましい。
るｐｉｎダイオードについても当てはまる。図６はｎ+
層１０３の表面不純物濃度とｎ+層１０３の厚さ、即ち
拡散深さとの関係を示すグラフであり、ｎ+層１０３の
不純物濃度勾配が２×１０18ｃｍ-4に設定された場合を
示している。図中○印は実測値を示す。表面不純物濃度
が５×１０15ｃｍ-3の場合の拡散深さは約４０μｍであ
るのに対し、表面不純物濃度１×16ｃｍ-3の場合では、
拡散深さが約７５μｍ必要である。拡散に必要な熱処理
の時間は、拡散温度を１２５０℃とした場合、深さ４０
μｍの拡散においては約２５時間であるのに対し、深さ
７５μｍの拡散においては約８５時間である。作業者の
生活リズムが１日、即ち２４時間であることに鑑みれ
ば、拡散時間はほぼ２４時間程度にする事が望ましい。
従って実施の形態１にかかるダイオードのようにｎ+層
１０３の不純物濃度勾配が２×１０18ｃｍ-4以下に設定
された場合には、ｎ+層１０３の表面不純物濃度は５×
１０15ｃｍ-3以下とし、拡散深さを４０μｍ以下にする
ことが望ましい。
【００３１】なお、図７にｎ+層１０３の表面不純物濃
度とスイッチング１回当たりの逆回復損失との関係もグ
ラフとして示した。図中○印は実測値を示す。このよう
にｎ +層１０３の表面不純物濃度を低減することは、損
失の抑制という観点からも望ましい。
度とスイッチング１回当たりの逆回復損失との関係もグ
ラフとして示した。図中○印は実測値を示す。このよう
にｎ +層１０３の表面不純物濃度を低減することは、損
失の抑制という観点からも望ましい。
【００３２】実施の形態３．図８はｐｉｎダイオードに
おいてｎ型半導体のカソード電極と接触する位置におけ
る不純物濃度、即ち表面不純物濃度と、そのダイオード
のオン電圧との関係を示すグラフであり、図中●印は実
測値を示す。ｎ型半導体はシリコンを主成分とし、カソ
ード電極はアルミを主成分とする場合が示されている。
カソード電極に接触するｎ型半導体の表面不純物濃度が
５×１０17ｃｍ-3以上であればほぼオン電圧は３．０Ｖ
で一定となるのに対し、表面不純物濃度が５×１０17ｃ
ｍ-3未満であれば、表面不純物濃度の低下と共にオン電
圧は急激に上昇する。これはカソード電極とこれに接触
するｎ型半導体との間でのオーミックコンタクトが良好
に採れるか否かの差に起因すると考えられる。従って、
カソード電極に接触するｎ型半導体の表面不純物濃度は
５×１０17ｃｍ-3以上とし、良好なオーミックコンタク
トを得ることが望ましい。
おいてｎ型半導体のカソード電極と接触する位置におけ
る不純物濃度、即ち表面不純物濃度と、そのダイオード
のオン電圧との関係を示すグラフであり、図中●印は実
測値を示す。ｎ型半導体はシリコンを主成分とし、カソ
ード電極はアルミを主成分とする場合が示されている。
カソード電極に接触するｎ型半導体の表面不純物濃度が
５×１０17ｃｍ-3以上であればほぼオン電圧は３．０Ｖ
で一定となるのに対し、表面不純物濃度が５×１０17ｃ
ｍ-3未満であれば、表面不純物濃度の低下と共にオン電
圧は急激に上昇する。これはカソード電極とこれに接触
するｎ型半導体との間でのオーミックコンタクトが良好
に採れるか否かの差に起因すると考えられる。従って、
カソード電極に接触するｎ型半導体の表面不純物濃度は
５×１０17ｃｍ-3以上とし、良好なオーミックコンタク
トを得ることが望ましい。
【００３３】しかし、実施の形態２で説明した５×１０
15ｃｍ-3以下という低い表面不純物濃度を有するｎ+層
１０３に対してカソード電極１０５を直接に接触させる
と、良好なオーミックコンタクトが採れにくい。
15ｃｍ-3以下という低い表面不純物濃度を有するｎ+層
１０３に対してカソード電極１０５を直接に接触させる
と、良好なオーミックコンタクトが採れにくい。
【００３４】図９は本発明の実施の形態３にかかるｐｉ
ｎダイオードの構造を示す断面図である。本発明の実施
の形態１にかかるｐｉｎダイオード（図１（ａ）参照）
に対して、ｎ+層１０３とカソード電極１０５との間に
ｎ++層１０６を介在させた構造を有している。従って、
ｎ+層１０３の不純物濃度の内、ｎ-型半導体基板１０１
から最も遠い、従ってｎ++層１０６に最も近い側での
値、即ちｎ+層１０３の表面不純物濃度を５×１０15ｃ
ｍ-3以下に設定しつつも、ｎ++層１０６の表面不純物濃
度を５×１０17ｃｍ-3以上に設定することにより、ｎ+
層１０３の不純物濃度勾配を容易に２×１０18ｃｍ-4以
下に設定し、かつカソード電極１０５との良好なオーミ
ックコンタクトを得ることができる。従って、逆回復動
作が完了した後の電圧振幅は小さく、かつオン電圧が小
さなｐｉｎダイオードを実現することができる。
ｎダイオードの構造を示す断面図である。本発明の実施
の形態１にかかるｐｉｎダイオード（図１（ａ）参照）
に対して、ｎ+層１０３とカソード電極１０５との間に
ｎ++層１０６を介在させた構造を有している。従って、
ｎ+層１０３の不純物濃度の内、ｎ-型半導体基板１０１
から最も遠い、従ってｎ++層１０６に最も近い側での
値、即ちｎ+層１０３の表面不純物濃度を５×１０15ｃ
ｍ-3以下に設定しつつも、ｎ++層１０６の表面不純物濃
度を５×１０17ｃｍ-3以上に設定することにより、ｎ+
層１０３の不純物濃度勾配を容易に２×１０18ｃｍ-4以
下に設定し、かつカソード電極１０５との良好なオーミ
ックコンタクトを得ることができる。従って、逆回復動
作が完了した後の電圧振幅は小さく、かつオン電圧が小
さなｐｉｎダイオードを実現することができる。
【００３５】実施の形態４．図１０は本実施の形態を説
明する図であり、図１０（ａ）は図１５（ｂ）、図１
（ｂ）に対応したｐｉｎダイオードの不純物濃度プロフ
ァイルを示し、グラフ１０１ｃ，１０２ｃ，１０３ｃは
それぞれｎ-型半導体基板１０１、ｐ層１０２、ｎ+層１
０３の不純物濃度プロファイルを示している。また図１
０（ｂ）は逆バイアスを印加した定格電圧保持時のｐｉ
ｎダイオードの各位置における電界強度プロファイルを
示し、特にグラフＥ１は図１０（ａ）と位置を整合させ
て示している。
明する図であり、図１０（ａ）は図１５（ｂ）、図１
（ｂ）に対応したｐｉｎダイオードの不純物濃度プロフ
ァイルを示し、グラフ１０１ｃ，１０２ｃ，１０３ｃは
それぞれｎ-型半導体基板１０１、ｐ層１０２、ｎ+層１
０３の不純物濃度プロファイルを示している。また図１
０（ｂ）は逆バイアスを印加した定格電圧保持時のｐｉ
ｎダイオードの各位置における電界強度プロファイルを
示し、特にグラフＥ１は図１０（ａ）と位置を整合させ
て示している。
【００３６】逆バイアス印加時のｐｉｎダイオードでは
ｎ-型半導体基板１０１とｐ層１０２との間のｐｎ接合
から伸びた空乏層がｎ+層１０３にまで達しており、空
乏層中において電界強度Ｅ１が大きくなっている。図１
０では空乏層は領域Ａ、領域Ｂ、領域Ｃに跨って広が
る。
ｎ-型半導体基板１０１とｐ層１０２との間のｐｎ接合
から伸びた空乏層がｎ+層１０３にまで達しており、空
乏層中において電界強度Ｅ１が大きくなっている。図１
０では空乏層は領域Ａ、領域Ｂ、領域Ｃに跨って広が
る。
【００３７】領域Ｂはｎ-型半導体基板１０１全体に広
がり、領域Ａはｎ-型半導体基板１０１と接触している
位置からｐ層１０２へと部分的に進入しており、領域Ｄ
はｎ-型半導体基板１０１と接触している位置からｎ+層
１０３へと部分的に進入している。そして領域Ａにおけ
る不純物量（以下、これにも符号Ａを付記する）は、領
域Ｂにおける不純物濃度（以下、これにも符号Ｂを付記
する）と領域Ｄにおける不純物量（以下、これにも符号
Ｄを付記する）との和以下になる。そして領域Ａのｎ-
型半導体基板１０１から遠い方の端は、不純物量Ａとグ
ラフ１０２ｃとによって、また領域Ｄのｎ-型半導体基
板１０１から遠い方の端は、不純物量Ｄとグラフ１０３
ｃとによって、それぞれ決定されることになる。
がり、領域Ａはｎ-型半導体基板１０１と接触している
位置からｐ層１０２へと部分的に進入しており、領域Ｄ
はｎ-型半導体基板１０１と接触している位置からｎ+層
１０３へと部分的に進入している。そして領域Ａにおけ
る不純物量（以下、これにも符号Ａを付記する）は、領
域Ｂにおける不純物濃度（以下、これにも符号Ｂを付記
する）と領域Ｄにおける不純物量（以下、これにも符号
Ｄを付記する）との和以下になる。そして領域Ａのｎ-
型半導体基板１０１から遠い方の端は、不純物量Ａとグ
ラフ１０２ｃとによって、また領域Ｄのｎ-型半導体基
板１０１から遠い方の端は、不純物量Ｄとグラフ１０３
ｃとによって、それぞれ決定されることになる。
【００３８】安価な製造コストを実現するため、さほど
微細加工プロセスを用いずに製造する大電力素子では微
細な異物等が付着しても定格耐圧の低下が発生しないこ
とが望まれる。そのための工夫として、ｐ層１０２は１
００μｍ程度と、他の種類の素子に比べ、極めて厚く形
成される。このように形成した素子では定格電圧保持時
には、不純物量Ａはｐ層１０２における不純物量の総和
の、不純物量Ｄはｎ+層１０３における不純物量の、い
ずれも１／２程度となる。
微細加工プロセスを用いずに製造する大電力素子では微
細な異物等が付着しても定格耐圧の低下が発生しないこ
とが望まれる。そのための工夫として、ｐ層１０２は１
００μｍ程度と、他の種類の素子に比べ、極めて厚く形
成される。このように形成した素子では定格電圧保持時
には、不純物量Ａはｐ層１０２における不純物量の総和
の、不純物量Ｄはｎ+層１０３における不純物量の、い
ずれも１／２程度となる。
【００３９】図１０（ｂ）においてグラフＥ１，Ｅ２
は、不純物量Ｂの不純物量Ａに対する比Ｂ／Ａがそれぞ
れ１，２／３の場合の電界強度を示している。後者は前
者よりも電界強度が屈曲する位置がｐ層１０２側に近
く、ｐｉｎダイオードの厚さを薄くすることができるの
で、オン電圧を小さくすることができる。
は、不純物量Ｂの不純物量Ａに対する比Ｂ／Ａがそれぞ
れ１，２／３の場合の電界強度を示している。後者は前
者よりも電界強度が屈曲する位置がｐ層１０２側に近
く、ｐｉｎダイオードの厚さを薄くすることができるの
で、オン電圧を小さくすることができる。
【００４０】図１１は比Ｂ／Ａと、オン電圧との関係の
シミュレーション結果を示すグラフであり、Ｂ／Ａ＝１
／３，２／３，３／３の値でオン電圧をシミュレーショ
ンした。Ｂ／Ａ≦２／３ではオン電圧は比Ｂ／Ａによら
ずにほぼ３Ｖの一定値を採るが、Ｂ／Ａ＞２／３ではオ
ン電圧は比Ｂ／Ａの上昇と共に急上昇する。よって比Ｂ
／Ａは２／３以下に設定することが望ましい。
シミュレーション結果を示すグラフであり、Ｂ／Ａ＝１
／３，２／３，３／３の値でオン電圧をシミュレーショ
ンした。Ｂ／Ａ≦２／３ではオン電圧は比Ｂ／Ａによら
ずにほぼ３Ｖの一定値を採るが、Ｂ／Ａ＞２／３ではオ
ン電圧は比Ｂ／Ａの上昇と共に急上昇する。よって比Ｂ
／Ａは２／３以下に設定することが望ましい。
【００４１】図１２は不純物量Ｄの不純物量Ａに対する
比Ｄ／Ａと、漏れ電流との関係のシミュレーション結果
を示すグラフであり、比Ｂ／Ａは２／３に設定してい
る。Ｄ／Ａ＝１／３，１／２，２／２，３／２の値で漏
れ電流をシミュレーションした。漏れ電流は、Ｄ／Ａ≧
２／２においてＤ／Ａの増大に伴って急激に減少するの
で、比Ｄ／Ａは１以上に設定することが望ましい。更に
は、一般に漏れ電流が１０ｍＡ以下であればデバイス動
作上の悪影響が無視できるので、Ｄ／Ａ≧３／２とする
ことがより望ましい。
比Ｄ／Ａと、漏れ電流との関係のシミュレーション結果
を示すグラフであり、比Ｂ／Ａは２／３に設定してい
る。Ｄ／Ａ＝１／３，１／２，２／２，３／２の値で漏
れ電流をシミュレーションした。漏れ電流は、Ｄ／Ａ≧
２／２においてＤ／Ａの増大に伴って急激に減少するの
で、比Ｄ／Ａは１以上に設定することが望ましい。更に
は、一般に漏れ電流が１０ｍＡ以下であればデバイス動
作上の悪影響が無視できるので、Ｄ／Ａ≧３／２とする
ことがより望ましい。
【００４２】実施の形態の変形．上記各実施の形態では
ｐｉｎ構造のダイオードを例示して説明したが、ｐｉｎ
構造を有した他の半導体素子についても適用することが
できる。
ｐｉｎ構造のダイオードを例示して説明したが、ｐｉｎ
構造を有した他の半導体素子についても適用することが
できる。
【００４３】図１３はｐｉｎ構造を有するトランジスタ
の構造を示す断面図である。当該トランジスタはｐ層４
０２と、ｎ+層４０３と、ｐ層４０２及びｎ+層４０３に
挟まれたｎ-層４０１と、ｎ-層４０１と共にｎ+層４０
３を挟むｐ+層４０４と、ｎ+層４０３と共にｎ-層４０
１を挟む電極４０５と、ｎ-層４０１と共にｐ層４０２
を挟む電極４０６と、ｎ+層４０３と共にｐ+層４０４を
挟む電極４０７とを備えている。電極４０５，４０６，
４０７はそれぞれベース電極、エミッタ電極、コレクタ
電極として機能する。
の構造を示す断面図である。当該トランジスタはｐ層４
０２と、ｎ+層４０３と、ｐ層４０２及びｎ+層４０３に
挟まれたｎ-層４０１と、ｎ-層４０１と共にｎ+層４０
３を挟むｐ+層４０４と、ｎ+層４０３と共にｎ-層４０
１を挟む電極４０５と、ｎ-層４０１と共にｐ層４０２
を挟む電極４０６と、ｎ+層４０３と共にｐ+層４０４を
挟む電極４０７とを備えている。電極４０５，４０６，
４０７はそれぞれベース電極、エミッタ電極、コレクタ
電極として機能する。
【００４４】当該トランジスタは、そのｐ層４０２、ｎ
-層４０１、ｎ+層４０３において、ｐｉｎ構造を有して
おり、実施の形態１乃至実施の形態４に示された技術を
適用し、ターンオフ時の電圧振動を抑制することができ
る。
-層４０１、ｎ+層４０３において、ｐｉｎ構造を有して
おり、実施の形態１乃至実施の形態４に示された技術を
適用し、ターンオフ時の電圧振動を抑制することができ
る。
【００４５】図１４はｐｉｎ構造を有するＧＣＴサイリ
スタの構造を示す断面図である。当該ＧＣＴサイリスタ
は、ｐ層５０２と、ｎ+層５０３と、ｐ層５０２及びｎ+
層５０３に挟まれたｎ-層５０１と、ｎ-層５０１と共に
ｎ+層５０３を挟むｐ+層５０４と、ｎ-層５０１と共に
ｐ層５０２を挟むｎ層５０５と、ｐ層５０２と共にｎ層
５０５を挟む電極５０６と、ｎ-層５０１と共にｐ層５
０２を挟む電極５０７と、ｎ+層５０３と共にｐ+層５０
４を挟む電極５０８とを備えている。電極５０６，５０
７，５０８はそれぞれカソード電極、ゲート電極、アノ
ード電極として機能する。当該サイリスタは、そのｐ層
５０２、ｎ-層５０１、ｎ+層５０３においてｐｉｎ構造
を有しており、実施の形態１乃至実施の形態４に示され
た技術を適用し、逆回復動作時の電圧振動を抑制するこ
とができる。
スタの構造を示す断面図である。当該ＧＣＴサイリスタ
は、ｐ層５０２と、ｎ+層５０３と、ｐ層５０２及びｎ+
層５０３に挟まれたｎ-層５０１と、ｎ-層５０１と共に
ｎ+層５０３を挟むｐ+層５０４と、ｎ-層５０１と共に
ｐ層５０２を挟むｎ層５０５と、ｐ層５０２と共にｎ層
５０５を挟む電極５０６と、ｎ-層５０１と共にｐ層５
０２を挟む電極５０７と、ｎ+層５０３と共にｐ+層５０
４を挟む電極５０８とを備えている。電極５０６，５０
７，５０８はそれぞれカソード電極、ゲート電極、アノ
ード電極として機能する。当該サイリスタは、そのｐ層
５０２、ｎ-層５０１、ｎ+層５０３においてｐｉｎ構造
を有しており、実施の形態１乃至実施の形態４に示され
た技術を適用し、逆回復動作時の電圧振動を抑制するこ
とができる。
【００４６】
【発明の効果】この発明のうち請求項１にかかる半導体
装置によれば、第２半導体層の不純物濃度勾配が緩やか
であるので、第１半導体層と半導体基板とが作るｐｎ接
合を有するダイオードの逆回復動作時や、あるいは当該
ｐｎ接合を有するトランジスタやＧＣＴサイリスタのタ
ーンオフ動作時の空乏層の急激な広がりを抑制する。従
って上記動作時の不要な電圧変動の発生、即ちノイズの
発生を抑制することができる。
装置によれば、第２半導体層の不純物濃度勾配が緩やか
であるので、第１半導体層と半導体基板とが作るｐｎ接
合を有するダイオードの逆回復動作時や、あるいは当該
ｐｎ接合を有するトランジスタやＧＣＴサイリスタのタ
ーンオフ動作時の空乏層の急激な広がりを抑制する。従
って上記動作時の不要な電圧変動の発生、即ちノイズの
発生を抑制することができる。
【００４７】この発明のうち請求項２にかかる半導体装
置によれば、請求項１にいう不純物濃度勾配を容易に得
ることができる。
置によれば、請求項１にいう不純物濃度勾配を容易に得
ることができる。
【００４８】この発明のうち請求項３にかかる半導体装
置によれば、第２半導体層の不純物濃度の最大値を抑制
してその不純物濃度勾配を容易に良好にしつつも、不純
物濃度の高い第３半導体層が介在することにより、金属
電極と第２半導体層との良好なオーミックコンタクトを
得ることができる。
置によれば、第２半導体層の不純物濃度の最大値を抑制
してその不純物濃度勾配を容易に良好にしつつも、不純
物濃度の高い第３半導体層が介在することにより、金属
電極と第２半導体層との良好なオーミックコンタクトを
得ることができる。
【００４９】この発明のうち請求項４にかかる半導体装
置によれば、半導体装置の厚さを薄くすることができる
ので、オン電圧を小さくすることができる。
置によれば、半導体装置の厚さを薄くすることができる
ので、オン電圧を小さくすることができる。
【００５０】この発明のうち請求項５にかかる半導体装
置によれば、漏れ電流を小さくすることができる。
置によれば、漏れ電流を小さくすることができる。
【００５１】この発明のうち請求項６にかかる半導体装
置によれば、漏れ電流を１０ｍＡ以下にすることができ
る。
置によれば、漏れ電流を１０ｍＡ以下にすることができ
る。
【図１】 この発明の実施の形態１にかかるダイオード
の構造を示す断面図及び濃度プロファイルである。
の構造を示す断面図及び濃度プロファイルである。
【図２】 この発明の実施の形態１にかかるダイオード
の動作を示すグラフである。
の動作を示すグラフである。
【図３】 この発明の実施の形態１にかかるダイオード
の動作を示すグラフである。
の動作を示すグラフである。
【図４】 この発明の実施の形態１を説明するグラフで
ある。
ある。
【図５】 この発明の実施の形態２を説明する濃度プロ
ファイルである。
ファイルである。
【図６】 この発明の実施の形態２を説明するグラフで
ある。
ある。
【図７】 この発明の実施の形態２を説明するグラフで
ある。
ある。
【図８】 この発明の実施の形態３を説明するグラフで
ある。
ある。
【図９】 この発明の実施の形態３にかかるダイオード
の構造を示す断面図である。
の構造を示す断面図である。
【図１０】 この発明の実施の形態４を説明する濃度プ
ロファイル及び電界強度プロファイルである。
ロファイル及び電界強度プロファイルである。
【図１１】 この発明の実施の形態４を説明するグラフ
である。
である。
【図１２】 この発明の実施の形態４を説明するグラフ
である。
である。
【図１３】 この発明の変形の構造を示す断面図であ
る。
る。
【図１４】 この発明の変形の構造を示す断面図であ
る。
る。
【図１５】 従来の技術にかかるダイオードの構造を示
す断面図及び濃度プロファイルである。
す断面図及び濃度プロファイルである。
【図１６】 従来の技術にかかるダイオードの動作を示
すグラフである。
すグラフである。
１０１ ｎ-型半導体基板、４０１，５０１ ｎ-層、１
０２，４０２，５０２ｐ層、１０３，４０３，５０３
ｎ+層、１０６ ｎ++層、Ａ，Ｂ，Ｄ 領域及び不純物
量。
０２，４０２，５０２ｐ層、１０３，４０３，５０３
ｎ+層、１０６ ｎ++層、Ａ，Ｂ，Ｄ 領域及び不純物
量。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平野 紀利 福岡市中央区大名２丁目８番１号 株式会 社メルニック内 Ｆターム(参考） 5F003 AP07 BA06 BA91 BB01 BP26 BZ01 BZ04 5F005 AC02 AE01 AF01 AF02 AG02 GA01
Claims (6)
- 【請求項１】 第１導電型の第１半導体層と、第２導電
型の第２半導体層と、前記第１半導体層と前記第２半導
体層の間に介在して前記第２半導体層よりも不純物濃度
の低い前記第２導電型の半導体基板とを備え、 前記第２半導体層の不純物濃度は前記半導体基板に近づ
くにつれて減少し、前記第２半導体層における前記不純
物濃度の最大値の９０％から５０％へと減少する不純物
濃度勾配が、２×１０18ｃｍ-4以下であることを特徴と
する半導体装置。 - 【請求項２】 前記第２半導体層の前記不純物濃度の前
記最大値は５×１０ 15ｃｍ-3以下であることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 前記半導体基板と共に前記第２半導体層
を挟む前記第２導電型の第３の半導体層と、 前記第２半導体層と共に前記第３半導体層を挟む金属電
極とを更に備え、 前記第３半導体層の前記金属電極側の表面不純物濃度が
５×１０17ｃｍ-3以上であることを特徴とする請求項２
記載の半導体装置。 - 【請求項４】 第１導電型の第１半導体層と、第２導電
型の第２半導体層と、前記第１半導体層と前記第２半導
体層の間に介在して前記第２半導体層よりも不純物濃度
の低い前記第２導電型の半導体基板とを備え、 前記第１半導体層と前記半導体基板との間のｐｎ接合に
逆バイアスを印加して生じる空乏層が伸びる範囲での、
前記第１半導体層の不純物量に対する前記半導体基板の
不純物量の比が２／３以下であることを特徴とする半導
体装置。 - 【請求項５】 前記空乏層が伸びる範囲での、前記第１
半導体層の不純物量に対する前記第２半導体層の不純物
量の比が１以上であることを特徴とする、請求項４記載
の半導体装置。 - 【請求項６】 前記空乏層が伸びる範囲での、前記第１
半導体層の不純物量に対する前記第２半導体層の不純物
量の比が３／２以上であることを特徴とする、請求項５
記載の半導体装置。
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| EP00113802A EP1096576B1 (en) | 1999-10-27 | 2000-06-29 | Semiconductor device |
| DE60041030T DE60041030D1 (de) | 1999-10-27 | 2000-06-29 | Halbleiterbauelement |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007158320A (ja) * | 2005-11-10 | 2007-06-21 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| US7799662B2 (en) | 2005-11-14 | 2010-09-21 | Fuji Electric Systems Co., Ltd. | Power semiconductor device with soft switching characteristic and manufacturing method for same |
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| JP2016195271A (ja) * | 2016-07-04 | 2016-11-17 | 三菱電機株式会社 | 半導体装置 |
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| DE102018213633A1 (de) | 2018-08-13 | 2020-02-13 | Infineon Technologies Ag | Halbleitervorrichtung |
| DE102021000610A1 (de) * | 2021-02-08 | 2022-08-11 | 3-5 Power Electronics GmbH | Stapelförmige III-V-Halbleiterdiode |
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| JPS5942989B2 (ja) * | 1977-01-24 | 1984-10-18 | 株式会社日立製作所 | 高耐圧半導体素子およびその製造方法 |
| DE3531631A1 (de) * | 1985-09-05 | 1987-03-05 | Licentia Gmbh | Asymmetrischer thyristor und verfahren zu seiner herstellung |
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| FR2638892B1 (fr) | 1988-11-09 | 1992-12-24 | Sgs Thomson Microelectronics | Procede de modulation de la quantite d'or diffusee dans un substrat de silicium et diode rapide obtenue par ce procede |
| JP3994443B2 (ja) | 1995-05-18 | 2007-10-17 | 三菱電機株式会社 | ダイオード及びその製造方法 |
| JPH09252153A (ja) * | 1996-01-09 | 1997-09-22 | Japan Energy Corp | ガンダイオード |
| DE19713962C1 (de) * | 1997-04-04 | 1998-07-02 | Siemens Ag | Leistungsdiode (FCI-Diode) |
-
1999
- 1999-10-27 JP JP30530399A patent/JP4129106B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-06 US US09/544,290 patent/US6614087B1/en not_active Expired - Lifetime
- 2000-06-29 DE DE60041030T patent/DE60041030D1/de not_active Expired - Lifetime
- 2000-06-29 EP EP00113802A patent/EP1096576B1/en not_active Expired - Lifetime
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