JP2007096348A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】pinダイオードのn型ドリフト層内にn型バッファ層3を形成し、p型アノード層1と第1のn型ドリフト層2のpn接合から、n型バッファ層3の最短距離X1と、n型バッファ層の幅Y1を所定の値に設定することで、耐圧を確保しながら 高速化・低損失化とソフトリカバリー化の間のトレードオフの改善を図ることができる。
【選択図】 図1
Description
現在、広く用いられている、従来のpinダイオードは、オン状態からオフ状態にスイッチするときには、過渡的に大きな逆方向の電流、所謂、逆回復電流が流れる。この逆回復電流と、逆回復電圧の積により、ダイオードに、大きな電気的損失を生じる。この逆回復損失を小さくし、さらに、スイッチング速度を高速化することが、ダイオードに強く要求されている。
参考文献〔1〕B.J.Baliga, "The Pinch Rectifier," IEEE Electron. Dev. Lett., ED-5,pp194, 1984. 参考文献〔2〕M. Mori, et. al., "A Novel Soft and Fast Recovery Diode (SFD) with Thin P-layer Formed by Al-Si Electrode," Proceedings of ISPSD'91, pp113-117, 1991. 参考文献〔3〕M. Nemoto, et. al., "An Advanced FWD Design Concept with Superior Soft Reverse Recovery Characteristics," Proceedings of ISPSD2000, pp119-122, 2000. 参考文献〔4〕B.J.Baliga, "Power Semiconductor Devices," PWS Publishing Company, 1996.
ダイオードをソフトリカバリー化するためには、オン時に、ドリフト層に蓄積する総キャリア量を多くして、カソード側に蓄積する少数キャリア量を多くし、逆回復時に、空間電荷領域がアノード側からカソード側に向かって広がる過程で、カソード側の少数キャリアをできるだけ残留するようにして、逆回復電流の減少率、所謂、逆回復電流減少率dir/dtを小さくする方法がある。
一方、ダイオードを高速化および低損失化するということは、前記とは逆に、ドリフト層に一様にライフタイムキラーを導入するライフタイム制御やドリフト層を薄くするなどにより、オン時にドリフト層に蓄積するキャリア量を少なくするということである。しかしながら、ドリフト層に蓄積するキャリア量が少なくなると、カソード側に蓄積する少数キャリア量も少なくなり、所謂、スナッピー(前記のdir/dtが大きいこと)なハードリカバリーとなり、逆回復電圧・電流ともに発振波形になる場合がある。
この発明の特徴は、例えば、pin構造のダイオードを例にとると、i層すなわち高比抵抗のn型ドリフト層内に、p型アノード層およびn型カソード層に接触しないように、n型ドリフト層よりは低比抵抗で、n型カソード層よりは高比抵抗であるようなn型バッファ層を、一様にもしくは選択的に形成する構成としたことにある。このような構造にすることで、n型ドリフト層を薄くしても発振せずソフトリカバリーにでき、耐圧も損なわずにすむ。すなわち、逆回復時に広がる空間電荷領域がn型バッファ層で一旦止まるため、n型バッファ層よりアノード側の少数キャリアは空間電荷領域によりすばやく掃き出される。一方n型バッファ層よりカソード側では、空間電荷領域は、n型バッファ層を超えて少しだけ残りのカソード側のn型ドリフト層に進入し、それ以上は広がらない。このために、カソード側の少数キャリアは、空間電荷領域には掃き出されずに、再結合のみにより減少する。従って、従来型のn型バッファ層を持たないpinダイオードに比べて十分キャリアが残るので、電流減少率が抑えられて、ソフトリカバリーとなる。従って、全n型ドリフト層厚を薄くすることができ、結果として、従来ダイオードに比べてソフトリカバリーかつ高速・低損失な逆回復動作にもすることが可能になる。
また、ソフトリカバリー化を図ることで、放射電磁ノイズが発生し難い半導体装置にすることができる。
例えば、Sb(アンチモン)で、約0.01Ω−cmの低比抵抗のn型カソード層5となるn型半導体基材上に、例えばP(リン)で、55Ω−cmの第2のn型ドリフト層4を約55μmエピ成長させる。その後、連続的に、例えばPで、5Ω−cmのn型バッファ層3を5μmエピ成長させる。再び、連続的に、例えばPで、55Ω−cmのn型半導体層(後述の第1のn型バッファ層2とp型アノード層1となる)を60μmエピ成長させる。その後、表面の鏡面処理等を施して、通常のエピ基板と同様に、半導体プロセス処理を開始する。熱酸化膜を形成し、パターニング後、イオン注入および熱拡散により、前記60μmの半導体層の表面層に5μm厚のp型アノード層1を形成する。このp型アノード層1が形成されない領域が第1のn型ドリフト層2となる。
図2は、本発明のpinダイオード(本発明品)と、従来のpinダイオード(従来品)との室温における逆回復波形を示す図である。Iaはアノード電流でVakはアノード・カソード間の電圧で、図では、正方向の電圧(プラス側の電圧)は、pinダイオードの逆方向電圧を示す。また、Iaが零を切って負になる時点以降から逆回復過程となる。本発明品Aの全体のn型ドリフト層の厚さは115μm、従来品のn型ドリフト層の厚さは、115μm(B)および135μm(C)の2通りである。また、従来品のp型アノード層、n型カソード層の厚さは本発明品と同じである。試験条件は、順電流(アノード電流)のピーク値は50Aで、逆方向の印加電圧は600V(素子耐圧BVの1/2)である。
さらに、ソフトリカバリー品同士(AとC)で比較すると、逆回復電荷Qrrは、従来品(135μm(C))が2.95μCであるのに対し、本発明品(A)は1.65μCであり、約55%まで減少できている。従って、本発明品(A)は、逆回復特性(逆回復電荷Qrr)も大きく改善していることが分かる。図3は、図2の逆回復過程において、本発明品の逆回復時におけるキャリア濃度の変化をデバイスシミュレーションにより計算したもので、同図(a)は電子濃度、同図(b)は正孔濃度である。横軸は、p型アノード層1表面からの深さ方向の距離、縦軸はキャリア濃度を示す。図中のND はn型ドリフト層の不純物濃度でドナー濃度であり、1E13の表現は1×1013を意味する。また、p型アノード電極からpn接合までの距離(p型アノード層の厚み)は、5μmであり、全体のn型ドリフト層(n型バッファ層を含む)の厚さは、115μmである。
図3との違いは、図3のn型バッファ層3のある位置よりカソード側でのキャリアの減少の具合が異なる。従来品(B)の空間電荷領域は、n型バッファ層がないため、n型バッファ層で遮られることなく、カソード側へ進行する。その結果、カソード側のn型ドリフト層に残留しているキャリアは、カソード側のn型ドリフト層に広がった空間電荷領域より掃き出されて、n型ドリフト層内の残存キャリアは、ドナー濃度ND 以下に急激に減少し、カソード側のn型ドリフト層内の正孔(少数キャリア)は枯渇する。
X1は30μm、55μm、90μmである。図2に示す従来品(115μm品(B))よりは発振の程度は良いものの、本発明品(A)の30、90μmともに発振している。このように、n型バッファ層3の位置(X1の大きさ)によりソフトリカバリー効果に違いがある。
逆回復中の空間電荷領域について、ポアソンの式を解けば、pn接合からn型ドリフト層に広がった空間電荷領域端までの距離Lは、
この式により、素子耐圧BV(素子のアバランシェ電圧)と、素子の定格電流密度JF と、n型ドリフト層の不純物濃度ND を決めると、〔(JF/qvsat)+ND 〕と置いた電荷量に相当する、pn接合からn型ドリフト領域に広がった空間電荷領域の距離Lがポアソンの式により決まる。ここでは、この距離Lを、空間電荷領域の広がりを示す指標(以下、距離指標という)として用いる。
素子の定格電流密度JF は、一般的には余裕を見て、インパクトイオン化を起こす電流密度Jiiの1/3に設定する。即ち、定格電流密度JF の3倍以上で、アバランシェ降伏を起こすように設定する。素子耐圧BVと定格電流密度JFの関係は、
つぎに、前記の(4)式を用いて、距離指標Lを具体的に算出する。
例えば、BV=1200V(アバランシェ電圧)、ND =8.4×1013cm-3、キャリアの飽和速度vsatは1×107 cm/sとすると、上式により、JF =170A/cm2 となり、(4)式にこれらの値を代入すると、距離指標Lは64μmとなる。当然、距離指標Lは、素子耐圧BV、定格電流密度JF、不純物濃度ND 、飽和速度vsat に依存する。
素子耐圧BVの低下を防止するには、逆バイアス時にn型バッファ層が空乏化し、空間電荷領域がn型バッファ層を乗り越えるように設計することである。
図7は、Y1/Wの値と素子耐圧BVの関係を示した図である。ただし、Y1は実素子でのn型バッファ層の幅である。図の横軸はY1/Wを示し、縦軸は、従来品の素子耐圧BVで規格化してある。図7によれば、Y1/Wが2以上で素子耐圧BVが急激に低下する。従って、Y1/Wの値が2以下になるようにn型バッファ層の幅Y1およびn型バッファ層の濃度ND2を設定すれば、素子耐圧BVは十分確保できる。
本発明品(Y1/Wの値が2以下)では、従来品と比べて、電界強度が多少高くなるが、n型バッファ層が空乏化することで、空間電荷領域がn型カソード層に達しており、逆バイアス電圧をn型ドリフト層全域で担っていることが分かる。
階段状の不純物プロフィルは、エピタキシャル成長で、比較的熱処理温度を低くして形成した場合に得られ、点線で示す傾斜した不純物プロフィルは、エピタキシャル成長で形成するとき、熱処理温度が高く、処理時間を長くする場合や、イオン注入や熱拡散で形成する場合に得られる。傾斜したプロフィルの場合でも、平均濃度を用いることで、前記の(5)式を適用することができる。
n型バッファ層3の間に挟まれた第2のn型ドリフト層4は高比抵抗であるために、空乏層が広がりをしやすくなり、耐圧の確保が容易にできる。この構造は、エピ成長を2回に分け、1回目のn型ドリフト層(第2のn型ドリフト層4)形成後に、例えばP(リン)を選択的にイオン注入かつ熱処理することでn型バッファ層3を形成する。その後、第1のn型ドリフト層2をエピ成長させる。つまり、n型バッファ層3を選択的なイオン注入と熱処理で形成する。
図11は、この発明の第3実施例の半導体装置であり、同図(a)は要部断面図、同図(b)は不純物プロイフィルである。図10との違いは、複数個のn型バッファ層を濃度の異なる領域で構成し、しかもそれらのn型バッファ層を互いに隣接させた点である。n型バッファ層は高濃度のn型バッファ層31と低濃度のn型バッファ層32で構成され、それらの不純物プロフィルは、図では階段状にしたが、傾斜させる場合もある。
図1との違いは、n型ドリフト層の濃度を、アノード側とカソード側で分け、カソード側の第2のn型ドリフト層4を、アノード側の第1のドリフト層2より高濃度にする。言い換えると、アノード側の第1のn型ドリフト層2を、カソード側の第2のn型ドリフト層4を高比抵抗にする。n型バッファ層3の不純物プロフィルは、実線で示すように階段状の場合と、点線で示すように傾斜させる場合がある。
尚、n型バッファ層3が、図10や図11のように複数個となっていても構わない。
図中の3aはドット状をしたn型バッファ層であり、3bはストライプ状のn型バッファ層である。
どちらの場合もX1/WおよびY1/Lの範囲を図6、図7で説明した範囲に設定することで、耐圧を確保しながら、高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。なお、これらの実施例の各図は、活性領域の部分について記載して説明しているが、通常はこの活性領域の外周にガードリング、フィールドプレートあるいはRESURF等の耐圧構造が形成される。そして、チップの外周端にはp型領域あるいは高濃度のn型領域のストッパ領域とその上のストッパ電極が形成される。このストッパ領域を設けることで、空乏層を理想的な位置で終端させることができるので、ドット状あるいはストライプのn型バッファ層がチップ側面に露出していても問題がない。このため、チップ側面に特別な耐圧確保のための対策を施す必要がない。
図15は、この発明の第6実施例で、MPS構造のダイオードのドリフト層に図13(a)に示した島状のn型バッファ領域を適用した半導体装置の要部斜視図であり、同図(a)はMPS構造がドットの場合、同図(b)はMPS構造がストライプの場合である。
図16から図18は、この発明の第7実施例で、MPS構造のダイオードのドリフト層に図13(b)に示したストライプ状のn型バッファ領域を適用した半導体装置の要部斜視図であり、図16はMPS構造がドットの場合、図17はn型バッファ層のストライプとMPS構造のストライプが平行する場合、図18はn型バッファ層のストライプとMPS構造のストライプが直交する場合である。尚、図18で必ずしも直交せず、所定の角度をもって交差しても構わない。
以下の実施例では、前記MPS構造のショットキー接合の代わりに薄いp-層(薄層のp型アノード層1c)を形成したSFD構造のダイオードのドリフト層に、前記の実施例のn型バッファ層を形成した半導体装置の場合である。このp- 層の製造方法について説明する。アノード電極として、p型アクセプタとなる元素、例えばAlと、半導体基板の元素、例えばSiを含む金属、Al−3%SiもしくはAl−5%Si−0.5%Cu等をスパッタや真空蒸着にて形成する。その後、水素や窒素雰囲気にて熱処理をする。例えばSiを含むAl金属でショットキーバリアを形成すると、表層にごく浅いp層を形成することができ、Alのみよりもバリアを高くできる。これは、Al−Si金属がSiを数%含んでいるため、熱処理時にSi表層にエピタキシャルな再成長層を形成でき、その層にAlをアクセプタとして含んでいるためである。熱処理温度を上げると再成長層の厚さが増加するので実効的なショットキーバリア高さもそれに伴い増加する。熱処理の温度は400℃から500℃程度である。また実際にSIMS等で観測したところ約120Åの厚さでエピタキシャルな再成長層が形成され、それが約1017cm-3のAl(アクセプタ)を含むp-層となっていること確認した。この薄いp- 層が形成されたショットキー接合の障壁高さは、このp- 層がない場合と比べて、10%程高くなり、漏れ電流が小さくなる。また、p-層があるために、オン電圧が低減され、高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
図19は、この発明の第8実施例で、SFD構造のダイオードのドリフト層に第1実施例のn型バッファ層を適用した半導体装置の要部斜視図であり、同図(a)はSFD構造がドットの場合、同図(b)はSFD構造がストライプの場合である。
図20は、この発明の第9実施例で、SFD構造のダイオードのドリフト層に第2実施例のドット状のn型バッファ層を適用した半導体装置の要部斜視図であり、同図(a)はSFD構造がドットの場合、同図(b)はSFD構造がストライプの場合である。
図21から図23は、この発明の第10実施例で、SFD構造のダイオードのドリフト層に第2実施例のストライプ状のn型バッファ層を適用した半導体装置の要部斜視図であり、図21はSFD構造がドットの場合、図22はn型バッファ層のストライプとSFD構造のストライプが平行する場合、図23はn型バッファ層のストライプとSFD構造のストライプが直交する場合である。尚、図23で必ずしも直交せず、所定の角度をもって交差しても構わない。
図24は、この発明の第11実施例で、n型バッファ層をトレンチ溝の底部に形成した半導体装置であり、同図(a)はアノード側にトレンチを形成した場合、同図(b)はカソード側にトレンチを形成した場合である。
この場合も、X1/LおよびY1/Wの範囲を図6、図7で説明した範囲に設定することで、耐圧を確保しながら、第2実施例と同等の高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
図26は、この発明の第12実施例になる半導体装置の要部断面図である。
図1との違いは、n型カソード層5をイオン注入で形成し、その厚さが、図1の場合の数十μmに対して、1μm以下と極めて薄くした点である。このように、n型カソード層5を薄く形成することで、ライフタイムキラーの導入を抑制しても、耐圧を確保しながら、図1よりもさらに、高速化・低損失化とソフトリカバリー化の間のトレードオフを改善することができる。
例えば、比抵抗が55Ω−cmのバルクウェハ49(例えば、FZウェハ:フローティング・ゾーン法で製作したウェハ)で、後で、第2のn型ドリフト層4となる)の表面にドーズ量1×1011cm-2から5×1011cm-2、100keVのリンやAsなどのn型不純物102のイオン注入101を行い(図27)、その後、熱処理(800℃以上)を施し、n- バルク(バルクウェハ49)の濃度より濃いn型バッファ層3を形成する。このときのn型バッファ層3の厚さは5μm程度とする(図28)。次に、リンを混入し、55Ω−cmで約60μmの膜厚のエピタキシャル成長結晶48(エピタキシャル成長させた単結晶で、後で、第1のn型ドリフト層2となる)を形成する(図29)。その後、表面の鏡面処理等を施し、熱酸化膜を形成して、パターンニング後、イオン注入(ボロンを1×1013cm-2で100keV)および熱拡散(1150℃で3時間)を行い、5μm程度のp型アノード層1を形成する(図30)。その後、Al−Siをスパッタで成膜・パターン形成を行い、アノード電極6を形成する(図31)。さらに図示しない窒化膜などの保護膜を成膜後にバックグラインド103を行い、全体の厚さが120μm程度になるまで行う(図32)。さらにリンなどのn型不純物105のイオン注入104を実施し(図33)、アノード電極6を形成するAl−Si膜の膜質が変質しない温度(例えば、400℃程度)の低温アニールを行い、不純物濃度が1×1017cm-3以上で、拡散深さが0.5μm程度のn型カード層5を形成する(図34)。最後に、裏面側のカソード電極7を形成する(図35)。
また、この製造方法を第1実施例から第11実施例の半導体装置に適用することで、製造コストの低減効果を付加することができる。図36(a)〜(g)は、この発明の第14実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。なお、同図の(e)は(d)の断面図における不純物プロフイル図であり、(g)は(f)の断面図における不純物プロフイル図である。
まず、比抵抗が0.02Ω−cm以下のn型バルクウエハ49(同図(a))にn型の第1ドリフト層4となるエピタキシャル成長結晶48を55Ω−cm、60μmにてエピタキシャル成長させる(同図(b))。次にエピタキシャル成長結晶48にn型の不純物、例えばリンを1×1011cm-2〜5×1011cm-2の範囲でイオン注入する(同図(c))。その後、イオン注入時に生じた格子欠陥を回復するために、800℃以上で熱処理を施す。こうしてn型バッファ層3を形成する。なお、n型バッファ層3の形成のためのイオン注入のドーズ量は5×1011cm-2以下としておくことで、耐圧低下を抑えることができる。次に表面洗浄を施し、n型の第2ドリフト層2を同じく55Ω−cm、60μmでエピタキシャル成長にて形成する(同図(d))。こうして形成された半導体基板表面の鏡面処理等を施し、熱酸化膜を形成して、パターニング後、イオン注入(ボロンを1×1013cm-2の注入量で100keV)および熱拡散(1150℃で3時間)を行い、5μm程度のp型アノード層1を形成する。その後、白金を約900℃で拡散させてからAl−Siをスパッタで成膜・パターン形成を行い、アノード電極6を形成する(同図(f))。なお、裏面のカソード電極7に接するnカソード層5表面を、さらにリンやヒ素等のn型不純物層を浅く(0.5μm程度)かつ高濃度(表面濃度1019cm-3)に形成しておけば、半導体基板とカソード電極間の良好なオーミック接触が得られる。また、第2ドリフト層2を第1ドリフト層4よりも高比抵抗(例えば80Ω−cm)にすることで、アノード層のpn接合での電界強度を緩和でき、耐圧の低下を抑えることができる。図38(a)〜(i)は、この発明の第16実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。なお、同図の(e)は(d)の断面図における不純物プロフイル図であり、(g)は(f)の断面図における不純物プロフイル図であり、(i)は(h)の断面図における不純物プロフイル図である。
1a p型アノード層(ドット)
1b p型アノード層(ストライプ)
1c p型アノード層(薄層)
2 第1のn型ドリフト層
3 n型バッファ層
3a n型バッファ層(ドット)
3b n型バッファ層(ストライプ)
4 第2のn型ドリフト層
5 n型カソード層
6 アノード電極
7 カソード電極
8 n型ドリフト層
9 トレンチ
31 n型バッファ層(高濃度)
32 n型バッファ層(低濃度)
48 エピタキシャル成長結晶
49 バルクウェハ
100 半導体基板
101、104、109 イオン注入
102、105、110 n型不純物
103 バックグラインド
107 軽イオン
108 欠陥
X1 pn接合からn型バッファ層までの最短距離
Y1 n型バッファ層の幅
A アノード端子
K カソード端子
Claims (4)
- 高濃度の第1導電型の第3半導体層に、該第3半導体層より低濃度の第1導電型の第1ドリフト層を第1のエピタキシャル成長で形成する工程と、前記第1ドリフト層より高濃度な第1導電型のバッファ層を第2のエピタキシャル成長で形成する工程と、前記バッファ層より低濃度の第1導電型の第2ドリフト層を第3のエピタキシャル成長で形成する工程とを含み、前記バッファ層の厚さが15μm以下で最大濃度が5×1014cm−3以下に形成することを特徴とする半導体装置の製造方法。
- 高濃度の第1導電型の第3半導体層に、該第3半導体層より低濃度の第1導電型の第1ドリフト層をエピタキシャル成長で形成する工程と、前記第1ドリフト層より高濃度な第1導電型のバッファ層を第1導電型を示す不純物イオンのイオン注入工程及び該イオン注入にて導入される格子欠陥を回復するための熱処理で形成する工程と、前記バッファ層より低濃度の第1導電型の第2ドリフト層をエピタキシャル成長で形成する工程とを含むことを特徴とする半導体装置の製造方法。
- 前記バッファ層を形成するイオン注入のイオン注入量が5×1011cm−2以下とすることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 高濃度の第1導電型の第3半導体層となる半導体基板の表面に、該第3半導体層より低濃度の第1導電型の第1ドリフト層をエピタキシャル成長で形成する工程と、前記第1ドリフト層より高濃度な第1導電型のバッファ層をエピタキシャル成長で最大不純物濃度が5×1014cm-3以下で厚さが15μm以下に形成する工程と、前記バッファ層より低濃度の第1導電型の第2ドリフト層をエピタキシャル成長で形成する工程とを含むことを特徴とする半導体装置の製造方法。
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