JPH06318545A - 化合物半導体ウェハ - Google Patents

Abstract

(57)【要約】 【構成】 育成された化合物半導体単結晶を１１００℃
以上融点未満の温度で熱処理を行った後、毎分１５〜３
０℃の速度で冷却した後ウエハに加工され、その表面に
バッファ層と動作層がエピタキシャル成長されてなる化
合物半導体ウエハにおいて、上記バッファ層を、そのキ
ャリア濃度をＮ、厚さをｄとしたときにＮとｄの積Ｎ・
ｄが２．４×１０¹¹／cm² よりも大きく６×１０¹¹／cm²
よりも小さくなるように形成した。 【効果】 Ｃ−Ｖ特性における残留容量が小さく、かつ
ＦＥＴを作成したときのゲート耐圧が高くデバイス特性
の均一性の良好な化合物半導体ウエハを得ることができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は化合物半導体ウエハの製
造方法に関し、特に単結晶育成後に熱処理を施した半絶
縁性化合物半導体ウエハ上にＮ型エピタキシャル層を成
長させてなるデバイス用基板の製造方法に関するもので
ある。

【０００２】

【従来の技術】化合物半導体単結晶は、光素子として発
光ダイオード、レーザダイオード、受光素子などに、ま
た高速電子デバイスとしてはＦＥＴ（電界効果トランジ
スタ）などの基板として用いられる。また光素子、ＦＥ
Ｔを同一基板上に形成するＯＥＩＣなどの基板としても
化合物半導体単結晶は有望である。従来、化合物半導体
単結晶を製造する方法としては、当該結晶の融液に種結
晶を浸漬してこれを引き上げて行き単結晶を育成する方
法や、あるいは、当該結晶の融液を徐々に固化させ単結
晶を育成する方法がある。

【０００３】しかし、このような各種の単結晶の育成法
は、それぞれ差異はあるものの、基本的には結晶と融液
の間に温度勾配を生じさせ、融液から結晶を固化させる
ものである。そのため、結晶成長が起こっている固液界
面は融点にあっても、既に結晶が成長した部分は常に融
点より低温にさらされていることになる。従って、上述
の化合物半導体単結晶の育成法は本質的に育成結晶内の
特性が不均一となることが避けられないものである。そ
のため、このような化合物半導体単結晶を用いたデバイ
スでは単結晶ウエハ内でデバイス特性のバラツキが大き
く、特にディスクリートの高周波ＦＥＴやディジタルＩ
Ｃなどでは、このバラツキが原因となっていて、歩留り
が低下し、化合物半導体デバイスの本格的な普及を妨げ
る一因となっている。

【０００４】そこで、結晶の特性のバラツキを低減させ
るため、単結晶のインゴットをアニールする方法がＲｕ
ｍｓｂｙらによって考案され、その後このインゴットア
ニール法については様々な方法が考案されてきた（特開
昭６２−２１６９９９号、特開昭６２−２１８００号）
が、十分な効果が得られていない。一方、本出願人は、
デバイス特性のばらつきがＡＢエッチャントで現出する
微小欠陥たる卵状ピットの密度と深く関わりがあること
を見出し、更に高い温度でアニールすることにより、結
晶中の微小欠陥を大幅に低減させて、デバイス特性を向
上させるようにした技術を先に提案した（特願平１−５
０２６０２号）。具体的には育成された化合物半導体単
結晶を１１００℃以上融点未満の温度で熱処理を行った
後、毎分１５〜３０℃の速度で冷却することにより、Ａ
Ｂエッチャントによる卵状ピットの密度を５×１０⁴cm-
²以下にするというものである。

【０００５】

【発明が解決しようとする課題】上記先願発明は、その
明細書で明らかにされているように、確かにＧａＡｓの
デバイス特性を向上させ得るものの、更に詳しく調べて
みると、解決すべき課題を残していることがわかった。
例えば、上述したような熱処理を施した単結晶を用いて
ＦＥＴを作成する場合、基板上に動作層としてＮ型エピ
タキシャル層を成長させるが、一般には動作層が基板結
晶からの不純物の拡散や表面欠陥等の影響を受けないよ
うに基板と動作層との間に高抵抗かつ高純度のバッファ
層を設ける。しかるに、本発明者らが詳しく調べたとこ
ろ、バッファ層を介在させているにもかかわらず、基板
結晶が動作層の容量−電圧特性さらには作成されたＦＥ
Ｔの特性に大きく影響していることを発見した。

【０００６】すなわち、先願発明により得られたウエハ
上に、キャリア濃度が１×１０¹³／cm³以下であるアン
ドープ・バッファ層を２μｍ、またこのバッファ層の上
にＦＥＴの動作層となるＮ型エピタキシャル成長層を
０．１５μｍ、それぞれクロライドＣＶＤ法により形成
した後、水銀プローブ（電極径０．５mm）による容量−
電圧特性（以下、Ｃ−Ｖ特性と略す）を調べたところ、
図１に示すように、３Ｖ付近で容量が充分に減少せず、
６ｐＦ程度の残留容量が存在していることがわかった。
また、Ｃ−Ｖ特性からキャリア濃度を計算したところ、
図２に示すように、深さ２．５μｍ付近で急激に増大し
ていることが明らかになった。

【０００７】この発明の目的は、リーク電流を増加させ
ることなく、Ｃ−Ｖ特性における残留容量が小さく、し
かもＦＥＴを作成したときのゲート耐圧が高くかつデバ
イス特性の均一性の良好な化合物半導体ウエハの製造方
法を提供することにある。

【０００８】

【課題を解決するための手段】本発明者らは、アンドー
プ・バッファ層とＮ型エピタキシャル成長層からなる動
作層を形成してなるウエハの容量が充分に減少しない理
由について検討した。通常、Ｎ型半導体では、その表面
にショットキ電極を形成して負の電圧を印加すると、電
圧の大きさに比例して空乏層が拡がって行くため、容量
は次第に減少して決して増大することはない。本発明者
らは、動作層を形成したウエハが図１に示すようなＣ−
Ｖ特性を有するのは、基板とバッファ層との界面近傍が
Ｐ型に変質しているかもしくは基板結晶が熱変性してい
るためではないかと考えた。

【０００９】そこで、まずアンドープ・バッファ層とＮ
型エピタキシャル成長層からなる動作層を形成したウエ
ハの表面の動作層のみエッチングで除去した後、バッフ
ァ層の表面に水銀プローブを当ててＣ−Ｖ特性を調べ
た。その結果、印加電圧が正の方向に増大するに従って
容量が減少するＰ型半導体の特性を示すことを見出し
た。また、そのキャリア濃度を測定したところ、図３に
示すようなプロファイルが得られた。同図よりバッファ
層の厚みである表面から２μｍまでの範囲は空乏層が拡
がってしまっているためキャリア濃度は不明であるが、
バッファ層と基板との界面から深部においては、ホール
濃度１×１０¹⁵／cm³でほぼ一定のプロファイルになっ
ていることが分かる。

【００１０】なお、ここで使用したウエハのバッファ層
のエレクトロン濃度は１×１０¹³／cm³以下であること
は、同一の条件でバッファ層を１００μｍエピタキシャ
ル成長させたウエハについて、空乏層による影響のない
状態でホール測定することで確認した。ちなみに、上記
ウエハのバッファ層の移動度は、７７Ｋにて１５０，０
００cm²/Ｖ・ｓであった。

【００１１】次に、基板結晶がエピタキシャル成長中に
熱変性しているか否か調べた。アンドープ・バッファ層
とＮ型エピタキシャル成長層からなる動作層を形成した
ウエハの表面の動作層とバッファ層をエッチングにより
除去して基板を露出させてから、Ｃ−Ｖ特性の測定とホ
ール測定を行なった。その結果、Ｃ−Ｖ特性の測定で
は、容量の値が充分に小さく残留容量が存在しないこ
と、またホール測定では基板の抵抗率が１×１０⁸Ω・c
m以上あり、エピタキシャル成長前後における測定値の
変化はなかった。これより、基板結晶がエピタキシャル
成長中に熱変性していないことが分かった。

【００１２】以上の考察から、アンドープ・バッファ層
とＮ型エピタキシャル成長層からなる動作層を形成して
なるウエハの容量が充分に減少しないのは、結晶を高温
でアニールしているため、高温の平衡状態で存在する高
濃度の点欠陥等が基板とバッファ層との界面に残存して
Ｐ型半導体の特性を呈するのが原因である。そして、こ
の原因はバッファ層のドナー濃度を高めてアクセプとし
て作用する点欠陥を補償してやれば取り除くことができ
るのでないかとの結論に達した。

【００１３】そこで、本発明者らは、育成されたＧａＡ
ｓ単結晶を、１１００℃以上融点未満の温度で行った
後、毎分１５〜３０℃の速度で冷却した後ウエハに加工
したそのウエハの表面に、バッファ層のドナー濃度と厚
みを変えてバッファ層のエピタキシャル成長を行なっ
た。その結果、バッファ層のキャリア濃度をＮ、厚さを
ｄとしたときにＮとｄの積Ｎ・ｄが、２．４×１０¹⁰／
cm²＜Ｎ・ｄ＜６×１０¹¹／cm²なる範囲にあれば、リー
ク電流を増加させることなく、Ｃ−Ｖ特性における残留
容量が小さく、しかもＦＥＴを作成したときのゲート耐
圧が高くかつデバイス特性の均一性の良好なウエハが得
られることを見出した。

【００１４】本発明は、上記のような知見に基づいてな
されたもので、育成された化合物半導体単結晶を１１０
０℃以上融点未満の温度で熱処理を行った後、毎分１５
〜３０℃の速度で冷却した後ウエハに加工され、その表
面にバッファ層と動作層がエピタキシャル成長されてな
る化合物半導体ウエハにおいて、上記バッファ層を、そ
のキャリア濃度をＮ、厚さをｄとしたときにＮとｄの積
Ｎ・ｄが２．４×１０¹⁰／cm²よりも大きく６×１０¹¹
／cm²よりも小さくなるように形成することを提案する
ものである。ただし、上記バッファ層のキャリア濃度は
その上のＮ型動作層のキャリア濃度よりも低く、バッフ
ァ層の厚さの下限は３０００Åで上限は１００μｍであ
る。

【００１５】

【作用】バッファ層のキャリア濃度Ｎと厚さｄとの積Ｎ
・ｄが２．４×１０¹⁰／cm²よりも小さいと基板とバッ
ファ層との界面近傍がＰ型に変質してしまい、Ｎ・ｄが
６×１０¹¹／cm²よりも大きいとキャリア濃度曲線の急
峻性（ｓｔｅｅｐｎｅｓｓ）が劣化して、キャリア濃度
Ｎが１０¹⁴／cm³以下になる位置（深さ）として０．８
μｍ以下を保証できなくなる。しかるに、上記した手段
によれば、バッファ層を、そのキャリア濃度をＮ、厚さ
をｄとしたときにＮとｄの積Ｎ・ｄが２．４×１０¹⁰／
cm²よりも大きく６×１０¹¹／cm²よりも小さくなるよう
に形成するため、Ｃ−Ｖ特性における残留容量が小さ
く、かつＦＥＴを作成したときのゲート耐圧が高くデバ
イス特性の均一性の良好な化合物半導体ウエハを得るこ
とができる。

【００１６】

【実施例】以下、本発明をＧａＡｓウエハの製造に適用
した実施例について詳細に説明する。先ず、液体封止チ
ョクラルスキー法により直径２インチのＧａＡｓ単結晶
を育成した後、この結晶をインゴットのまま石英アンプ
ル内に真空封入した。これを電気炉内に設置し、１１５
０℃で１０時間保持した後、約２０℃／minの速度で室
温まで冷却した。アンプルから取出したインゴットを薄
板状に切断し、通常の研磨加工法により、鏡面ウエハと
した。

【００１７】（実施例１）上記ＧａＡｓウエハ上に、ク
ロライドＣＶＤ法により成長温度７００℃で、キャリア
濃度が１×１０¹⁵／cm³となるようにシリコンをドープ
したＮ型ＧａＡｓバッファ層を３μｍの厚みにエピタキ
シャル成長させた後、シリコンを３×１０¹⁷／cm³ドー
プした動作層を０．１５μｍの厚みにエピタキシャル成
長させた。

【００１８】（実施例２）上記と同一のウエハ上にキャ
リア濃度が１×１０¹⁵／cm³となるようにシリコンをド
ープしたＮ型ＧａＡｓバッファ層を２．５μｍの厚みに
エピタキシャル成長させた後、シリコンを３×１０¹⁷／
cm³ドープした動作層を０．１５μｍの厚みにエピタキ
シャル成長させた。

【００１９】（比較例１）上記と同一のウエハ上にキャ
リア濃度が６×１０¹⁴／cm³となるようにシリコンをド
ープしたＮ型ＧａＡｓバッファ層を３μｍの厚みにエピ
タキシャル成長させた後、シリコンを３×１０¹⁷／cm³
ドープした動作層を０．１５μｍの厚みにエピタキシャ
ル成長させた。

【００２０】（比較例２）上記と同一のウエハ上にキャ
リア濃度が３×１０¹⁵／cm³となるようにシリコンをド
ープしたＮ型ＧａＡｓバッファ層を３μｍの厚みにエピ
タキシャル成長させた後、シリコンを３×１０¹⁷／cm³
ドープした動作層を０．１５μｍの厚みにエピタキシャ
ル成長させた。

【００２１】これらのウエハのＣ−Ｖ特性の評価を水銀
プローブを用いて行なった。その結果を図６，図８，図
４，図１０に示す。また、各ウエハについて測定したキ
ャリア濃度分布を図７，図９，図５，図１１に示す。こ
れらの測定結果より、比較例１のエピタキシャルウエハ
は残留容量が６〜８ｐＦと大きくかつ基板とバッファ層
との界面近傍でＰ型化している。一方、比較例２のエピ
タキシャルウエハは残留容量が２〜４ｐＦと比較的小さ
くかつＰ型化していないが、キャリア濃度曲線の急峻性
（ｓｔｅｅｐｎｅｓｓ）がよくない。これに対し、実施
例１と実施例２のエピタキシャルウエハは残留容量が２
ｐＦ以下と非常に小さくかつＰ型化せず、しかもキャリ
ア濃度曲線の急峻性が良好であり、デバイス用基板とし
て好適であることが分かる。

【００２２】さらに、上記各実施例１のエピタキシャル
ウエハとキャリア濃度が１×１０¹³／cm³以下のバッフ
ァ層を有する従来のウエハ上に、それぞれゲート長０．
５μｍ、ゲート幅２８０μｍのＭＥＳＦＥＴをウエハ全
面に作成し、デバイス特性を評価した。その結果を図１
２に示す。図１２において、実線Ａは上記実施例のエピ
タキシャルウエハ上に形成したＦＥＴのゲート・ソース
間電流−電圧特性、一点鎖線Ｂは従来のウエハ上に形成
したＦＥＴのゲート・ソース間電流−電圧特性である。
同図より、ゲート・ソース間電流Ｉｇｓが０．３μＡで
あるゲート・ソース間電圧Ｖｇｓが、キャリア濃度が１
×１０¹³／cm³以下のバッファ層を有する従来のウエハ
上に形成されたＦＥＴでは５Ｖであったものが、本発明
のウエハ上に形成されたＦＥＴでは８Ｖと高くなってお
り、ゲート耐圧が改善されていることが分かる。

【００２３】また、上記ウエハ上のＮ型ＧａＡｓ動作層
のみをエッチングで除去してバッファ層を露出させ、そ
の表面に一対のインジウムパッドを圧着させ、パッド間
に１００Ｖの交流電圧を印加してリーク電流を測定し
た。その結果、ウエハ面内で６〜３０μＡであり、キャ
リア濃度が１×１０¹³／cm³以下のバッファ層を有する
従来のウエハにおけるリーク電流２００μＡにひけをと
らず、ＦＥＴ用の基板として充分に使用に耐え得るもの
であった。

【００２４】

【発明の効果】以上説明したようにこの発明は、育成さ
れた化合物半導体単結晶を薄板状に１１００℃以上融点
未満の温度で熱処理を行った後、毎分１５〜３０℃の速
度で冷却した後ウエハに加工され、その表面にバッファ
層と動作層がエピタキシャル成長されてなる化合物半導
体ウエハにおいて、上記バッファ層を、そのキャリア濃
度をＮ、厚さをｄとしたときにＮとｄの積Ｎ・ｄが２．
４×１０¹⁰／cm²よりも大きく６×１０¹¹／cm²よりも小
さくなるように形成したので、Ｃ−Ｖ特性における残留
容量が小さく、かつＦＥＴを作成したときのゲート耐圧
が高くデバイス特性の均一性の良好な化合物半導体ウエ
ハを得ることができるという効果がある。

【図面の簡単な説明】

【図１】バッファ層をアンドープ（１×１０¹³／cm³以
下）とした従来のエピタキシャルウエハのＣ−Ｖ特性を
示す図である。

【図２】従来のエピタキシャルウエハのキャリア濃度分
布を示す図である。

【図３】従来のエピタキシャルウエハの動作層を除去し
たときのキャリア濃度分布を示す図である。

【図４】バッファ層のキャリア濃度を６×１０¹⁴／c
m³、厚さを３μｍとしたエピタキシャルウエハのＣ−Ｖ
特性を示す図である。

【図５】バッファ層のキャリア濃度を６×１０¹⁴／c
m³、厚さを３μｍとしたエピタキシャルウエハのキャリ
ア濃度分布を示す図である。

【図６】バッファ層のキャリア濃度を１×１０¹⁵／c
m³、厚さを３μｍとしたエピタキシャルウエハのＣ−Ｖ
特性を示す図である。

【図７】バッファ層のキャリア濃度を１×１０¹⁵／c
m³、厚さを３μｍとしたエピタキシャルウエハのキャリ
ア濃度分布を示す図である。

【図８】バッファ層のキャリア濃度を１×１０¹⁵／c
m³、厚さを２．５μｍとしたエピタキシャルウエハのＣ
−Ｖ特性を示す図である。

【図９】バッファ層のキャリア濃度を１×１０¹⁵／c
m³、厚さを２．５μｍとしたエピタキシャルウエハのキ
ャリア濃度分布を示す図である。

【図１０】バッファ層のキャリア濃度を３×１０¹⁵／cm
³、厚さを３μｍとしたエピタキシャルウエハのＣ−Ｖ
特性を示す図である。

【図１１】バッファ層のキャリア濃度を３×１０¹⁵／cm
³、厚さを３μｍとしたエピタキシャルウエハのキャリ
ア濃度分布を示す図である。

【図１２】本発明と従来のエピタキシャルウエハ上に形
成したＦＥＴのゲート・ソース間電流−電圧特性を示す
図である。

【手続補正書】

【提出日】平成３年１０月３０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】そこで、本発明者らは、育成されたＧａＡ
ｓ単結晶を、１１００℃以上融点未満の温度で行った
後、毎分１５〜３０℃の速度で冷却した後ウエハに加工
したそのウエハの表面に、バッファ層のドナー濃度と厚
みを変えてバッファ層のエピタキシャル成長を行なっ
た。その結果、バッファ層のキャリア濃度をＮ、厚さを
ｄとしたときにＮとｄの積Ｎ・ｄが、２．４×１０¹¹／
cm² ＜Ｎ・ｄ＜６×１０¹¹／cm²なる範囲にあれば、リー
ク電流を増加させることなく、Ｃ−Ｖ特性における残留
容量が小さく、しかもＦＥＴを作成したときのゲート耐
圧が高くかつデバイス特性の均一性の良好なウエハが得
られることを見出した。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】本発明は、上記のような知見に基づいてな
されたもので、育成された化合物半導体単結晶を１１０
０℃以上融点未満の温度で熱処理を行った後、毎分１５
〜３０℃の速度で冷却した後ウエハに加工され、その表
面にバッファ層と動作層がエピタキシャル成長されてな
る化合物半導体ウエハにおいて、上記バッファ層を、そ
のキャリア濃度をＮ、厚さをｄとしたときにＮとｄの積
Ｎ・ｄが２．４×１０¹¹／cm² よりも大きく６×１０¹¹
／cm²よりも小さくなるように形成することを提案する
ものである。ただし、上記バッファ層のキャリア濃度は
その上のＮ型動作層のキャリア濃度よりも低く、バッフ
ァ層の厚さの下限は３０００Åで上限は１００μｍであ
る。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】

【作用】バッファ層のキャリア濃度Ｎと厚さｄとの積Ｎ
・ｄが２．４×１０¹¹／cm² よりも小さいと基板とバッ
ファ層との界面近傍がＰ型に変質してしまい、Ｎ・ｄが
６×１０¹¹／cm²よりも大きいとキャリア濃度曲線の急
峻性（ｓｔｅｅｐｎｅｓｓ）が劣化して、キャリア濃度
Ｎが１０¹⁴／cm³以下になる位置（深さ）として０．８
μｍ以下を保証できなくなる。しかるに、上記した手段
によれば、バッファ層を、そのキャリア濃度をＮ、厚さ
をｄとしたときにＮとｄの積Ｎ・ｄが２．４×１０¹¹／
cm² よりも大きく６×１０¹¹／cm²よりも小さくなるよう
に形成するため、Ｃ−Ｖ特性における残留容量が小さ
く、かつＦＥＴを作成したときのゲート耐圧が高くデバ
イス特性の均一性の良好な化合物半導体ウエハを得るこ
とができる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】

【発明の効果】以上説明したようにこの発明は、育成さ
れた化合物半導体単結晶を薄板状に１１００℃以上融点
未満の温度で熱処理を行った後、毎分１５〜３０℃の速
度で冷却した後ウエハに加工され、その表面にバッファ
層と動作層がエピタキシャル成長されてなる化合物半導
体ウエハにおいて、上記バッファ層を、そのキャリア濃
度をＮ、厚さをｄとしたときにＮとｄの積Ｎ・ｄが２．
４×１０¹¹／cm² よりも大きく６×１０¹¹／cm²よりも小
さくなるように形成したので、Ｃ−Ｖ特性における残留
容量が小さく、かつＦＥＴを作成したときのゲート耐圧
が高くデバイス特性の均一性の良好な化合物半導体ウエ
ハを得ることができるという効果がある。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 育成された化合物半導体単結晶を１１０
   ０℃以上融点未満の温度で熱処理を行った後、毎分１５
   〜３０℃の速度で冷却した後ウエハに加工され、その表
   面にバッファ層と動作層がエピタキシャル成長されてな
   る化合物半導体ウエハであって、上記バッファ層が、そ
   のキャリア濃度をＮ、厚さをｄとしたときにＮとｄの積
   Ｎ・ｄが２．４×１０¹⁰／cm²よりも大きく６×１０¹¹
   ／cm²よりも小さくなるように形成されていることを特
   徴とする化合物半導体ウエハ。