JP2639470B2 - ＧａＡｓ単結晶のウエハの製造方法 - Google Patents
ＧａＡｓ単結晶のウエハの製造方法Info
- Publication number
- JP2639470B2 JP2639470B2 JP63182520A JP18252088A JP2639470B2 JP 2639470 B2 JP2639470 B2 JP 2639470B2 JP 63182520 A JP63182520 A JP 63182520A JP 18252088 A JP18252088 A JP 18252088A JP 2639470 B2 JP2639470 B2 JP 2639470B2
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- heat treatment
- temperature
- wafer
- gaas single
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はGaAs単結晶のウエハの製造方法に関し、特に
単結晶育成後における熱処理方法に特徴を有するデバイ
ス用基板の製造方法に関するものである。
単結晶育成後における熱処理方法に特徴を有するデバイ
ス用基板の製造方法に関するものである。
［従来の技術］ GaAs単結晶は、光素子として発光ダイオード、レーザ
ダイオード、受光素子などに、また高速デバイスとして
はFET（電界効果トランジスタ）などの基板として用い
られる。また光素子、FETを同一基板上に形成するOEIC
などの基板としても化合物半導体単結晶としてのGaAs単
結晶は有望である。
ダイオード、受光素子などに、また高速デバイスとして
はFET（電界効果トランジスタ）などの基板として用い
られる。また光素子、FETを同一基板上に形成するOEIC
などの基板としても化合物半導体単結晶としてのGaAs単
結晶は有望である。
従来、GaAs単結晶を製造する方法としては、当該結晶
の融液に種結晶を浸漬してこれを引き上げていき単結晶
を育成する方法や、あるいは、当該結晶の融液を徐々に
固化させ単結晶を育成する方法がある。特に、GaAsは前
者に属する液体封止チョクラルスキー法（LEC法）や、
後者に属する徐冷法（GF法）、水平ブリッジマン法（HB
法）、垂直ブリッジマン法（VB法）で育成されている。
の融液に種結晶を浸漬してこれを引き上げていき単結晶
を育成する方法や、あるいは、当該結晶の融液を徐々に
固化させ単結晶を育成する方法がある。特に、GaAsは前
者に属する液体封止チョクラルスキー法（LEC法）や、
後者に属する徐冷法（GF法）、水平ブリッジマン法（HB
法）、垂直ブリッジマン法（VB法）で育成されている。
しかし、このような各種の単結晶の育成法は、それぞ
れ差異はあるものの、基本的には結晶と融液の間に温度
勾配を生じさせ、融液から結晶を固化させるものであ
る。そのため、結晶成長が起こっている固液界面は融点
にあっても、既に結晶が成長した部分は常に融点より低
温にさらされていることになる。従って、上述の化合物
半導体単結晶の育成法は本質的に育成結晶内の特性が不
均一となることが避けられないものである。
れ差異はあるものの、基本的には結晶と融液の間に温度
勾配を生じさせ、融液から結晶を固化させるものであ
る。そのため、結晶成長が起こっている固液界面は融点
にあっても、既に結晶が成長した部分は常に融点より低
温にさらされていることになる。従って、上述の化合物
半導体単結晶の育成法は本質的に育成結晶内の特性が不
均一となることが避けられないものである。
しかし、上述したように、単結晶育成後は本質的に不
均一特性となることが避けがたいものであった。そのた
めに、これらGaAs等の化合物半導体単結晶を用いたデバ
イスでは単結晶ウエハ内でデバイス特性のバラツキが大
きく、特にディスクリートの高周波FETやディジタルIC
などでは、このバラツキが原因となって、歩留りが低下
し、化合物半導体デバイスの本格的な普及を妨げる一因
となっている。
均一特性となることが避けがたいものであった。そのた
めに、これらGaAs等の化合物半導体単結晶を用いたデバ
イスでは単結晶ウエハ内でデバイス特性のバラツキが大
きく、特にディスクリートの高周波FETやディジタルIC
などでは、このバラツキが原因となって、歩留りが低下
し、化合物半導体デバイスの本格的な普及を妨げる一因
となっている。
そこで、結晶の特性のバラツキを低減させるため、単
結晶のインゴットをアニールする方法がRumsbyらによっ
て考案され、その後このインゴットアニール法について
は様々な方法が考案されてきた（特開昭62−216999号、
特開昭62−21800号）が、十分な効果が得られていな
い。
結晶のインゴットをアニールする方法がRumsbyらによっ
て考案され、その後このインゴットアニール法について
は様々な方法が考案されてきた（特開昭62−216999号、
特開昭62−21800号）が、十分な効果が得られていな
い。
一方、本発明者らは、デバイス特性のバラツキがABエ
ッチャントで現出する微小欠陥たる卵状ピットの密度と
深く関わりがあることを見出し、更に高い温度でアニー
ルすることにより、結晶中の微小欠陥を大幅に低減させ
て、デバイス特性を向上させるようにした技術を先に提
案した（特願昭63−42508号）。
ッチャントで現出する微小欠陥たる卵状ピットの密度と
深く関わりがあることを見出し、更に高い温度でアニー
ルすることにより、結晶中の微小欠陥を大幅に低減させ
て、デバイス特性を向上させるようにした技術を先に提
案した（特願昭63−42508号）。
［発明が解決しようとする課題］ 上記先願発明は、その明細書で明らかにされているよ
うに、確かにGaAsのデバイス特性を向上させ得るもの
の、更に詳しく調べてみると、解決すべき課題を残して
いることがわかった。
うに、確かにGaAsのデバイス特性を向上させ得るもの
の、更に詳しく調べてみると、解決すべき課題を残して
いることがわかった。
すなわち、先願発明により得られたウエハ上に、FET
の動作層となるエピタキシャル成長層をクロライドCVD
法により形成した後、水銀プローブにより容量・電圧特
性（以下、Ｃ−Ｖ特性と略す）を調べたところ、第２図
に示すように、通常の測定に用いられる1MHzより低周波
数側でＣ−Ｖ特性の変動がみられることがわかった。こ
のようなＣ−Ｖ特性の周波数依存性は基板やエピタキシ
ャル層中に存在するトラップ準位によるものと考えられ
るが、いずれにしてもデバイス用基板としては好ましく
ない。
の動作層となるエピタキシャル成長層をクロライドCVD
法により形成した後、水銀プローブにより容量・電圧特
性（以下、Ｃ−Ｖ特性と略す）を調べたところ、第２図
に示すように、通常の測定に用いられる1MHzより低周波
数側でＣ−Ｖ特性の変動がみられることがわかった。こ
のようなＣ−Ｖ特性の周波数依存性は基板やエピタキシ
ャル層中に存在するトラップ準位によるものと考えられ
るが、いずれにしてもデバイス用基板としては好ましく
ない。
また、この基板上にアンドープのGaAs層のみをエピタ
キシャル成長させ、その表面に圧着させた一対のインジ
ウムパッド間に100Vの交流電圧を印加してその間に流れ
るリーク電流を測定したところ、800〜1200μＡと、こ
の発明以前の比較的低温で行なわれていたアニール結晶
を用いた場合の約10μＡより大幅に大きく、この点でも
問題があることがわかった。
キシャル成長させ、その表面に圧着させた一対のインジ
ウムパッド間に100Vの交流電圧を印加してその間に流れ
るリーク電流を測定したところ、800〜1200μＡと、こ
の発明以前の比較的低温で行なわれていたアニール結晶
を用いた場合の約10μＡより大幅に大きく、この点でも
問題があることがわかった。
この２点の新たに見出された問題点は、いずれも高温
でアニールし、比較的速い冷却速度で冷却されるため
に、高温の平衡状態で存在する高濃度の点欠陥等がアニ
ール後も残存し、その影響が現われていることによると
思われる。一方、このような結晶はABエッチャントによ
り現われる微小欠陥が少なく、デバイス特性の均一性が
従来のアニール法よりすぐれていることも事実である。
でアニールし、比較的速い冷却速度で冷却されるため
に、高温の平衡状態で存在する高濃度の点欠陥等がアニ
ール後も残存し、その影響が現われていることによると
思われる。一方、このような結晶はABエッチャントによ
り現われる微小欠陥が少なく、デバイス特性の均一性が
従来のアニール法よりすぐれていることも事実である。
この発明の目的は、Ｃ−Ｖ特性の周波数依存性がな
く、かつアンドープエピタキシャル層のリーク電流が小
さく、かつ前記高温アニール結晶と同等のデバイス特性
の均一性を達成できるGaAs単結晶のウエハの製造方法を
提供することにある。
く、かつアンドープエピタキシャル層のリーク電流が小
さく、かつ前記高温アニール結晶と同等のデバイス特性
の均一性を達成できるGaAs単結晶のウエハの製造方法を
提供することにある。
［課題を解決するための手段］ ウエハ面内での不純物の不均一性や、微小欠陥の除去
によるデバイス特性の改善に関しては、先願発明（特願
昭63−42508号）で提示されたように、結晶インゴット
またはウエハを融点に近い温度でアニールすることが有
効である。このアニール温度範囲としては、融点Tmの85
％以上（ただし、Tmの単位は℃）が有効であることを実
験により見出した。しかし、アニール後、インゴットま
たはウエハを一気に室温まで冷却すると、既に述べたよ
うに、Ｃ−Ｖ特性の周波数依存性が現われるので好まし
くない。本発明者はこれを解決するには、高温アニール
後融点の45％〜70％程度の温度で冷却を一旦停止して再
度アニールすれば良いことを、実験により見出した。
によるデバイス特性の改善に関しては、先願発明（特願
昭63−42508号）で提示されたように、結晶インゴット
またはウエハを融点に近い温度でアニールすることが有
効である。このアニール温度範囲としては、融点Tmの85
％以上（ただし、Tmの単位は℃）が有効であることを実
験により見出した。しかし、アニール後、インゴットま
たはウエハを一気に室温まで冷却すると、既に述べたよ
うに、Ｃ−Ｖ特性の周波数依存性が現われるので好まし
くない。本発明者はこれを解決するには、高温アニール
後融点の45％〜70％程度の温度で冷却を一旦停止して再
度アニールすれば良いことを、実験により見出した。
一方、本発明者らは、単結晶のインゴットもしくは厚
さ10〜30mm程度の単結晶ブロックに対して中程度の温度
のアニールを付加した前記２段階のアニールを行なう
と、卵状ピットの密度が再び増加して、３×104cm-2以
上となること、および厚さ約1mm以下のウエハに対して
同じ２段階アニールを行なった場合には卵状ピト密度の
増加は起こらず、０〜４×103cm-2程度で、１段の高温
アニールと同等であることを見出した。
さ10〜30mm程度の単結晶ブロックに対して中程度の温度
のアニールを付加した前記２段階のアニールを行なう
と、卵状ピットの密度が再び増加して、３×104cm-2以
上となること、および厚さ約1mm以下のウエハに対して
同じ２段階アニールを行なった場合には卵状ピト密度の
増加は起こらず、０〜４×103cm-2程度で、１段の高温
アニールと同等であることを見出した。
本発明は、上記のような知見に基づいてなされたもの
で、育成されたGaAs単結晶を厚さ1mm以下の薄板状に切
断してから、融点の85％以上の温度で熱処理を施した
後、融点の45〜70％の範囲まで１〜10℃/min未満の冷却
速度で冷却して再度熱処理を施し、その後室温まで５〜
50℃/minの冷却速度で冷却した後鏡面仕上げを行なうよ
うにするものである。第１段階の熱処理工程の温度範囲
を融点の85％以上としたのは卵状ピット密度の低減の効
果を得るためである。第２段階目の熱処理の温度範囲を
融点の45〜70％に限定したのは、45％以下の温度ではウ
エハ全体が低抵抗化する一方、70％以上では目的とする
効果が十分に得られないためである。
で、育成されたGaAs単結晶を厚さ1mm以下の薄板状に切
断してから、融点の85％以上の温度で熱処理を施した
後、融点の45〜70％の範囲まで１〜10℃/min未満の冷却
速度で冷却して再度熱処理を施し、その後室温まで５〜
50℃/minの冷却速度で冷却した後鏡面仕上げを行なうよ
うにするものである。第１段階の熱処理工程の温度範囲
を融点の85％以上としたのは卵状ピット密度の低減の効
果を得るためである。第２段階目の熱処理の温度範囲を
融点の45〜70％に限定したのは、45％以下の温度ではウ
エハ全体が低抵抗化する一方、70％以上では目的とする
効果が十分に得られないためである。
［作用］ 上記した手段によれば、アニール後のウエハは卵状ピ
ット密度を十分に低くしかつトラップ準位を少なくで
き、活性層直下のアンドープ層のリーク電流を増加させ
ることなく、デバイス用活性層形成後の基板のＣ−Ｖ特
性の周波数依存性をなくし、しかも、デバイス特性の均
一性を向上させることができる。
ット密度を十分に低くしかつトラップ準位を少なくで
き、活性層直下のアンドープ層のリーク電流を増加させ
ることなく、デバイス用活性層形成後の基板のＣ−Ｖ特
性の周波数依存性をなくし、しかも、デバイス特性の均
一性を向上させることができる。
以下、本発明に係る製造方法によりGaAsウエハを製造
する実施例について詳細に説明する。
する実施例について詳細に説明する。
［実施例］ 先ず、液体封止チョクラルスキー法（LEC法）により
直径２インチの半絶縁性GaAs単結晶を育成した後、円筒
研削し、更にこれを厚さ約600μｍの薄板状に切断した
（切断工程）。この薄板を洗浄してから、エッチングで
表面の加工歪層を除去した後、石英アンプル内に真空封
入した。これを電気炉内に設置し、1150℃で10時間保持
（第１段階の熱処理工程）した後、約５℃/minの速度で
700℃まで炉冷し、引き続き700℃で10時間保持（第２段
階の熱処理工程）し、その後は約30℃/minの冷却速度で
室温まで冷却した（冷却工程）。アンプルから取出した
薄板は、通常の研磨加工法により、鏡面ウエハとした
（研磨工程）。
直径２インチの半絶縁性GaAs単結晶を育成した後、円筒
研削し、更にこれを厚さ約600μｍの薄板状に切断した
（切断工程）。この薄板を洗浄してから、エッチングで
表面の加工歪層を除去した後、石英アンプル内に真空封
入した。これを電気炉内に設置し、1150℃で10時間保持
（第１段階の熱処理工程）した後、約５℃/minの速度で
700℃まで炉冷し、引き続き700℃で10時間保持（第２段
階の熱処理工程）し、その後は約30℃/minの冷却速度で
室温まで冷却した（冷却工程）。アンプルから取出した
薄板は、通常の研磨加工法により、鏡面ウエハとした
（研磨工程）。
しかる後、上記熱処理後のウエハの表面を行なった。
評価の方法としては、（１）ABエッチャント（2ml H2O,
8mg AgNO3,1g CrO3,1ml HF）による微小欠陥密度の測
定、（２）エピタキシャル成長を行なった後のＣ−Ｖ特
性およびリーク電流測定、（３）FET作成によるデバイ
ス特性の評価の３種類を行なった。なお、比較のため
に、特願昭63−42508号で開示されているインゴット状
態での高温アニールと、ウエハ状態での高温アニールを
行なった結晶についても評価を行なった。以下、これら
を比較例１、比較例２と呼ぶことにする。
評価の方法としては、（１）ABエッチャント（2ml H2O,
8mg AgNO3,1g CrO3,1ml HF）による微小欠陥密度の測
定、（２）エピタキシャル成長を行なった後のＣ−Ｖ特
性およびリーク電流測定、（３）FET作成によるデバイ
ス特性の評価の３種類を行なった。なお、比較のため
に、特願昭63−42508号で開示されているインゴット状
態での高温アニールと、ウエハ状態での高温アニールを
行なった結晶についても評価を行なった。以下、これら
を比較例１、比較例２と呼ぶことにする。
本実施例と比較例1,2のウエハに対し室温でABエッチ
ャントにより５分間エッチングし、表面に現われた卵状
のピットの密度を400倍の光学顕微鏡により測定した。
この結果を表１に示す。
ャントにより５分間エッチングし、表面に現われた卵状
のピットの密度を400倍の光学顕微鏡により測定した。
この結果を表１に示す。
表１より本実施例を適用したウエハのピット密度は０
〜２×103cm-2で、比較例１より少なく、比較例２と略
同等であることがわかる。
〜２×103cm-2で、比較例１より少なく、比較例２と略
同等であることがわかる。
半絶縁性GaAs上にMESFET等の電子デバイスを作成する
場合、基板上に導電性の活性層を形成する必要がある。
比較例を含めた３種類のウエハ上に、クロライドCVD法
により高純度アンドープGaAs層を２μｍの厚みにエピタ
キシャル成長させた後、シリコンを２×1017cm-3ドープ
した活性層を0.15μｍの厚みにエピタキシャル成長させ
た。これらのウエハのＣ−Ｖ特性の評価を水銀プローブ
を用いて行なった結果を第１図〜第３図に示す。なお、
印加電圧の周波数は10KHz〜1MHzとした。本実施例によ
るウエハの場合は、周波数依存性がほとんどなかった。
比較例１の場合は第２図に示し従来技術のところで既に
述べたように周波数依存性が大きかった。比較例２の場
合は第３図に示すように周波数依存性は小さいが、本実
施例を適用したウエハに比べて遷移領域の特性のバラツ
キが大きく、劣っていた。
場合、基板上に導電性の活性層を形成する必要がある。
比較例を含めた３種類のウエハ上に、クロライドCVD法
により高純度アンドープGaAs層を２μｍの厚みにエピタ
キシャル成長させた後、シリコンを２×1017cm-3ドープ
した活性層を0.15μｍの厚みにエピタキシャル成長させ
た。これらのウエハのＣ−Ｖ特性の評価を水銀プローブ
を用いて行なった結果を第１図〜第３図に示す。なお、
印加電圧の周波数は10KHz〜1MHzとした。本実施例によ
るウエハの場合は、周波数依存性がほとんどなかった。
比較例１の場合は第２図に示し従来技術のところで既に
述べたように周波数依存性が大きかった。比較例２の場
合は第３図に示すように周波数依存性は小さいが、本実
施例を適用したウエハに比べて遷移領域の特性のバラツ
キが大きく、劣っていた。
次に、ウエハ上にアンドープGaAs層のみを形成し、そ
の表面に一対のインジウムパッドを圧着させ、パッド間
に100Vの交流電圧を印加してリーク電流を測定した。こ
のリーク電流の測定結果を表２に示す。表２より実施例
によるウエハのリーク電流が最も小さく、優れていた。
の表面に一対のインジウムパッドを圧着させ、パッド間
に100Vの交流電圧を印加してリーク電流を測定した。こ
のリーク電流の測定結果を表２に示す。表２より実施例
によるウエハのリーク電流が最も小さく、優れていた。
次にGaAsウエハ上にクロライドCVD法によりアンドー
プバッファ層を２μｍ、Siドープ活性層（シート抵抗40
0±８Ω／□）を0.5μｍの厚みにエピタキシャル成長さ
せた後、これらのエピタキシャルウエハ上にゲート長0.
5μｍ、ゲート幅280μｍのMESFETをウエハ全面に作成
し、デバイス特性の均一性を評価した。なお、この際、
これまで述べた３種類のウエハに加え、高温でアニール
を行なわず800〜950℃の比較的低い温度でインゴットア
ニールした従来の市販品レベルのウエハを比較例３とし
て加えた。ソース・ドレイン間バイアス電圧3Vの時のピ
ンチオフ電圧のばらつきを表３に示す。
プバッファ層を２μｍ、Siドープ活性層（シート抵抗40
0±８Ω／□）を0.5μｍの厚みにエピタキシャル成長さ
せた後、これらのエピタキシャルウエハ上にゲート長0.
5μｍ、ゲート幅280μｍのMESFETをウエハ全面に作成
し、デバイス特性の均一性を評価した。なお、この際、
これまで述べた３種類のウエハに加え、高温でアニール
を行なわず800〜950℃の比較的低い温度でインゴットア
ニールした従来の市販品レベルのウエハを比較例３とし
て加えた。ソース・ドレイン間バイアス電圧3Vの時のピ
ンチオフ電圧のばらつきを表３に示す。
表３より本実施例のウエハおよび比較例２のウエハが
最もばらつきが小さく、次いで比較例１が良いことが分
かった。比較例３の場合は、他に比べて大幅にばらつき
が大きかったが、これは高温でのアニール工程がなかっ
たため、ウエハ面内の均一化が十分でなかったためと考
えられる。
最もばらつきが小さく、次いで比較例１が良いことが分
かった。比較例３の場合は、他に比べて大幅にばらつき
が大きかったが、これは高温でのアニール工程がなかっ
たため、ウエハ面内の均一化が十分でなかったためと考
えられる。
なお、上記実施例では、第１段階での熱処理温度を11
50℃、第２段階での熱処理温度を700℃として熱処理し
たものを評価した結果について説明したが、GaAs単結晶
では、高温熱処理を1052℃以上すなわち融点の85％以上
で行ない、第２段階の熱処理を557℃〜867℃すなわち融
点の45〜70％の範囲の温度で行なえば、上記と同様に有
効な効果が得られる。
50℃、第２段階での熱処理温度を700℃として熱処理し
たものを評価した結果について説明したが、GaAs単結晶
では、高温熱処理を1052℃以上すなわち融点の85％以上
で行ない、第２段階の熱処理を557℃〜867℃すなわち融
点の45〜70％の範囲の温度で行なえば、上記と同様に有
効な効果が得られる。
さらに、InPその他の化合物半導体単結晶でもウエハ
状態で融点の85％以上の温度で第１の熱処理を行ない、
次に融点の45〜70％の温度で第２の熱処理を行なうこと
で、Ｃ−Ｖ特性の周波数依存性がなく、かつアンドープ
・エピタキシャル層のリーク電流が小さく、かつ前記高
温アニール結晶と同等のデバイス特性の均一性を有する
ウエハを得ることが可能である。
状態で融点の85％以上の温度で第１の熱処理を行ない、
次に融点の45〜70％の温度で第２の熱処理を行なうこと
で、Ｃ−Ｖ特性の周波数依存性がなく、かつアンドープ
・エピタキシャル層のリーク電流が小さく、かつ前記高
温アニール結晶と同等のデバイス特性の均一性を有する
ウエハを得ることが可能である。
また、実施例では第１段階の熱処理および第２段階の
熱処理の時間をともに10時間としたが、熱処理時間とし
ては第１段階の熱処理は１〜30時間、また第２段階の熱
処理は0.5〜15時間とすればよい。熱処理後の冷却速度
としては、第１段階の熱処理後の冷却速度を１〜10℃/m
in、第２段階の熱処理後の冷却速度を５〜50℃/minとす
ることで有効な効果が得られる。
熱処理の時間をともに10時間としたが、熱処理時間とし
ては第１段階の熱処理は１〜30時間、また第２段階の熱
処理は0.5〜15時間とすればよい。熱処理後の冷却速度
としては、第１段階の熱処理後の冷却速度を１〜10℃/m
in、第２段階の熱処理後の冷却速度を５〜50℃/minとす
ることで有効な効果が得られる。
［発明の効果］ 以上説明したごとくこの発明は、育成されたGaAs単結
晶を厚さ1mm以下の薄板状に切断してから、融点の85％
以上の温度で熱処理を施した後、融点の45〜70％の範囲
まで１〜10℃/min未満の冷却速度で冷却して再度熱処理
を施し、その後室温まで５〜50℃/minの冷却速度で冷却
した後鏡面仕上げを行なうようにしたので、アニール後
のウエハは卵状ピット密度が十分に低くかつトラップ準
位が少なくなり、これによって活性層のリーク電流を増
加させることなく、デバイス用活性層形成後の基板のＣ
−Ｖ特性の周波数依存性をなくし、しかも、デバイス特
性の均一性を向上させることができるという効果があ
る。
晶を厚さ1mm以下の薄板状に切断してから、融点の85％
以上の温度で熱処理を施した後、融点の45〜70％の範囲
まで１〜10℃/min未満の冷却速度で冷却して再度熱処理
を施し、その後室温まで５〜50℃/minの冷却速度で冷却
した後鏡面仕上げを行なうようにしたので、アニール後
のウエハは卵状ピット密度が十分に低くかつトラップ準
位が少なくなり、これによって活性層のリーク電流を増
加させることなく、デバイス用活性層形成後の基板のＣ
−Ｖ特性の周波数依存性をなくし、しかも、デバイス特
性の均一性を向上させることができるという効果があ
る。
第１図は本発明に係る方法により製造したGaAsウエハの
Ｃ−Ｖ特性を示す特性図、 第２図は比較例１の方法を適用したGaAsウエハの製造に
適用した場合のウエハのＣ−Ｖ特性を示す特性図、 第３図は比較例２の方法を適用したGaAsウエハの製造に
適用した場合のウエハのＣ−Ｖ特性を示す特性図であ
る。
Ｃ−Ｖ特性を示す特性図、 第２図は比較例１の方法を適用したGaAsウエハの製造に
適用した場合のウエハのＣ−Ｖ特性を示す特性図、 第３図は比較例２の方法を適用したGaAsウエハの製造に
適用した場合のウエハのＣ−Ｖ特性を示す特性図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小田 修 埼玉県戸田市新會南３丁目17番35号 日 本鉱業株式会社電子材料・部品研究所内 (56)参考文献 特開 平１−242498（ＪＰ，Ａ)
Claims (1)
- 【請求項１】育成されたGaAs単結晶を厚さ1mm以下の薄
板状に切断する切断工程と、 上記切断工程により切り出された薄板状のGaAs単結晶に
対して、該単結晶の融点の85％以上の温度で熱処理を施
す第１段階の熱処理工程と、 上記第１段階の熱処理工程による熱処理を施した薄板状
のGaAs単結晶を該単結晶の融点の45〜70％の範囲の温度
まで１〜10℃/min未満の冷却速度で冷却して、その温度
で再度熱処理を施す第２段階の熱処理工程と、 上記第２段階の熱処理工程による熱処理を施した薄板状
のGaAs単結晶を室温まで５〜50℃/minの冷却速度で冷却
する冷却工程と、 上記冷却工程終了後に薄板状のGaAs単結晶の表面に鏡面
仕上げを施す研磨工程と、 を有することを特徴とするGaAs単結晶のウエハの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182520A JP2639470B2 (ja) | 1988-07-20 | 1988-07-20 | ＧａＡｓ単結晶のウエハの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182520A JP2639470B2 (ja) | 1988-07-20 | 1988-07-20 | ＧａＡｓ単結晶のウエハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0231424A JPH0231424A (ja) | 1990-02-01 |
| JP2639470B2 true JP2639470B2 (ja) | 1997-08-13 |
Family
ID=16119737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182520A Expired - Lifetime JP2639470B2 (ja) | 1988-07-20 | 1988-07-20 | ＧａＡｓ単結晶のウエハの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2639470B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196430A (ja) * | 1992-12-22 | 1994-07-15 | Showa Denko Kk | ＩｎＰ単結晶のアニール方法 |
| IN2015DN01138A (ja) | 2012-08-01 | 2015-06-26 | Avery Dennison Corp |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01242498A (ja) * | 1988-03-25 | 1989-09-27 | Shin Etsu Handotai Co Ltd | 砒化ガリウム単結晶の熱処理方法 |
-
1988
- 1988-07-20 JP JP63182520A patent/JP2639470B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0231424A (ja) | 1990-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5834322A (en) | Heat treatment of Si single crystal | |
| KR20090130872A (ko) | Ｓｉｍｏｘ 기판의 제조방법 및 그 방법에 의해 얻어지는 ｓｉｍｏｘ 기판 | |
| US5219632A (en) | Compound semiconductor single crystals and the method for making the crystals, and semiconductor devices employing the crystals | |
| US5137847A (en) | Method of producing GaAs single crystal substrate using three stage annealing and interstage etching | |
| JPH1050715A (ja) | シリコンウェーハとその製造方法 | |
| JPH11314997A (ja) | 半導体シリコン単結晶ウェーハの製造方法 | |
| JPH04163920A (ja) | Ｓｉ基板の製造方法 | |
| EP1906450A1 (en) | Process for producing simox substrate, and simox substrate produced by said process | |
| JP2639470B2 (ja) | ＧａＡｓ単結晶のウエハの製造方法 | |
| JPH02192500A (ja) | 化合物半導体単結晶の製造方法 | |
| JPH0787187B2 (ja) | ＧａＡｓ化合物半導体基板の製造方法 | |
| JPH11204534A (ja) | シリコンエピタキシャルウェーハの製造方法 | |
| JP3412531B2 (ja) | リンドープシリコン単結晶ウエーハ及びエピタキシャルシリコンウエーハ及びこれらの製造方法 | |
| JP2545477B2 (ja) | 化合物半導体単結晶およびその製造方法並びにそれを用いた半導体装置 | |
| JP2003068744A (ja) | シリコンウエーハの製造方法及びシリコンウエーハ並びにｓｏｉウエーハ | |
| JPH06310517A (ja) | 半導体基板及びその製造方法 | |
| JP2505222B2 (ja) | 半絶縁体ＧａＡｓ基板の製造方法 | |
| JP3479001B2 (ja) | シリコンウエハの製造方法 | |
| JPH06318545A (ja) | 化合物半導体ウェハ | |
| JP2673194B2 (ja) | 化合物半導体単結晶の製造方法 | |
| JP3238957B2 (ja) | シリコンウェーハ | |
| JP3793934B2 (ja) | 半絶縁性ＩｎＰ単結晶の製造方法 | |
| JP3220961B2 (ja) | エピタキシャル半導体ウエーハの製造方法 | |
| JP2906120B2 (ja) | ＧａＡｓ基板の製造方法 | |
| JP3234054B2 (ja) | 半導体デバイス用シリコンウェーハおよびその製造方法 |